CN102931982B - 高速时钟数据恢复电路中的时钟相位判断电路和判断方法 - Google Patents
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Abstract
本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
Description
技术领域
本发明属于电路设计和数据传输技术领域，尤其涉及一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路和判断方法。
背景技术
一个典型的高速串行接口包含三个部分：发送端、信道和接收端。发送端利用高速时钟采样原理将并行数据逐个送到传输介质上，实现并串转换。接收端需要从接收数据中提取时钟及数据信号，并利用串并转换电路再将数据从串行转换为并行。完成恢复时钟及数据功能的电路即为时钟数据恢复电路，它的目的是尽可能地减少信道干扰的影响使得接收端能够准确无误地恢复出发送端发送过来的数据。因此，在高速串行接口的接收端中，时钟数据恢复电路必不可少。
一个闭环的时钟数据恢复电路需要动态地调整采样时钟的相位，最终使得采样时钟接近接收数据的眼图中心，这就需要实时地获取当前采样时钟的相位超前或滞后信息，以便提供给数字单元进行处理。目前，通常获取采样时钟超前或滞后信息的方法是利用鉴相器(PD：Phase Detector)对接收数据的数据信息和边沿信息分别采样，之后经过数字单元处理，得出所需超前或滞后信息。但是一方面，当高速串口的工作频率很高，尤其是工作在数GHz甚至更高的频率时，数字单元的设计变得十分困难；另一方面，由于工作当中，我们一般需要一个小带宽的时钟数据恢复环路，而这种方法对减小环路带宽没有帮助。
发明内容
本发明的目的在于，提出一种高速时钟数据恢复电路中的时钟相位判断电路和判断方法，判断采样时钟需要前移还是后移，解决现有的获取采样时钟相位信息电路设计难度高、时钟数据恢复电路带宽大等问题。
本发明先将n路高速信号解复用(Demux)成2n路相对低速的信号，之后输入时钟相位判断电路。时钟相位判断电路的鉴相器分别对这2n路信号处理，判断出相应的early/late信息；时钟相位判断电路的投票单元将这2n组early/late信息进行投票，得出综合的early/late信息。当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号。输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。其中n为大于1的整数。优选地，n＝2，则2n＝4。
优选地：
时钟相位判断电路的工作原理如下：每个鉴相器会输入时域上先后相邻的两个数据信息和它们之间的边沿信息，通过这三者的关系判断出超前/滞后关系，输出early/late信号。当两个数据信息不同时，如果边沿信息与它后面的数据信息相同，说明采样时钟应该前移，鉴相器输出early信号；如果边沿信息与它前面的数据信息相同，说明采样时钟应该后移，鉴相器输出late信号；当两个数据信息相同时，无法判断超前/滞后关系，鉴相器输出hold信号。
投票单元进而对输入该电路的early和late信号进行统计，输出综合的early/late信号。第一投票单元和第二投票单元分别对前两个鉴相器和后两个鉴相器进行统计，如果两个鉴相器的输出中early比late多，则输出early信号；如果late比early多，则输出late信号；如果early和late一样多，则输出hold信号，另外还产生一个进位信号，当两个鉴相器的输出均为early或均为late时，进位信号为1；反之为0。第三投票单元对第一投票单元和第二投票单元进行统计，优先判断两个投票单元的进位信号，当进位信号不同时，直接将进位信号为1的投票单元输出作为最终的输出结果；当进位信号相同时，第三投票单元与前两个投票单元的功能类似，如果两个投票单元的输出中early比late多，则最终的输出为early信号；如果late比early多，则输出late信号；如果early和late一样多，则输出hold信号。
本发明最终达到的目的是统计连续四组数据信息和边沿信息的超前/滞后关系，得出综合的early/late信号。当第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器的四组输出中，early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号。
为实现上述目的，本发明还提供一种高速时钟数据恢复电路的时钟相位判断电路，其特征是解复用电路，用于将n路高速信号解复用成2n相对低速的信号；其中n为大于1的整数；投票电路，用于将这2n组early/late信息进行投票，得出综合的early/late信息；当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号；输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。
优选地：
所述时钟相位判断电路包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元；
所述第一鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第一鉴相器的第一差分输入端用于输入上一个时钟周期的最后一个数据D4’，第一鉴相器的第二差分输入端用于输入本时钟周期内第一个边沿信息E1，第一鉴相器的第三差分输入端用于输入本时钟周期内第一个数据信息D1，第一鉴相器的第一差分输出端用于输出第一组early信息，第一鉴相器的第二差分输出端用于输出第一组late信息；
所述第二鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第二鉴相器的第一差分输入端用于输入本时钟周期内第一个数据信息D1，第二鉴相器的第二差分输入端用于输入本时钟周期内第二个边沿信息E2，第二鉴相器的第三差分输入端用于输入本时钟周期内第二个数据信息D2，第二鉴相器的第一差分输出端用于输出第二组early信息，第二鉴相器的第二差分输出端用于输出第二组late信息；
所述第三鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第三鉴相器的第一差分输入端用于输入本时钟周期内第二个数据信息D2，第三鉴相器的第二差分输入端用于输入本时钟周期内第三个边沿信息E3，第三鉴相器的第三差分输入端用于输入本时钟周期内第三个数据信息D3，第三鉴相器的第一差分输出端用于输出第三组early信息，第三鉴相器的第二差分输出端用于输出第三组late信息；
所述第四鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第四鉴相器的第一差分输入端用于输入本时钟周期内第三个数据信息D3，第四鉴相器的第二差分输入端用于输入本时钟周期内第四个边沿信息E4，第四鉴相器的第三差分输入端用于输入本时钟周期内第四个数据信息D4，第四鉴相器的第一差分输出端用于输出第四组early信息，第四鉴相器的第二差分输出端用于输出第四组late信息；
所述第一投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第一差分输出端、第二差分输出端和第三差分输出端；第一投票单元的第一差分输入端用于输入第一鉴相器的第一差分输出，第一投票单元的第二差分输入端用于输入第一鉴相器的第二差分输出，第一投票单元的第三差分输入端用于输入第二鉴相器的第一差分输出，第一投票单元的第四差分输入端用于输入第二鉴相器的第二差分输出，第一投票单元的第一差分输出端用于输出第五组early信息，第一投票单元的第二差分输出端用于输出第五组late信息，第一投票单元的第三差分输出端用于输出进位信息；
所述第二投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第一差分输出端、第二差分输出端和第三差分输出端；第二投票单元的第一差分输入端用于输入第三鉴相器的第一差分输出，第二投票单元的第二差分输入端用于输入第三鉴相器的第二差分输出，第二投票单元的第三差分输入端用于输入第四鉴相器的第一差分输出，第二投票单元的第四差分输入端用于输入第四鉴相器的第二差分输出，第二投票单元的第一差分输出端用于输出第六组early信息，第二投票单元的第二差分输出端用于输出第六组late信息，第二投票单元的第三差分输出端用于输出进位信息；
所述第三投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端、第六差分输入端、第一差分输出端和第二差分输出端；第三投票单元的第一差分输入端用于输入第一投票单元的第一差分输出，第三投票单元的第二差分输入端用于输入第一投票单元的第二差分输出，第三投票单元的第三差分输入端用于输入第二投票单元的第一差分输出，第三投票单元的第四差分输入端用于输入第二投票单元的第二差分输出，第三投票单元的第五差分输入端用于输入第一投票单元的第三差分输出，第三投票单元的第六差分输入端用于输入第二投票单元的第三差分输出，第三投票单元的第一差分输出端用于输出最终的early信息，第三投票单元的第二差分输出端用于输出最终的late信息；
所述第一至四鉴相器和第一至三投票电路采用标准CMOS逻辑门电路。
本发明提供的电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
附图说明
图1是高速时钟数据恢复电路的系统框图；
图2是时钟相位判断电路的系统框图；
图3是鉴相器电路图；
图4是投票单元1、2电路图。
图5是投票单元3电路图
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。比如：实施例中是以n＝2为例的，但n也可以取的大于2的其他整数。
图1是高速时钟数据恢复电路的系统框图，dip、din是输入采样器的差分数据信号，经采样后得到数据信息D1、D2和边沿信息E1、E2。与通常情况下的时钟数据恢复电路不同，本发明中增加了2路到4路解复用器(Demux2to4)模块和时钟相位判断电路101。Demux2to4模块将采样器采样出的数据信息D1，D2和边沿信息E1，E2分路成四个数据信息D<1:4>和四个边沿信息E<1:4>。时钟相位判断电路101将这些信息进行处理，得到相应的early/late信息。根据early/late信号，PI控制器输出控制码control word。相位插值器PI的输入包含两组信号。一组信号是时钟信号：I+、I-是参考时钟电路(图中没有画出)产生的差分时钟信号，Q+、Q-是参考时钟电路产生的另一对差分时钟信号，且I路和Q路的信号正交；另一组信号是PI控制器的输出控制码control word。根据这两组输入信号，相位插值器PI输出适当的采样时钟信号供采样器使用。
图2是时钟相位判断电路101的系统框图。图2中，本发明提供的高速时钟数据恢复电路的时钟相位判断电路包括第一鉴相器102、第二鉴相器103、第三鉴相器104、第四鉴相器105、第一投票单元106、第二投票单元107和第三投票单元108。
第一鉴相器102包括第一差分输入端(d0p和d0n，简写为d0p/n，下同)、第二差分输入端(e1p和e1n)、第三差分输入端(d1p和d1n)、第一差分输出端(Early_p和Early_n)和第二差分输出端(Late_p和Late_n)；第一鉴相器102的第一差分输入端(d0p和d0n)用于输入上一个时钟周期的最后一个数据D4’，第一鉴相器102的第二差分输入端(e1p和e1n)用于输入第一个边沿信息E1，第一鉴相器102的第三差分输入端(d1p和d1n)用于输入第一个数据信息D1，第一鉴相器102的第一差分输出端(Early_p和Early_n)用于输出第一组的early信息，第一鉴相器102的第二差分输出端(Late_p和Late_n)用于输出第一组的late信息，当两个数据信息(d0p和d1p)不同时，如果边沿信息(e1p)与边沿之后的数据(d1p)相同，则说明采样时钟应该前移，此时Early_n为1，Late_n为0，如果边沿信息(e1p)与边沿之前的数据(d0p)相同，则说明采样时钟应该后移，此时Early_n为0，Late_n为1，当两个数据信息(d0p和d1p)相同时，无论边沿信息(e1p)是何种情况，都无法判断超前/滞后关系，此时Early_n和Late_n均为0。
第二鉴相器103包括第一差分输入端(d0p和d0n)、第二差分输入端(e1p和e1n)、第三差分输入端(d1p和d1n)、第一差分输出端(Early_p和Early_n)和第二差分输出端(Late_p和Late_n)；第二鉴相器103的第一差分输入端(d0p和d0n)用于输入第一个数据信息D1，第二鉴相器103的第二差分输入端(e1p和e1n)用于输入第二个边沿信息E2，第二鉴相器103的第三差分输入端(d1p和d1n)用于输入第二个数据信息D2，第二鉴相器103的第一差分输出端(Early_p和Early_n)用于输出第二组的early信息，第二鉴相器103的第二差分输出端(Late_p和Late_n)用于输出第二组的late信息，当采样时钟相位应该前移时，Early_n为1，Late_n为0，当采样时钟相位应该后移时，Early_n为0，Late_n为1，当无法判断时，Early_n和Late_n均为0。
第三鉴相器104包括第一差分输入端(d0p和d0n)、第二差分输入端(e1p和e1n)、第三差分输入端(d1p和d1n)、第一差分输出端(Early_p和Early_n)和第二差分输出端(Late_p和Late_n)；第三鉴相器104的第一差分输入端(d0p和d0n)用于输入第二个数据信息D2，第三鉴相器104的第二差分输入端(e1p和e1n)用于输入第三个边沿信息E3，第三鉴相器104的第三差分输入端(d1p和d1n)用于输入第三个数据信息D3，第三鉴相器104的第一差分输出端(Early_p和Early_n)用于输出第三组的early信息，第三鉴相器104的第二差分输出端(Late_p和Late_n)用于输出第三组的late信息，当采样时钟相位应该前移时，Early_n为1，Late_n为0，当采样时钟相位应该后移时，Early_n为0，Late_n为1，当无法判断时，Early_n和Late_n均为0。
第四鉴相器105包括第一差分输入端(d0p和d0n)、第二差分输入端(e1p和e1n)、第三差分输入端(d1p和d1n)、第一差分输出端(Early_p和Early_n)和第二差分输出端(Late_p和Late_n)；第四鉴相器105的第一差分输入端(d0p和d0n)用于输入第三个数据信息D3，第四鉴相器105的第二差分输入端(e1p和e1n)用于输入第四个边沿信息E4，第四鉴相器105的第三差分输入端(d1p和d1n)用于输入第四个数据信息D4，第四鉴相器105的第一差分输出端(Early_p和Early_n)用于输出第四组的early信息，第四鉴相器105的第二差分输出端(Late_p和Late_n)用于输出第四组的late信息，当采样时钟相位应该前移时，Early_n为1，Late_n为0，当采样时钟相位应该后移时，Early_n为0，Late_n为1，当无法判断时，Early_n和Late_n均为0。
第一投票单元106包括第一差分输入端(a1p和a1n)、第二差分输入端(b1p和b1n)、第三差分输入端(a2p和a2n)、第四差分输入端(b2p和b2n)、第一差分输出端(Early_p和Early_n)、第二差分输出端(Late_p和Late_n)和第三差分输入端(cp和cn)；第一投票单元106的第一差分输入端(a1p和a1n)用于输入第一鉴相器102的第一差分输出(Early_p和Early_n)，第一投票单元106的第二差分输入端(b1p和b1n)用于输入第一鉴相器102的第二差分输出(Late_p和Late_n)，第一投票单元106的第三差分输入端(a2p和a2n)用于输入第二鉴相器103的第一差分输出(Early_p和Early_n)，第一投票单元106的第四差分输入端(b2p和b2n)用于输入第二鉴相器103的第二差分输出(Late_p和Late_n)，第一投票单元106的第一差分输出端(Early_p和Early_n)用于输出第五组early信息，第一投票单元106的第二差分输出端(Early_p和Early_n)用于输出第五组late信息，第一投票单元106的第三差分输出端(cp和cn)用于输出进位信息，当第一鉴相器102和第二鉴相器103的输出中，early比late多，则Early_n为1，Late_n为0，early比late少，则Early_n为0，Late_n为1，early和late一样多，则Early_n和Late_n均为0，当第一鉴相器102和第二鉴相器103的输出相同时，cp为1，当第一鉴相器102和第二鉴相器103的输出不同时，cp为0。
第二投票单元107包括第一差分输入端(a1p和a1n)、第二差分输入端(b1p和b1n)、第三差分输入端(a2p和a2n)、第四差分输入端(b2p和b2n)、第一差分输出端(Early_p和Early_n)、第二差分输出端(Late_p和Late_n)和第三差分输入端(cp和cn)；第二投票单元107的第一差分输入端(a1p和a1n)用于输入第三鉴相器104的第一差分输出(Early_p和Early_n)，第二投票单元107的第二差分输入端(b1p和b1n)用于输入第三鉴相器104的第二差分输出(Late_p和Late_n)，第二投票单元107的第三差分输入端(a2p和a2n)用于输入第四鉴相器105的第一差分输出(Early_p和Early_n)，第二投票单元107的第四差分输入端(b2p和b2n)用于输入第四鉴相器105的第二差分输出(Late_p和Late_n)，第二投票单元107的第一差分输出端(Early_p和Early_n)用于输出第六组early信息，第二投票单元107的第二差分输出端(Early_p和Early_n)用于输出第六组late信息，第二投票单元107的第三差分输出端(cp和cn)用于输出进位信息，当第三鉴相器104和第四鉴相器105的输出中，early比late多，则Early_n为1，Late_n为0，early比late少，则Early_n为0，Late_n为1，early和late一样多，则Early_n和Late_n均为0，当第三鉴相器104和第四鉴相器105的输出相同时，cp为1，当第三鉴相器104和第四鉴相器105的输出不同时，cp为0。
第三投票单元108包括第一差分输入端(a1p和a1n)、第二差分输入端(a2p和a2n)、第三差分输入端(b1p和b1n)、第四差分输入端(b2p和b2n)、第五差分输入端(cap和can)、第六差分输入端(cbp和cbn)、第一差分输出端(Early_p和Early_n)和第二差分输出端(Late_p和Late_n)；第三投票单元108的第一差分输入端(a1p和a1n)用于输入第一投票单元106的第一差分输出(Early_p和Early_n)，第三投票单元108的第二差分输入端(a2p和a2n)用于输入第一投票单元106的第二差分输出(Late_p和Late_n)，第三投票单元108的第三差分输入端(b1p和b1n)用于输入第二投票单元107的第一差分输出(Early_p和Early_n)，第三投票单元108的第四差分输入端(b2p和b2n)用于输入第二投票单元107的第二差分输出(Late_p和Late_n)，第三投票单元108的第五差分输入端(cap和can)用于输入第一投票单元106的第三差分输出(cp和cn)，第三投票单元108的第六差分输入端(cbp和cbn)用于输入第二投票单元107的第三差分输出(cp和cn)，第三投票单元108的第一差分输出端(Early_p和Early_n)用于输出最终的early信息，第三投票单元108的第二差分输出端(Late_p和Late_n)用于输出最终的late信息，当第一鉴相器102、第二鉴相器103、第三鉴相器104和第四鉴相器105的输出中，early比late多，则Early_n为1，Late_n为0，early比late少，则Early_n为0，Late_n为1，early和late一样多，则Early_n和Late_n均为0。
通过上述时钟相位判断电路的工作，可以得到采样信号需要前移、后移或者不变的控制信息。该控制信息将输出给PI控制器以进行进一步的处理。
图3是鉴相器电路图。本发明中，第一鉴相器102、第二鉴相器103、第三鉴相器104和第四鉴相器105均使用图3的电路结构。输入经过标准CMOS三输入与门和两输入或非门的到相应的输出信号。
图4是投票单元1、2电路图。本发明中，第一投票单元106和第二投票单元107均使用图4的电路结构。第一差分输出和第二差分输出由输入信号经过标准CMOS三输入与门和两输入或非门得到，第三差分输出由输入信号经过四输入与门和两输入或非门得到。
图5是投票单元3电路图。本发明中，第三投票单元使用的是图5的电路结构。各输入信号经过标准CMOS两输入与非门的到一系列中间信号(a1n_tmp、a1p_tmp、a2n_tmp、a2p_tmp、b1n_tmp、b1p_tmp、b2n_tmp、b2p_tmp)，这些中间信号经过三输入与门和两输入或非门之后的到最终的输出信号。
本发明与现存技术相比，由于经过Demux2to4模块降速，使得数字单元的设计变得更加简单。另一方面，时钟相位判断电路相当于对时钟数据恢复环路的带宽减小了一半，更加符合我们的设计需求。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (2)
1.一种高速时钟数据恢复电路中的时钟相位判断电路，其特征是所述时钟相位判断电路包括：
解复用电路，用于将n路高速信号解复用成2n组相对低速的低速信号，其中n＝2；
投票电路，用于将所述2n组低速信号的early/late信息进行投票，得出综合的early/late信息；当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号；输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变；
所述投票电路包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元；
所述第一鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第一鉴相器的第一差分输入端用于输入上一个时钟周期的最后一个数据D4’，第一鉴相器的第二差分输入端用于输入第一个边沿信息E1，第一鉴相器的第三差分输入端用于输入第一个数据信息D1，第一鉴相器的第一差分输出端用于输出第一组early信息，第一鉴相器的第二差分输出端用于输出第一组late信息；
所述第二鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第二鉴相器的第一差分输入端用于输入第一个数据信息D1，第二鉴相器的第二差分输入端用于输入第二个边沿信息E2，第二鉴相器的第三差分输入端用于输入第二个数据信息D2，第二鉴相器的第一差分输出端用于输出第二组early信息，第二鉴相器的第二差分输出端用于输出第二组late信息；
所述第三鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第三鉴相器的第一差分输入端用于输入第二个数据信息D2，第三鉴相器的第二差分输入端用于输入第三个边沿信息E3，第三鉴相器的第三差分输入端用于输入第三个数据信息D3，第三鉴相器的第一差分输出端用于输出第三组early信息，第三鉴相器的第二差分输出端用于输出第三组late信息；
所述第四鉴相器包括第一差分输入端、第二差分输入端、第三差分输入端、第一差分输出端和第二差分输出端；第四鉴相器的第一差分输入端用于输入第三个数据信息D3，第四鉴相器的第二差分输入端用于输入第四个边沿信息E4，第四鉴相器的第三差分输入端用于输入第四个数据信息D4，第四鉴相器的第一差分输出端用于输出第四组early信息，第四鉴相器的第二差分输出端用于输出第四组late信息；
所述第一投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第一差分输出端、第二差分输出端和第三差分输出端；第一投票单元的第一差分输入端用于输入第一鉴相器的第一差分输出，第一投票单元的第二差分输入端用于输入第一鉴相器的第二差分输出，第一投票单元的第三差分输入端用于输入第二鉴相器的第一差分输出，第一投票单元的第四差分输入端用于输入第二鉴相器的第二差分输出，第一投票单元的第一差分输出端用于输出第五组early信息，第一投票单元的第二差分输出端用于输出第五组late信息，第一投票单元的第三差分输出端用于输出进位信息；
所述第二投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第一差分输出端、第二差分输出端和第三差分输出端；第二投票单元的第一差分输入端用于输入第三鉴相器的第一差分输出，第二投票单元的第二差分输入端用于输入第三鉴相器的第二差分输出，第二投票单元的第三差分输入端用于输入第四鉴相器的第一差分输出，第二投票单元的第四差分输入端用于输入第四鉴相器的第二差分输出，第二投票单元的第一差分输出端用于输出第六组early信息，第二投票单元的第二差分输出端用于输出第六组late信息，第二投票单元的第三差分输出端用于输出进位信息；
所述第三投票单元包括第一差分输入端、第二差分输入端、第三差分输入端、第四差分输入端、第五差分输入端、第六差分输入端、第一差分输出端和第二差分输出端；第三投票单元的第一差分输入端用于输入第一投票单元的第一差分输出，第三投票单元的第二差分输入端用于输入第一投票单元的第二差分输出，第三投票单元的第三差分输入端用于输入第二投票单元的第一差分输出，第三投票单元的第四差分输入端用于输入第二投票单元的第二差分输出，第三投票单元的第五差分输入端用于输入第一投票单元的第三差分输出，第三投票单元的第六差分输入端用于输入第二投票单元的第三差分输出，第三投票单元的第一差分输出端用于输出最终的early信息，第三投票单元的第二差分输出端用于输出最终的late信息；
所述第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元、第三投票单元采用标准CMOS逻辑门电路；其中，所述第一投票单元和第二投票单元的第一差分输出和第二差分输出均由输入信号经过标准CMOS三输入与门和两输入或非门得到，第三差分输出均由输入信号经过四输入与门和两输入或非门得到；第三投票单元的各输入信号经过标准CMOS两输入与非门的到一系列中间信号，这些中间信号经过三输入与门和两输入或非门之后得到最终的输出信号。
2.一种采用权利要求1所述时钟相位判断电路在高速时钟数据恢复电路中进行时钟相位判断方法，其特征是包括如下步骤：
S1、先将n路高速信号解复用成2n路相对低速的信号，之后输入投票电路；其中n＝2；
S2、投票电路的投票单元将这2n组early/late信息进行投票，得出综合的early/late信息；当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号；输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变；
其中，
所述步骤S2包括：
S2-1：每个鉴相器会输入时域上先后相邻的两个数据信息和它们之间的边沿信息，通过这三者的关系判断出超前/滞后关系，输出前级的early/late信号:当两个数据信息不同时，如果边沿信息与它后面的数据信息相同，说明采样时钟应该前移，鉴相器输出前级early信号；如果边沿信息与它前面的数据信息相同，说明采样时钟应该后移，鉴相器输出前级late信号；当两个数据信息相同时，无法判断超前/滞后关系，鉴相器输出前级hold信号；
S2-2：第一投票单元和第二投票单元分别对前两个鉴相器和后两个鉴相器进行统计，如果两个鉴相器的输出中前级early比前级late多，则输出二级early信号；如果前级late比前级early多，则输出二级late信号；如果前级early和前级late一样多，则输出二级hold信号，另外还产生一个进位信号，当两个鉴相器的输出均为前级early或均为前级late时，进位信号为1；反之为0；第三投票单元对第一投票单元和第二投票单元进行统计，优先判断两个投票单元的进位信号，当进位信号不同时，直接将进位信号为1的投票单元输出作为最终的输出结果；当进位信号相同时，第三投票单元与前两个投票单元的功能类似，如果两个投票单元的输出中二级early比二级late多，则最终的输出为终级early信号；如果终二级late比二级early多，则输出终级late信号；如果二级early和二级late一样多，则输出终级hold信号。
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