CN103326808A - 一种数据传输方法、装置及系统 - Google Patents

Abstract

本发明公开了一种数据传输方法、装置及系统，用以利用低频的链路时钟同步传输高频的链路数据，有效的避免在LVDS链路中出现的由于PCB走线等原因引起的链路时钟信号不完整而导致的时钟传输问题，解决限制链路带宽的瓶颈，以及双时钟边沿发送奇数个数据的问题。所述方法包括：在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收侧。

Description

一种数据传输方法、装置及系统

技术领域

本发明涉及通信技术领域，尤其涉及一种数据传输方法、装置及系统。

背景技术

数据在高速链路上传送时，对于信号的完整性、误码率、串扰等要求很高。当信号在节点之间传送时，印制电路板(Printed Circuit Board，PCB)或传输介质引入的寄生电阻或电容，容易使信号的质量变差；特别是时钟信号，在接收节点的时钟的上升沿或下降沿都容易出现严重的畸变，这对于接收端的时钟恢复和锁定带来了很严重的影响。如果时钟不能正确锁定，会导致数据采样错误，影响数据传输。

目前采用的时钟传送技术主要有两种：

一种是对高速数据进行时钟恢复的时钟数据恢复(Clock Data Recovery，CDR)技术，该技术需要接收端点具有特殊的硬件接口，成本要求较高，常用在不适合直接传送时钟的场合。

另一种是直接传递时钟，接收端用锁相环(Phase Locked Loop，PLL)对时钟进行锁定恢复，这种方式成本较低，但时钟质量直接受时钟的传送状态影响。

低压差分信号(Low Voltage Differential Signaling，LVDS)传输方式，具有低功耗、低误码率、低串扰和低辐射的特点，广泛应用于高速链路的数据传送中，但是，当时钟速率超过一定的范围，在接收节点进行时钟的锁定和恢复，成了一个难以解决的问题，严重限制了数据的传输速率。

发明内容

本发明实施例提供了一种数据传输方法、装置及系统，用以利用低频的链路时钟同步传输高频的链路数据，有效的避免在LVDS链路中出现的由于PCB走线等原因引起的链路时钟信号不完整而导致的时钟传输问题，解决限制链路带宽的瓶颈，以及双时钟边沿发送奇数个数据的问题。

本发明实施例提供的一种数据发送方法包括：

在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；

将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收侧。

本发明实施例提供的一种数据接收方法包括：

锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

本发明实施例提供的一种数据发送装置，包括：

时钟控制单元，用于根据需要发送的并行数据的单位时钟内发送的数据的比特数，生成并行数据位宽扩展时钟、串行数据时钟和低压差分信号LVDS链路时钟，并通过单独的LVDS链路将LVDS链路时钟发送给数据接收侧；

数据位宽扩展单元，用于在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

串行化单元，用于在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据，并将所述串行数据通过单独的LVDS链路发送给数据接收侧。

本发明实施例提供的一种数据接收装置，包括：

锁相环，用于锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

数据采样单元，用于在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

并行化单元，用于在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

本发明实施例，在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收侧，从而在数据发送侧，实现了利用低频时钟同步传输高频数据，在一个时钟周期的跳变之内，可以传送多个数据，并且在一个时钟周期之内能够传送的数据个数是可以任意变化的；数据发送侧在进行串行化之前首先进行位宽扩展转换，从而还可以避免出现奇数个数据进行双时钟沿数据发送的情况。

本发明实施例，锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域，从而在数据接收侧，实现了采用低频时钟倍频到数据链路时钟的一半时，采用双时钟边沿对数据链路采样，降低采样时钟频率。

因此，本发明实施例有效的避免了在LVDS链路中出现的由于PCB走线等原因引起的链路时钟信号不完整而导致的时钟传输问题，解决了限制链路带宽的问题。并且，本发明实施例在串行化之前首先进行位宽扩展，有效解决了双时钟边沿发送奇数个数据的问题。

附图说明

图1为本发明实施例提供的一种数据发送方法的流程示意图；

图2为本发明实施例提供的一种数据接收方法的流程示意图；

图3为本发明实施例提供的系统原理示意图；

图4为本发明实施例提供的数据发送侧的时钟数据比为1∶5的时序示意图；

图5为本发明实施例提供的数据接收侧的时钟数据比为1∶5的时序示意图；

图6为本发明实施例提供的一种数据发送装置的结构示意图；

图7为本发明实施例提供的一种数据接收装置的结构示意图。

具体实施方式

本发明实施例提供了一种数据传输方法、装置及系统，用以利用低频的链路时钟同步传输高频的链路数据，有效的避免在LVDS链路中出现的由于PCB走线等原因引起的链路时钟信号不完整而导致的时钟传输问题，解决限制链路带宽的瓶颈，以及双时钟边沿发送奇数个数据的问题。

本发明实施例的目的在于针对现有技术的不足，提出了一种利用低频时钟来同步高速数据的方法。高速数据链路传送数据，时钟链路则用低频时钟来传送随路时钟，接收端通过锁定低频时钟，恢复出高频时钟，并利用高频时钟对数据进行采样。

下面结合附图对本发明实施例提供的技术方案进行说明。

参见图1，本发明实施例提供的一种数据发送方法，包括：

S101、在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

S102、在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；

S103、将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收侧。

较佳地，所述偶数倍，为2倍。

较佳地，当所述需要发送的并行数据为n比特并行数据时，所述将位宽扩展后的并行数据转换为串行数据，包括：

每n比特并行数据通过一个解复用模块转换成为一路串行数据，得到两路串行数据；

通过双边沿触发器逻辑，将两路串行数据合并成一路串行数据。

较佳地，所述并行数据位宽扩展时钟、串行数据时钟和LVDS链路时钟满足如下关系：

clk_div2＝clk/2；

clk_multn/2＝clk*n/2；

其中，clk_div2为并行数据位宽扩展时钟，clk为LVDS链路时钟，clk_multn/2为串行数据时钟。

参见图2，本发明实施例提供的一种数据接收方法，包括：

S201、锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

S202、在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

S203、在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

较佳地，所述在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据，包括：

在串行数据时钟的上、下边沿，分别对LVDS链路数据进行采样，得到两路串行数据。

因此，本发明实施例提供了任意时钟数据比的高速数据传输方法，通过较低的时钟速率来同步传输高速的数据。

本发明实施例中所述的时钟数据比，即单位时钟内发送的数据的比特数。

本发明实施例中所述的高速数据，一般是指超过800兆的数据。

下面给出具体的解释说明。

参见图3，本发明实施例系统，主要由以下部分实现的：

数据发送侧：数据位宽扩展单元，串行化单元，时钟控制单元；

数据接收侧：可编程锁相环(PLL)，数据采样单元，并行化单元。

数据发送侧：将数据按照LVDS格式串行发送。主要完成n比特并行数据位宽扩展成为2n比特并行数据，用以避免奇数倍数据的双时钟沿发送，在时钟控制器产生的高频时钟下，每n比特数据通过一个解复用模块转换成为一路串行数据，然后用双边沿触发器逻辑将两路串行数据合并成一路串行数据，通过LVDS链路将时钟和数据按照1∶n的方式发送出去。

数据接收侧：接收LVDS时钟，数据信号，并将接收到低频时钟锁定恢复后，产生数据链路数据速率的一半频率的时钟，采用双边沿接收LVDS链路数据，来对数据进行采样，完成高速数据的串行接收工作，以达到利用低频时钟接收高频数据的目的。数据接收后，根据字符定界协议完成串行数据的串转并，同时对并行数据进行同步，完成并行数据的接收。

本发明实施例解决了高速链路的时钟传送问题，进一步提高了高速链路的数据传输速率和稳定性。

下面结合时序图，以时钟数据比为1∶5(1个时钟内发送5比特数据)，并行数据时钟为74.25Mhz为例，对本发明做进一步说明：

如图4所示，数据发送侧部分主要完成待发送数据的数据位宽扩展，串行化，发送时钟控制功能，其主要步骤如下：

步骤一：

时钟控制单元：根据需要发送的时钟数据比n＝5，将并行数据74.25Mhz时钟clk0，生成用于并行发送数据的2倍位宽的并行数据位宽扩展时钟，即37.125Mhz(即74.25Mhz/2)的时钟clk_div2；以及，用于2倍位宽并行发送数据的串行数据时钟，即185.625Mhz(即74.25Mhz*5/2)的时钟clk_multn/2，和用做LVDS的链路时钟传输给数据接收侧的LVDS链路时钟，即74.25Mhz的时钟clk。

步骤二：

数据位宽扩展单元：该单元完成将前端接收到的需要发送的n比特并行数据扩展为clk_div2时钟域下的2n比特并行数据的功能；

5比特并行数据5′h15和5′h0F，位宽扩展成10比特后，为10′h2AF。

步骤三：

串行化单元：该单元把2n＝10比特位宽的并行数据，在clk_multn/2时钟域下，每n比特并行数据通过一个解复用模块转换成为一路串行数据，然后用双边沿触发器逻辑将两路串行数据合并成一路串行数据，通过LVDS链路发送出去。

如图4所示的并行数据10′h2AF对应一路串行数据H和一路串行数据L，共两路串行数据。串行数据H和串行数据L在双边沿触发器的控制下，合并成一路LVDS链路串行数据，经LVDS链路发送到数据接收侧。

如图5所示，数据接收侧部分主要完成LVDS时钟的锁定和恢复，数据采样，并行化单元功能，其主要步骤如下：

步骤一：

锁相环：PLL锁相环首先对接收到的LVDS链路时钟(74.25Mhz时钟)进行锁定；生成用于接收LVDS链路数据的185.625Mhz的串行数据时钟；以及，生成用于接收5比特并行数据的74.25Mhz的并行数据接收时钟。

步骤二：

在185.625Mhz的串行数据时钟控制下，串行数据时钟的上、下边沿分别对LVDS链路数据进行采样，得到串行数据H和串行数据L。

步骤三：

在185.625Mhz的串行数据时钟控制下，对串行数据H和串行数据L完成并行化操作，得到并行数据，同时将并行数据同步到74.25Mhz的并行数据接收时钟的时钟域。

参见图6，本发明实施例提供的一种数据发送装置，包括：

时钟控制单元11，用于根据需要发送的并行数据的单位时钟内发送的数据的比特数，生成并行数据位宽扩展时钟、串行数据时钟和低压差分信号LVDS链路时钟，并通过单独的LVDS链路将LVDS链路时钟发送给数据接收侧；

数据位宽扩展单元12，用于在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

串行化单元13，用于在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据，并将所述串行数据通过单独的LVDS链路发送给数据接收侧。

较佳地，所述偶数倍，为2倍。

较佳地，当所述需要发送的并行数据为n比特并行数据时，所述串行化单元13将位宽扩展后的并行数据转换为串行数据，具体包括：

将每n比特并行数据通过一个解复用模块转换成为一路串行数据，得到两路串行数据；

通过双边沿触发器逻辑，将两路串行数据合并成一路串行数据。

较佳地，所述并行数据位宽扩展时钟、串行数据时钟和LVDS链路时钟满足如下关系：

clk_div2＝clk/2；

clk_multn/2＝clk*n/2；

其中，clk_div2为并行数据位宽扩展时钟，clk为LVDS链路时钟，clk_multn/2为串行数据时钟。

参见图7，本发明实施例提供的一种数据接收装置，包括：

锁相环21，用于锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

数据采样单元22，用于在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

并行化单元23，用于在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

较佳地，所述数据采样单元22，具体用于：

在串行数据时钟的上、下边沿，分别对LVDS链路数据进行采样，得到两路串行数据。

综上，本发明实施例提供了一种数据传输系统，该系统包括：

数据发送装置，用于在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收装置；

数据接收装置，用于锁定数据发送装置发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

综上所述，本发明实施例利用低频时钟同步传输高频数据，一个时钟周期的跳变之内，传送多个数据，并且一个时钟周期之内能够传送的数据个数是可以任意变化的；数据发送侧在进行串行化之前首先进行位宽扩展转换，以避免出现奇数个数据进行双时钟沿数据发送；数据接收侧采用低频时钟倍频到数据链路时钟的一半时，采用双时钟边沿对数据链路采样，降低采样时钟频率。

因此，本发明实施例利用低频的链路时钟同步传输高频的链路数据，有效的避免在链路中出现的由于PCB走线等原因引起的链路时钟信号不完整而导致的时钟传输问题，解决了限制链路带宽的瓶颈。同时，本发明在串行化之前首先进行位宽扩展，有效解决了双时钟边沿发送奇数个数据的问题。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种数据发送方法，其特征在于，该方法包括：

在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；

将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收侧。

2.根据权利要求1所述的方法，其特征在于，所述偶数倍，为2倍。

3.根据权利要求2所述的方法，其特征在于，当所述需要发送的并行数据为n比特并行数据时，所述将位宽扩展后的并行数据转换为串行数据，包括：

每n比特并行数据通过一个解复用模块转换成为一路串行数据，得到两路串行数据；

通过双边沿触发器逻辑，将两路串行数据合并成一路串行数据。

4.根据权利要求3所述的方法，其特征在于，所述并行数据位宽扩展时钟、串行数据时钟和LVDS链路时钟满足如下关系：

clk_div2＝clk/2；

clk_multn/2＝clk*n/2；

其中，clk_div2为并行数据位宽扩展时钟，clk为LVDS链路时钟，clk_multn/2为串行数据时钟。

5.一种数据接收方法，其特征在于，该方法包括：

锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

6.根据权利要求5所述的方法，其特征在于，所述在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据，包括：

在串行数据时钟的上、下边沿，分别对LVDS链路数据进行采样，得到两路串行数据。

7.一种数据发送装置，其特征在于，该装置包括：

时钟控制单元，用于根据需要发送的并行数据的单位时钟内发送的数据的比特数，生成并行数据位宽扩展时钟、串行数据时钟和低压差分信号LVDS链路时钟，并通过单独的LVDS链路将LVDS链路时钟发送给数据接收侧；

数据位宽扩展单元，用于在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；

串行化单元，用于在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据，并将所述串行数据通过单独的LVDS链路发送给数据接收侧。

8.根据权利要求7所述的装置，其特征在于，所述偶数倍，为2倍。

9.根据权利要求8所述的装置，其特征在于，当所述需要发送的并行数据为n比特并行数据时，所述串行化单元将位宽扩展后的并行数据转换为串行数据，具体包括：

将每n比特并行数据通过一个解复用模块转换成为一路串行数据，得到两路串行数据；

通过双边沿触发器逻辑，将两路串行数据合并成一路串行数据。

10.根据权利要求9所述的装置，其特征在于，所述并行数据位宽扩展时钟、串行数据时钟和LVDS链路时钟满足如下关系：

clk_div2＝clk/2；

clk_multn/2＝clk*n/2；

其中，clk_div2为并行数据位宽扩展时钟，clk为LVDS链路时钟，clk_multn/2为串行数据时钟。

11.一种数据接收装置，其特征在于，该装置包括：

锁相环，用于锁定数据发送侧发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；

数据采样单元，用于在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；

并行化单元，用于在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

12.根据权利要求11所述的装置，其特征在于，所述数据采样单元，具体用于：

在串行数据时钟的上、下边沿，分别对LVDS链路数据进行采样，得到两路串行数据。

13.一种数据传输系统，其特征在于，该系统包括：

数据发送装置，用于在并行数据位宽扩展时钟下，将需要发送的并行数据扩展为偶数倍比特的并行数据，得到位宽扩展后的并行数据；在串行数据时钟下，将位宽扩展后的并行数据转换为串行数据；将低压差分信号LVDS链路时钟和所述串行数据分别通过不同的LVDS链路发送给数据接收装置；

数据接收装置，用于锁定数据发送装置发送的低压差分信号LVDS链路时钟，分别生成串行数据时钟和并行数据接收时钟；在串行数据时钟下，对数据发送侧发送的LVDS链路数据进行采样，得到多路串行数据；在串行数据时钟下，对多路串行数据进行并行化操作，得到并行数据，并将该并行数据同步到并行数据接收时钟域。

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