KR19990029900A - 클럭 복구 회로 - Google Patents
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Abstract
동기 상태를 획득하기 위해 필요한 시간을 단축시킬 수 있는 클럭 복구 회로는, 기준 클럭과 데이터가 입력되어 제 1 클럭이 출력되는 제 1 동기 지연 회로, 및 기준 클럭과 인버터에 의해 데이터를 반전시켜 얻어진 신호가 입력되어 제 2 클럭이 출력되는 제 2 동기 지연 회로를 포함한다. 펄스 합성 회로는 제 1 및 제 2 클럭을 합성하여, 추출 클럭을 생성한다. 추출 클럭은 래치 회로의 래치 타이밍으로 제공된다.
Description
본 발명은 클럭 복구 회로에 관한 것으로서, 특히 데이터 및 클럭의 동기 시간을 단축시키는 클럭 복구 회로에 관한 것이다.
종래 기술에 있어서, 버스트 모드 전송을 수행하기 위해서 데이터에 정확히 동기된 클럭을 생성하는 클럭 복구 회로를 이용하였다. 이러한 종래 기술에 따른 버스트 모드 전송을 수행하는 클럭 복구 회로와 관련하여, 종래의 클럭 복구 회로를 예시하는 블럭도인 도 6을 참조하여 설명한다.
도 6 에 도시된 클럭 복구 회로는 Electronics Letters, Nov. 5th 1992, Vol.28, No.23, pp.2127-2129 에 개시되어 있다. 도 6 에 도시된 바와 같이, 클럭 복구 회로는 데이터 (301) 가 입력되는 지연 회로 (305); 데이터 (301) 가 입력되는 게이트-입력 제어 발진기 (GVCO) (307); 입력된 데이터 (301) 를 반전시키는 인버터 (315); 인버터 (315) 로부터 출력된 반전 데이터가 입력되는 게이트-입력 제어 발진기 (GVCO) (309); 게이트-입력 제어 발진기 (307) 와 게이트-입력 제어 발진기 (309) 의 출력을 합성하여, 추출 클럭 (303) 을 출력하는 다중화 회로 (MUX) (308); 다중화 회로 (308) 로부터 출력된 추출 클럭 (303) 을 데이터 단자에 입력함으로써, 지연 회로 (305) 로부터 출력되는 지연된 데이터 (301) 를 래치하여 재생 데이터 (302) 를 출력하는 데이터 플립 플롭 (D-F/F) (306); 기준 클럭 (304) 이 입력되는 위상 검출 회로 (PD) (311); 및 위상 검출 회로 (311) 의 출력 신호가 입력되고, 게이트-입력 제어 발진기 (307), 게이트-입력 제어 발진기 (309) 및 게이트-입력 제어 발진기 (GVCO) (310) 로 출력하는 루프 필터 (LF) /충전 펌프 (CP) (312) 를 포함하며, 게이트-입력 제어 발진기 (GVCO) (310) 는 루프 필터 / 충전 펌프 (312) 로부터 출력된 신호에 기초하여 출력 신호를 위상 검출 회로 (311) 에 출력한다.
이러한 클럭 복구 회로의 위상 검출 회로 (311), 루프 필터 / 충전 펌프 (312) 및 게이트-입력 제어 발진기 (310) 는 위상 동기 루프 (PLL) 를 구성한다.
따라서, 도 6 에 도시된 클럭 복구 회로는, 단일 루프 필터 / 충전 펌프 (312), 단일 위상 검출 회로 (311), 단일 다중화 회로 (308), 단일 지연 회로 (305), 래치 회로인 단일 D-F/F (306), 및 3개의 게이트-입력 제어 발진기 (307, 308, 및 309) 를 기본 구성요소로 하는 PLL 회로에 의해 구성된다.
도 6 에 도시된 종래의 클럭 복구 회로의 동작을 설명한다.
통상적으로, PLL 은 루프 필터 / 충전 펌프 (312), 위상 검출 회로 (311) 및 하나의 게이트-입력 제어 발진기 (310) 를 포함한다. 위상 검출 회로 (311) 는 입력된 기준 클럭 (304) 에 동기되며, 그 출력을 루프 필터 / 충전 펌프 (312) 에 전달한다. 루프 필터 / 충전 펌프 (312) 의 출력 신호는 게이트-입력 제어 발진기 (307, 308, 및 309) 에 입력된다. 그래서, 상태가 된다.
도 6 에 도시된 종래의 클럭 복구 게이트-입력 제어 발진기 (307과 309) 의 출력은 기준 클럭 (304) 과 항상 동기된 회로와 관련된 각 신호의 타이밍과 관련하여, 이러한 신호를 예시하는 타이밍도인 도 7 을 참조하여 설명한다.
도 7 에 도시된 바와 같이, 게이트-입력 제어 발진기 (307) 는 데이터 (301) 의 상승 에지에서 클럭A 를 출력하고, 게이트-입력 제어 발진기 (309) 는 데이터 (301) 의 하강 에지에서 클럭B 를 출력한다. 다중화 회로 (308) 는 이러한 2 개의 클럭A 와 클럭B 를 다중화하여 추출 클럭 (303) 을 생성한다. 또한, 추출 클럭 (303) 이 D-F/F (306) 의 데이터 단자에 입력되기 때문에, D-F/F (306) 는 지연 회로 (305) 를 경유하는 데이터 (301) 를 래치하여 재생 데이터 (302) 를 생성한다. 그 결과, 도 6 에 예시된 종래 기술에 따른 클럭 복구 회로에 의해 데이터에 동기된 추출 클럭 (303) 과 재생 데이터 (302) 를 얻을 수 있다.
기준 클럭 (304) 대신에 데이터 (301) 를 이용한 유사한 방식의 클럭 복구 회로가 1996 Symposium on VLSI Circuits Digest of Technical Papers, pp. 122-123 에 개시되어 있다.
종래의 클럭 복구 회로는 PLL 내의 단일 게이트-입력 제어 발진기 (307) 와 단일 게이트-입력 제어 발진기 (309) 가 동기된 상태로 유지되어야하는 문제점이 있다. 그 결과, 동기 상태가 얻어질 때 까지 시스템은 수 십 클럭 또는 그 이상의 클럭을 대기해야 하기 때문에, 동기 시간을 단축하기가 곤란하다.
따라서, 본 발명의 목적은 동기 상태를 얻는 데 필요한 시간을 단축시킬 수 있는 클럭 복구 회로를 제공하는 것이다.
더구나, 본 발명의 목적은 본 명세서 전체를 통하여 자명하다.
본 발명의 제 1 형태에 따르면, 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로 (통상적으로는 동기 다단계 지연 회로 로 칭함); 데이터를 반전시켜 반전 데이터를 출력하는 인버터; 기준 클럭, 및 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연 회로; 데이터가 입력되고, 입력된 데이터를 지연시켜 출력하는 지연 회로; 제 1 동기 지연 회로로부터 출력된 제 1 클럭과 제 2 동기 지연 회로로부터 출력된 제 2 클럭이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭을 출력하는 펄스 합성 회로; 및 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터를 래치하고 래치된 데이터를 재생 데이터로 출력하는 데이터형 플립 플롭을 포함하는 클럭 복구 회로를 이용하여 전술한 목적을 획득할 수 있다.
제 1 동기 지연 회로는 기준 클럭이 입력되며, 적어도 하나의 제 1 단위 지연 회로를 포함하는 제 1 지연선; 제 1 지연선에 포함된 각 제 1 단위 지연 회로로부터 출력된 기준 클럭이 입력되며, (제 1 생성 기준 클럭을 제공하기 위한) 데이터에 기초하여 도통 상태가 되는 적어도 하나의 제 2 단위 선택 회로를 포함하는 제 1 선택 회로열 (circuit array); 및 상기 데이터와 제 1 선택 회로열로부터 출력된 (제 1 생성) 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 NAND 게이트를 포함한다.
제 2 동기 지연 회로는 기준 클럭이 입력되며, 적어도 하나의 제 3 단위 지연 회로를 포함하는 제 2 지연선; 제 2 지연선에 포함된 각 제 3 단위 지연 회로로부터 출력된 기준 클럭이 입력되며, (제 2 생성 기준 클럭을 제공하기 위해) 데이터에 기초하여 도통 상태가 되는 적어도 하나의 제 4 단위 선택 회로를 포함하는 제 2 선택 회로열; 및 인버터에 의해 반전 데이터와 제 2 선택 회로열로부터 출력된 (제 2 생성) 기준 클럭이 입력되고 제 2 클럭을 출력하는 제 2 NAND 게이트를 포함한다.
따라서, 본 발명의 제 1 형태에 있어서, 기준 클럭은 제 1 동기 지연 회로의 제 1 지연선에 입력됨으로써 지연된다. 데이터를 제 1 동기 지연 회로의 제 1 선택 회로열에 입력함으로써, 지연된 기준 클럭은 데이터의 상승 에지에 동기되고, 데이터가 하이 레벨일 때에 제 1 클럭을 출력한다. 또한, 제 2 동기 지연 회로의 제 2 지연선에 기준 클럭이 입력됨으로써 기준 클럭은 지연된다. 인버터로부터 출력되는 반전 데이터를 제 2 동기 지연 회로의 제 2 선택 회로열에 입력함으로써, 지연된 기준 클럭은 데이터의 하강 에지에 동기되고, 데이터가 로우 레벨, 즉 반전 데이터가 하이 레벨일 때에 제 2 클럭을 출력한다. 추출 클럭은 펄스 합성 회로에 의해 제 1 및 제 2 클럭을 합성함으로써 얻어진다. 데이터형 플립 플롭은 지연 회로에 의해 지연된 데이터를, 추출 클럭에 기초하여 래치한 후에, 래치된 데이터를 재생 데이터로 출력하기 때문에 클럭 동기화에 필요한 시간을 단축시킬 수 있다.
본 발명에 따른 제 1 형태의 작용에 대해 더 상세히 설명한다.
제 1 및 제 2 동기 지연 회로에 있어서, 각 동기 지연 회로에 입력되는 2 개 입력간의 시간차와 동일한 지연 시간차를 고정시키는 2 개의 지연선이 있다. 2 개 입력중 하나는 기준 클럭이고 다른 하나는 데이터이다. 기준 클럭과 데이터의 상승 에지간의 시간차는 2 개의 지연선 출력중 하나에 의해 고정되고, 기준 클럭과 데이터의 하강 에지간의 시간차는 2 개의 지연선 출력중 다른 하나에 의해 고정되어 기준 클럭이 적당히 시간지연된다. 그 결과, 데이터의 에지의 위상과 일치하는 클럭 펄스가 데이터의 하이 및 로우 레벨에서 각각 생성되고, 생성된 펄스를 합성하여 추출 클럭을 얻을 수 있으며, 데이터는 재생된다.
바람직한 실시예에 있어서, 펄스 합성 회로는 제 3 NAND 게이트를 포함한다.
이 실시예에 따르면, 본 발명의 제 1 형태의 효과를 얻을 수 있고, 또한 펄스 합성 회로가 제 3 NAND를 포함한다. 그 결과, 제 1 및 제 2 클럭을 더 정확하고 용이하게 합성할 수 있다.
본 발명의 제 2 형태에 따른 클럽 복구 회로는, 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로; 데이터를 반전시켜 반전 데이터를 출력하는 인버터; 기준 클럭, 및 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연 회로; 데이터가 입력되고, 입력된 데이터를 지연시켜 출력하는 지연 회로; 제 1 동기 지연 회로로부터 출력된 제 1 클럭과 제 2 동기 지연 회로로부터 출력된 제 2 클럭이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭을 출력하는 펄스 합성 회로; 및 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터를 래치하고, 래치된 데이터를 재생 데이터로 출력하는 데이터형 플립 플롭을 포함한다.
제 1 동기 지연 회로는 기준 클럭이 입력되며, 적어도 하나의 제 5 단위 지연 회로를 포함하는 제 11 지연선; 제 11 지연선에 포함된 각 제 5 단위 지연 회로로부터 출력된 기준 클럭이 입력되며, 제 1 생성 기준 클럭을 제공하기 위해, 데이터에 기초하여 도통 상태가 되는 적어도 하나의 제 6 단위 선택 회로를 포함하는 제 1 선택 회로열; 제 1 선택 회로열에 포함된 각각의 제 6 단위 선택 회로로부터 출력된 클럭이 입력되며, 적어도 하나의 제 7 단위 지연 회로를 포함하는 제 12 지연선; 및 데이터와 제 12 지연선으로부터 출력된 (제 1 생성) 기준 클럭이 입력되는 제 1 NAND 게이트를 포함한다.
제 2 동기 지연 회로는 기준 클럭이 입력되며, 적어도 하나의 제 8 단위 지연 회로를 포함하는 제 21 지연선; 제 21 지연선에 포함된 각 제 8 단위 지연 회로로부터 출력된 기준 클럭이 입력되며, (제 2 생성 기준 클럭을 제공하기 위해) 인버터에 의해 반전 데이터에 기초하여 도통 상태가 되는 적어도 하나의 제 9 단위 선택 회로를 포함하는 제 2 선택 회로열; 제 1 선택 회로열에 포함된 각각의 제 9 단위 선택 회로로부터 출력된 클럭이 입력되며, 적어도 하나의 제 10 단위 지연 회로를 포함하는 제 22 지연선; 및 인버터에 의해 반전 데이터와 제 22 지연선으로부터 출력된 기준 클럭이 입력되고 제 2 클럭을 출력하는 제 2 NAND 게이트를 포함한다.
따라서, 본 발명의 제 2 형태에 있어서, 기준 클럭은 제 1 동기 지연 회로의 제 11 지연선에 입력됨으로써 지연된다. 데이터를 제 1 선택 회로열에 입력함으로써, 지연된 기준 클럭은 제 12 지연선을 거쳐서 데이터의 상승 에지에 대응하는 클럭의 제 1 클럭으로 출력된다. 또한, 제 2 동기 지연 회로의 제 21 지연선에 기준 클럭이 입력됨으로써 기준 클럭은 지연된다. 인버터에 의해 출력되는 반전 데이터를 제 2 선택 회로열에 입력함으로써, 데이터의 하강 에지, 즉 반전 데이터의 상승 에지에 동기된 기준 클럭은 제 22 지연선을 거쳐서 제 2 클럭으로 출력된다. 제 1 및 제 2 클럭은 펄스 합성 회로에서 합성되며, 그 합성된 신호는 추출 클럭으로 출력된다. 추출 클럭을 데이터형 플립 플롭의 데이터 단자에 입력함으로써, 데이터형 플립 플롭은 지연 회로에 의해 지연된 데이터를 래치하고, 래치된 데이터를 재생 데이터로 출력하기 때문에 클럭 동기화에 필요한 시간을 단축시킬 수 있다.
본 발명에 따른 제 2 형태의 작용에 대해 더 상세히 설명한다.
제 1 및 제 2 동기 지연 회로에 있어서, 각 동기 지연 회로에 입력되는 2 개 입력간의 시간차와 동일한 지연 시간차를 고정시키는 2 개의 대향성 지연선이 있다. 2 개 입력중 하나는 기준 클럭이고 다른 하나는 데이터이다. 2 개 지연 회로의 출력중 하나는, 데이터가 하이 레벨인 경우에 인에이블되고, 2 개 지연 회로의 출력중 다른 하나는 데이터가 로우 레벨인 경우에 인에이블된다. 기준 클럭과 데이터의 상승 및 하강 에지간의 시간차는 고정되고, 기준 클럭은 적당히 시간지연된다. 그 결과, 데이터의 에지의 위상과 일치하는 클럭 펄스가 데이터의 하이 및 로우 레벨에서 각각 생성되며, 생성된 펄스를 합성하여 추출 클럭을 얻음으로써, 데이터는 재생된다. 바람직한 실시예에서, 펄스 합성 회로는 제 3 NAND게이트를 포함한다.
본 실시예에 따르면, 본 발명의 제 2 형태의 효과를 얻을 수 있으며, 또한 펄스 합성 회로는 제 3 NAND를 포함한다. 그 결과, 제 1 및 제 2 클럭을 더 정확하고 용이하게 합성할 수 있다.
본 발명의 제 3 형태에 따른 클럽 복구 회로는, 기준 클럭이 입력되는 동기 지연 회로; 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기; 데이터를 반전시켜 반전 데이터를 출력하는 인버터; 인버터로부터 출력된 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기; 제 1 발진기로부터 출력된 제 1 클럭과 제 2 발진기로부터 출력된 제 2 클럭을 합성하여 추출 클럭을 출력하는 펄스 합성 회로; 입력된 데이터를 지연시켜 출력시키는 지연 회로; 및 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터를 래치하고, 래치된 데이터를 재생 데이터로 출력하는 데이터형 플립 플롭을 포함한다.
동기 지연 회로는 기준 클럭이 입력되며, 적어도 하나의 제 11 (제 1) 단위 지연 회로를 포함하는 제 1 지연선; 및 제 1 지연선에 포함된 각 제 11 (제 1) 단위 지연 회로로부터 출력된 기준 클럭이 입력되는 적어도 하나의 제 12 (제 1) 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함한다.
제 1 발진기는, 제 1 선택 회로열에 포함된 각각의 제 12 (제 1) 단위 선택 회로로부터 출력된 기준 클럭이 입력되며, 적어도 하나의 제 13 (제 1) 단위 선택 회로를 포함하는 제 11 (제 1) 선택 회로열; 제 11 (제 1) 선택 회로열에 포함된 각각의 제 13 (제 1) 단위 선택 회로로부터 출력된 기준 클럭이 입력되며, 적어도 하나의 제 14 (제 1) 단위 지연 회로를 포함하는 제 11 (제 1) 지연선; 및 데이터와 제 11 (제 1) 지연선에 의해 출력된 기준 클럭이 입력되며, 제 11 (제 1) 선택 회로열에 포함된 각각의 제 13 (제 1) 단위 선택 회로와 펄스 합성 회로에 제 1 클럭을 출력하는 제 1 NAND게이트를 포함한다.
제 2 발진기는, 제 1 선택 회로열에 포함된 각각의 제 12 (제 2) 단위 선택 회로로부터 출력된 기준 클럭이 입력되며, 적어도 하나의 제 15 (제 2) 단위 선택 회로를 포함하는 제 12 (제 2) 선택 회로열; 제 12 (제 2) 선택 회로열에 포함된 각각의 제 15 (제 2) 단위 선택 회로로부터 출력된 기준 클럭이 입력되며, 적어도 하나의 제 16 (제 2) 단위 지연 회로를 포함하는 제 12 (제 2) 지연선; 및 인버터에 의해 출력되는 반전 데이터와 제 12 (제 2) 지연선에 의해 출력된 기준 클럭이 입력되며, 제 12 (제 1) 선택 회로열에 포함된 각각의 제 15 (제 2) 단위 선택 회로와 펄스 합성 회로에 제 2 클럭을 출력하는 제 2 NAND게이트를 포함한다.
따라서, 본 발명의 제 3 형태과 관련하여, 기준 클럭은 동기 지연 회로의 제 1 지연선에 입력됨으로써 지연된다. 동기 지연 회로의 제 1 선택 회로열에 기준 클럭을 입력함으로써, 지연된 기준 클럭은 제 1 지연선에 의해 출력된다. 동기 지연 회로의 제 1 선택 선택 회로열로부터 출력되는 지연된 기준 클럭은 제 1 발진기의 제 11 선택 회로열로 출력되고, 이러한 제 11 선택 회로열의 출력 신호는 제 1 발진기의 제 11 지연선에 입력됨으로써, 제 1 발진기로부터 제 1 클럭이 출력된다. 마찬가지로, 제 1 선택 회로열로부터 출력되는 지연된 기준 클럭은 제 2 발진기의 제 12 선택 회로열로 출력되고, 이러한 제 12 선택 회로열의 출력 신호는 제 2 발진기의 제 12 지연선에 입력됨으로써, 제 2 발진기로부터 제 2 클럭이 출력된다. 제 1 및 제 2 클럭은 펄스 합성 회로에서 합성되고, 합성된 결과의 신호는 추출 클럭으로 출력된다. 이러한 추출 클럭을 데이터형 플립 플롭의 데이터 단자에 입력함으로써, 데이터형 플립 플롭은 지연 회로에서 지연된 데이터를 래치하며, 래치된 데이터를 재생 데이터로 출력하기 때문에 클럭 동기에 필요한 시간을 단축시킬 수 있다.
본 발명의 제 3 형태의 작용에 대해 더 상세히 설명한다.
동기 지연 회로, 제 1 발진기 및 제 2 발진기로 인해서, 연속하는 클럭 펄스를 포함하는 2 개 입력간의 시간차와 동일한 지연 시간차를 고정하는 2 개의 지연선이 있으며, 그리고 이로 인해 2 개의 발진기 내의 구성 소자 수가 결정된다. 하나의 발진기는 데이터가 하이 레벨일 때에 인에이블되고, 다른 하나의 발진기는 데이터가 로우 레벨일 때에 인에이블되어, 데이터의 에지에 동기된 클럭 펄스를 생성한다.
바람직한 실시예에 있어서, 펄스 합성 회로는 제 3 NAND 게이트를 포함한다.
이 실시예에 따르면, 본 발명의 제 3 형태의 효과를 얻을 수 있고, 또한 펄스 합성 회로는 제 3 NAND를 포함한다. 그 결과, 제 1 및 제 2 클럭을 더 정확하고 용이하게 합성할 수 있다.
본 발명의 제 4 형태에 따른 클럭 복구 회로는, 데이터가 입력되는 동기 지연 회로; 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기; 데이터가 입력되고, 반전 데이터를 출력시키는 인버터; 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기; 제 1 발진기로부터 출력된 제 1 클럭과 제 2 발진기로부터 출력된 제 2 클럭이 입력되며, 이러한 두 입력 클럭을 합성하여 추출 클럭을 출력시키는 펄스 합성 회로; 데이터가 입력되며, 입력된 데이터를 지연시켜 출력시키는 지연 회로; 및 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터를 래치하고 래치된 데이터를 재생 데이터로 출력하는 데이터형 플립 플롭을 포함한다.
동기 지연 회로는 데이터가 입력되고, 적어도 하나의 제 17 (제 1) 단위 지연 회로를 포함하는 제 1 지연선; 및 제 1 지연선에 포함된 각 제 17 (제 1) 단위 지연 회로로부터 출력된 데이터가 입력되는 적어도 하나의 제 18 (제 1) 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함한다.
제 1 발진기는, 제 1 선택 회로열에 포함된 각각의 제 18 (제 1) 단위 선택 회로로부터 출력된 데이터가 입력되며, 적어도 하나의 제 19 (제 1) 단위 선택 회로를 포함하는 제 11 (제 1) 선택 회로열; 제 11 (제 1) 선택 회로열에 포함된 각각의 제 19 (제 1) 단위 선택 회로로부터 출력된 데이터가 입력되며, 적어도 하나의 제 20 (제 1) 단위 지연 회로를 포함하는 제 11 (제 1) 지연선; 및 데이터와 2 개의 제 11 (제 1) 지연선에 의해 출력된 데이터가 입력되며, 제 11 (제 1) 선택 회로열에 포함된 각각의 제 19 (제 1) 단위 선택 회로와 펄스 합성 회로에 제 1 클럭을 출력시키기 위한 제 1 NAND게이트를 포함한다.
제 2 발진기는, 제 1 선택 회로열에 포함된 각각의 제 18 (제 2) 단위 선택 회로로부터 출력된 데이터가 입력되며, 적어도 하나의 제 21 (제 2) 단위 선택 회로를 포함하는 제 12 (제 2) 선택 회로열; 제 12 (제 2) 선택 회로열에 포함된 각각의 제 21 (제 2) 단위 선택 회로로부터 출력된 데이터가 입력되며, 적어도 하나의 제 22 (제 2) 단위 지연 회로를 포함하는 제 12 (제 2) 지연선; 및 인버터에 의해 출력되는 반전 데이터와 2 개의 제 12 (제 2) 지연선에 의해 출력된 데이터가 입력되며, 제 12 (제 1) 선택 회로열에 포함된 각각의 제 21 (제 2) 단위 선택 회로와 펄스 합성 회로에 제 2 클럭을 출력시키기 위한 제 2 NAND게이트를 포함한다.
따라서, 본 발명의 제 4 형태과 관련하여, 데이터는 동기 지연 회로의 제 1 지연선에 입력됨으로써 지연된다. 동기 지연 회로의 제 1 선택 회로열에 데이터를 입력함으로써, 지연된 데이터는 제 1 지연선에 의해 출력된다. 동기 지연 회로의 제 1 선택 선택 회로열로부터 출력되는 지연된 데이터는 제 1 발진기의 제 11 선택 회로열로 출력되고, 이러한 제 11 선택 회로열의 출력 신호는 제 1 발진기의 제 11 지연선에 입력됨으로써, 제 1 발진기로부터 제 1 클럭이 출력된다. 마찬가지로, 제 1 선택 회로열로부터 출력되는 지연된 데이터는 제 2 발진기의 제 12 선택 회로열로 출력되고, 이러한 제 12 선택 회로열의 출력 신호는 제 2 발진기의 제 12 지연선에 입력됨으로써, 제 2 발진기로부터 제 2 클럭이 출력된다. 제 1 및 제 2 클럭은 펄스 합성 회로에서 합성되고, 합성된 결과의 신호는 추출 클럭으로 출력된다. 더구나, 이러한 추출 클럭을 데이터형 플립 플롭의 데이터 단자에 입력함으로써, 데이터형 플립 플롭은 지연 회로에서 지연된 데이터를 래치하며, 래치된 데이터를 재생 데이터로 출력하기 때문에 클럭 동기에 필요한 시간을 단축시킬 수 있다.
본 발명의 제 4 형태의 작용에 대해 더 상세히 설명한다.
동기 지연 회로, 제 1 발진기 및 제 2 발진기로 인해서, 연속하는 클럭 펄스를 포함하는 2 개 입력간의 시간차와 동일한 지연 시간차를 고정하는 2 개의 지연선이 있으며, 그리고 이로 인해 2 개의 발진기 내의 구성 소자 수가 결정된다. 하나의 발진기는 데이터가 하이 레벨일 때에 인에이블되고, 다른 하나의 발진기는 데이터가 로우 레벨일 때에 인에이블되어, 데이터의 에지에 동기된 클럭 펄스를 생성한다.
바람직한 실시예에 있어서, 펄스 합성 회로는 제 3 NAND 게이트를 포함한다.
이 실시예에 따르면, 본 발명의 제 4 형태의 효과를 얻을 수 있고, 부가적으로는 펄스 합성 회로가 제 3 NAND를 포함한다. 그 결과, 제 1 및 제 2 클럭을 더 정확하고 용이하게 합성할 수 있다.
본 발명의 제 5 형태에 따른 클럽 복구 회로는:
(a) 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 동기 지연 회로;
(b) 데이터 신호를 반전한 후에 반전 데이터를 출력하는 인버터;
(c) 인버터로부터 출력되는 반전 데이터 신호가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 동기 지연 회로;
(d) 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로;
(e) 제 1 동기 지연 회로로부터 출력된 제 1 클럭 (A) 과 제 2 동기 지연 회로로부터 출력된 제 2 클럭 (B) 이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭을 출력하는 펄스 합성 회로; 및
(f) 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며,
(g) 제 1 및 제 2 동기 지연 회로는 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안의 데이터 신호에 각각 동기된 제 1 및 제 2 출력을, 동기화되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호 상태의 최소 주기보다 실질적으로 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 다단계 지연 회로이다.
이 형태에 있어서, 동기 지연 회로는 펄스 신호의 펄스 주기를 갖는 동기용 기준 클럭을 수신한다. 펄스 신호의 펄스 주기는 데이터 신호 상태의 최소 주기의 반인 것이 바람직하다.
각각의 동기 다단계 지연 회로는 단위 지연 회로열을 포함하고, 단위 지연 회로열의 각 단계는 단위 선택 회로열의 대응 단계에 접속되는 것이 바람직하다.
데이터 신호가 단위 선택 회로열의 각 단계에 제공되어 생성 기준 클럭을 출력하게되면, 이 생성 기준 클럭은 NAND 에 제공되고, NAND는 데이터 신호를 더 수신하여, 제 1 또는 제 2 클럭 (A, B) 을 각각 출력한다.
단위 선택 회로열은 단위 지연 회로열과 동일한 순서로 접속될 수도 있다. 대안으로서, 단위 선택 회로열은 단위 지연 회로열과 역순으로 접속될 수도 있다.
본 발명의 제 6 형태에 따른 클럭 복구 회로는:
(a) 기준 클럭이 입력되는 동기 다단계 지연 회로;
(b) 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기;
(c) 데이터 신호를 반전시킨 후에 반전 데이터 신호를 출력하는 인버터;
(d) 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기;
(e) 상기 제 1 발진기로부터 출력된 제 1 클럭 (A) 과 상기 제 2 발진기로부터 출력된 제 2 클럭 (B) 을 합성하여 추출 클럭을 출력하는 펄스 합성 회로;
(f) 데이터 신호가 입력되며, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및
(g) 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함한다.
이 형태에 있어서, 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 단위 지연 회로열의 각 단계는 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공한다.
제 1 및 제 2 발진기는, 동기화되는 데 필요한 시간 주기를 최소화시키기 위해, 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 실질적으로 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기이다.
본 발명의 제 7 형태에 따른 클럭 복구 회로는:
(a) 데이터 신호가 입력되는 동기 다단계 지연 회로;
(b) 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기;
(c) 데이터 신호를 반전시킨 후에 반전 데이터 신호를 출력하는 인버터;
(d) 인버터로부터 출력되는 반전 데이터 신호가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기;
(e) 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하여 추출 클럭을 출력하는 펄스 합성 회로;
(f) 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및
(g) 펄스 합성 회로로부터 출력된 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 출력되는 지연된 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함한다.
이 형태에 있어서, 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 단위 지연 회로열의 각 단계는 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공한다.
제 1 및 제 2 발진기는, 동기화되는 데 필요한 시간 주기를 최소화시키기 위해, 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 실질적으로 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기이다.
본 발명의 다른 특징과 이점들은 첨부된 도면을 참조하여 설명된 설명으로부터 자명하며, 첨부된 도면의 동일 참조 기호는 도면의 동일하거나 또는 유사한 부분을 표시한다.
도 1 은 본 발명에 따른 클럭 복구 회로의 실시 형태를 예시하는 블럭도.
도 2a 는 본 발명에 따른 클럭 복구 회로의 제 1 실시예를 예시하는 회로도.
도 2b 는 도 2a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도.
도 3a 는 본 발명에 따른 클럭 복구 회로의 제 2 실시예를 예시하는 회로도.
도 3b 는 도 3a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도.
도 4a 는 본 발명에 따른 클럭 복구 회로의 제 3 실시예를 예시하는 회로도.
도 4b 는 도 4a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도.
도 5a 는 본 발명에 따른 클럭 복구 회로의 제 4 실시예를 예시하는 회로도.
도 5b 는 도 5a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도.
도 6 은 종래 기술에 따른 클럭 복구 회로를 도시하는 블럭도.
도 7 은 도 6 에 도시된 종래 기술에 따른 클럭 복구 회로와 관련된 각 신호의 타이밍도.
※ 도면의 주요부분에 대한 부호의 설명
5 : 펄스 합성 회로
15 : 인버터
100A : 제 1 지연선
100T : 제 1 단위 지연 회로
100S : 제 1 선택 회로열
100ST : 제 1 단위 선택 회로
101 : 제 1 동기 지연 회로
102 : 제 2 동기 지연 회로
101H : 제 1 발진기
102H : 제 2 발진기
본 발명에 따른 클럭 복구 회로의 실시 형태를 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 클럭 복구 회로의 제 1 및 제 2 실시예의 구성을 예시하는 블록도이다.
도 1에 도시된 바와 같이, 클럭 복구 회로는 기준 클럭 (108) 과 데이터 (107) 가 입력되고, 제 1 클럭 (A) 을 펄스 합성 회로 (5) 에 출력하는 제 1 동기 지연 회로 (101); 데이터 (107) 가 입력되고, 데이터 (107) 를 반전시켜 반전 데이터를 출력시키는 인버터 (15); 기준 클럭 (108), 및 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭 (B) 을 펄스 합성 회로 (5) 로 출력하는 제 2 동기 지연 회로 (102); 데이터 (107) 가 입력되고, 입력된 데이터 (107) 를 지연시켜 래치 회로 (106) 에 출력하는 지연 회로 (105); 제 1 동기 지연 회로 (101) 로부터 출력된 제 1 클럭 (A) 과 제 2 동기 지연 회로 (102) 로부터 출력된 제 2 클럭 (B) 이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭 (110) 을 출력하는 펄스 합성 회로 (5); 및 펄스 합성 회로 (5) 로부터 출력된 신호에 기초하여, 지연 회로 (105) 로부터 출력된 지연 데이터를 래치하여 재생 데이터 (109) 로 출력하는 래치 회로 (106) 를 포함한다.
클럭 복구 회로에서는, 데이터 (107) 가 제 1 동기 지연 회로 (101) 에 입력되고, 또한 동시에 인버터 (15) 에 의해 반전된 후에 제 2 동기 지연 회로 (102) 에 입력된다. 또한, 기준 클럭 (108) 은 제 1 및 제 2 동기 지연 회로 (101, 102) 에 입력된다. 데이터 (107) 가 하이-레벨 펄스인 경우에, 제 1 동기 지연 회로 (101) 는 데이터 (107) 의 상승 에지에서 타이밍이 동기된 제 1 클럭 (A) 을 출력한다. 데이터 (107) 가 로우-레벨 펄스인 경우에, 제 2 동기 지연 회로 (102) 는 데이터 (107) 의 하강 에지에서 타이밍이 동기된 제 2 클럭 (B) 을 출력한다. 펄스 합성 회로 (5) 는 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성한 후에, 합성된 신호를 추출 클럭 (110) 으로 출력한다.
추출 클럭 (110) 은 래치 회로 (106) 로 출력되고, 래치 회로 (106) 에는 지연 회로 (105) 에 의해 지연된 데이터 (107) 가 입력된다. 입력된 데이터는, 추출 클럭 (110) 의 타이밍에 기초하여, 래치 회로 (106) 에 의해 래치된 후에 추출 클럭 (110) 과 함께 재생 데이터 (109) 로서 다음 단계에 전송된다.
도 1 에 도시된 클럭 복구 회로는 동기 지연 회로와 링(ring) 발진기를 조합하여 실현할 수도 있다.
본 발명에 따른 클럭 복구 회로의 제 1 실시예를 도 2 를 참조하여 설명한다.
제 1 실시예
도 2a 는 본 발명에 따른 클럭 복구 회로의 제 1 실시예를 예시하는 회로도이고, 도 2b 는 도 2a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도이다. 도 2a 의 소자와 신호에서 도 1 에 도시된 것과 동일한 것은 동일한 참조 기호로 표시된다.
도 2a 에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 클럭 복구 회로는, 기준 클럭 (108) 과 데이터 (107) 가 입력되고, 제 1 클럭 (A) 을 펄스 합성 회로 (5) 에 출력하는 제 1 동기 지연 회로 (101); 데이터 (107) 가 입력되며, 데이터 (107) 를 반전시켜서 반전 데이터를 출력하는 인버터 (15); 기준 클럭 (108), 및 인버터로부터 출력되는 반전 데이터가 입력되고, 제 2 클럭 (B) 을 펄스 합성 회로 (5) 로 출력하는 제 2 동기 지연 회로 (102); 데이터 (107) 가 입력되고, 입력된 데이터 (107) 를 지연시켜, D-F/F 를 포함하는 래치 회로 (106) 에 출력하는 지연 회로 (105); 제 1 동기 지연 회로 (101) 로부터 출력된 제 1 클럭 (A) 과 제 2 동기 지연 회로 (102) 로부터 출력된 제 2 클럭 (B) 이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭 (110) 을 출력하는 펄스 합성 회로 (5); 및 펄스 합성 회로 (5) 로부터 출력된 신호에 기초하여, 지연 회로 (105) 로부터 출력된 지연 데이터를 래치하여 재생 데이터 (109) 로 출력하는 D-F/F를 포함하는 래치 회로 (106) 를 포함한다.
제 1 동기 지연 회로 (101) 는 적어도 하나의 제 1 단위 지연 회로 (101AT) 를 포함하는 제 1 지연선 (101A); 적어도 하나의 제 1 단위 선택 회로 (103T) 를 포함하는 제 1 선택 회로열 (103); 및 NAND 연산을 실행하는 제 1 NAND 게이트 (51) 을 포함한다. 펄스 합성 회로 (5) 는, 펄스 합성 동작을 정확하고 기능적으로 실행하기 위해, NAND 연산 수행용 NAND 게이트에 의해 실현되는 것이 바람직하다.
기준 클럭 (108) 은 제 1 지연선 (101A) 에 입력되고, 이 지연선을 통해 전달되는 동안에 지연된다.
데이터 (107) 는 제 1 선택 회로열 (103) 에 입력된다. 제 1 선택 회로열 (103) 에 포함된 각각의 제 1 단위 선택 회로 (103T) 는, 데이터 (107) 가 하이 레벨인 경우에 도통 상태가 되어서, 제 1 지연선 (101A) 에 포함된 각각의 제 1 단위 지연 회로 (101AT) 로부터 출력된 기준 클럭 (108) 이 NAND 게이트 (51) 로 통과하여 출력된다.
NAND 게이트 (51) 는, 데이터 (107) 와 제 1 선택 회로열 (103) (즉, 제 1 지연선을 통해 기준 클럭 (108) 로부터 발생된 제 1 발생 기준 클럭) 에 의해 출력된 기준 클럭간에 NAND연산을 수행하고, 연산 결과를 펄스 합성 회로 (5) 에 제 1 클럭 (A) 으로 출력한다.
제 2 동기 지연 회로 (102) 는 적어도 하나의 제 2 단위 지연 회로 (102AT) 를 포함하는 제 2 지연선 (102A); 적어도 하나의 제 2 단위 선택 회로 (104T) 를 포함하는 제 2 선택 회로열 (104); 및 NAND 연산을 실행하는 제 2 NAND 게이트 (52) 를 포함한다.
기준 클럭 (108) 은 제 2 지연선 (102A) 에 입력되고, 이 지연선을 통해 전달되는 동안에 지연된다.
인버터 (15) 에 의한 데이터 (107) 의 반전에 의해 얻어진 신호 (반전 데이터) 는 제 2 선택 회로열 (104) 에 입력된다. 제 2 선택 회로열 (104) 에 포함된 각각의 제 2 단위 선택 회로 (104T) 는 입력 신호가 하이 레벨, 즉 데이터 (107) 가 로우 레벨인 경우에, 도통 상태가 됨으로써, 제 2 지연선 (102A) 에 포함된 각각의 제 2 단위 지연 회로 (102AT) 로부터 출력된 기준 클럭 (108) 은 NAND 게이트 (52) 로 통과하여 출력된다.
NAND 게이트 (52) 는 데이터 (107) 를 반전시켜 얻어진 신호 (반전 데이터) 와 제 2 선택 회로열 (104) 에 의해 출력된 기준 클럭 (108) 간에 NAND연산을 수행하고, 연산 결과를 펄스 합성 회로 (5) 에 제 2 클럭 (B) 으로 출력한다.
따라서, 도 2a 에 예시된 제 1 실시예의 클럭 복구 회로는 제 1 동기 지연 회로 (101), 제 2 동기 지연 회로 (102), 지연 회로 (105), 및 D-F/F 를 포함한 래치 회로 (106) 를 포함한다. 데이터 (107) 는 제 1 동기 지연 회로 (101) 에 입력되고, 또한 인버터 (15) 에 의해 반전되어 제 2 동기 지연 회로 (102) 에도 입력된다.
기준 클럭 (108) 은 제 1 동기 지연 회로 (101) 와 제 2 동기 지연 회로 (102) 양쪽에 입력된다. 데이터 (107) 가 하이 레벨 펄스인 경우에, 제 1 동기 지연 회로 (101) 는 데이터 (107) 의 상승 에지에 타이밍이 동기된 제 1 클럭 (A) 을 출력한다. 데이터 (107) 가 로우 레벨 펄스인 경우에, 제 2 동기 지연 회로 (102) 는 데이터 (107) 의 하강 에지에 타이밍이 동기된 제 2 클럭 (B) 을 출력한다. 펄스 합성 회로 (5) 는 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하고, 합성된 신호를 추출 클럭 (110) 으로 출력한다.
상술한 바와 같이, 제 1 동기 지연 회로 (101) 는 제 1 지연선 (101A) 과 제 1 선택 회로열 (103) 을 포함하고, 제 2 동기 지연 회로 (102) 는 제 2 지연선 (102A) 과 제 2 선택 회로열 (104) 을 포함한다. 제 1 동기 지연 회로 (101) 와 제 2 동기 지연 회로 (102) 는 구성과 동작상에서 실질적으로 유사하기 때문에, 제 1 동기 지연 회로의 동작만을 더 상세히 설명한다.
기준 클럭 (108) 과 데이터 (107) 가 제 1 동기 지연 회로 (101) 에 입력되는 것은 상술한 바와 같다. 기준 클럭 (108) 은 제 1 지연선 (101A) 에 입력되어 제 1 지연선 (101A) 을 따라서 진행한다. 이때에, 데이터 (107) 가 로우 레벨에서 하이 레벨로 변하게 되면, 기준 클럭 (108) 의 현재 위치에 있는 (제 1 선택 회로열 (103) 의) 제 1 단위 선택 회로 (103A) 중 하나가 도통 상태가 된다. 그 결과, 기준 클럭 (108) 은 선택 회로열의 현재 위치로부터 NAND 게이트 (51) 쪽으로 나간다. NAND 게이트 (51) 는 NAND 연산을 실행하기 때문에, 데이터 (107) 가 하이 레벨인 동안에, 기준 클럭 (108) (더 정확하게는, 제 1 생성 기준 클럭) 을 통과시켜 펄스 합성 회로 (5) 로 출력한다.
펄스 합성 회로 (5) 로부터 출력된 추출 클럭 (110) 은 래치 회로 (106) 로 출력되며, 래치 회로 (106)에는 데이터 (107) 가 지연 회로 (105) 를 통해 입력된다. 래치 회로 (106) 는, 데이터 (107) 를 추출 클럭 (110) 에 기초하여 래치하고, 이 데이터를 재생 데이터 (109) 로서 추출 클럭 (110) 과 함께 다음 단계로 전송한다.
도 2a 에 도시된 본 발명에 따른 클럭 복구 회로의 제 1 실시예에서의 각 신호의 타이밍에 관해서는, 관련 신호의 타이밍도인 도 2b를 참조하여 설명한다.
도 2b 는, 기준 클럭 (108), 제 1 클럭 (A), 제 2 클럭 (B), 추출 클럭 (110) 및 재생 데이터 (109) 의 타이밍을 예시한다.
도 2b 에 도시된 바와 같이, 제 1 클럭 (A) 은 데이터 (107) 가 하이 레벨일 때 기준 클럭 (108) 의 상승 에지에 동기되어 출력되고, 제 2 클럭 (B) 은 데이터 (107) 가 로우 레벨일 때 기준 클럭 (108) 의 하강 에지에 동기되어 출력된다. 추출 클럭 (110) 은 데이터 (107) 에 동기되고, 또한 재생 데이터 (109) 도 데이터 (107) 에 동기된다.
제 1 실시예에 있어서, 클럭 복구 회로의 데이터 (107) 에 대한 추출 클럭 (110) 의 동기는 논리 회로로 구현된다. 그 결과, 전압 변동 등과 같은 것에 수반되는 동기 오차 등이 발생되기가 어렵고, 동기 시간을 단축시킬 수 있다.
제 2 실시예
본 발명에 따른 클럭 복구 회로의 제 2 실시예를 도 3a 및 도 3b 를 참조하여 설명한다. 도 3a 는 본 발명에 따른 클럭 복구 회로의 제 2 실시예를 예시하는 회로도이고, 도 3b 는 도 3a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도이다. 도 3a 및 도 3b 의 소자와 신호에서 도 2a 및 도 2b 에 도시된 것과 동일한 것은 동일한 참조 기호로 표시된다.
도 3a 에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 클럭 복구 회로는, 기준 클럭 (108) 과 데이터 (107) 가 입력되는 제 1 동기 지연 회로 (101); 기준 클럭 (108), 및 인버터 (15) 에 의한 반전 데이터에 의해 얻어진 신호가 입력되는 제 2 동기 지연 회로 (102); 입력 데이터 (107)을 반전시키고, 반전 데이터를 출력하는 인버터 (15); 제 1 동기 지연 회로 (101) 로부터 출력된 제 1 클럭 (A) 과 제 2 동기 지연 회로 (102) 로부터 출력된 제 2 클럭 (B) 이 입력되고, 이 입력 클럭들을 합성하여 추출 클럭 (110) 을 출력하는 펄스 합성 회로 (5); 데이터 (107) 가 입력되고, 입력된 데이터 (107) 를 지연시켜 출력하는 지연 회로 (105); 및 추출 클럭 (110) 의 타이밍에 기초하여, 지연 회로 (105) 로부터 출력된 지연 데이터를 래치하여 재생 데이터 (109) 로 출력하는 D-F/F를 포함하는 래치 회로 (106) 를 포함한다.
제 1 동기 지연 회로 (101) 는 적어도 하나의 제 1 단위 지연 회로 (101AT) 를 포함하는 (통상적인 순서로 직렬 접속된) 제 1 지연선 (101A); 적어도 하나의 제 1 단위 선택 회로 (103T) 를 포함하는 제 1 선택 회로열 (103); 적어도 하나의 제 1 단위 지연 회로 (101BT) 를 포함하는 (역순으로 직렬 접속된) 제 1 지연선 (101B); 및 NAND 연산을 실행하는 제 1 NAND 게이트 (51) 를 포함한다. 펄스 합성 회로 (5) 는, 펄스 합성 동작을 정확하고 기능적으로 실행하기 위해, NAND 연산 수행용 NAND 게이트에 의해 실현되는 것이 바람직하다.
기준 클럭 (108) 은 제 1 동기 지연 회로 (101) 의 제 1 지연선 (101A) 에 입력되고, 이 지연선을 통해 전달되는 동안에 지연된다.
데이터 (107) 와 기준 클럭 (108) 은 제 1 선택 회로열 (103) 에 입력된다. 제 1 선택 회로열 (103)에 포함된 각각의 제 1 단위 선택 회로 (103T) 는 데이터 (107) 가 하이 레벨일 때 도통 상태가 되며, (통상적인 순서로 직렬 접속된) 제 1 지연선 (101A) 에 포함된 각각의 제 1 단위 지연 회로 (101AT) 로부터 출력된 기준 클럭 (108) 은 (역순으로 직렬 접속된) 제 1 지연선 (101B) 으로 출력된다.
제 1 지연선 (101B) 으로 출력된 기준 클럭 (108) 은 제 1 지연선 (101B) 상에서 지연되어 전달되고, 제 1 지연선 (101B) 의 출력 신호는 NAND 게이트 (51) 로 출력된다. NAND 게이트 (51) 로의 신호 출력은, 단위 지연 회로의 연결에서 첫 번째에 대응하는 (도 3a 의 맨 왼쪽인) 마지막 번째의 제 1 지연 회로를 거쳐서 이루어진다.
NAND 게이트 (51) 는, 데이터 (107) 와 제 1 지연선 (101B) 로부터의 출력 신호가 입력되고, 이 신호들 간에 NAND 연산을 실행하여 연산 결과를 펄스 합성 회로 (5) 에 제 1 클럭 (A) 으로 출력한다.
제 2 동기 지연 회로 (102) 는, 적어도 하나의 제 2 단위 지연 회로 (102AT) 를 포함하는 제 2 지연선 (102A); 적어도 하나의 제 2 단위 선택 회로 (104T) 를 포함하는 제 2 선택 회로열 (104); 적어도 하나의 제 2 단위 지연 회로 (102BT) 를 포함하는 제 2 지연선 (102B); 및 NAND 연산을 실행하는 NAND 게이트 (52) 를 포함한다.
기준 클럭 (108) 은 제 2 동기 지연 회로 (102) 의 제 2 지연선 (102A) 에 입력되고, 제 2 지연선 (102A) 상에서 지연되어 전달된다.
인버터 (15) 에 의한 데이터 (107) 반전으로 얻어진 신호는 제 2 선택 회로열 (104) 에 입력된다. 제 2 선택 회로열 (104) 에 포함된 각각의 제 2 단위 선택 회로 (104T) 는 입력 신호가 하이 레벨, 즉 데이터 (107) 가 로우 레벨인 경우에 도통 상태가 되고, 제 2 지연선 (102A) 에 포함된 각각의 제 2 단위 지연 회로 (102AT) 로부터 출력된 기준 클럭 (108) 은 제 2 지연선 (102B) 로 출력된다.
제 2 지연선 (102B) 에 출력된 기준 클럭 (108) 은 제 2 지연선 (102B) 상에서 지연되어 전달되고, 제 2 지연선 (102B) 의 출력 신호는 NAND 게이트 (52) 로 출력된다.
NAND 게이트 (52) 는, 인버터에 의한 데이터 (107) 반전으로 얻어진 신호와 제 2 지연선 (102B) 로부터 출력된 출력 신호가 입력되고, 이 신호들 간에 NAND 연산을 실행하여 연산 결과를 펄스 합성 회로 (5) 에 제 2 클럭 (B) 으로 출력한다.
따라서, 도 3a 에 도시된 본 발명에 따른 제 2 실시예의 클럭 복구 회로는, 제 1 실시예와 마찬가지로, 제 1 동기 지연 회로 (101); 제 2 동기 지연 회로 (102); 지연 회로 (105); 및 래치 회로 (106) 를 포함한다. 제 2 동기 지연 회로 (102) 는, 데이터의 H/L 관계와 같이, 제 1 동기 지연 회로와는 상보적인 형태로 동작한다.
데이터 (107) 는 제 1 동기 지연 회로 (101) 에 입력되고, 또한 인버터 (15) 에 의해 반전된 후에 제 2 동기 지연 회로 (102) 에도 입력된다. 기준 클럭 (108) 은 제 1 및 제 2 동기 지연 회로 (101, 102) 양쪽에 모두 입력된다. 데이터 (107) 가 하이 레벨인 경우에, 제 1 동기 지연 회로 (101) 는 데이터 (107) 의 상승 에지에 타이밍이 동기된 제 1 클럭 (A) 을 출력한다. 데이터 (107) 가 로우 레벨인 경우에, 제 2 동기 지연 회로 (102) 는 데이터 (107) 의 하강 에지에 타이밍이 동기된 제 2 클럭 (B) 을 출력한다. 펄스 합성 회로 (5) 는 제 1 및 제 2 클럭 (A, B) 를 합성하고, 합성된 신호를 추출 클럭 (110) 으로 출력한다.
제 2 실시예에 있어서, 제 1 동기 지연 회로 (101) 는, 제 1 지연선 (101A), 제 1 선택 회로열 (103) 및 제 1 지연선 (101B) 을 포함하고, 제 2 동기 지연 회로 (102) 는 제 2 지연선 (102A), 제 2 선택 회로열 (104) 및 제 2 지연선 (102B) 을 포함한다. 따라서, 제 1 동기 지연 회로 (101) 과 제 2 동기 지연 회로 (102) 는 구성과 (단위 지연 회로의 접속 순서가 역순으로 제공된) 동작면에서 유사하기 때문에, 제 1 동기 지연 회로 (101) 의 동작만을 더 상세히 설명한다.
전술한 바와 같이, 기준 클럭 (108) 과 데이터 (107) 는 제 1 동기 지연 회로 (101) 에 입력된다. 기준 클럭 (108) 은 제 1 지연선 (101A) 에 입력되고, 제 1 지연선 (101A) 상에서 진행된다. 이때에, 데이터 (107) 가 로우 레벨에서 하이 레벨로 천이하게 되면, 기준 클럭 (108) 의 진행 위치의 제 1 선택 회로열 (103) 에 포함된 하나의 제 1 단위 선택 회로 (103T) 는 도통 상태가 된다.
제 1 지연선 (101A) 을 통과하지 않는 기준 클럭 (108) 은 선택 회로열 (103) 의 상술한 위치로부터 제 1 지연선 (101B) 를 통해 NAND 게이트 (51) 쪽으로 나간다. NAND 게이트 (51) 는, 데이터 (107) 가 하이 레벨인 동안에, 기준 클럭 (108) 을 통과시켜 펄스 합성 회로 (5) 로 제 1 클럭 (A) 을 출력한다.
펄스 합성 회로 (5) 는, D-F/F 를 포함한 래치 회로 (106) 에 추출 클럭 (110) 을 출력한다. 래치 회로 (106) 에는 지연 회로 (105) 를 거쳐서 데이터 (107) 가 입력된 후에 추출 클럭 (110) 에 기초하여 래치 된다. 래치된 데이터는 추출 클럭 (110) 과 함께 재생 데이터 (109) 로서 다음 단계로 전달된다.
도 3a 에 도시된 본 발명에 따른 클럭 복구 회로의 제 2 실시예의 각 신호의 타이밍과 관련하여 도 3b 를 참조하여 설명한다. 도 3b 는 도 3a 의 각 신호의 타이밍도를 표시한다.
도 3b 에는 기준 클럭 (108), 데이터 (107), 제 1 클럭 (A), 제 2 클럭 (B), 추출 클럭 (110), 및 재생 데이터 (109) 의 타이밍이 예시되어 있다.
도 3b 에 도시된 바와 같이, 제 1 클럭 (A) 은 데이터 (107) 가 하이 레벨인 경우에 기준 클럭 (108) 의 상승 에지에 동기되어 출력되고, 제 2 클럭 (B) 은 데이터 (107) 가 로우 레벨인 경우에 기준 클럭 (108) 의 하강 에지에 동기되어 출력된다. 따라서, 추출 클럭 (110) 은 데이터 (107) 에 동기되고, 또한 재생 데이터 (109) 도 데이터 (107) 에 동기된다.
제 2 실시예와 관련하여, 클럭 복구 회로의 데이터 (107) 에 대한 추출 클럭 (110) 의 동기는 논리 회로에 의해 구현된다. 그 결과, 전압 변동 등에 의한 동기 오차는 발생하기가 어렵고, 동기 시간을 단축시킬 수 있다.
제 3 실시예
본 발명에 따른 클럭 복구 회로의 제 3 실시예를 도 4a 및 도 4b 를 참조하여 설명한다. 도 4a 는 본 발명에 따른 클럭 복구 회로의 제 3 실시예를 예시하는 회로도이고, 도 4b 는 도 4a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도이다. 도 4a 및 도 4b 의 소자와 신호에서 도 2a 및 도 2b 에 도시된 제 1 실시예와 동일한 것은 동일한 참조 기호로 표시된다.
도 4a 에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 클럭 복구 회로는 기준 클럭 (108) 이 입력되는 동기 지연 회로 (100); 데이터 (107) 가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기 (101H); 인버터 (15) 에 의한 데이터 (107) 의 반전에 의해 얻어진 신호 (반전 데이터) 가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기 (102H); 데이터 (107) 가 입력되고, 입력된 데이터를 반전한 후에 반전 데이터를 출력하는 인버터 (15); 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하여 추출 클럭 (110)을 출력하는 펄스 합성 회로 (5); 데이터 (107) 가 입력되고, 입력된 데이터 (107) 를 지연시켜 출력하는 지연 회로 (105); 및 데이터 단자에는 펄스 합성 회로 (5) 로부터 출력된 추출 클럭 (110) 이 입력되고, 지연 회로 (105) 로부터 출력된 지연 데이터를 래치하여 재생 데이터 (109) 로 출력하는 D-F/F를 포함하는 래치 회로 (106) 를 포함한다.
동기 지연 회로 (100) 는 적어도 하나의 제 1 단위 지연 회로 (100T) 를 포함하는 제 1 지연선 (100A); 및 적어도 하나의 제 1 단위 선택 회로 (100ST) 를 포함하는 제 1 선택 회로열 (100S) 를 포함한다. 펄스 합성 회로 (5) 는, 펄스 합성 동작을 정확하고 기능적으로 실행하기 위해, NAND 연산 수행용 NAND 게이트에 의해 실현되는 것이 바람직하다.
제 1 발진기 (101H) 는 (통상적인 순서로 직렬 접속된) 적어도 하나의 제 1 단위 선택 회로 (103T) 를 포함하는 제 1 선택 회로열 (103); 적어도 하나의 제 1 단위 지연 회로 (101AT) 를 포함하는 제 1 지연선 (101A); 및 NAND 연산을 실행하는 제 1 NAND 게이트 (53) 를 포함한다.
제 2 발진기 (102H) 는 (역순으로 직렬 접속된) 적어도 하나의 제 2 단위 선택 회로 (104T) 를 포함하는 제 2 선택 회로열 (104); 적어도 하나의 제 2 단위 지연 회로 (102AT) 를 포함하는 제 1 지연선 (102A); 및 NAND 연산을 실행하는 NAND 게이트 (54) 를 포함한다.
기준 클럭 (108) 은 동기 지연 회로 (100) 의 제 1 지연선 (100A) 에 입력되고, 이 지연선 (100A) 상에서 지연되며 전달된다. 또한, 기준 클럭 (108) 은 동기 지연 회로 (100) 의 제 1 선택 회로열 (100S) 에도 입력되고, 제 1 선택 회로열 (100S) 에 포함된 각각의 제 1 단위 선택 회로 (100ST) 로부터 출력되는 신호는 제 1 발진기 (101H) 와 제 2 발진기 (102H) 로 입력된다.
데이터 (107) 는 제 1 발진기 (101H) 의 NAND 게이트 (53) 에 입력된다. 또한, 동기 지연 회로 (100) 의 제 1 단위 선택 회로열 (100S) 에 포함된 각각의 제 1 단위 선택 회로 (100ST) 로부터 출력된 신호는, 제 1 발진기 (101H) 의 제 1 선택 회로열 (103) 에 포함된 각각의 제 1 단위 선택 회로 (103T) 에 입력된다. 그리고, NAND 게이트 (53) 의 출력 신호도 제 1 발진기 (101H) 의 제 1 선택 회로열 (103) 에 포함된 각각의 제 1 단위 선택 회로 (103T) 에 입력된다. 제 1 발진기 (101H) 의 제 1 선택 회로열 (103) 에 포함된 각각의 제 1 단위 선택 회로 (103T) 로부터 출력되는 신호는, 적어도 하나의 제 1 단위 지연 회로 (101AT) 를 포함하는 제 1 지연선 (101A) 에 입력된다. 제 1 지연선 (101A) 에 입력된 신호는 NAND 게이트 (53) 으로 출력된다.
데이터 (107), 및 제 1 지연선 (101A) 로부터 출력된 신호가 입력되는 NAND 게이트 (53) 는, 이 신호들간에 NAND 연산을 실행하여 제 1 클럭 (A) 을 펄스 합성 회로 (5) 에 출력한다.
인버터 (15) 에 의한 데이터 (107) 의 반전에 의해 얻어진 신호 (반전 데이터) 는 제 2 발진기 (102H) 의 NAND 게이트 (54) 에 입력된다. 또한, 동기 지연 회로 (100) 의 제 1 선택 회로열 (100S) 로부터 출력된 신호는, 제 2 발진기 (102H) 의 적어도 하나의 제 2 단위 선택 회로 (104T) 를 포함하는 제 2 선택 회로열 (104) 에 입력된다. 또한, NAND 게이트 (54) 로부터 출력 신호는, 제 2 선택 회로열 (104) 에 포함된 제 2 단위 선택 회로 (104T) 에 입력된다.
제 2 선택 회로열 (104) 로부터의 출력된 신호는 제 2 지연선 (102A) 에 입력된다. 제 2 지연선 (102A) 상의 신호는 NAND 게이트 (54) 로 출력된다.
이와 같은 점에서, 제 3 실시예는 제 1 및 제 2 실시예와 일부 차이점이 있으며, 동기 지연 회로 (100), 제 1 발진기 (101H), 제 2 발진기 (102H), 지연 회로 (105) 및 래치 회로 (106) 를 포함한다.
제 3 실시예에 따른 클럭 복구 회로의 동작을 상세히 설명한다.
데이터 (107) 는 제 1 발진기 (101H) 에 입력되고, 데이터 (107) 를 반전시켜 얻어진 신호는 제 2 발진기 (102H) 에 입력된다. 기준 클럭 (108) 은 동기 지연 회로 (100) 에 입력된다. 제 1 발진기 (101H) 및 제 2 발진기 (102H) 에 포함된 소자의 수와 발진기의 발진 주기는, 2 개의 연속된 펄스의 펄스 간격에 의해 결정된다.
데이터 (107) 가 하이 레벨 펄스인 경우에, 제 1 발진기 (101H) 는 데이터 (107) 의 상승 에지에 타이밍이 동기된 제 1 클럭 (A) 을 출력한다. 데이터 (107) 가 로우 레벨 펄스인 경우에, 제 2 발진기 (102H) 는 데이터 (107) 의 하강 에지에 타이밍이 동기된 제 2 클럭 (B) 을 출력한다. 펄스 합성 회로 (5) 는 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하여 추출 클럭 (110)을 출력한다.
제 1 및 제 2 실시예에서와 같이, 추출 클럭 (110) 은 래치 회로 (106) 로 출력된다. 래치 회로 (106) 는, 지연선 (105) 를 통해 데이터 (107) 가 입력되는, D-F/F 를 포함한다. 래치 회로 (106) 는, 추출 클럭 (110) 에 기초하여, 입력된 데이터를 래치하고, 추출 클럭 (110) 과 함께 재생 데이터 (109) 를 다음 단계로 전달한다.
도 4a 에 도시된 본 발명에 따른 클럭 복구 회로의 제 3 실시예의 각 신호의 타이밍은, 각 신호의 타이밍도인 도 4b 를 참조하여 설명한다.
도 4b 는 기준 클럭 (108), 데이터 (107), 제 1 클럭 (A), 제 2 클럭 (B), 추출 클럭 (110) 및 재생 데이터 (109) 의 타이밍을 예시한다.
도 4b 에 도시된 바와 같이, 기준 클럭 (108) 의 상승 에지에 동기되고, 데이터 (107) 가 하이 레벨인 동안에 제 1 클럭 (A) 이 출력되고, 기준 클럭 (108) 의 하강 에지에 동기되고, 데이터 (107) 가 로우 레벨인 동안에 제 2 클럭 (B) 이 출력된다. 그래서, 추출 클럭 (110) 은 데이터 (107) 와 동기되고, 또한 재생 데이터 (109) 도 데이터 (107) 에 동기된다.
제 3 실시예와 관련하여, 클럭 복구 회로의 데이터 (107) 에 대한 추출 클럭 (110) 의 동기는 논리 회로에 의해 구현된다. 그 결과, 전압 변동 등에 의한 동기 오차는 발생하기가 어렵고, 동기 시간을 단축시킬 수 있다.
제 4 실시예
본 발명에 따른 클럭 복구 회로의 제 4 실시예를 도 5a 및 도 5b 를 참조하여 설명한다. 도 5a 는 본 발명에 따른 클럭 복구 회로의 제 4 실시예를 예시하는 회로도이고, 도 5b 는 도 5a 에 도시된 클럭 복구 회로와 관련된 각 신호의 타이밍도이다. 도 5a 및 도 5b 의 소자와 신호에서 도 4a 및 도 4b 에 도시된 제 3 실시예와 동일한 것은 동일한 참조 기호로 표시된다.
도 5a 에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 클럭 복구 회로는 데이터 (107) 가 입력되는 동기 지연 회로 (100); 데이터 (107) 가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기 (101H); 데이터 (107)을 반전시켜 출력하는 인버터 (15); 인버터 (15) 에 의한 데이터 (107) 의 반전에 의해 얻어진 신호가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기 (102H); 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하여 추출 클럭 (110)을 출력하는 펄스 합성 회로 (5); 데이터 (107) 가 입력되고, 입력된 데이터 (107) 를 지연시켜 출력하는 지연 회로 (105); 및 펄스 합성 회로 (5) 로부터 출력된 추출 클럭 (110) 이 데이터 단자에 입력되는 데이터형 플립 플롭을 포함하는 래치 회로 (106) 를 포함한다.
동기 지연 회로 (100) 는 적어도 하나의 제 1 단위 지연 회로 (100T) 를 포함하는 제 1 지연선 (100A); 및 제 1 지연선 (100A) 에 포함된 각각의 제 1 단위 지연 회로 (100T) 로부터 출력된 신호가 입력되고, 적어도 하나의 제 1 단위 선택 회로 (100ST) 를 포함하는 제 1 선택 회로열 (100S) 를 포함한다. 펄스 합성 회로 (5) 는, 펄스 합성 동작을 정확하고 기능적으로 실행하기 위해, NAND 연산 수행용 NAND 게이트에 의해 실현되는 것이 바람직하다.
제 1 발진기 (101H) 는, 적어도 하나의 제 1 단위 선택 회로 (103T) 를 포함하는 제 1 선택 회로열 (103); 제 1 선택 회로열 (103) 에 포함된 각각의 제 1 단위 선택 회로 (103T) 로부터 출력되는 신호가 각각에 입력되고, 각각이 적어도 하나의 제 1 단위 지연 회로 (101AT) 를 포함하는 2 개의 제 1 지연선 (101A); 및 NAND 연산을 실행하는 NAND 게이트 (55) 를 포함한다.
제 2 발진기 (102H) 는, 적어도 하나의 제 2 단위 선택 회로 (104T) 를 포함하는 제 2 선택 회로열 (104); 제 2 선택 회로열 (104) 에 포함된 각각의 제 2 단위 선택 회로 (104T) 로부터 출력되는 신호가 각각에 입력되고, 각각이 적어도 하나의 제 2 단위 지연 회로 (102AT) 를 포함하는 2 개의 제 2 지연선 (102A); 및 NAND 연산을 실행하는 NAND 게이트 (56) 을 포함한다.
데이터 (107) 는 동기 지연 회로 (100) 의 제 1 지연선 (100A) 에 입력되고, 이 지연선 (100A) 상에서 지연되며 전달된다. 또한, 제 1 지연선 (100A) 에 포함된 각각의 제 1 단위 지연 회로 (100T) 로부터 출력된 신호와 데이터 (107) 는 제 1 선택 회로열 (100S) 에 입력되고, 제 1 선택 회로열 (100S) 에 포함된 각각의 제 1 단위 선택 회로 (100ST) 는 각 신호를 제 1 발진기 (101H) 및 제 2 발진기 (102H) 에 출력한다.
데이터 (107) 는 제 1 발진기 (101H) 의 NAND 게이트 (55) 에 입력된다. 또한, 동기 지연 회로 (100) 의 제 1 단위 선택 회로열 (100S) 로부터 출력된 각각의 신호는, 제 1 발진기 (101H) 의 제 1 선택 회로열 (103) 에 입력되고, 제 1 선택 회로열 (103) 에 포함된 제 1 단위 선택 회로 (103T) 로부터 출력된 신호는 2 개의 지연선 (101A) 에 교대로 입력된다. 2 개의 제 1 지연선 (101A) 상의 신호는 NAND 게이트 (55) 로 출력된다. NAND 게이트 (55) 는 제 1 클럭 (A) 을 펄스 합성 회로 (5) 에 출력한다.
제 1 및 제 2 지연선의 연결 순서는 제 1 및 제 2 단위 선택 회로의 순서와 각각 반대이다. 따라서, 제 1 또는 제 2 단위 지연 회로의 마지막 회로는 제 1 단위 선택 회로의 첫 번째 회로에 대응한다. 이러한 연결 순서는 도 3a 및 도 4a 와 유사하다. 이러한 뚜렷한 차이는 대응 단계에서 차이점을 유발시킨다.
인버터 (15) 에 의한 데이터 (107) 의 반전에 의해 얻어진 신호 (반전 데이터) 는 제 2 발진기 (102H) 에 입력된다. 또한, 동기 지연 회로 (100) 의 제 1 선택 회로열 (100S) 로부터 출력된 각 신호는 제 2 발진기 (102H) 의 제 2 선택 회로열 (104) 에 입력되고, 제 2 선택 회로열 (104) 에 포함된 제 2 단위 선택 회로 (104T) 로부터 출력된 신호는 2 개의 제 2 지연선 (102A) 에 교대로 입력된다. 2 개의 제 2 지연선 (102A) 상의 신호는 NAND 게이트 (56) 에 출력된다. NAND 게이트 (56) 는 제 2 클럭 (B) 을 펄스 합성 회로 (5) 에 출력한다.
제 1 발진기 (101H) 로부터 출력된 제 1 클럭 (A) 과 제 2 발진기 (102H) 로부터 출력된 제 2 클럭 (B) 은 펄스 합성 회로 (5) 에 입력되고, 펄스 합성 회로 (5) 는 클럭들을 합성하여 추출 클럭 (110) 을 출력한다.
따라서, 제 3 실시예에서와 같이, 제 4 실시예에 따른 클럭 복구 회로는 동기 지연 회로 (100), 제 1 발진기 (101H), 제 2 발진기 (102H), 지연 회로 (105) 및 래치 회로 (106) 를 포함한다. 데이터는 제 1 발진기 (101H) 에 입력되고, 반전된 후에 제 2 발진기 (102H) 에 입력된다.
그러나, 제 4 실시예에 있어서, 기준 클럭 (108) 은 없다. 제 1 및 제 2 발진기 (101H, 102H) 의 제 1 및 제 2 지연선 (101A, 102A) 에 포함된 소자의 수와 발진 주기는, 동기 지연 회로 (100) 에 입력되는 데이터 (107) 의 최소 피치의 반에 해당하는 주기를 얻을 수 있도록 결정된다. 그러나, 이 주기보다 짧은 주기가 선택될 수도 있으나, 이 경우에는 소자의 수가 증가하게 된다.
제 4 실시예에 따른 클럭 복구 회로의 동작을 상세히 설명한다.
데이터 (107) 가 하이 레벨 펄스인 경우에, 제 1 발진기 (101H) 는 데이터 (107) 의 상승 에지에 타이밍이 동기된 제 1 클럭 (A) 을 출력한다. 데이터 (107) 가 로우 레벨 펄스인 경우에, 제 2 발진기 (102H) 는 데이터 (107) 의 하강 에지에 타이밍이 동기된 제 2 클럭 (B) 을 출력한다. 펄스 합성 회로 (5) 는 제 1 클럭 (A) 과 제 2 클럭 (B) 을 합성하여 추출 클럭 (110) 을 출력한다.
제 1 내지 제 3 실시예에서와 같이, 제 4 실시예에서의 추출 클럭 (110) 은 래치 회로 (106) 로 출력된다. 데이터 (107) 는 지연 회로 (105) 를 통해 래치 회로 (106) 에 입력된다. 입력된 데이터는 추출 클럭 (110) 에 래치되고, 추출 클럭 (110) 과 함께 재생 데이터 (109) 로서 다음 단계로 전달된다.
도 5a 에 도시된 본 발명에 따른 클럭 복구 회로의 제 4 실시예의 각 신호의 타이밍은, 대응하는 신호의 타이밍도인 도 5b 를 참조하여 설명한다.
도 5b 는 데이터 (107), 제 1 클럭 (A), 제 2 클럭 (B), 추출 클럭 (110) 및 재생 데이터 (109) 의 타이밍을 예시한다.
도 5b 에 도시된 바와 같이, 제 1 클럭 (A) 은, 데이터 (107) 가 하이 레벨인 동안에, 기준 클럭 (108) 의 상승 에지에 동기되어 출력되고, 제 2 클럭 (B) 은, 데이터 (107) 가 로우 레벨인 동안에, 기준 클럭 (108) 의 하강 에지에 동기되어 출력된다. 그래서, 추출 클럭 (110) 은 데이터 (107) 와 동기되고, 또한 재생 데이터 (109) 도 데이터 (107) 에 동기된다. 또한, 데이터 (107) 에는 프리앰블 (111) 이 제공된다.
제 4 실시예와 관련하여, 클럭 복구 회로의 데이터 (107) 에 대한 추출 클럭 (110) 의 동기는 논리 회로에 의해 구현된다. 그 결과, 전압 변동 등에 의한 동기 오차는 발생하기가 어렵고, 동기 시간을 단축시킬 수 있다.
상술한 바와 같이, 본 발명과 관련된 동기 지연 회로에 있어서, 클럭은 기준 클럭, 및 데이터의 최소 펄스로부터 재생되거나 또는 데이터 신호의 최소 펄스 피치로부터 재생된다. 그 결과, 단일 최소 데이터 펄스에 의해 또는 단일 최소 데이터 펄스 내에서 동기 상태를 얻을 수 있는 클럭 복구 회로가 제공될 수 있으며, 따라서 동기화 시간을 단축시킬 수 있게 된다.
본 발명에 따른 다양한 실시예는 전체 명세서 및 첨부된 도면에 따른 본 발명의 사상과 범위를 벗어나지 않고 실시될 수 있기 때문에, 본 발명이 특정 실시예로 한정되는 것은 아니다.
Claims (16)
- (a) 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로;(b) 상기 데이터를 반전시킨 후 반전 데이터를 출력하는 인버터;(c) 상기 기준 클럭과 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연회로;(d) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로;(e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭이 입력되고, 입력된 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및(f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며,(g) 상기 제 1 동기 지연 회로는:(g1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 1 단위 지연 회로를 포함하는 제 1 지연선;(g2) 상기 제 1 지연선에 포함된 상기 각각의 제 1 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 데이터에 기초하여 도통 상태가 되어 제 1 생성 기준 클럭을 제공하는 적어도 하나의 제 2 단위 선택 회로를 포함하는 제 1 선택 회로열; 및(g3) 상기 데이터와 상기 제 1 선택 회로열로부터 출력되는 상기 제 1 생성 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 NAND 게이트를 포함하고, 그리고(h) 상기 제 2 동기 지연 회로는:(h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 3 단위 지연 회로를 포함하는 제 2 지연선;(h2) 상기 제 2 지연선에 포함된 상기 각각의 제 3 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 반전 데이터에 기초하여 도통 상태가 되어 제 2 생성 기준 클럭을 제공하는 적어도 하나의 제 4 단위 선택 회로를 포함하는 제 2 선택 회로열; 및(h3) 상기 인버터에 의해 반전된 데이터와 상기 제 2 선택 회로열로부터 출력되는 상기 제 2 생성 기준 클럭이 입력되고, 제 2 클럭을 출력하는 제 2 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- 제 1 항에 있어서,상기 펄스 합성 회로는 제 3 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- (a) 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로;(b) 상기 데이터를 반전시킨 후 반전 데이터를 출력하는 인버터;(c) 상기 기준 클럭과 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연회로;(d) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로;(e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭이 입력되고, 입력된 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및(f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며,(g) 상기 제 1 동기 지연 회로는:(g1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 5 단위 지연 회로를 포함하는 제 11 지연선;(g2) 상기 기준 클럭 및 상기 제 11 지연선에 포함된 상기 각각의 제 5 단위 지연 회로로부터 출력된 기준 클럭이 입력되고, 상기 데이터에 기초하여 도통 상태가 되어 제 1 생성 기준 클럭을 제공하는 적어도 하나의 제 6 단위 선택 회로를 포함하는 제 1 선택 회로열;(g3) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 6 단위 선택 회로로부터 출력된 상기 클럭이 입력되고, 적어도 하나의 제 7 단위 지연 회로를 포함하는 제 12 지연선; 및(g4) 상기 데이터와 상기 제 12 지연선으로부터 출력되는 상기 제 1 생성 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 NAND 게이트를 포함하고, 그리고(h) 상기 제 2 동기 지연 회로는:(h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 8 단위 지연 회로를 포함하는 제 21 지연선;(h2) 상기 기준 클럭, 및 상기 제 12 지연선에 포함된 상기 각각의 제 8 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 인버터에 의해 반전된 반전 데이터에 기초하여 도통 상태가 되어 제 2 생성 기준 클럭을 제공하는 적어도 하나의 제 9 단위 선택 회로를 포함하는 제 2 선택 회로열;(h3) 상기 제 2 선택 회로열에 포함된 각각의 제 9 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 10 단위 지연 회로를 포함하는 제 22 지연선; 및(h4) 상기 인버터에 의해 반전된 반전 데이터와 상기 제 22 지연선으로부터 출력되는 상기 제 2 생성 기준 클럭이 입력되는 제 2 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- 제 3 항에 있어서,상기 펄스 합성 회로는 제 3 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- (a) 기준 클럭이 입력되는 동기 지연 회로;(b) 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기;(c) 상기 데이터를 반전시킨 후에 반전 데이터를 출력하는 인버터;(d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기;(e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로;(f) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로; 및(g) 상기 펄스 합성 회로로부터 출력된 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며,(h) 상기 동기 지연 회로는:(h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 11 단위 지연 회로를 포함하는 제 1 지연선; 및(h2) 상기 기준 클럭, 및 상기 제 1 지연선에 포함된 상기 각각의 제 11 단위 지연 회로로부터 출력된 기준 클럭이 입력되는 적어도 하나의 제 12 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함하며,(i) 상기 제 1 발진기는:(i1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 12 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 13 단위 선택 회로를 포함하는 제 11 선택 회로열;(i2) 상기 제 11 선택 회로열에 포함된 상기 각각의 제 13 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 14 단위 지연 회로를 포함하는 제 11 지연선; 및(i3) 상기 데이터 및 상기 제 11 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 11 선택 회로열에 포함된 상기 각각의 제 13 단위 선택 회로와 상기 펄스 합성 회로에 제 1 클럭을 출력하는 제 1 NAND 게이트를 포함하고, 그리고(j) 상기 제 2 발진기는:(j1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 12 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 15 단위 선택 회로를 포함하는 제 12 선택 회로열;(j2) 상기 제 12 선택 회로열에 포함된 상기 각각의 제 15 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 16 단위 지연 회로를 포함하는 제 12 지연선; 및(j3) 상기 인버터에 의해 반전된 상기 반전 데이터 및 상기 제 12 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 12 선택 회로열에 포함된 상기 각각의 제 15 단위 선택 회로와 상기 펄스 합성 회로에 제 2 클럭을 출력하는 제 1 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- 제 5 항에 있어서,상기 펄스 합성 회로는 제 3 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- (a) 기준 클럭이 입력되는 동기 지연 회로;(b) 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기;(c) 상기 데이터를 반전시킨 후에 반전 데이터를 출력하는 인버터;(d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기;(e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로;(f) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로; 및(g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 상기 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며,(h) 상기 동기 지연 회로는:(h1) 상기 데이터가 입력되고, 적어도 하나의 제 17 단위 지연 회로를 포함하는 제 1 지연선; 및(h2) 상기 데이터, 및 상기 제 1 지연선에 포함된 상기 각각의 제 17 단위 지연 회로로부터 출력된 데이터가 입력되는 적어도 하나의 제 18 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함하고,(i) 상기 제 1 발진기는:(i1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 18 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 19 단위 선택 회로를 포함하는 제 11 선택 회로열;(i2) 상기 제 11 선택 회로열에 포함된 상기 각각의 제 19 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 20 단위 지연 회로를 포함하는 제 11 지연선; 및(i3) 상기 반전 데이터 및 상기 제 11 지연선으로부터 출력된 데이터가 입력되고, 상기 제 11 선택 회로열에 포함된 상기 각각의 제 19 단위 선택 회로와 상기 펄스 합성 회로에 제 1 클럭을 출력하는 제 1 NAND 게이트를 포함하고, 그리고(j) 상기 제 2 발진기는:(j1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 18 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 21 단위 선택 회로를 포함하는 제 12 선택 회로열;(j2) 상기 제 12 선택 회로열에 포함된 상기 각각의 제 21 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 22 단위 지연 회로를 포함하는 제 12 지연선; 및(j3) 상기 데이터 및 상기 제 12 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 12 선택 회로열에 포함된 상기 각각의 제 21 단위 선택 회로와 상기 펄스 합성 회로에 제 2 클럭을 출력하는 제 1 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- 제 7 항에 있어서,상기 펄스 합성 회로는 제 3 NAND 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로.
- (a) 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 동기 지연 회로;(b) 상기 데이터 신호를 반전한 후에 반전 데이터를 출력하는 인버터;(c) 상기 인버터로부터 출력되는 상기 반전 데이터 신호가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 동기 지연 회로;(d) 상기 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로;(e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭 (A) 과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭 (B) 이 입력되고, 이 입력 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및(f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 상기 지연 회로에서 지연된 상기 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며,(g) 상기 제 1 및 제 2 동기 지연 회로는 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기 동안의 데이터 신호에 각각 동기된 제 1 및 제 2 출력을, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 다단계 지연 회로인 것을 특징으로 하는 클럭 복구 회로.
- 제 9 항에 있어서,상기 동기 지연 회로는 상기 펄스 신호의 펄스 주기를 갖는 동기용 기준 클럭을 수신하는 것을 특징으로 하는 클럭 복구 회로.
- 제 9 항에 있어서,상기 펄스 신호의 펄스 주기는 상기 데이터 신호 상태의 최소 주기의 반인 것을 특징으로 하는 클럭 복구 회로.
- 제 10 항에 있어서,상기 각각의 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계는 단위 선택 회로열의 대응 단계에 접속되고, 그리고상기 데이터 신호가 상기 단위 선택 회로열의 각 단계에 제공되어, 임의의 상기 각 단계라도 생성 기준 클럭을 NAND 에 출력하도록 하고, 상기 NAND 는 상기 데이터 신호를 추가로 수신하여 상기 제 1 클럭 (A) 또는 제 2 클럭 (B) 을 출력하는것을 특징으로 하는 클럭 복구 회로.
- 제 12 항에 있어서,상기 단위 선택 회로열은 상기 단위 지연 회로열과 동일 순서로 접속된 것을 특징으로 하는 클럭 복구 회로.
- 제 12 항에 있어서,상기 단위 선택 회로열은 상기 단위 지연 회로열과 역순으로 접속된 것을 특징으로 하는 클럭 복구 회로.
- (a) 기준 클럭이 입력되는 동기 다단계 지연 회로;(b) 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기;(c) 상기 데이터 신호를 반전시킨 후에 반전 데이터 신호를 출력하는 인버터;(d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기;(e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭 (A) 과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭 (B) 을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로;(f) 상기 데이터 신호가 입력되며, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및(g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며,(h) 상기 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계에서는 상기 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공하고,(i) 상기 제 1 및 제 2 발진기는, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기인 것을 특징으로 하는 클럭 복구 회로.
- (a) 데이터 신호가 입력되는 동기 다단계 지연 회로;(b) 상기 데이터 신호가 입력되고, 제 1 클럭 (A) 을 출력하는 제 1 발진기;(c) 상기 데이터 신호가 입력되고, 반전 데이터 신호를 출력하는 인버터;(d) 상기 인버터로부터 출력되는 반전 데이터 신호가 입력되고, 제 2 클럭 (B) 을 출력하는 제 2 발진기;(e) 상기 제 1 클럭 (A) 과 상기 제 2 클럭 (B) 을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로;(f) 상기 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및(g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 출력되는 지연된 상기 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며,(h) 상기 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계에서는 상기 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공하고,(i) 상기 제 1 및 제 2 발진기는, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기인 것을 특징으로 하는 클럭 복구 회로.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395467B1 (ko) * | 2000-03-06 | 2003-08-25 | 엔이씨 일렉트로닉스 코포레이션 | 동기 지연회로 및 반도체 집적회로 장치 |
| KR100734263B1 (ko) * | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| KR20200021863A (ko) * | 2018-08-21 | 2020-03-02 | 한국전자통신연구원 | 클럭의 위상을 조정하기 위한 전자 회로 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0953982B1 (en) * | 1998-04-28 | 2008-08-13 | Matsushita Electric Industrial Co., Ltd. | Input circuit |
| US6985547B2 (en) | 1999-09-27 | 2006-01-10 | The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations | System and method of digital system performance enhancement |
| US6760392B1 (en) * | 1999-11-12 | 2004-07-06 | Advanced Micro Devices, Inc. | Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios |
| US7187721B1 (en) * | 2000-02-09 | 2007-03-06 | Rambus Inc. | Transition-time control in a high-speed data transmitter |
| US6895188B1 (en) * | 2000-04-10 | 2005-05-17 | Sprint Communications Company L.P. | Optical signal reshaping to mitigate polarization mode dispersion |
| US7233637B2 (en) * | 2000-04-17 | 2007-06-19 | Adaptive Networks, Inc. | Wideband communication using delay line clock multiplier |
| AU6195401A (en) * | 2000-05-24 | 2001-12-03 | John W. Bogdan | High resolution phase frequency detectors |
| US6748027B1 (en) * | 2000-08-10 | 2004-06-08 | Intel Corporation | CMI signal timing recovery |
| US6748039B1 (en) * | 2000-08-11 | 2004-06-08 | Advanced Micro Devices, Inc. | System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system |
| US6904537B1 (en) * | 2001-08-27 | 2005-06-07 | Network Elements, Inc. | Data transmission across asynchronous time domains using phase-shifted data packet |
| CN1295902C (zh) * | 2003-07-08 | 2007-01-17 | 上海大学 | 高速突发式时钟和数据恢复器 |
| US7091764B2 (en) * | 2004-11-05 | 2006-08-15 | Infineon Technologies Ag | Duty distortion detector |
| US7102403B2 (en) | 2005-02-03 | 2006-09-05 | Mediatek Incorporation | Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof |
| JP5397025B2 (ja) * | 2009-06-02 | 2014-01-22 | ソニー株式会社 | クロック再生装置および電子機器 |
| CN101800062A (zh) * | 2010-04-02 | 2010-08-11 | 福州思迈特数码科技有限公司 | 实现音频升频的车载dvd导航影音装置 |
| US8922150B1 (en) * | 2012-07-18 | 2014-12-30 | The Johns Hopkins University | Differential serial driver |
| KR102151184B1 (ko) * | 2013-07-24 | 2020-09-02 | 삼성전자주식회사 | 클록 데이터 복원 회로 및 이를 포함하는 타이밍 컨트롤러 그리고 이의 구동 방법 |
| KR102635773B1 (ko) * | 2018-09-13 | 2024-02-08 | 삼성전자주식회사 | 저장 장치 |
| DE102019132067A1 (de) | 2019-01-25 | 2020-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strombegrenzer für speichervorrichtung |
| US10991426B2 (en) * | 2019-01-25 | 2021-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device current limiter |
| CN113746427B (zh) * | 2021-11-05 | 2022-02-11 | 深圳飞骧科技股份有限公司 | 一种rc振荡电路 |
Family Cites Families (5)
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| US4975929A (en) * | 1989-09-11 | 1990-12-04 | Raynet Corp. | Clock recovery apparatus |
| US5237290A (en) * | 1992-05-08 | 1993-08-17 | At&T Bell Laboratories | Method and apparatus for clock recovery |
| US5592519A (en) * | 1994-06-22 | 1997-01-07 | Alcatel Network Systems, Inc. | Dual frequency clock recovery using common multitap line |
| DE19534693A1 (de) * | 1995-09-19 | 1997-03-20 | Phoenix Contact Gmbh & Co | Schaltungsanordnung zur Teilnehmersynchronisation bei asynchroner bitserieller Datenübertragung |
-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395467B1 (ko) * | 2000-03-06 | 2003-08-25 | 엔이씨 일렉트로닉스 코포레이션 | 동기 지연회로 및 반도체 집적회로 장치 |
| KR100734263B1 (ko) * | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| US7468621B2 (en) | 2005-06-14 | 2008-12-23 | Samsung Electronics Co., Ltd. | Synchronization circuits and methods |
| KR20200021863A (ko) * | 2018-08-21 | 2020-03-02 | 한국전자통신연구원 | 클럭의 위상을 조정하기 위한 전자 회로 |
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