JPH022214A - ディジタル位相ロック・ループ及びディジタル・システム - Google Patents
ディジタル位相ロック・ループ及びディジタル・システムInfo
- Publication number
- JPH022214A JPH022214A JP63259629A JP25962988A JPH022214A JP H022214 A JPH022214 A JP H022214A JP 63259629 A JP63259629 A JP 63259629A JP 25962988 A JP25962988 A JP 25962988A JP H022214 A JPH022214 A JP H022214A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clk
- signal
- delay
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003111 delayed effect Effects 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 7
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 6
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 claims 11
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 claims 5
- 238000012937 correction Methods 0.000 abstract description 13
- 230000010363 phase shift Effects 0.000 abstract description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 41
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 17
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 16
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 5
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 5
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 235000015115 caffè latte Nutrition 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 3
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 3
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101000913761 Homo sapiens Serine/threonine-protein kinase ICK Proteins 0.000 description 1
- 102000010292 Peptide Elongation Factor 1 Human genes 0.000 description 1
- 108010077524 Peptide Elongation Factor 1 Proteins 0.000 description 1
- 241000700159 Rattus Species 0.000 description 1
- 102100026621 Serine/threonine-protein kinase ICK Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 従来技術
Ｃ発明が解決しようとする問題点
Ｄ 問題点を解決するための手段
Ｅ 実施例
Ｅｌ 本発明の概念（第２、第６図）
Ｅ２ 本発明の装置及び動作（第１図）Ｅ３ パルス発
生装置及び動作（第４、第６図） Ｅ４ シフト同期装置及び動作（第５、第７図） Ｅ５ マスタ／スレーブ装置の変形（第８図）Ｅ６ 位
相修正装置（第９図） Ｅｌ 一対の論理システムの同期（第１０図）Ｆ 発明
の効果 Ａ 産業上の利用分野 本発明は略等しい周波数で動作するクロック信号の位相
整列に関する。
生装置及び動作（第４、第６図） Ｅ４ シフト同期装置及び動作（第５、第７図） Ｅ５ マスタ／スレーブ装置の変形（第８図）Ｅ６ 位
相修正装置（第９図） Ｅｌ 一対の論理システムの同期（第１０図）Ｆ 発明
の効果 Ａ 産業上の利用分野 本発明は略等しい周波数で動作するクロック信号の位相
整列に関する。
Ｂ 従来技術
略等しい周波数で動作するオツシレータ間のドリフｌ補
償もしくは修正するための装置及び手順は種々知られて
いる。たとえば米国特許第４２９００２２号には、等し
い周波数の一対の方形波間の位相差を検出して修正する
位相シフタが開示されている。位相の修正は、一方の信
号と他方の信号間の位相の差に基づいて、一方の信号に
可変量の遅延を選択的に与えることによって行われてい
る。しかしながら、実質的に連続した可変の位相修正を
援助するように、修正された信号と位相検出機能間にル
ープを閉じる手段は与えられていない。
償もしくは修正するための装置及び手順は種々知られて
いる。たとえば米国特許第４２９００２２号には、等し
い周波数の一対の方形波間の位相差を検出して修正する
位相シフタが開示されている。位相の修正は、一方の信
号と他方の信号間の位相の差に基づいて、一方の信号に
可変量の遅延を選択的に与えることによって行われてい
る。しかしながら、実質的に連続した可変の位相修正を
援助するように、修正された信号と位相検出機能間にル
ープを閉じる手段は与えられていない。
従来技術のディジタル位相修正はデータ同期に種々の形
で使用されている。たとえば米国特許第５５０５４７８
号及び米国特許第４５２４４８号は転送チャネル中に受
取ったデータから抽出したクロック全、データ受信装置
によって、局所データの受信及び解読動作の制御に使用
される局所クロックと同期させる方法を開示している。
で使用されている。たとえば米国特許第５５０５４７８
号及び米国特許第４５２４４８号は転送チャネル中に受
取ったデータから抽出したクロック全、データ受信装置
によって、局所データの受信及び解読動作の制御に使用
される局所クロックと同期させる方法を開示している。
これ等の特許では、１つの参照クロック信号が転送され
たデータから抽出されている。両特許には、可変遅延装
置が与えられていて、参照クロック信号を抽出する前に
受信データ信号に多かれ少なかれ遅延が挿入されている
。米国特許第４５２４４４８号はデータから抽出された
クロックと局所クロック間の位相に応答して動作する単
一のループによって連続的に位相修正全厚えるようにル
ープを閉じる方法を示している。この特許の回路はクロ
ックの位相を直接修正するようには動作せず、クロック
を抽出するデータ信号の位相を修正している。
たデータから抽出されている。両特許には、可変遅延装
置が与えられていて、参照クロック信号を抽出する前に
受信データ信号に多かれ少なかれ遅延が挿入されている
。米国特許第４５２４４４８号はデータから抽出された
クロックと局所クロック間の位相に応答して動作する単
一のループによって連続的に位相修正全厚えるようにル
ープを閉じる方法を示している。この特許の回路はクロ
ックの位相を直接修正するようには動作せず、クロック
を抽出するデータ信号の位相を修正している。
さらに予定量の遅延を挿入した時に修正ループをリセッ
トするための装置は与えられていす、しかも遅延量を見
かけ上無限にできるようにリセットが行われる装置を与
えている。
トするための装置は与えられていす、しかも遅延量を見
かけ上無限にできるようにリセットが行われる装置を与
えている。
Ｃ発明が解決しようとする問題点
本発明の目的は見かけ上無限量の位相修正を与えてクロ
ック信号の一方を他方と整列させるディジタル位相修正
回路によって、略同じ周波数を有する一対のクロック信
号間のドリフトを補償する装置を与えることにある。
ック信号の一方を他方と整列させるディジタル位相修正
回路によって、略同じ周波数を有する一対のクロック信
号間のドリフトを補償する装置を与えることにある。
本発明の他の目的は、リセット機能を備え、修正さるべ
きクロック信号に対して連続的に動作する遅延選択ルー
プによって遅延の量を選択するディジタル回路を与える
ことにある。
きクロック信号に対して連続的に動作する遅延選択ルー
プによって遅延の量を選択するディジタル回路を与える
ことにある。
Ｄ 問題点を解決するための手段
本発明に従えば、位相修正ループの動作は、予定量の位
相の修正を補償されたクロック波形に挿入した時に動作
可能な、リセット機能を与えることによって増強できる
ことが見出された。
相の修正を補償されたクロック波形に挿入した時に動作
可能な、リセット機能を与えることによって増強できる
ことが見出された。
本発明は周波数ｆ１に有する第１のオツシレータ信号Ｃ
ＬＫ と周波数ｆ２（ごｆｌ）を有する第２のオツシ
レータ信号ＣＬＫ２を整列させるディジタル位相ロック
・ループに基づ（。局所ディジタル位相比較装置がＣＬ
Ｋ ２の位相と修正されたオツシレータ信号ＣＬ Ｋ
ｉ ｃの位相とを比較する。
ＬＫ と周波数ｆ２（ごｆｌ）を有する第２のオツシ
レータ信号ＣＬＫ２を整列させるディジタル位相ロック
・ループに基づ（。局所ディジタル位相比較装置がＣＬ
Ｋ ２の位相と修正されたオツシレータ信号ＣＬ Ｋ
ｉ ｃの位相とを比較する。
ディジタル・セレクタが局所ディジタル位相装置に接続
されていて、遅延制御信号の系列に応答して遅延信号シ
ーケンス中に遅延信号を発生する。
されていて、遅延制御信号の系列に応答して遅延信号シ
ーケンス中に遅延信号を発生する。
可変ディジタル遅延回路がＣＬＫｌに一受取り、ディジ
タル・セレクタに接続されていてＣＬＫｌに遅延信号シ
ーケンスによって決定される時間量だけ遅延することに
よってＣＬＫ１ｏｋ発生する。
タル・セレクタに接続されていてＣＬＫｌに遅延信号シ
ーケンスによって決定される時間量だけ遅延することに
よってＣＬＫ１ｏｋ発生する。
リセット・ディジタル位相比較装置はＣＬＫ１Ｃの位相
をＣＬＫｌの参照位相と比較して、これ等の位相が整列
した時にリセット信号を発生する。
をＣＬＫｌの参照位相と比較して、これ等の位相が整列
した時にリセット信号を発生する。
最後に、ディジタル・セレクタはリセット・ディジタル
位相比較装置のリセット信号に応答して遅延信号シーケ
ンス中の予定の点で遅延信号を発生する。
位相比較装置のリセット信号に応答して遅延信号シーケ
ンス中の予定の点で遅延信号を発生する。
本発明は又周波数１１１有する第１のオツシレータ信号
ＣＬＫ ’に周波数ｆ２コｆ１を有する第２のオツシ
レータ信号ＣＬＫ２に位相整列させる方法として表わせ
る。次にＣＬＫ２の位相が周波数ｆ１を有する修正オツ
シレータ信号であるＣＬＫ の位相と比較され、こ
れに続いてＣＬＫ１ Ｃ が第１の比較に決定される時間の量だけ遅延され、次に
ＣＬＫ１Ｃが上記遅延段階に基づいて与えられる。ＣＬ
Ｋ の位相がＣＬＫｌの予定の参照 Ｃ 位相と比較される。最後に、ＣＬＫ１Ｃの位相がＣＬＫ
の参照位相と等しくなる時にＣＬＫｌが遅延される
時間量が予定の量に調節される。
ＣＬＫ ’に周波数ｆ２コｆ１を有する第２のオツシ
レータ信号ＣＬＫ２に位相整列させる方法として表わせ
る。次にＣＬＫ２の位相が周波数ｆ１を有する修正オツ
シレータ信号であるＣＬＫ の位相と比較され、こ
れに続いてＣＬＫ１ Ｃ が第１の比較に決定される時間の量だけ遅延され、次に
ＣＬＫ１Ｃが上記遅延段階に基づいて与えられる。ＣＬ
Ｋ の位相がＣＬＫｌの予定の参照 Ｃ 位相と比較される。最後に、ＣＬＫ１Ｃの位相がＣＬＫ
の参照位相と等しくなる時にＣＬＫｌが遅延される
時間量が予定の量に調節される。
上述の基本的装置及び手順は外部オツシレータと該外部
オツシレータと路間−の周波数で走行する局所オツシレ
ータ間の位相ロックの達成全可能とし、アナログ装置を
使用することなく、マシンの異なる素子の同期が援助さ
れる。この方法は単一クロック・ソースの形の単一故障
点を導入することなく、路間−の周波数で走行する局所
オツシレータを使用することによって、マシンの別個の
ＬＳＩチップの同期にも使用される。本発明の装置を一
対のディジタル・システムの各々の中に与えることによ
って、両方のシステムを単一クロック源の形式で単一故
障点にさらすことな（ａシステムの同期をはかることが
可能となる。
オツシレータと路間−の周波数で走行する局所オツシレ
ータ間の位相ロックの達成全可能とし、アナログ装置を
使用することなく、マシンの異なる素子の同期が援助さ
れる。この方法は単一クロック・ソースの形の単一故障
点を導入することなく、路間−の周波数で走行する局所
オツシレータを使用することによって、マシンの別個の
ＬＳＩチップの同期にも使用される。本発明の装置を一
対のディジタル・システムの各々の中に与えることによ
って、両方のシステムを単一クロック源の形式で単一故
障点にさらすことな（ａシステムの同期をはかることが
可能となる。
Ｅ 実施例
Ｅｌ 本発明の概念
第２図を参照すると、第１の通常のクロック信号ＣＬＫ
、の位相が第２の通常のクロック信号ＣＬＫ２の位相と
比較されて調節されている。
、の位相が第２の通常のクロック信号ＣＬＫ２の位相と
比較されて調節されている。
ＣＬＫ は周波数ｆ を有し、ＣＬＫ２は周波数ｆ２
全有し、ｆ は略ｆ２に等しい。第２図の場合、両信号
は独立したオツシレータによって与えられ、ＣＬＫ１’
ｅ発生するオツシレータは他方のオツシレータよりもわ
ずかに速（動作している。さらにＣＬＫｌは本発明の動
作によって、ＣＬＫ２をトラックしているものとする。
全有し、ｆ は略ｆ２に等しい。第２図の場合、両信号
は独立したオツシレータによって与えられ、ＣＬＫ１’
ｅ発生するオツシレータは他方のオツシレータよりもわ
ずかに速（動作している。さらにＣＬＫｌは本発明の動
作によって、ＣＬＫ２をトラックしているものとする。
オンシロスコープ上では、ＣＬＫ はＣＬＫ２に関連
して左方にシフトされているように見える。ＣＬＫｌに
遅延単位（Ｄ）を連続して加えると、ＣＬＫ はＣＬ
Ｋ２と同期状態に留まるようになる。もしｆｌがｆ２と
わずかに異なると、結果としてＣＬＫ はＣＬＫ２を
再びリードするようになる。リードが生ずると、第２の
遅延単位を第１の遅延単位に加える。遅延単位が１単位
のインクレメントのシーケンスで累積されると、ＣＬＫ
ｌは遅延単位の累積合計に等しい時間量だけ遅延される
。
して左方にシフトされているように見える。ＣＬＫｌに
遅延単位（Ｄ）を連続して加えると、ＣＬＫ はＣＬ
Ｋ２と同期状態に留まるようになる。もしｆｌがｆ２と
わずかに異なると、結果としてＣＬＫ はＣＬＫ２を
再びリードするようになる。リードが生ずると、第２の
遅延単位を第１の遅延単位に加える。遅延単位が１単位
のインクレメントのシーケンスで累積されると、ＣＬＫ
ｌは遅延単位の累積合計に等しい時間量だけ遅延される
。
ＣＬＫ 及びＣＬＫ２’に発生している２つの第ツシ
レータの周波数が変化しないものと仮定し、さらに遅延
単位りを加える過程をインクレメント・シーケンスで無
限に続けるものと仮定すると、その結果、遅延単位が十
分累積されて少なくともＣＬＫ 波形の１周期分に達
する。この時、ＣＬＫｌｌ とＣＬＫ２の位相関係に顕著な影響を与えることなく、
ＣＬＫｌの１周期に等しい遅延量が累積された遅延から
除去される。このようにして見かけ上無限量の遅延が速
い方のオツシレータによって出力される信号に加えられ
る。この概念を第３図に示す。
レータの周波数が変化しないものと仮定し、さらに遅延
単位りを加える過程をインクレメント・シーケンスで無
限に続けるものと仮定すると、その結果、遅延単位が十
分累積されて少なくともＣＬＫ 波形の１周期分に達
する。この時、ＣＬＫｌｌ とＣＬＫ２の位相関係に顕著な影響を与えることなく、
ＣＬＫｌの１周期に等しい遅延量が累積された遅延から
除去される。このようにして見かけ上無限量の遅延が速
い方のオツシレータによって出力される信号に加えられ
る。この概念を第３図に示す。
第３図で、修正されたオツシレータ信号ＣＬＫ１゜はＣ
ＬＫｌに一予定量だけインクレメントに遅延することに
よって発生される。この時間インクレメントは等しく、
各インクレメントは遅延事象として参照されている。こ
のインクレメンタルな過程は一連の離散的段階でＣＬＫ
ｌの位相２遅らせることに対応し、各インクレメントの
遅延はＣＬＫ１Ｃの正に向う縁を予定の量だけ遅延させ
る。このインクレメントの遅延は累積されて、次にイン
クレメントされるとＣＬＫｌがそれ自身の１基本周期以
上に遅延される時点に達する。この時点で遅延事象を加
えるシーケンスが予定の点でリセットされる準備状態に
なる。予定の点でのリセットはＣＬＫｌの基本同期に対
応する多（の遅延単位を除去することによって行われる
。
ＬＫｌに一予定量だけインクレメントに遅延することに
よって発生される。この時間インクレメントは等しく、
各インクレメントは遅延事象として参照されている。こ
のインクレメンタルな過程は一連の離散的段階でＣＬＫ
ｌの位相２遅らせることに対応し、各インクレメントの
遅延はＣＬＫ１Ｃの正に向う縁を予定の量だけ遅延させ
る。このインクレメントの遅延は累積されて、次にイン
クレメントされるとＣＬＫｌがそれ自身の１基本周期以
上に遅延される時点に達する。この時点で遅延事象を加
えるシーケンスが予定の点でリセットされる準備状態に
なる。予定の点でのリセットはＣＬＫｌの基本同期に対
応する多（の遅延単位を除去することによって行われる
。
Ｆ２ 本発明の装置及び動作
上述のリセット可能な遅延インクレメント・シーケンス
を達成する本発明の装置を第１図に示す。
を達成する本発明の装置を第１図に示す。
参照番号８で示した本発明の装置はＣＬＫ１全発生する
第１のオツシレータ（Ｏ８ＣＡ）１０とＣＬＫ２を発生
する第２のオツシレータ（ＯＳＣＢ）１２と関連して動
作する。ＣＬＫ２はＣＬＫ２をＮで割って（分周して）
周波数ｆ２Ｒ＝’２／Ｎを有する参照信号ＲＥＦ、ｅ発
生する通常のディジタル・デイバイダ（１／Ｎ）１３に
送られる。
第１のオツシレータ（Ｏ８ＣＡ）１０とＣＬＫ２を発生
する第２のオツシレータ（ＯＳＣＢ）１２と関連して動
作する。ＣＬＫ２はＣＬＫ２をＮで割って（分周して）
周波数ｆ２Ｒ＝’２／Ｎを有する参照信号ＲＥＦ、ｅ発
生する通常のディジタル・デイバイダ（１／Ｎ）１３に
送られる。
ここでＮは２以上の正の整数である。装置８は左／右シ
フト・レジスタ１６及びゲーテッド選択論理装置１８よ
り成るディジタル・セレクタに出力を与える局所ディジ
タル位相比較装置（φＣ）１４を有する。ディジタル・
セレクタは可変ディジタル遅延線２０に接続されている
。リセット・ディジタル比較装置２２は左／右シフト・
レジスタ１６にリセット信号全厚える。位相比較装置１
４は信号ＣＬＫ とＣＬＫ２の位相を間接的に比
Ｃ 較する。、比較装置１４はＣＬＫ１ＣとＣＬＫ２から誘
導された信号について位相を比較する。上述のＲＥＦ２
がこれ等の信号の１方であり、他方のＲＥＦ は以下
説明するようにＣＬＫｌの位相シフトされた表示である
ＣＬＫ１ｏ’＆Ｎで割って得られる。従ってＲＥＦ
は周波数ｆＲ１＝ｆ１／Ｎを有する信号であり、ｆ
はＲＥＦ２の周波数と、ｆ とｆ の差に比例して異な
っている。ＲＥＦ １ＲＥＦ はＣＬ Ｋ ｉ ｃと
ＣＬＫ２から夫々直接誘導されるので、オツシレータ１
０及び１２の出力間に存在する位相差はＲＥＦ とＲ
ＥＦ２の位相差によって同等に表わされる。この位相差
は位相比較装置１４によって検出される。位相比較装置
１４はＲＥＦ とＲＥ Ｆ ２の負に向う遷移を比較
する極性保持ラッチのような通常のディジタル比較装置
でよい。
フト・レジスタ１６及びゲーテッド選択論理装置１８よ
り成るディジタル・セレクタに出力を与える局所ディジ
タル位相比較装置（φＣ）１４を有する。ディジタル・
セレクタは可変ディジタル遅延線２０に接続されている
。リセット・ディジタル比較装置２２は左／右シフト・
レジスタ１６にリセット信号全厚える。位相比較装置１
４は信号ＣＬＫ とＣＬＫ２の位相を間接的に比
Ｃ 較する。、比較装置１４はＣＬＫ１ＣとＣＬＫ２から誘
導された信号について位相を比較する。上述のＲＥＦ２
がこれ等の信号の１方であり、他方のＲＥＦ は以下
説明するようにＣＬＫｌの位相シフトされた表示である
ＣＬＫ１ｏ’＆Ｎで割って得られる。従ってＲＥＦ
は周波数ｆＲ１＝ｆ１／Ｎを有する信号であり、ｆ
はＲＥＦ２の周波数と、ｆ とｆ の差に比例して異な
っている。ＲＥＦ １ＲＥＦ はＣＬ Ｋ ｉ ｃと
ＣＬＫ２から夫々直接誘導されるので、オツシレータ１
０及び１２の出力間に存在する位相差はＲＥＦ とＲ
ＥＦ２の位相差によって同等に表わされる。この位相差
は位相比較装置１４によって検出される。位相比較装置
１４はＲＥＦ とＲＥ Ｆ ２の負に向う遷移を比較
する極性保持ラッチのような通常のディジタル比較装置
でよい。
局所比較装置１４によって測定された位相差は一対の出
力によって示される。１つはＲＥ Ｆ １がＲＥ Ｆ
２ｋ ＩＪ−ドする時に正の差（＋）ヲ示し、他方はＲ
ＥＦ １がＲＥ、Ｆ２に遅れている時に負の差（−）ヲ
示す。これ等の差信号は夫々のパルス発生装置２４ａ及
び２４ｂに送られる。パルス発生装置の夫々はシフト同
期装置２６に与えられる制御パルス（制御、及び制御、
）全発生する。シフト同期装置２６は左／右シフト・シ
フトレジスタ１６に与えられる夫々の制御パルスｋｃＬ
Ｋ１の遷移と同期させるように動作する。同期された制
御パルスは左／右シフト・レジスター乙に左方シフト信
号（制御 ）もしくは右シフト（制御Ｒ）信号として提
示される。
力によって示される。１つはＲＥ Ｆ １がＲＥ Ｆ
２ｋ ＩＪ−ドする時に正の差（＋）ヲ示し、他方はＲ
ＥＦ １がＲＥ、Ｆ２に遅れている時に負の差（−）ヲ
示す。これ等の差信号は夫々のパルス発生装置２４ａ及
び２４ｂに送られる。パルス発生装置の夫々はシフト同
期装置２６に与えられる制御パルス（制御、及び制御、
）全発生する。シフト同期装置２６は左／右シフト・シ
フトレジスタ１６に与えられる夫々の制御パルスｋｃＬ
Ｋ１の遷移と同期させるように動作する。同期された制
御パルスは左／右シフト・レジスター乙に左方シフト信
号（制御 ）もしくは右シフト（制御Ｒ）信号として提
示される。
シフト・レジスター６は通常直列に接続されたメモリ素
子ｄｏ−ｄｑのシーケンスとして構成されている。各メ
モリ素子はそれに与えられる制御信号によって決定され
る方向の隣接素子にシフトを行う。さらに、メモリ素子
のシーケンスは予定の構成になるようにリセット信号を
与えることによってリセット可能である。この分野の専
門家にとってはシフト・レジスター６はその中で単一の
トークン信号を左もしくは右に移動することによつてカ
ウント・アップもしくはダウンするシャトル・カウンタ
と実質上同じであることは明らかであろう。さらにリセ
ット信号を与えると、シフト・レジスター６はトークン
信号をメモリ素子の直列シーケンスのどこかの予じめ設
定された位置に置くことができるように構成されている
。第１図で、リセット信号はトークン信号をメモリ要素
ｄ、によって表わされたメモリ素子シーケンスの中心に
セットする。
子ｄｏ−ｄｑのシーケンスとして構成されている。各メ
モリ素子はそれに与えられる制御信号によって決定され
る方向の隣接素子にシフトを行う。さらに、メモリ素子
のシーケンスは予定の構成になるようにリセット信号を
与えることによってリセット可能である。この分野の専
門家にとってはシフト・レジスター６はその中で単一の
トークン信号を左もしくは右に移動することによつてカ
ウント・アップもしくはダウンするシャトル・カウンタ
と実質上同じであることは明らかであろう。さらにリセ
ット信号を与えると、シフト・レジスター６はトークン
信号をメモリ素子の直列シーケンスのどこかの予じめ設
定された位置に置くことができるように構成されている
。第１図で、リセット信号はトークン信号をメモリ要素
ｄ、によって表わされたメモリ素子シーケンスの中心に
セットする。
時間が経過するにつれ、比較装置１４によってなされる
一連の位相比較が対応する一連の制御信号を発生するの
で、シフト・レジスター６中のトークン信号の移動は、
レジスタから対応する遅延信号のシーケンスを出力する
。遅延信号シーケンスは遅延 乃至遅延 で表わされて
いる。
一連の位相比較が対応する一連の制御信号を発生するの
で、シフト・レジスター６中のトークン信号の移動は、
レジスタから対応する遅延信号のシーケンスを出力する
。遅延信号シーケンスは遅延 乃至遅延 で表わされて
いる。
ｑ
これ等の遅延信号は選択装置１８によって表わされたデ
ィジタル選択セレクタの第２の素子に送られる。選択装
置１８は複数の通常の２人力ＡＮＤゲート３０を含んで
いて、各々はレジスター６によって出力される遅延信号
の夫々の１つを受取るように接続されている。ＡＮＤゲ
ートの出力はｑ＋１個の入力を有する通常のＯＲ回路３
２に集められる。
ィジタル選択セレクタの第２の素子に送られる。選択装
置１８は複数の通常の２人力ＡＮＤゲート３０を含んで
いて、各々はレジスター６によって出力される遅延信号
の夫々の１つを受取るように接続されている。ＡＮＤゲ
ートの出力はｑ＋１個の入力を有する通常のＯＲ回路３
２に集められる。
可変ディジタル遅延線２０は同等の遅延素子４０の直列
接続シーケンスより成る。集中遅延素子４０の各々は通
常の集積回路素子より成る。第１図の実施例では各遅延
素子は２つの反転素子より成る。各遅延素子は従って任
意の他の遅延素子４０の遅延量に等しい大きさを有する
決定可能な遅延を信号に加える。各遅延素子の出力は遅
延線２０の夫々のタップ点を表わしている。各タップは
遅延線の下流方向に沿う素子の遅延量の和に等しい時間
もしくは位相遅延を表わしている。各遅延素子４０の出
力は、最後のものを除き次の遅延素子の出力及びＡＮＤ
ゲート５０の夫々の１つの入力に接続されている。最後
の遅延素子の出力は選択装置１８の最後のＡＮＤゲート
の入力だけに接続されている。他の唯一の例外は集中遅
延素子４２を介して中央のＡＮＤゲーグー１０に、又集
中遅延素子４３全介してＡＮＤゲート４４に接続されて
いる中央の遅延素子の出力である。
接続シーケンスより成る。集中遅延素子４０の各々は通
常の集積回路素子より成る。第１図の実施例では各遅延
素子は２つの反転素子より成る。各遅延素子は従って任
意の他の遅延素子４０の遅延量に等しい大きさを有する
決定可能な遅延を信号に加える。各遅延素子の出力は遅
延線２０の夫々のタップ点を表わしている。各タップは
遅延線の下流方向に沿う素子の遅延量の和に等しい時間
もしくは位相遅延を表わしている。各遅延素子４０の出
力は、最後のものを除き次の遅延素子の出力及びＡＮＤ
ゲート５０の夫々の１つの入力に接続されている。最後
の遅延素子の出力は選択装置１８の最後のＡＮＤゲート
の入力だけに接続されている。他の唯一の例外は集中遅
延素子４２を介して中央のＡＮＤゲーグー１０に、又集
中遅延素子４３全介してＡＮＤゲート４４に接続されて
いる中央の遅延素子の出力である。
選択装置１８の出力はＯＲ回路３２によって与えられ、
すべての点でディバイダ１３と等価な通常のディジタル
・ディバイダ４５に接続されている。ディバイダ４５は
ＯＲ回路３２の出力ｅＮで割る。デイバイダ４５の出力
は分散のロック（ｃＬＫ３）として与えられ、集中遅延
素子４６を介してＡＮＤゲート４４の他の入力に接続さ
れている。ＡＮＤゲート４４の出力はリセット・ディジ
タル比較装置２２の１人力として与えられる。
すべての点でディバイダ１３と等価な通常のディジタル
・ディバイダ４５に接続されている。ディバイダ４５は
ＯＲ回路３２の出力ｅＮで割る。デイバイダ４５の出力
は分散のロック（ｃＬＫ３）として与えられ、集中遅延
素子４６を介してＡＮＤゲート４４の他の入力に接続さ
れている。ＡＮＤゲート４４の出力はリセット・ディジ
タル比較装置２２の１人力として与えられる。
比較装置２２の他の入力は遅延線２０の出力から与えら
れている。
れている。
動作について説明すると、第１図の装置は可変ディジタ
ル遅延線２０にＣＬＫｌに一受取って、ＣＬＫｌはこれ
を通って伝搬する。遅延素子４ ’００１つの出力は遅
延信号によって活性化されたＡＮＤゲート６０の１つに
よって選択される。従って活性化されたＡＮＤゲートは
ＣＬＫｌが活性化ＡＮＤゲートに達する迄の遅延素子の
数によって決定される量だけ位相（即ち時間）が遅延さ
れたＣＬＫ１’に通過させる。ＣＬＫｌの遅延形はＯＲ
回路３２の出力を通して修正されたクロックＣＬ Ｋ
１Ｃとして与えられる。この修正クロックＣＬＫ１゜は
ディパイダ４５によって分周され、遅延素子４６を通っ
て参照信号ＲＥＦ１として与えられる。
ル遅延線２０にＣＬＫｌに一受取って、ＣＬＫｌはこれ
を通って伝搬する。遅延素子４ ’００１つの出力は遅
延信号によって活性化されたＡＮＤゲート６０の１つに
よって選択される。従って活性化されたＡＮＤゲートは
ＣＬＫｌが活性化ＡＮＤゲートに達する迄の遅延素子の
数によって決定される量だけ位相（即ち時間）が遅延さ
れたＣＬＫ１’に通過させる。ＣＬＫｌの遅延形はＯＲ
回路３２の出力を通して修正されたクロックＣＬ Ｋ
１Ｃとして与えられる。この修正クロックＣＬＫ１゜は
ディパイダ４５によって分周され、遅延素子４６を通っ
て参照信号ＲＥＦ１として与えられる。
従って、ＲＥＦ２の位相に相対的なＲＥＦｌの位相はＣ
ＬＫ２の位相に相対的なＣＬＫｌの位相を表わす。この
相対位相は位相比較装置１４によって測定され、示され
る。比較装置１４の出力はパルス発生装置２４ａもしく
は２４ｂの一方によって制御パルスの形でシフト周期装
置２６に与えられる。シフト周期装置２６は制御信号を
遅延線２０に対応するシフト・レジスタ１６に与え、シ
フト・レジスタ１６のメモリ素子に与えられるシフト制
御パルスが遅延素子２０を通るＣＬＫｌと同期するよう
になっている。最後に、制御信号は現在遅延トークン信
号を保持しているメモリ素子に与えられる。これが生ず
ると、遅延トークン信号は隣接メモリ素子にシフトされ
る。トークン信号がシフトされると、それ迄トークン信
号を保持していたメモリ素子によって与えられていた遅
延信号は不活性化され、トークン信号がシフトされたメ
モリ素子から出力される遅延信号が活性化される。従っ
て制御は遅延信号が除去されたＡＮＤゲートから、その
遅延制御が活性化されている隣接ＡＮＤゲートに移る。
ＬＫ２の位相に相対的なＣＬＫｌの位相を表わす。この
相対位相は位相比較装置１４によって測定され、示され
る。比較装置１４の出力はパルス発生装置２４ａもしく
は２４ｂの一方によって制御パルスの形でシフト周期装
置２６に与えられる。シフト周期装置２６は制御信号を
遅延線２０に対応するシフト・レジスタ１６に与え、シ
フト・レジスタ１６のメモリ素子に与えられるシフト制
御パルスが遅延素子２０を通るＣＬＫｌと同期するよう
になっている。最後に、制御信号は現在遅延トークン信
号を保持しているメモリ素子に与えられる。これが生ず
ると、遅延トークン信号は隣接メモリ素子にシフトされ
る。トークン信号がシフトされると、それ迄トークン信
号を保持していたメモリ素子によって与えられていた遅
延信号は不活性化され、トークン信号がシフトされたメ
モリ素子から出力される遅延信号が活性化される。従っ
て制御は遅延信号が除去されたＡＮＤゲートから、その
遅延制御が活性化されている隣接ＡＮＤゲートに移る。
制御がＡＮＤゲート３０の１つから隣接するＡＮＤゲー
トに渡されるので、１単位の遅延がＣＬＫｌに加えられ
るか、これから差引かれ、ＣＬＫ とＲＥＦｌの位
相関係が Ｃ 変化することは明らかであろう。このような遅延の挿入
もしくは除去は第６図に示した単一の遅延事象に対応す
る。
トに渡されるので、１単位の遅延がＣＬＫｌに加えられ
るか、これから差引かれ、ＣＬＫ とＲＥＦｌの位
相関係が Ｃ 変化することは明らかであろう。このような遅延の挿入
もしくは除去は第６図に示した単一の遅延事象に対応す
る。
第１図の動作の説明を続けると、リセット・ディジタル
比較装置２２はＣＬ Ｋ １Ｃの位相と第１図にＣＬＫ
１ＣＮＴとして示されたＣＬＫｌの参照位相と全比較す
る。ここでＣＮＴは可変ディジタル遅延線２０中の最も
中央の遅延素子４０を示している。従って比較装置は現
在修正されたクロック信号ＣＬＫ の位相とＣＬＫ
１ＣＮＴの位 Ｃ 相と全比較して、これ等の位相が整列した時にリセット
信号を与える。実際には、可変ディジタル遅延線２０に
よって与えられる総遅延量は少な（ともＣＬＫｌの２周
期に対応するように選択される。従って、ＣＬ Ｋ ｉ
の少な（とも１周期の集中遅延が可変ディジタル遅延線
２０の中央の遅延素子４０の両側に延びている。ＣＬ
Ｋ １ＣがＣＬＫ１ＣＮＴに等しい位相シフトするのに
十分な遅延インフレメン）ｆ受取った時を位相比較装置
２２が検出する。この事が生ずると、シフト・レジスタ
１６は中央のメモリ素子にリセットされ、これによって
ＣＬＫ１ＣＮＴがＯＲ回路６２の出力として選択される
。これによってＣＬＫ１Ｃのソースが、その位相を変え
ることな（変化する。その効果はＣＬＫｌｔ−調整する
ために、見かけ上無限のインクレメンタルな遅延を与え
ることである。換言すれば、シフト・レジスタ１６によ
って発生する遅延信号のシーケンスはＣＬＫ
の位相に等 ＣＮＴ しい、予定の参照位相に到達する迄、ＣＬＫ１中の遅延
を順次にインクレメントする。ＣＬＫ１ＣＮＴの位相に
達すると、ＣＬＫ１Ｃの位相”ＣＬＫＩＣＮＴの位相に
変化させることによってシーケンスが再開される。
比較装置２２はＣＬ Ｋ １Ｃの位相と第１図にＣＬＫ
１ＣＮＴとして示されたＣＬＫｌの参照位相と全比較す
る。ここでＣＮＴは可変ディジタル遅延線２０中の最も
中央の遅延素子４０を示している。従って比較装置は現
在修正されたクロック信号ＣＬＫ の位相とＣＬＫ
１ＣＮＴの位 Ｃ 相と全比較して、これ等の位相が整列した時にリセット
信号を与える。実際には、可変ディジタル遅延線２０に
よって与えられる総遅延量は少な（ともＣＬＫｌの２周
期に対応するように選択される。従って、ＣＬ Ｋ ｉ
の少な（とも１周期の集中遅延が可変ディジタル遅延線
２０の中央の遅延素子４０の両側に延びている。ＣＬ
Ｋ １ＣがＣＬＫ１ＣＮＴに等しい位相シフトするのに
十分な遅延インフレメン）ｆ受取った時を位相比較装置
２２が検出する。この事が生ずると、シフト・レジスタ
１６は中央のメモリ素子にリセットされ、これによって
ＣＬＫ１ＣＮＴがＯＲ回路６２の出力として選択される
。これによってＣＬＫ１Ｃのソースが、その位相を変え
ることな（変化する。その効果はＣＬＫｌｔ−調整する
ために、見かけ上無限のインクレメンタルな遅延を与え
ることである。換言すれば、シフト・レジスタ１６によ
って発生する遅延信号のシーケンスはＣＬＫ
の位相に等 ＣＮＴ しい、予定の参照位相に到達する迄、ＣＬＫ１中の遅延
を順次にインクレメントする。ＣＬＫ１ＣＮＴの位相に
達すると、ＣＬＫ１Ｃの位相”ＣＬＫＩＣＮＴの位相に
変化させることによってシーケンスが再開される。
ｃ”ＫＩ ＣＮＴはＡＮＤＮ−ゲート全通して、このゲ
ートがＲＥＦ １の正のレベルによって活性化される時
にのみ比較装置２２に与えられる。これによってゲート
４４はＲＥＦｌによって決定される間隔のみにサンプル
される。遅延素子４６及び４６はＣＬＫＩＣＮＴの経路
に挿入され、ＡＮＤゲート４４に到達する時間が等しく
される。
ートがＲＥＦ １の正のレベルによって活性化される時
にのみ比較装置２２に与えられる。これによってゲート
４４はＲＥＦｌによって決定される間隔のみにサンプル
される。遅延素子４６及び４６はＣＬＫＩＣＮＴの経路
に挿入され、ＡＮＤゲート４４に到達する時間が等しく
される。
Ｅ３ パルス発生装置及び動作
第４及び第６図には、夫々パルス発生装置２４ａ及び２
４ｂの各々の構造及び動作が示されている。
４ｂの各々の構造及び動作が示されている。
各パルス発生装置はデータ信号がラッチのデータ（ｄ）
入力に与えられ、第１のラッチ段（Ｌｌ）から第２ラッ
チ段（Ｌ２）へ、これ等の段への夫々のクロック入力に
応答して順次シフトされるレベル感知走査設計（ＬＳＳ
Ｄ）の変形の１対の位相化ラッチより成る。
入力に与えられ、第１のラッチ段（Ｌｌ）から第２ラッ
チ段（Ｌ２）へ、これ等の段への夫々のクロック入力に
応答して順次シフトされるレベル感知走査設計（ＬＳＳ
Ｄ）の変形の１対の位相化ラッチより成る。
第４図の発生装置のラッチは５０及び５２によって示さ
れ、ラッチ５０の夫々の段はＬＩＡ及びＬ２Ａによって
示され、ラッテ５２の段はＬＩＢ及びＬ２Ｂによって示
されている。ランチ５０及び５２の各々はポートＯによ
ってその出力の正の向きを与え、ポート０によって負の
向きを与えている。ランチ５０の正の出力及びラッチ５
２の負の出力は通常ＡＮＤゲート５８に集められる。ラ
ンチ５０及び５２への位相化クロック信号は通常のＡＮ
Ｄゲート５４及び通常のディジタル反転装置５６より成
る回路によってＣＬＫ１Ｃから発生される。素子５４及
び５６より成る並列回路の目的は等しい遅延’ｅｃＬＫ
１ｏの正及び負の向きに与えることである。ＣＬＫ１Ｃ
の正の向きはＡＮＤゲート５４によってラッチ５０及び
５２の第１段に与えられ、他方ＣＬ Ｋ １Ｃの負の向
き（反転バージョン）は反転装置５６によってラッチの
第２段に与えられる。ラッチ５０の第１段への入力は比
較装置１４の１方から与えられ、他方ラッテ５２へのデ
ータ入力はランチ５０の正の向き出力から与えられる。
れ、ラッチ５０の夫々の段はＬＩＡ及びＬ２Ａによって
示され、ラッテ５２の段はＬＩＢ及びＬ２Ｂによって示
されている。ランチ５０及び５２の各々はポートＯによ
ってその出力の正の向きを与え、ポート０によって負の
向きを与えている。ランチ５０の正の出力及びラッチ５
２の負の出力は通常ＡＮＤゲート５８に集められる。ラ
ンチ５０及び５２への位相化クロック信号は通常のＡＮ
Ｄゲート５４及び通常のディジタル反転装置５６より成
る回路によってＣＬＫ１Ｃから発生される。素子５４及
び５６より成る並列回路の目的は等しい遅延’ｅｃＬＫ
１ｏの正及び負の向きに与えることである。ＣＬＫ１Ｃ
の正の向きはＡＮＤゲート５４によってラッチ５０及び
５２の第１段に与えられ、他方ＣＬ Ｋ １Ｃの負の向
き（反転バージョン）は反転装置５６によってラッチの
第２段に与えられる。ラッチ５０の第１段への入力は比
較装置１４の１方から与えられ、他方ラッテ５２へのデ
ータ入力はランチ５０の正の向き出力から与えられる。
第４図のパルス発生装置の動作を第６図に示す。
位相差信号が位相比較装置１４によって活性化され、位
相差を示したものとすると、ＣＬＫ１Ｃの高レベルはラ
ンチ５０の第１段をシフト実行パルスの立上９縁５９に
従わせる。反転装置５６によって反転される、ＣＬ Ｋ
ｉ ｃの立下り縁６０の第２の段をクロックして、シ
フト実行レベルを移動して、ランチ５０の出力０に移動
する。この時、ラッテ５２の負の出力が正になり、制御
信号がＡＮＤゲート５８によって発生される。従って制
御信号はＣＬ Ｋ ｉ ｃの立下り縁６０に続いて発生
される。ランチ５０の正の出力はラッテ５２へ順方向に
送られるので、反転出力０はＣＬＫ１Ｃの負に向う縁６
２に続き降下し、制御信号を不活性化する。
相差を示したものとすると、ＣＬＫ１Ｃの高レベルはラ
ンチ５０の第１段をシフト実行パルスの立上９縁５９に
従わせる。反転装置５６によって反転される、ＣＬ Ｋ
ｉ ｃの立下り縁６０の第２の段をクロックして、シ
フト実行レベルを移動して、ランチ５０の出力０に移動
する。この時、ラッテ５２の負の出力が正になり、制御
信号がＡＮＤゲート５８によって発生される。従って制
御信号はＣＬ Ｋ ｉ ｃの立下り縁６０に続いて発生
される。ランチ５０の正の出力はラッテ５２へ順方向に
送られるので、反転出力０はＣＬＫ１Ｃの負に向う縁６
２に続き降下し、制御信号を不活性化する。
Ｅ４ シフト同期装置及び動作
第５図及び第７図はパルス発生装置２４ａもしくは２４
ｂの１つによって発生される制御パルスが、ＣＬＫ１Ｃ
の活性化中にシフト・レジスタ１６の状態を変えないよ
うに、遅延線２０に与えられるＣＬＫｌと同期化される
機構及び動作を示している。第５図では、シフト同期装
置２６は、可変ディジタル遅延線２０を形成する遅延素
子４０と等価な、直列に接続された遅延素子６９で示さ
れている。ＣＬＫ がＣｒ、に２にリードしている時
に遅延トークンを右にシフトするためのシフト・レジス
ター６の部分はＬＳＳＤラッチ対７０．７２及び７４と
して示されている。ラッチ７２が遅延トークン信号を保
持し、ＡＮＤゲート６０（遅延線２０のタップｎを表わ
している）が活性化され、ＯＲ回路６２がＣＬＫ１Ｃと
して遅延線２０のタップｎから得られるＣＬＫ１ｏ’に
与えている。次に第６図の制御信号発生段階が生じて、
第７図でＣＬＫ と表わされたＣ Ｌ Ｋ ｉがＡ
ＮＤｎ ゲート６０を介して与えられるものと仮定する。
ｂの１つによって発生される制御パルスが、ＣＬＫ１Ｃ
の活性化中にシフト・レジスタ１６の状態を変えないよ
うに、遅延線２０に与えられるＣＬＫｌと同期化される
機構及び動作を示している。第５図では、シフト同期装
置２６は、可変ディジタル遅延線２０を形成する遅延素
子４０と等価な、直列に接続された遅延素子６９で示さ
れている。ＣＬＫ がＣｒ、に２にリードしている時
に遅延トークンを右にシフトするためのシフト・レジス
ター６の部分はＬＳＳＤラッチ対７０．７２及び７４と
して示されている。ラッチ７２が遅延トークン信号を保
持し、ＡＮＤゲート６０（遅延線２０のタップｎを表わ
している）が活性化され、ＯＲ回路６２がＣＬＫ１Ｃと
して遅延線２０のタップｎから得られるＣＬＫ１ｏ’に
与えている。次に第６図の制御信号発生段階が生じて、
第７図でＣＬＫ と表わされたＣ Ｌ Ｋ ｉがＡ
ＮＤｎ ゲート６０を介して与えられるものと仮定する。
最後に、ラッチのし２段のためのクロックは図示されて
いないが、制御パルスがシフト同期装置２６全通して伝
搬されていない時に活性化されるように制御される。制
御パルスがシフト同期装置のタップｎに到着して、ラッ
チ７２に制御ｎとして与えられる直前にＣＬＫｌの負の
遷移６０がタップｎに到達する。ＣＬＫｌと制御パルス
は実質的に同じ遅延素子を通して移動するので、ＣＬＫ
ｌｎの縁と制御パルスの縁６４は第６図と同じ位相関係
を有し、制御パルスの縁６４は遅延トークン信号音縁の
遷移６６及び６８に示されたようにラッテ７２からラッ
テ７４にシフトする。ラッテ７２によって与えられた遅
延ｎ信号が不活性化される時、ＡＮＤゲート が不活性
化されて、その右の次のＡＮＤゲート（ＡＮＤ
）が活性化されｎ ＋す る（遅延 ）。ＡＮＤゲートの出力はＯＲ回ｎ＋１ 路３２によって組合せられ、図示されたように遅延単位
が加えられた、図示の連続的ＣＬ Ｋ １Ｃ信号が与え
られる。このようにしてシフト同期装置２６を通して制
御機能を与えると、この制御信号は発生されたＣＬＫ１
中の遷移と同期する。制御ピットは、ＣＬＫ１信号が移
動さるべき可変ディジタル遅延線のタップで不活性化さ
れる時にのみシフト・レジスター６の状態を変化させる
ように伝搬される。
いないが、制御パルスがシフト同期装置２６全通して伝
搬されていない時に活性化されるように制御される。制
御パルスがシフト同期装置のタップｎに到着して、ラッ
チ７２に制御ｎとして与えられる直前にＣＬＫｌの負の
遷移６０がタップｎに到達する。ＣＬＫｌと制御パルス
は実質的に同じ遅延素子を通して移動するので、ＣＬＫ
ｌｎの縁と制御パルスの縁６４は第６図と同じ位相関係
を有し、制御パルスの縁６４は遅延トークン信号音縁の
遷移６６及び６８に示されたようにラッテ７２からラッ
テ７４にシフトする。ラッテ７２によって与えられた遅
延ｎ信号が不活性化される時、ＡＮＤゲート が不活性
化されて、その右の次のＡＮＤゲート（ＡＮＤ
）が活性化されｎ ＋す る（遅延 ）。ＡＮＤゲートの出力はＯＲ回ｎ＋１ 路３２によって組合せられ、図示されたように遅延単位
が加えられた、図示の連続的ＣＬ Ｋ １Ｃ信号が与え
られる。このようにしてシフト同期装置２６を通して制
御機能を与えると、この制御信号は発生されたＣＬＫ１
中の遷移と同期する。制御ピットは、ＣＬＫ１信号が移
動さるべき可変ディジタル遅延線のタップで不活性化さ
れる時にのみシフト・レジスター６の状態を変化させる
ように伝搬される。
この分野の専門家にとっては、制御パルスの伝搬はシフ
ト・レジスタ１６のリセットとタップ選択の１位置シフ
トラ同期するように動作することは明らかであろう。第
５図はリード・シフト同期を説明しているが、第５図に
関して説明し、又論理設計者にとって明らかであるよう
に、このデータ経路は遅延を除去するためのラグ（左方
シフト）を生ずるように制御し、又シフト・レジスタ１
６中でリセット条件を確立させるように制御する。
ト・レジスタ１６のリセットとタップ選択の１位置シフ
トラ同期するように動作することは明らかであろう。第
５図はリード・シフト同期を説明しているが、第５図に
関して説明し、又論理設計者にとって明らかであるよう
に、このデータ経路は遅延を除去するためのラグ（左方
シフト）を生ずるように制御し、又シフト・レジスタ１
６中でリセット条件を確立させるように制御する。
第１図を参照すると、本発明の装置の位相修正機構はオ
ツシレータ１２に影響を与えることなく、オツシレータ
１０をオツシレータ１２と同期させる能力を有すること
は明らかである。このことはオツシレータ１２がマスク
・オツシレータとして動作しているとして、オツシレー
タ１０をオツシレータ１２に同期させる動作がマスクの
動作に影響を与えないことを意味している。さらにこの
ことは、任意の数のスレーブが１つのマスクに同期でき
ることも意味している。従って通常通信処理タスクもし
くはデータ処理タスクに関連していた、第１図の装置に
よって遂行される位相補償機能が論理制御タスクに変る
。第１図の装置はディジタル素子から形成されるので、
この装置はこれが制御する論理装置の残りの部分ととも
に、同じ回路チップ上に完全に集積できる。スレーブ及
びマスク・ユニットとしてのオツシレータ１０及び１２
は独立の結晶オツシレータであると仮定するのが妥当で
ある。さらにオツシレータ１０及び１２間の周波数の可
変性及び差は小さいものと仮定しなければならない。結
晶で制御されるオツシレータはバラクタ・ダイオード及
び他の類似素子を使用する、可変キャパシタンス同調に
よって小さな値だけ周波数がシフトすることは明らかで
あろう。
ツシレータ１２に影響を与えることなく、オツシレータ
１０をオツシレータ１２と同期させる能力を有すること
は明らかである。このことはオツシレータ１２がマスク
・オツシレータとして動作しているとして、オツシレー
タ１０をオツシレータ１２に同期させる動作がマスクの
動作に影響を与えないことを意味している。さらにこの
ことは、任意の数のスレーブが１つのマスクに同期でき
ることも意味している。従って通常通信処理タスクもし
くはデータ処理タスクに関連していた、第１図の装置に
よって遂行される位相補償機能が論理制御タスクに変る
。第１図の装置はディジタル素子から形成されるので、
この装置はこれが制御する論理装置の残りの部分ととも
に、同じ回路チップ上に完全に集積できる。スレーブ及
びマスク・ユニットとしてのオツシレータ１０及び１２
は独立の結晶オツシレータであると仮定するのが妥当で
ある。さらにオツシレータ１０及び１２間の周波数の可
変性及び差は小さいものと仮定しなければならない。結
晶で制御されるオツシレータはバラクタ・ダイオード及
び他の類似素子を使用する、可変キャパシタンス同調に
よって小さな値だけ周波数がシフトすることは明らかで
あろう。
しかしながら、このような場合、本発明のすべてのディ
ジタル的目的は満足されない。その代り、本発明では、
オツシレータ１０（スレーブ・オッシレータ）ハマスタ
ーオツシレータ（オツシレータ１２）に関してドリフト
が許容されていて、位相ロック信号ＲＥＦ２がスレーブ
論理装置に供給される。多くの場合、参照信号ＲＥＦ１
及びＲＥＦ２の周波数は、信号の伝搬の困難全減少する
ために、夫々のオツシレータの周波数のある整数分の１
（たとえば１／１６ ）に等しいことが望ましい。
ジタル的目的は満足されない。その代り、本発明では、
オツシレータ１０（スレーブ・オッシレータ）ハマスタ
ーオツシレータ（オツシレータ１２）に関してドリフト
が許容されていて、位相ロック信号ＲＥＦ２がスレーブ
論理装置に供給される。多くの場合、参照信号ＲＥＦ１
及びＲＥＦ２の周波数は、信号の伝搬の困難全減少する
ために、夫々のオツシレータの周波数のある整数分の１
（たとえば１／１６ ）に等しいことが望ましい。
Ｅ５ マスタ／スレーブ装置の変形
第１図はスレーブ・オツシレータ１０とマスク・オツシ
レータ１２の同期を示したが、他のマスタ／スレーブ装
置の変形を第８図に示す。第８図で、素子１０．１２．
１３．１４．１６．１８．２０及び４５は第１図中の同
一参照番号の素子と機能的に同一である。しかしながら
、第８図では、遅延線２０は半数の遅延素子を有し、Ｃ
ＬＫ、の−周期よりもわずかに長い全遅延を与えている
。
レータ１２の同期を示したが、他のマスタ／スレーブ装
置の変形を第８図に示す。第８図で、素子１０．１２．
１３．１４．１６．１８．２０及び４５は第１図中の同
一参照番号の素子と機能的に同一である。しかしながら
、第８図では、遅延線２０は半数の遅延素子を有し、Ｃ
ＬＫ、の−周期よりもわずかに長い全遅延を与えている
。
シフト・レジスタ１６は比較装置１４によって発生され
る制御信号に従って依然左方もしくは右方にシフトでき
る。しかしながら、このシフト・レジスタ１６は第１図
のシフト・レジスタ１６の半分のメモリ素子を有し、さ
らに最左端（ＲＬ）もしくは最右端（ＲＲ）の素子にリ
セットされる。
る制御信号に従って依然左方もしくは右方にシフトでき
る。しかしながら、このシフト・レジスタ１６は第１図
のシフト・レジスタ１６の半分のメモリ素子を有し、さ
らに最左端（ＲＬ）もしくは最右端（ＲＲ）の素子にリ
セットされる。
さらに第８図の装置は２つの位相比較装置８２及び８４
を含み、各々は修正されたクロック信号ＣＬ Ｋ ｉ
ｃとＣＬＫｌの夫々の参照位相とを比較する。位相比較
装置８２はＣＬＫ１Ｃの現在選択された位相と未シフト
のＣＬＫｌｔ−比較し、従ってクロックの修正されたバ
ージョンとその０位相表示とを比較する。従って、遅延
トークンをシフト・レジスタ１６中で右にシフトするこ
とによっテ遅延がＣＬ Ｋ ｉに加えられる間に、レジ
スタ１６は最左位置にリセットされ、ＣＩＬＫ１中に最
小の位相遅延を挿入することによって、ＣＬ Ｋ ｉ
ｃはＣＬＫｌと位相が一致する。同じく、位相比較装置
８４は現在遅延された波形を最大に遅延された波形と比
較し、修正された波形の位相が最大に遅延された波形の
位相のものと等しくなった時に、シフト・レジスタ１６
を最右端のメモリ素子にリセットする。従ってＣＬＫｌ
がオツシレータ１２によって発生されるマスク・クロッ
クよりも遅れている時には、遅延はシフト・レジスタ１
６中のトークンを左方にシフトすることによってＣＬ
Ｋ ｉ ｃからインクレメンタルに除去される。この手
順はＣＬＫｌＣが最大にシフトされたクロック波形の位
相と等しくなる時にシフト・レジスタ１６中で右にリセ
ットすることによって再開始される。
を含み、各々は修正されたクロック信号ＣＬ Ｋ ｉ
ｃとＣＬＫｌの夫々の参照位相とを比較する。位相比較
装置８２はＣＬＫ１Ｃの現在選択された位相と未シフト
のＣＬＫｌｔ−比較し、従ってクロックの修正されたバ
ージョンとその０位相表示とを比較する。従って、遅延
トークンをシフト・レジスタ１６中で右にシフトするこ
とによっテ遅延がＣＬ Ｋ ｉに加えられる間に、レジ
スタ１６は最左位置にリセットされ、ＣＩＬＫ１中に最
小の位相遅延を挿入することによって、ＣＬ Ｋ ｉ
ｃはＣＬＫｌと位相が一致する。同じく、位相比較装置
８４は現在遅延された波形を最大に遅延された波形と比
較し、修正された波形の位相が最大に遅延された波形の
位相のものと等しくなった時に、シフト・レジスタ１６
を最右端のメモリ素子にリセットする。従ってＣＬＫｌ
がオツシレータ１２によって発生されるマスク・クロッ
クよりも遅れている時には、遅延はシフト・レジスタ１
６中のトークンを左方にシフトすることによってＣＬ
Ｋ ｉ ｃからインクレメンタルに除去される。この手
順はＣＬＫｌＣが最大にシフトされたクロック波形の位
相と等しくなる時にシフト・レジスタ１６中で右にリセ
ットすることによって再開始される。
Ｅ６ 位相修正装置
第９図は第１図と同一番号の素子に対応する素子１４．
１６．１８及び２ｏより成る位相修正装置の用途を示し
ている。第１図との差は比較装置１４が単一の方向だけ
の位相差を測定し、シフト・レジスタ１６が該単一方向
にシフトされる点にある。修正された波形は信号線９ｏ
上に出力され、リング・カウンタ９２に与えられる。リ
ング・カウンタ９２は局所位相比較装置１４の参照信号
全得るのに必要な１／Ｎの分周を主に行う。第９図では
、単一のクロックはマスク集積回路９１からスレーブ集
積回路９１に分散され、スレーブ回路によって遂行され
るディジタル機能の同期が行われるものと仮定されてい
る。代りに、ｃＬＫｌが分散クロックとして与えられる
。この分散クロックの発生源はＣＬＫｏｌを与えるオツ
シレータ９４であり、このクロックがマスク集積回路９
１によって受取られ、１／Ｎデイバイダ９５によって分
周される。分周されたクロックはドライバ９７に通過さ
れ、ドライバ９７は参照クロックＲＥＦ 。
１６．１８及び２ｏより成る位相修正装置の用途を示し
ている。第１図との差は比較装置１４が単一の方向だけ
の位相差を測定し、シフト・レジスタ１６が該単一方向
にシフトされる点にある。修正された波形は信号線９ｏ
上に出力され、リング・カウンタ９２に与えられる。リ
ング・カウンタ９２は局所位相比較装置１４の参照信号
全得るのに必要な１／Ｎの分周を主に行う。第９図では
、単一のクロックはマスク集積回路９１からスレーブ集
積回路９１に分散され、スレーブ回路によって遂行され
るディジタル機能の同期が行われるものと仮定されてい
る。代りに、ｃＬＫｌが分散クロックとして与えられる
。この分散クロックの発生源はＣＬＫｏｌを与えるオツ
シレータ９４であり、このクロックがマスク集積回路９
１によって受取られ、１／Ｎデイバイダ９５によって分
周される。分周されたクロックはドライバ９７に通過さ
れ、ドライバ９７は参照クロックＲＥＦ 。
を与え、これが受信装置１０１に送られて位相比較装置
１４によってＲＥＦ １と比較される。分周されていな
いクロックはドライバ９８全通して分散され、スレーブ
集積回路８９の受信装置１００によって受取られる。受
信装置１００から出力されるクロックはＣＬＫｌと再ラ
ベルされ、 このＣＬＫｌはスレーブ集積回路８９上の
すべての機能のためのソース・クロック波形として働く
。
１４によってＲＥＦ １と比較される。分周されていな
いクロックはドライバ９８全通して分散され、スレーブ
集積回路８９の受信装置１００によって受取られる。受
信装置１００から出力されるクロックはＣＬＫｌと再ラ
ベルされ、 このＣＬＫｌはスレーブ集積回路８９上の
すべての機能のためのソース・クロック波形として働く
。
ＣＬＫｌの位相修正されたバージョン、即ちＣＬＫ１Ｃ
はリング・カウンタ９２によってＮで割られ、通常のク
ロック分散パワー・ツリー１０６によってスレーブ集積
回路８９上の他の論理機能に分散される。パワー・ツリ
ー１０３ｉ通して分散されるクロックの１つはＲＥＦ
１として位相比較装置１４にフィード・バックされる。
はリング・カウンタ９２によってＮで割られ、通常のク
ロック分散パワー・ツリー１０６によってスレーブ集積
回路８９上の他の論理機能に分散される。パワー・ツリ
ー１０３ｉ通して分散されるクロックの１つはＲＥＦ
１として位相比較装置１４にフィード・バックされる。
第９図に示し九本発明の実施例は８９のような複数のス
レーブ集積回路に分散されるマスク・クロックに与えら
れたスキューを補償する効果がある。たとえば、チップ
上の論理装置のスイッチ速度に近い速度で同期して動作
しなければならない、多（のＬＳＩ回路チップで構成さ
れている論理アセンブリは、スレーブ集積回路へのＣＬ
Ｋｏの分散によって影響を受ける。２００００乃至４０
０００個のセルを含む回路チップは、含まれる回路負荷
のすべてのために十分な能力を与えるのに４乃至６レベ
ルのクロック信号の電力再補充を必要トスる。各レベル
は伝搬されるクロック信号中にある量の遅延を加える。
レーブ集積回路に分散されるマスク・クロックに与えら
れたスキューを補償する効果がある。たとえば、チップ
上の論理装置のスイッチ速度に近い速度で同期して動作
しなければならない、多（のＬＳＩ回路チップで構成さ
れている論理アセンブリは、スレーブ集積回路へのＣＬ
Ｋｏの分散によって影響を受ける。２００００乃至４０
０００個のセルを含む回路チップは、含まれる回路負荷
のすべてのために十分な能力を与えるのに４乃至６レベ
ルのクロック信号の電力再補充を必要トスる。各レベル
は伝搬されるクロック信号中にある量の遅延を加える。
回路間ドライバと受信装置もこの遅延に寄与する。１つ
の個所（マスク回路９６）でクロックを発生し、これを
必要に応じてスレーブ回路を通して分散することに基づ
く通常の手順は回路の経路の総遅延及びチップ間の技術
のトラッキング精度によって生ずる回路間スキューをク
ロック信号中に発生する。チップ間スキューは最悪ケー
スの伝搬遅延の１／２もしくはそれ以上に悪くなること
がある。第９図で、単一の参照オツシレータ９４が論理
装置の動作に必要な精度１ＣＬＫｏの形で与える。より
低い周波数の参照信号ＲＥＦ ｏがマスタ・チップ９１
上で発生され、ＣＬ Ｋ ｏとともにすべてのスレーブ
・チップに分散される。回路８９のようなスレーブ回路
の各々は上述の調節可能な遅延を与えて、回路クロック
（ｃＬＫｌ）と分散されたクロック（ｃＬＫｏ）を整列
きせる。最初、す／グ・カウンタ９２が不活性化され、
シフト・レジスタ１６は最小の遅延にセットされる。カ
ウンタ９２は参照信号ＲＥＦ。
の個所（マスク回路９６）でクロックを発生し、これを
必要に応じてスレーブ回路を通して分散することに基づ
く通常の手順は回路の経路の総遅延及びチップ間の技術
のトラッキング精度によって生ずる回路間スキューをク
ロック信号中に発生する。チップ間スキューは最悪ケー
スの伝搬遅延の１／２もしくはそれ以上に悪くなること
がある。第９図で、単一の参照オツシレータ９４が論理
装置の動作に必要な精度１ＣＬＫｏの形で与える。より
低い周波数の参照信号ＲＥＦ ｏがマスタ・チップ９１
上で発生され、ＣＬ Ｋ ｏとともにすべてのスレーブ
・チップに分散される。回路８９のようなスレーブ回路
の各々は上述の調節可能な遅延を与えて、回路クロック
（ｃＬＫｌ）と分散されたクロック（ｃＬＫｏ）を整列
きせる。最初、す／グ・カウンタ９２が不活性化され、
シフト・レジスタ１６は最小の遅延にセットされる。カ
ウンタ９２は参照信号ＲＥＦ。
の到達によって活性化され、その後自由に走行可能にな
り、次に再電力補充されたクロック信号ＣＬＫ１Ｃによ
ってステップされる。サイクルの終りから離れた点で、
リング・カウンタ９２を開始させることによって、ＲＥ
Ｆ １によって示された局所位相が常に最初参照位相Ｒ
ＥＦｏにリードすることを保証することが可能である。
り、次に再電力補充されたクロック信号ＣＬＫ１Ｃによ
ってステップされる。サイクルの終りから離れた点で、
リング・カウンタ９２を開始させることによって、ＲＥ
Ｆ １によって示された局所位相が常に最初参照位相Ｒ
ＥＦｏにリードすることを保証することが可能である。
参照位相及び局所位相の後縁を比較することによって、
−致が生ずる迄１時に１単位の遅延を加えることができ
る。−度この整列が達成されると、分散されたクロック
（ｃＬＫｏ）の周波数が温度もしくは電源のような動作
粂件の変化によって影響を受けない限り、さらに対処は
不要である。第９図の構成から誘導される利点は多岐に
わたっている。チップ上の論理装置が動作中に、能動的
な位相補償の必要はないので、シフト・レジスタ１６は
単一の２進カウンタから構成され、第１図のシフト同期
装置の必要はない。位相修正動作は常に位相エラーの限
られた範囲について１方向から達成されるので、位相比
較装置１４は極性保持ラッチのような簡単な回路でよい
。多（のスレーブ・チップが参照ＲＥＦｏに同期化でき
、任意の数のチップが相対的な同期で互に動作すること
が可能になる。
−致が生ずる迄１時に１単位の遅延を加えることができ
る。−度この整列が達成されると、分散されたクロック
（ｃＬＫｏ）の周波数が温度もしくは電源のような動作
粂件の変化によって影響を受けない限り、さらに対処は
不要である。第９図の構成から誘導される利点は多岐に
わたっている。チップ上の論理装置が動作中に、能動的
な位相補償の必要はないので、シフト・レジスタ１６は
単一の２進カウンタから構成され、第１図のシフト同期
装置の必要はない。位相修正動作は常に位相エラーの限
られた範囲について１方向から達成されるので、位相比
較装置１４は極性保持ラッチのような簡単な回路でよい
。多（のスレーブ・チップが参照ＲＥＦｏに同期化でき
、任意の数のチップが相対的な同期で互に動作すること
が可能になる。
さらに、任意の１つのチップの位相修正回路が故障して
も任意の他のスレーブ・チップには撹乱を生じない。最
後に、各チップ上の位相平衡状態を連続的にモニタする
ことによって、故障チップの故障の分離が可能になり、
エラーの可視性が増強される。
も任意の他のスレーブ・チップには撹乱を生じない。最
後に、各チップ上の位相平衡状態を連続的にモニタする
ことによって、故障チップの故障の分離が可能になり、
エラーの可視性が増強される。
Ｅ７一対の論理システムの同期
第１０図は夫々の動作がオツシレータ１１１及び１２１
から誘導されるクロックによって制御及び同期化される
一対の自律性ディジタル・システム１１０及び１２０の
構成における、第１図で具体化した本発明の原理の具体
化を示す。産業界の趨勢により、複式システム構成の使
用を援助するのに２つの独立したクロッキング・ソース
を同期化させる必要が増大している。このような構成は
、組込み冗長度を与え、高い水準の使用可能度及び信頼
性を与えるので好ましいものである。さらに、このよう
な２つのシステム間で通信を行う必要がある時は、パホ
ーマンスを最大化し、ハードウェアの複雑とそのコスト
ヲ減少するために同期化されたクロッキングを使用する
ことが有利である。
から誘導されるクロックによって制御及び同期化される
一対の自律性ディジタル・システム１１０及び１２０の
構成における、第１図で具体化した本発明の原理の具体
化を示す。産業界の趨勢により、複式システム構成の使
用を援助するのに２つの独立したクロッキング・ソース
を同期化させる必要が増大している。このような構成は
、組込み冗長度を与え、高い水準の使用可能度及び信頼
性を与えるので好ましいものである。さらに、このよう
な２つのシステム間で通信を行う必要がある時は、パホ
ーマンスを最大化し、ハードウェアの複雑とそのコスト
ヲ減少するために同期化されたクロッキングを使用する
ことが有利である。
従来、このようなシステムの同期は単一のフロラクラ両
方のシステムに分散させることによって達成されている
。この方法によると同期は達成されるが、構成に単一の
故障点を導入する点でこの方法はやっかいな解決方法で
ある。各システムに独立のオツシレータを与え、これ等
のオツシレータを同期化するのに本発明の方法を使用す
ると、パホーマンス、使用可能度及び信頼性を最大化す
るという目的が達成される。さらに上述の原理の使用は
、アナログ回路でなくディジタル回路で同期を具体化す
るので、テスト手順がそれほど高価でないという利点を
与える。一般に知られているように、アナログ設計は代
表的な場合、専用テスト装置を使用して手動で発生され
るテスト・パターンを要する。これ等の因子はテスト時
間の増大と製造コストの増大に導く。しかしながら、デ
ィジタルの実施例は高度なテスト範囲の使用を可能とし
、自動化されたテスト・パターンの発生の使用全可能と
する。さらにディジタル素子のテストは全体のシステム
の関連機能をテストするのに使用されたのと同一の論理
テスト装置を使用して遂行できる。
方のシステムに分散させることによって達成されている
。この方法によると同期は達成されるが、構成に単一の
故障点を導入する点でこの方法はやっかいな解決方法で
ある。各システムに独立のオツシレータを与え、これ等
のオツシレータを同期化するのに本発明の方法を使用す
ると、パホーマンス、使用可能度及び信頼性を最大化す
るという目的が達成される。さらに上述の原理の使用は
、アナログ回路でなくディジタル回路で同期を具体化す
るので、テスト手順がそれほど高価でないという利点を
与える。一般に知られているように、アナログ設計は代
表的な場合、専用テスト装置を使用して手動で発生され
るテスト・パターンを要する。これ等の因子はテスト時
間の増大と製造コストの増大に導く。しかしながら、デ
ィジタルの実施例は高度なテスト範囲の使用を可能とし
、自動化されたテスト・パターンの発生の使用全可能と
する。さらにディジタル素子のテストは全体のシステム
の関連機能をテストするのに使用されたのと同一の論理
テスト装置を使用して遂行できる。
従って第１０図の実施例は２つの自律性ディジタル・シ
ステム１１０及び１２０を仮定していて、各システムは
本発明に従ってディジタル位相補償装置を組込んでいる
。第１０図のシステム１１０において、遅延選択論理装
置は上述のシフト・レジスタ１６及び選択装置１８、同
じ（上述の可変ディジタル遅延装置２０、同じく第１図
の同一番号素子に対応する局所位相比較装置（φＣ）１
４及びリセット位相比較装置（φＣ）２２’ｉ含んでい
る。素子１４．１６．１Ｂ、２０及び２２は上述のよう
に相互接続されているが、例外として比較装置１４及び
２２は分周されてないクロック信号の位相を比較してい
る。装置の対応する相補装置がシステム１２０中に与え
られているが、これ等の装置はアポストロフィの付され
た同一の参照番号で示されている。
ステム１１０及び１２０を仮定していて、各システムは
本発明に従ってディジタル位相補償装置を組込んでいる
。第１０図のシステム１１０において、遅延選択論理装
置は上述のシフト・レジスタ１６及び選択装置１８、同
じ（上述の可変ディジタル遅延装置２０、同じく第１図
の同一番号素子に対応する局所位相比較装置（φＣ）１
４及びリセット位相比較装置（φＣ）２２’ｉ含んでい
る。素子１４．１６．１Ｂ、２０及び２２は上述のよう
に相互接続されているが、例外として比較装置１４及び
２２は分周されてないクロック信号の位相を比較してい
る。装置の対応する相補装置がシステム１２０中に与え
られているが、これ等の装置はアポストロフィの付され
た同一の参照番号で示されている。
システム１１０及び１２０の各々は未補償及び補償され
た波形に直接遂行される測定に応答して位相補償を行う
。さらに補償されたクロック波形はシステムによって交
換され参照信号（ＲＥＦ １及びＲＥ Ｆ ２ ）が与
えられ、これに対して局所の補償されたクロック波形が
比較されている。従って、たとえば、システム１１０で
、局所位相比較装置１４は局所修正クロックＣＬＫ１ｏ
ｔ−シヌテム１２０の修正クロックＣＬＫ２ｏと比較す
る。
た波形に直接遂行される測定に応答して位相補償を行う
。さらに補償されたクロック波形はシステムによって交
換され参照信号（ＲＥＦ １及びＲＥ Ｆ ２ ）が与
えられ、これに対して局所の補償されたクロック波形が
比較されている。従って、たとえば、システム１１０で
、局所位相比較装置１４は局所修正クロックＣＬＫ１ｏ
ｔ−シヌテム１２０の修正クロックＣＬＫ２ｏと比較す
る。
従って、各システム中の位相補償は位相比較装置１４及
び１４′によって検出された２つの補償されたクロック
波形間の位相差に応答して遂行される。
び１４′によって検出された２つの補償されたクロック
波形間の位相差に応答して遂行される。
各場合に、遅延セレクタ中のシフト・レジスタは局所的
に発生されたクロック波形と局所的に修正されたクロッ
ク波形が同相になる時にリセットされる。第１図の装置
の場合は、セレクタ中の装置１６．１８及び１６′、１
８′は夫々オツシレータ１０１及び１１１の経路中に可
変遅延を導入する。可変ディジタル遅延線２０及び２０
′のゲート動作はセレクタ中のシフト・レジスタによっ
て制御される。夫々のシフト・レジスタ中の遅延トーク
ンの各１ビツト・シフトはオツシレータの経路に追加の
遅延単位を導入する。補償装置の動作に対する唯一の制
限は、シフト・レジスタのシフトが右方向に制限されて
いて、これによって各装置がリードの修正に制限される
。これによって、たとえば局所的に補償されたりＰツク
波形ＣＬＫ１゜がシステム１２０によって発生される補
償波形にリードし【いることをシステム１１０が感知し
、他方システム１２０が反対のことを感知した時に生ず
る不安定さが除去される。この場合、両システムは同じ
位相の不整列を独立に補償しようと試み、これによって
発振の可能性が導入される。各システムを１つの予じめ
定められた方向だけで修正するように制限すると不安定
さが除去される。たとえば、ＣＬＫ がＣＬＫ２ｃ
をリードしている Ｃ 時は、システム１１０の補償装置１１０がＣＬ Ｋ １
Ｃに遅延を加えて、２つの波形を位相整列させるが、シ
ステム１２０は何も行わない。遅延を加えると、２つの
クロック波形は整列されるようになる。第１０図に示し
たように、機能的クロッキングのために夫々のシステム
内で分散されるのは修正されたクロック、ＣＬＫ
及びＣＬ Ｋ ２ Ｃである。
に発生されたクロック波形と局所的に修正されたクロッ
ク波形が同相になる時にリセットされる。第１図の装置
の場合は、セレクタ中の装置１６．１８及び１６′、１
８′は夫々オツシレータ１０１及び１１１の経路中に可
変遅延を導入する。可変ディジタル遅延線２０及び２０
′のゲート動作はセレクタ中のシフト・レジスタによっ
て制御される。夫々のシフト・レジスタ中の遅延トーク
ンの各１ビツト・シフトはオツシレータの経路に追加の
遅延単位を導入する。補償装置の動作に対する唯一の制
限は、シフト・レジスタのシフトが右方向に制限されて
いて、これによって各装置がリードの修正に制限される
。これによって、たとえば局所的に補償されたりＰツク
波形ＣＬＫ１゜がシステム１２０によって発生される補
償波形にリードし【いることをシステム１１０が感知し
、他方システム１２０が反対のことを感知した時に生ず
る不安定さが除去される。この場合、両システムは同じ
位相の不整列を独立に補償しようと試み、これによって
発振の可能性が導入される。各システムを１つの予じめ
定められた方向だけで修正するように制限すると不安定
さが除去される。たとえば、ＣＬＫ がＣＬＫ２ｃ
をリードしている Ｃ 時は、システム１１０の補償装置１１０がＣＬ Ｋ １
Ｃに遅延を加えて、２つの波形を位相整列させるが、シ
ステム１２０は何も行わない。遅延を加えると、２つの
クロック波形は整列されるようになる。第１０図に示し
たように、機能的クロッキングのために夫々のシステム
内で分散されるのは修正されたクロック、ＣＬＫ
及びＣＬ Ｋ ２ Ｃである。
Ｃ
Ｆ 発明の効果
本発明に従えば、見かげ上無限量の位相修正を与えてク
ロック信号の一方を他方と整列させるディジタル位相修
正回路によって、略同じ周波数を有する１対のクロック
信号間のドリフトを補償する装置が与えられる。
ロック信号の一方を他方と整列させるディジタル位相修
正回路によって、略同じ周波数を有する１対のクロック
信号間のドリフトを補償する装置が与えられる。
第１図は本発明の装置の基本構造を示す概略図である。
第２図は本発明に従うディジタル補償の概念を示した信
号図である。 第３図は連続的な巡回シーケンスに従う修正クロック波
形中の遅延の増分を示した波形図である。 第４図は第１図のパルス発生装置の詳細なブロック図で
ある。 第５図は第１図のシフト同期装置の詳細なブロック図で
ある。 第６図は第４図のパルス発生装置の動作を示した波形図
である。 第７図は第５図のシフト同期装置の動作を示した波形図
である。 第８図はマスク及びスレーブ論理装置の動作を同期化す
るための、本発明の特定の実施例のブロック図である。 第９図は一対の集積回路チップのチップ間機能を同期化
する際の本発明の用途を示すブロック図である。 第１０図は一対の別個の論理システムの動作を同期化す
る際の本発明の用途を示したブロック図である。 ８・・・・本発明の装置、１０・・・・第１のオツシレ
ータ、１２・・・・第２のオツシレータ、１６・・・・
ディジタル・デイバイダ、１４・・・・位相比較装置、
１６・・・・シフト・レジスタ、１８・自・選択装置、
２０・・・・可変ディジタル遅延線、２２・・・・リセ
ット・ディジタル比較装置、２４・・・・パルス発生装
置、２６・・・・シフト同期装置、４０．４２．４３．
４６・・・・遅延素子、４５・・・・ディジタル・デイ
パイダ。 出願人インターナショカル・ビジネス・マシーンズ・コ
ーゆし−シ１ン代理人 弁理士 山 本 仁
朗（外１名） 第４図
号図である。 第３図は連続的な巡回シーケンスに従う修正クロック波
形中の遅延の増分を示した波形図である。 第４図は第１図のパルス発生装置の詳細なブロック図で
ある。 第５図は第１図のシフト同期装置の詳細なブロック図で
ある。 第６図は第４図のパルス発生装置の動作を示した波形図
である。 第７図は第５図のシフト同期装置の動作を示した波形図
である。 第８図はマスク及びスレーブ論理装置の動作を同期化す
るための、本発明の特定の実施例のブロック図である。 第９図は一対の集積回路チップのチップ間機能を同期化
する際の本発明の用途を示すブロック図である。 第１０図は一対の別個の論理システムの動作を同期化す
る際の本発明の用途を示したブロック図である。 ８・・・・本発明の装置、１０・・・・第１のオツシレ
ータ、１２・・・・第２のオツシレータ、１６・・・・
ディジタル・デイバイダ、１４・・・・位相比較装置、
１６・・・・シフト・レジスタ、１８・自・選択装置、
２０・・・・可変ディジタル遅延線、２２・・・・リセ
ット・ディジタル比較装置、２４・・・・パルス発生装
置、２６・・・・シフト同期装置、４０．４２．４３．
４６・・・・遅延素子、４５・・・・ディジタル・デイ
パイダ。 出願人インターナショカル・ビジネス・マシーンズ・コ
ーゆし−シ１ン代理人 弁理士 山 本 仁
朗（外１名） 第４図
Claims (2)
- （１）周波数ｆ＿１を有する第１のオツシレータ信号Ｃ
ＬＫ＿１と周波数ｆ＿２≒ｆ＿１を有する第２のオツシ
レータ信号ＣＬＫ＿２の位相を整列させるためディジタ
ル位相ロック・ループであつて、 （ａ）ＣＬＫ＿２の位相とＣＬＫ＿１から修正されたオ
ツシレータ信号ＣＬＫ＿１＿Ｃの位相とを比較して、該
比較に基づいて遅延制御信号を発生する局所ディジタル
位相比較手段と、 （ｂ）上記局所ディジタル位相比較装置に接続され、一
連の遅延制御信号シーケンスに応答して遅延信号シーケ
ンス中に遅延信号を発生するためのディジタル選択論理
手段と、 （ｃ）ＣＬＫ＿１を受取り、上記ディジタル選択論理装
置に接続され、上記遅延信号シーケンスとともに変化す
る時間量だけＣＬＫ＿１を遅延させることによつてＣＬ
Ｋ＿１の位相を調節することによつてＣＬＫ＿１＿Ｃを
発生する可変ディジタル遅延手段と、 （ｄ）上記可変ディジタル遅延装置によつて発生される
ＣＬＫ＿１＿Ｃの位相とＣＬＫ＿１参照位相信号とを比
較して、ＣＬＫ＿１＿Ｃの位相と参照位相信号が略等し
くなる時にリセット信号を発生するリセット・ディジタ
ル位相比較手段とを有し、（ｅ）上記ディジタル選択論
理装置は上記リセット・ディジタル位相比較手段に接続
されていて、上記リセット信号に応答して上記遅延信号
シーケンス中の予定の点に対応する遅延信号を発生する
ことを特徴とするディジタル位相ロック・ループ。 - （２）周波数ｆ＿１を有する第１のオツシレータ信号Ｃ
ＬＫ＿１と周波数ｆ＿２≒ｆ＿１を有する第２のオツシ
レータ信号ＣＬＫ＿２の位相を整列させる方法であつて
、 （ａ）一連のＣＬＫ＿２のサイクル中に、ＣＬＫ＿２の
位相と周波数ｆ＿１＿Ｃ＝ｆ＿１を有する発振信号ＣＬ
Ｋ＿１＿Ｃの位相とを比較して、遅延制御信号のシーケ
ンスを発生する段階と、 （ｂ）上記遅延制御シーケンスに応答して、相継いで変
化する時間量分ＣＬＫ＿１を遅延させる段階と、 （ｃ）上記遅延させる段階に基づいてＣＬＫ＿１＿Ｃ を与える段階と、 （ｄ）ＣＬＫ＿１＿Ｃの位相とＣＬＫ＿１の予定の参照
位相とを比較する段階と、 （ｅ）ＣＬＫ＿１が遅延される時間量を、ＣＬＫ＿１＿
Ｃの位相がＣＬＫ＿１の位相に等しくなつた時の上記参
照位相に対応する予定の量に調整する段階とを有する、 位相整列方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US121667 | 1987-11-17 | ||
| US07/121,667 US4868514A (en) | 1987-11-17 | 1987-11-17 | Apparatus and method for digital compensation of oscillator drift |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022214A true JPH022214A (ja) | 1990-01-08 |
| JPH0779236B2 JPH0779236B2 (ja) | 1995-08-23 |
Family
ID=22398093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259629A Expired - Lifetime JPH0779236B2 (ja) | 1987-11-17 | 1988-10-17 | ディジタル位相ロック・ループ及びディジタル・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4868514A (ja) |
| EP (1) | EP0318155B1 (ja) |
| JP (1) | JPH0779236B2 (ja) |
| DE (1) | DE3889525T2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
| US4985639A (en) * | 1989-07-07 | 1991-01-15 | Hewlett-Packard Company | Logic edge timing generation |
| US5258660A (en) * | 1990-01-16 | 1993-11-02 | Cray Research, Inc. | Skew-compensated clock distribution system |
| GB2241620B (en) * | 1990-02-13 | 1994-11-30 | Matsushita Electric Ind Co Ltd | A pulse signal delay device |
| FR2670343B1 (fr) * | 1990-12-10 | 2003-07-04 | Aerospatiale | Procede de synchronisation de deux suites d'impulsions numeriques s et rf a haute frequence et dispositif pour la mise en óoeuvre du procede. |
| US5204559A (en) * | 1991-01-23 | 1993-04-20 | Vitesse Semiconductor Corporation | Method and apparatus for controlling clock skew |
| FR2676605B1 (fr) * | 1991-05-17 | 1996-12-20 | Thomson Video Equip | Boucle a verrouillage de phase numerique et recepteur comportant une telle boucle. |
| US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
| DE69326193D1 (de) * | 1992-05-26 | 1999-10-07 | Digital Equipment Corp | Phasenregelkreis mit einer Zustandsmaschine |
| US5218314A (en) * | 1992-05-29 | 1993-06-08 | National Semiconductor Corporation | High resolution, multi-frequency digital phase-locked loop |
| US5867695A (en) * | 1992-10-16 | 1999-02-02 | International Business Machines Corp. | Method and system for reduced metastability between devices which communicate and operate at different clock frequencies |
| US5811998A (en) * | 1993-01-28 | 1998-09-22 | Digital Equipment Corporation | State machine phase lock loop |
| JP3247190B2 (ja) * | 1993-04-13 | 2002-01-15 | 三菱電機株式会社 | 位相同期回路および集積回路装置 |
| DE4447764C2 (de) * | 1993-04-13 | 2002-02-21 | Mitsubishi Electric Corp | Phase-Locked-Schaltung |
| SE501190C2 (sv) * | 1993-04-28 | 1994-12-05 | Ellemtel Utvecklings Ab | Digitalt styrd kristalloscillator |
| US5515403A (en) * | 1994-06-21 | 1996-05-07 | Dsc Communications Corporation | Apparatus and method for clock alignment and switching |
| US5507029A (en) * | 1995-01-11 | 1996-04-09 | International Business Machines Corporation | Method for minimizing the time skew of electrical signals in very large scale integrated circuits |
| KR100201711B1 (ko) * | 1995-04-28 | 1999-06-15 | 오우라 히로시 | 지연 시간 제어 회로 |
| JP3499051B2 (ja) * | 1995-06-22 | 2004-02-23 | 株式会社アドバンテスト | タイミング信号発生回路 |
| US5712583A (en) * | 1995-11-13 | 1998-01-27 | International Business Machines Corporation | Clock phase alignment using frequency comparison |
| US5638019A (en) * | 1995-11-17 | 1997-06-10 | International Business Machines Corporation | Accurately generating precisely skewed clock signals |
| US5805088A (en) * | 1996-11-01 | 1998-09-08 | International Business Machines Corporation | High speed asynchronous serial to parallel data converter |
| US5964846A (en) * | 1997-07-07 | 1999-10-12 | International Business Machines Corporation | System and method for mapping processor clock values in a multiprocessor system |
| KR100261216B1 (ko) * | 1997-11-21 | 2000-07-01 | 윤종용 | 프로그래머블 지연라인 |
| KR100269316B1 (ko) | 1997-12-02 | 2000-10-16 | 윤종용 | 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll) |
| US6069506A (en) | 1998-05-20 | 2000-05-30 | Micron Technology, Inc. | Method and apparatus for improving the performance of digital delay locked loop circuits |
| DE19910415B4 (de) * | 1999-03-10 | 2010-12-09 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Abstimmen eines ersten Oszillators mit einem zweiten Oszillator |
| US6441666B1 (en) | 2000-07-20 | 2002-08-27 | Silicon Graphics, Inc. | System and method for generating clock signals |
| KR100385232B1 (ko) * | 2000-08-07 | 2003-05-27 | 삼성전자주식회사 | 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 |
| US6738922B1 (en) | 2000-10-06 | 2004-05-18 | Vitesse Semiconductor Corporation | Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal |
| DE10064929A1 (de) * | 2000-12-23 | 2002-07-04 | Alcatel Sa | Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen |
| US6894571B2 (en) * | 2001-01-15 | 2005-05-17 | Sanyo Electric Co., Ltd. | Phase locked loop circuit with selectable variable frequency dividers |
| US7231008B2 (en) * | 2002-11-15 | 2007-06-12 | Vitesse Semiconductor Corporation | Fast locking clock and data recovery unit |
| DE10301239B4 (de) * | 2003-01-15 | 2005-04-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung von verzögerten Signalen |
| US6970045B1 (en) | 2003-06-25 | 2005-11-29 | Nel Frequency Controls, Inc. | Redundant clock module |
| US7253671B2 (en) * | 2004-06-28 | 2007-08-07 | Intelliserv, Inc. | Apparatus and method for compensating for clock drift in downhole drilling components |
| US7088156B2 (en) * | 2004-08-31 | 2006-08-08 | Micron Technology, Inc. | Delay-locked loop having a pre-shift phase detector |
| JP4940726B2 (ja) * | 2006-03-29 | 2012-05-30 | 日本電気株式会社 | クロック遅延補正回路 |
| CN101599807A (zh) * | 2009-06-19 | 2009-12-09 | 中兴通讯股份有限公司 | 一种使主备时钟相位对齐的方法和装置 |
| US8483344B2 (en) | 2011-06-13 | 2013-07-09 | Stephen C. Dillinger | Fast lock serializer-deserializer (SERDES) architecture |
| US8884666B2 (en) * | 2011-08-02 | 2014-11-11 | Ps4 Luxco S.A.R.L. | Clock generator |
| US9106400B2 (en) * | 2012-10-23 | 2015-08-11 | Futurewei Technologies, Inc. | Hybrid timing recovery for burst mode receiver in passive optical networks |
| CN111179987B (zh) * | 2019-12-11 | 2022-03-29 | 深圳市国微电子有限公司 | 3d堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路 |
| TWI743791B (zh) * | 2020-05-18 | 2021-10-21 | 瑞昱半導體股份有限公司 | 多晶片系統、晶片與時脈同步方法 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440546A (en) * | 1965-11-15 | 1969-04-22 | Ibm | Variable period and pulse width delay line pulse generating system |
| US3505478A (en) * | 1966-04-13 | 1970-04-07 | Nippon Electric Co | Clock frequency converter for time division multiplexed pulse communication system |
| US3593158A (en) * | 1969-06-04 | 1971-07-13 | Control Data Corp | Variable frequency pulse generator |
| US3599011A (en) * | 1969-07-16 | 1971-08-10 | Us Navy | Delay line clock |
| US4051440A (en) * | 1973-05-15 | 1977-09-27 | Tektronix, Inc. | Phase locked demodulator |
| US3829790A (en) * | 1973-09-14 | 1974-08-13 | Gte Automatic Electric Lab Inc | Clock distribution circuit |
| CA1073096A (en) * | 1975-10-01 | 1980-03-04 | Walter Arnstein | Time base error corrector |
| US4025874A (en) * | 1976-04-30 | 1977-05-24 | Rockwell International Corporation | Master/slave clock arrangement for providing reliable clock signal |
| US4019143A (en) * | 1976-05-10 | 1977-04-19 | Bell Telephone Laboratories, Incorporated | Standby apparatus for clock signal generators |
| US4055814A (en) * | 1976-06-14 | 1977-10-25 | Pertec Computer Corporation | Phase locked loop for synchronizing VCO with digital data pulses |
| GB1529116A (en) * | 1976-06-25 | 1978-10-18 | Indesit | Receiver having a device for tuning the receiver to a selected signal frequency for reception by the receiver |
| US4065796A (en) * | 1976-09-22 | 1977-12-27 | Hewlett-Packard Company | Digital data decoder |
| US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
| US4105932A (en) * | 1976-11-24 | 1978-08-08 | Tektronix, Inc. | "Slewed pulse" scope sweep calibrator |
| US4137503A (en) * | 1977-09-01 | 1979-01-30 | Honeywell Inc. | Phase shifting apparatus |
| US4165490A (en) * | 1977-12-19 | 1979-08-21 | International Business Machines Corporation | Clock pulse generator with selective pulse delay and pulse width control |
| US4223404A (en) * | 1978-04-26 | 1980-09-16 | Raytheon Company | Apparatus for recycling complete cycles of a stored periodic signal |
| US4290022A (en) * | 1979-04-16 | 1981-09-15 | General Electric Company | Digitally programmable phase shifter |
| US4282493A (en) * | 1979-07-02 | 1981-08-04 | Motorola, Inc. | Redundant clock signal generating circuitry |
| US4316148A (en) * | 1979-09-04 | 1982-02-16 | Sperry Corporation | Variable frequency logic clock |
| DE2945331C2 (de) * | 1979-11-09 | 1984-05-30 | Nixdorf Computer Ag, 4790 Paderborn | Vorrichtung in einer Signal-oder Datenverarbeitungsanlage zur Einstellung einer Signalverarbeitungsschaltung |
| NL183214C (nl) * | 1980-01-31 | 1988-08-16 | Philips Nv | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
| US4338569A (en) * | 1980-03-11 | 1982-07-06 | Control Data Corporation | Delay lock loop |
| US4412342A (en) * | 1981-12-18 | 1983-10-25 | Gte Automatic Electric Labs Inc. | Clock synchronization system |
| US4511859A (en) * | 1982-08-30 | 1985-04-16 | At&T Bell Laboratories | Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals |
| EP0106904B1 (de) * | 1982-10-22 | 1985-06-26 | Deutsche ITT Industries GmbH | IC-Satz aus zwei integrierten Schaltungen mit einer PLL-Schleife für Farbfernsehempfänger |
| US4479216A (en) * | 1982-12-22 | 1984-10-23 | At&T Bell Laboratories | Skew-free clock circuit for integrated circuit chip |
| US4514647A (en) * | 1983-08-01 | 1985-04-30 | At&T Bell Laboratories | Chipset synchronization arrangement |
| US4546269A (en) * | 1983-12-01 | 1985-10-08 | Control Data Corporation | Method and apparatus for optimally tuning clock signals for digital computers |
| JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
| US4560939A (en) * | 1984-04-02 | 1985-12-24 | Sperry Corporation | Synchronized selectable rate clocking system |
| DE3443924A1 (de) * | 1984-12-01 | 1986-06-05 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum ableiten eines stellsignals |
| US4682121A (en) * | 1985-02-04 | 1987-07-21 | International Business Machines Corporation | Phase discriminator and data standardizer |
| US4698600A (en) * | 1985-02-04 | 1987-10-06 | International Business Machines Corporation | Clock phase discriminator |
-
1987
- 1987-11-17 US US07/121,667 patent/US4868514A/en not_active Expired - Fee Related
-
1988
- 1988-10-17 JP JP63259629A patent/JPH0779236B2/ja not_active Expired - Lifetime
- 1988-10-26 DE DE3889525T patent/DE3889525T2/de not_active Expired - Fee Related
- 1988-10-26 EP EP88310048A patent/EP0318155B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0318155B1 (en) | 1994-05-11 |
| JPH0779236B2 (ja) | 1995-08-23 |
| DE3889525D1 (de) | 1994-06-16 |
| US4868514A (en) | 1989-09-19 |
| DE3889525T2 (de) | 1994-11-10 |
| EP0318155A1 (en) | 1989-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH022214A (ja) | ディジタル位相ロック・ループ及びディジタル・システム | |
| US5799048A (en) | Phase detector for clock synchronization and recovery | |
| US7590208B2 (en) | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs | |
| US7142621B2 (en) | Method and circuit for recovering a data signal from a stream of binary data | |
| US4604582A (en) | Digital phase correlator | |
| US7239681B2 (en) | System and method for maintaining a stable synchronization state in a programmable clock synchronizer | |
| US7109756B1 (en) | Synchronization of programmable multiplexers and demultiplexers | |
| US7535270B2 (en) | Semiconductor memory device | |
| EP3170262B1 (en) | Clock synchronization | |
| US6577174B2 (en) | Phase lock loop system and method | |
| KR100295121B1 (ko) | 클럭 복구 회로 | |
| JP4397933B2 (ja) | 位相同期回路 | |
| US7198197B2 (en) | Method and apparatus for data acquisition | |
| EP1884057B1 (en) | Data edge-to-clock edge phase detector for high speed circuits | |
| US7453297B1 (en) | Method of and circuit for deskewing clock signals in an integrated circuit | |
| JPH1013397A (ja) | シリアル・データ流の高速データ捕獲のシステムと方法 | |
| KR20030088034A (ko) | 동기식 버스 인터페이스를 위한 자동 지연 탐지 및 수신기조정 방법 및 시스템 | |
| US5694062A (en) | Self-timed phase detector and method | |
| US4827490A (en) | Method of synchronizing two binary trains | |
| EP1150450B1 (en) | Synchronizer | |
| US7453301B1 (en) | Method of and circuit for phase shifting a clock signal | |
| US7312667B2 (en) | Statically controlled clock source generator for VCDL clock phase trimming | |
| JP2744094B2 (ja) | ディジタルシステム | |
| JPH08316827A (ja) | クロック位相調整回路 | |
| KR100189773B1 (ko) | 디지털 위상 동기 회로 |