JPH0832569A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH0832569A JPH0832569A JP6169162A JP16916294A JPH0832569A JP H0832569 A JPH0832569 A JP H0832569A JP 6169162 A JP6169162 A JP 6169162A JP 16916294 A JP16916294 A JP 16916294A JP H0832569 A JPH0832569 A JP H0832569A
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- JP
- Japan
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- clock
- circuit
- output
- signal
- burst signal
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Abstract
(57)【要約】
【目的】 バースト信号のクロック再生の安定化。
【構成】 クロック抽出回路５２からタンクリミッタ回
路５３を介して抽出したバースト信号のクロックと、こ
のクロックのＮ倍周波数を発振する高速発振回路１およ
び１／Ｎに分周するＮ分周回路２からなる基準クロック
と、基準クロックをバースト信号のクロックに同期させ
るタイミング発生回路６とを備え、２：１選択回路４に
てクロック出力をバースト信号のクロックから基準クロ
ックに切り替える。
路５３を介して抽出したバースト信号のクロックと、こ
のクロックのＮ倍周波数を発振する高速発振回路１およ
び１／Ｎに分周するＮ分周回路２からなる基準クロック
と、基準クロックをバースト信号のクロックに同期させ
るタイミング発生回路６とを備え、２：１選択回路４に
てクロック出力をバースト信号のクロックから基準クロ
ックに切り替える。
Description
【０００１】
【産業上の利用分野】本発明はクロック再生回路に関
し、特に時分割多元接続方式の受信装置に用いられるク
ロック再生回路に関する。
し、特に時分割多元接続方式の受信装置に用いられるク
ロック再生回路に関する。
【０００２】
【従来の技術】図５の従来のクロック再生回路の構成図
に示すように、従来のクロック再生回路は、入力５１に
入力したバースト信号をクロック抽出回路５２でクロッ
ク成分を取り出し、タンクリミッタ回路（入力クロック
の振幅にかかわらず出力振幅を一定にする回路）５３で
振幅と位相を安定させた後、出力５４からクロック出力
を取り出していた。
に示すように、従来のクロック再生回路は、入力５１に
入力したバースト信号をクロック抽出回路５２でクロッ
ク成分を取り出し、タンクリミッタ回路（入力クロック
の振幅にかかわらず出力振幅を一定にする回路）５３で
振幅と位相を安定させた後、出力５４からクロック出力
を取り出していた。
【０００３】図６はバースト信号のフレームフォーマッ
ト図である。同図（Ａ）のバースト信号に示すように、
バースト信号のフレームフォーマット上のクロック再生
用符号（Ｂｉｔ Ｔｉｍｍｉｎｇ Ｒｅｃｏｖｅｒｙ：
以下、ＢＴＲと略す。）の部分でクロック再生が始ま
り、振幅と位相が決定される。また、タンクリミッタ回
路５３はＢＴＲ部に引き続きデータ部でも同じようにク
ロック再生を行う。同図（Ｂ）はバースト信号から抽出
されたクロックの波形を示す。この波形はデータ部受信
中に受信状態が悪くなりＳ／Ｎ比が低下したことを示し
ている。
ト図である。同図（Ａ）のバースト信号に示すように、
バースト信号のフレームフォーマット上のクロック再生
用符号（Ｂｉｔ Ｔｉｍｍｉｎｇ Ｒｅｃｏｖｅｒｙ：
以下、ＢＴＲと略す。）の部分でクロック再生が始ま
り、振幅と位相が決定される。また、タンクリミッタ回
路５３はＢＴＲ部に引き続きデータ部でも同じようにク
ロック再生を行う。同図（Ｂ）はバースト信号から抽出
されたクロックの波形を示す。この波形はデータ部受信
中に受信状態が悪くなりＳ／Ｎ比が低下したことを示し
ている。
【０００４】
【発明が解決しようとする課題】しかし、従来のクロッ
ク再生回路においては、受信したバースト信号はそのバ
ースト時間だけタンクリミッタ回路でクロック再生され
るが、Ｓ／Ｎ比が悪い場合やデータ部に「０」や「１」
が長く続く場合は再生するクロックに欠落が発生し、復
調部の再生データに符号誤りを起こすという問題があっ
た。
ク再生回路においては、受信したバースト信号はそのバ
ースト時間だけタンクリミッタ回路でクロック再生され
るが、Ｓ／Ｎ比が悪い場合やデータ部に「０」や「１」
が長く続く場合は再生するクロックに欠落が発生し、復
調部の再生データに符号誤りを起こすという問題があっ
た。
【０００５】そこで本発明の目的は、バースト信号の受
信状態または受信データの内容にかかわらず安定したク
ロック再生を行うことができるクロック再生回路を提供
することにある。
信状態または受信データの内容にかかわらず安定したク
ロック再生を行うことができるクロック再生回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明によれば、バース
ト信号からクロック抽出を行うクロック抽出手段と、抽
出されたクロックと同一周波数を有する基準クロック
と、前記２つのクロックを同期させる同期手段と、前記
２つのクロックのうち一方のクロックを選択して出力す
るクロック選択手段とからなることを特徴とするクロッ
ク再生回路が得られる。
ト信号からクロック抽出を行うクロック抽出手段と、抽
出されたクロックと同一周波数を有する基準クロック
と、前記２つのクロックを同期させる同期手段と、前記
２つのクロックのうち一方のクロックを選択して出力す
るクロック選択手段とからなることを特徴とするクロッ
ク再生回路が得られる。
【０００７】
【作用】バースト信号から抽出したクロックを基準クロ
ックに切り替えることにより、受信状態または受信デー
タの内容にかかわらず安定したクロック再生を行うこと
ができる。
ックに切り替えることにより、受信状態または受信デー
タの内容にかかわらず安定したクロック再生を行うこと
ができる。
【０００８】
【実施例】以下、本発明の一実施例について添付図面を
参照しながら説明する。なお、従来例と同一部分には同
一番号に付し、その説明を省略する。図１は本発明に係
るクロック再生回路の一例の構成図である。
参照しながら説明する。なお、従来例と同一部分には同
一番号に付し、その説明を省略する。図１は本発明に係
るクロック再生回路の一例の構成図である。
【０００９】クロック再生回路は、入力５１に入力した
バースト信号からクロックを抽出するクロック抽出回路
５２と、入力されたクロックの出力振幅を一定にするタ
ンクリミッタ回路５３と、バースト信号から抽出された
クロックのＮ倍の周波数を有する高速発振回路１と、そ
の出力をＮ分周するＮ分周回路２と、タンクリミッタ回
路５３から出力されるクロックとＮ分周回路２から出力
されるクロックとのいずれか一方を外部選択信号３によ
つて選択して出力する２：１選択回路４と、クロック抽
出回路５２とタンクリミツタ回路５３とによりバースト
信号のＢＴＲ部で正しくクロック再生され位相も安定し
ている高Ｓ／Ｎ比の再生クロック出力５を受け取って、
このクロック出力５を高速発振回路１の出力で微分しロ
ードパルスを生成するタイミング発生回路（微分回路
６）とにより構成される。そして、後述するが、このロ
ードパルスをＮ分周回路２に入力すると、Ｎ分周回路２
の出力はタンクリミット回路５３の出力と同位相にな
る。
バースト信号からクロックを抽出するクロック抽出回路
５２と、入力されたクロックの出力振幅を一定にするタ
ンクリミッタ回路５３と、バースト信号から抽出された
クロックのＮ倍の周波数を有する高速発振回路１と、そ
の出力をＮ分周するＮ分周回路２と、タンクリミッタ回
路５３から出力されるクロックとＮ分周回路２から出力
されるクロックとのいずれか一方を外部選択信号３によ
つて選択して出力する２：１選択回路４と、クロック抽
出回路５２とタンクリミツタ回路５３とによりバースト
信号のＢＴＲ部で正しくクロック再生され位相も安定し
ている高Ｓ／Ｎ比の再生クロック出力５を受け取って、
このクロック出力５を高速発振回路１の出力で微分しロ
ードパルスを生成するタイミング発生回路（微分回路
６）とにより構成される。そして、後述するが、このロ
ードパルスをＮ分周回路２に入力すると、Ｎ分周回路２
の出力はタンクリミット回路５３の出力と同位相にな
る。
【００１０】すなわち、バースト信号のＢＴＲ部から、
クロック抽出回路５２にてクロックを抽出し、このクロ
ックをタンクリミッタ回路５３および２：１選択回路４
を介してクロック出力８として出力するとともにタイミ
ング発生回路６に入力させる。そして、このタイミング
発生回路６で生成されたロードパルスによりＮ分周回路
２から出力される基準クロックとタンクリミット回路５
３から出力されるクロックとの周期をとる。
クロック抽出回路５２にてクロックを抽出し、このクロ
ックをタンクリミッタ回路５３および２：１選択回路４
を介してクロック出力８として出力するとともにタイミ
ング発生回路６に入力させる。そして、このタイミング
発生回路６で生成されたロードパルスによりＮ分周回路
２から出力される基準クロックとタンクリミット回路５
３から出力されるクロックとの周期をとる。
【００１１】以上の動作により受信したバースト信号Ｂ
ＴＲ部からデータ部に変わる前に２：１選択回路４の２
つの入力クロックは同位相となるので、同位相となった
後に外部選択信号３を２：１選択回路４に入力させ、ク
ロック出力８をバースト信号から抽出されるクロックか
らＮ分周回路２から出力される基準クロックに切り替え
ることにより、受信状態または受信データの内容にかか
わらず、クロックを常に安定させることができる。した
がって、復調部の再生データに符号誤りが発生するとい
う問題は解消する。
ＴＲ部からデータ部に変わる前に２：１選択回路４の２
つの入力クロックは同位相となるので、同位相となった
後に外部選択信号３を２：１選択回路４に入力させ、ク
ロック出力８をバースト信号から抽出されるクロックか
らＮ分周回路２から出力される基準クロックに切り替え
ることにより、受信状態または受信データの内容にかか
わらず、クロックを常に安定させることができる。した
がって、復調部の再生データに符号誤りが発生するとい
う問題は解消する。
【００１２】次に、タイミング発生回路６について説明
する。この回路６はロードパルスにより、Ｎ分周回路２
の出力クロックをタンクリミット回路５３の出力クロッ
クに同期させる回路である。
する。この回路６はロードパルスにより、Ｎ分周回路２
の出力クロックをタンクリミット回路５３の出力クロッ
クに同期させる回路である。
【００１３】図２はタイミング発生回路６の一例の回路
図である。このタイミング発生回路６はフリツプフロッ
プ６ａと、２入力オアゲート６ｂとにより構成される。
そして、クロック出力８がフリツプフロップ６ａの入力
端子Ｄおよびオアゲート６ｂの一方の入力端子Ｅに入力
される。また、高速発振回路１の出力がフリツプフロッ
プ６ａの入力端子Ｃに入力され、フリツプフロップ６ａ
の出力端子Ｑｎとオアゲート６ｂの他方の入力端子Ｆと
が結線される。そして、このオアゲート６ｂの出力端子
Ｇからロードパルスが得られる。
図である。このタイミング発生回路６はフリツプフロッ
プ６ａと、２入力オアゲート６ｂとにより構成される。
そして、クロック出力８がフリツプフロップ６ａの入力
端子Ｄおよびオアゲート６ｂの一方の入力端子Ｅに入力
される。また、高速発振回路１の出力がフリツプフロッ
プ６ａの入力端子Ｃに入力され、フリツプフロップ６ａ
の出力端子Ｑｎとオアゲート６ｂの他方の入力端子Ｆと
が結線される。そして、このオアゲート６ｂの出力端子
Ｇからロードパルスが得られる。
【００１４】図３はＮ分周回路の一例の回路図である。
なお、本実施例では８分周（Ｎ＝８）した場合について
説明するが、これに限定されるものでない。しかし、一
般には２ｎ（ｎは自然数）分周に選ぶと回路構成が簡単
になる。
なお、本実施例では８分周（Ｎ＝８）した場合について
説明するが、これに限定されるものでない。しかし、一
般には２ｎ（ｎは自然数）分周に選ぶと回路構成が簡単
になる。
【００１５】Ｎ分周回路２は３つのフリツプフロップ２
ａ〜２ｃを直列接続し、最終段のフリツプフロップ２ｃ
の出力端子Ｑ３からクロック出力を取り出す公知の分周
回路である。また、Ｑ１，Ｑ２はフリツプフロップ２
ａ，２ｂの出力端子である。そして、各フリツプフロッ
プのＣＬＫ端子には高速発振回路１の出力が入力され、
各ＬＤｎ端子にはロードパルスが入力される。
ａ〜２ｃを直列接続し、最終段のフリツプフロップ２ｃ
の出力端子Ｑ３からクロック出力を取り出す公知の分周
回路である。また、Ｑ１，Ｑ２はフリツプフロップ２
ａ，２ｂの出力端子である。そして、各フリツプフロッ
プのＣＬＫ端子には高速発振回路１の出力が入力され、
各ＬＤｎ端子にはロードパルスが入力される。
【００１６】図４はタイミング発生回路の動作を示すタ
イミングチャートである。なお、各信号にはＳ１〜Ｓ７
およびＳ１１〜Ｓ１３の符号を付して表示した（図１〜
図４参照）。このタイミング発生回路６の動作は以下に
示すとおりである。図４を主とし図２および図３を参照
しながら説明する。
イミングチャートである。なお、各信号にはＳ１〜Ｓ７
およびＳ１１〜Ｓ１３の符号を付して表示した（図１〜
図４参照）。このタイミング発生回路６の動作は以下に
示すとおりである。図４を主とし図２および図３を参照
しながら説明する。
【００１７】まず、クロック抽出回路５２から出力され
たクロック出力Ｓ１と高速発振回路１のクロック出力Ｓ
３がフリツプフロップ６ａのＤ端子およびＣ端子にそれ
ぞれ入力される。次に、フリツプフロップ６ａのＱｎ端
子から出力されたクロック出力Ｓ１１と２：１選択回路
４から出力されたクロック出力Ｓ５とがオアゲート６ｂ
に入力され、その出力として負のワンショットパルスＳ
６が得られる。このＳ６がロードパルスである。
たクロック出力Ｓ１と高速発振回路１のクロック出力Ｓ
３がフリツプフロップ６ａのＤ端子およびＣ端子にそれ
ぞれ入力される。次に、フリツプフロップ６ａのＱｎ端
子から出力されたクロック出力Ｓ１１と２：１選択回路
４から出力されたクロック出力Ｓ５とがオアゲート６ｂ
に入力され、その出力として負のワンショットパルスＳ
６が得られる。このＳ６がロードパルスである。
【００１８】次に、このロードパルスＳ６は、Ｎ分周回
路２を構成する３つのフリツプフロップＱ１〜Ｑ３のＬ
Ｄｎ端子に入力される。そして、図４（Ｋ）のロードパ
ルスＳ６の立ち上りタイミングでＮ分周回路２内のクロ
ックＳ１２，Ｓ１３および出力クロックＳ４は同図
（Ｈ）のクロック出力Ｓ５と同期がとられる。
路２を構成する３つのフリツプフロップＱ１〜Ｑ３のＬ
Ｄｎ端子に入力される。そして、図４（Ｋ）のロードパ
ルスＳ６の立ち上りタイミングでＮ分周回路２内のクロ
ックＳ１２，Ｓ１３および出力クロックＳ４は同図
（Ｈ）のクロック出力Ｓ５と同期がとられる。
【００１９】すなわち、バースト信号から抽出されたク
ロックＳ２と基準クロックＳ４の位相が一致する。
ロックＳ２と基準クロックＳ４の位相が一致する。
【００２０】したがって、この両クロックが一致した後
に外部選択信号Ｓ７を２：１選択回路４に入力し、クロ
ックをバースト信号から抽出されたクロックＳ２から基
準クロックＳ４に切り替えれば、その後に受信状態が悪
化し、または受信データ部に「０」や「１」が長く続く
場合でも再生するクロックが欠落することがない。
に外部選択信号Ｓ７を２：１選択回路４に入力し、クロ
ックをバースト信号から抽出されたクロックＳ２から基
準クロックＳ４に切り替えれば、その後に受信状態が悪
化し、または受信データ部に「０」や「１」が長く続く
場合でも再生するクロックが欠落することがない。
【００２１】
【発明の効果】バースト信号から抽出したクロックを基
準クロックに切り替えることにより、受信状態または受
信データの内容にかかわらず安定したクロック再生を行
うことができる。したがって、復調部の再生データに符
号誤りが発生するのを防止することができる。
準クロックに切り替えることにより、受信状態または受
信データの内容にかかわらず安定したクロック再生を行
うことができる。したがって、復調部の再生データに符
号誤りが発生するのを防止することができる。
【図１】本発明に係るクロック再生回路の一例の構成図
である。
である。
【図２】同クロック再生回路のタイミング発生回路の一
例の回路図である。
例の回路図である。
【図３】同クロック再生回路のＮ分周回路の一例の回路
図である。
図である。
【図４】同クロック再生回路のタイミング発生回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図５】従来のクロック再生回路の構成図である。
【図６】バースト信号のフレームフォーマット図であ
る。
る。
１ 高速発振回路 ２ Ｎ分周回路 ３ 外部選択信号 ４ ２：１選択回路 ６ タイミング発生回路 ６ａ フリツプフロップ ６ｂ オアゲート ５２ クロック抽出回路 ５３ タイムリミッタ回路
Claims (3)
- 【請求項１】 バースト信号からクロック抽出を行うク
ロック抽出手段と、抽出されたクロックと同一周波数を
有する基準クロックと、前記２つのクロックを同期させ
る同期手段と、前記２つのクロックのうち一方のクロッ
クを選択して出力するクロック選択手段とからなること
を特徴とするクロック再生回路。 - 【請求項２】 前記基準クロックは、バースト信号から
抽出されたクロックのＮ倍（Ｎは２以上の自然数）の周
波数を有するＮ倍発振回路と、その出力をＮ分周するＮ
分周回路とからなることを特徴とする請求項１記載のク
ロック再生回路。 - 【請求項３】 前記同期手段は、前記バースト信号から
抽出されたクロックを前記Ｎ倍発振回路の出力で微分
し、その微分出力で前記Ｎ分周回路の出力を同期させる
ことを特徴とする請求項２記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169162A JPH0832569A (ja) | 1994-07-21 | 1994-07-21 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169162A JPH0832569A (ja) | 1994-07-21 | 1994-07-21 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832569A true JPH0832569A (ja) | 1996-02-02 |
Family
ID=15881424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169162A Withdrawn JPH0832569A (ja) | 1994-07-21 | 1994-07-21 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007020008A (ja) * | 2005-07-08 | 2007-01-25 | Sumitomo Electric Ind Ltd | 光信号受信装置 |
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
-
1994
- 1994-07-21 JP JP6169162A patent/JPH0832569A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7684532B2 (en) | 2000-03-14 | 2010-03-23 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| JP2007020008A (ja) * | 2005-07-08 | 2007-01-25 | Sumitomo Electric Ind Ltd | 光信号受信装置 |
| JP4680702B2 (ja) * | 2005-07-08 | 2011-05-11 | 住友電気工業株式会社 | 光信号受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |