KR102522888B1 - 집적 회로 및 그의 제조 방법 그리고 그것을 사용한 무선 통신 장치 - Google Patents

집적 회로 및 그의 제조 방법 그리고 그것을 사용한 무선 통신 장치 Download PDF

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Abstract

본 발명은, 간편한 프로세스로 우수한 집적 회로를 제공하는 것을 목적으로 한다. 본 발명은, 적어도, 데이터를 기억하는 메모리 어레이와, 교류 전류를 정류해서 직류 전압을 생성하는 정류 회로와, 상기 메모리에 기억되어 있는 데이터를 읽어내는 로직 회로를 갖는 집적 회로로서, 상기 메모리 어레이는, 제1 반도체층을 갖는 제1 반도체 소자를 갖고, 상기 정류 회로는, 제2 반도체층을 갖는 제2 반도체 소자를 갖고, 상기 로직 회로는, 제3 반도체층을 갖는 제3 반도체 소자를 갖고, 상기 제1 반도체 소자는 메모리 소자, 상기 제2 반도체 소자는 정류 소자, 상기 제3 반도체 소자는 로직 소자이며, 상기 제2 반도체층은, 정류 작용이 있는 기능층, 상기 제3 반도체층은, 로직 소자의 채널층이며, 상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층 모두가, 정류 작용이 있는 기능층과, 상기 채널층 모두가, 유기 반도체, 카본 나노 튜브, 그래핀, 풀러렌에서 선택되는 적어도 하나를 포함하는 동일 재료로 구성되는 집적 회로이다.

Description

집적 회로 및 그의 제조 방법 그리고 그것을 사용한 무선 통신 장치
본 발명은, 집적 회로 및 그의 제조 방법 그리고 그것을 사용한 무선 통신 장치에 관한 것이다.
근년, 비접촉형 태그로서 RFID(Radio Frequency IDentification) 기술을 사용한 무선 통신 시스템의 개발이 진행되고 있다. RFID 시스템에서는, 리더/라이터라고 불리는 무선 송수신기와 RFID 태그와의 사이에서, 무선 통신이 행해진다.
RFID 태그는 물류 관리, 상품 관리, 훔침 방지 등의 다양한 용도로의 이용이 기대되고 있으며, 교통 카드 등의 IC 카드, 상품 태그 등 일부에서 도입이 시작되고 있다. RFID 태그는 IC칩과, 리더/라이터와의 무선 통신하기 위한 안테나를 갖고 있다. 태그 내에 설치된 안테나가, 리더/라이터로부터 송신되는 반송파를 수신하고, IC칩 내의 집적 회로가 동작한다.
RFID 태그는, 모든 상품에서 사용할 것이 기대되고 있다. 그를 위해서는 제조 비용의 저감이 필요하며, 진공이나 고온을 사용하는 제조 프로세스로부터 벗어나서, 도포·인쇄 기술을 사용한 유연하고 저렴한 것이 검토되고 있다.
예를 들어, IC칩 내의 집적 회로에는, 성형성이 우수한 유기 반도체를 반도체층으로서 사용한 전계 효과형 트랜지스터(이하, FET라고 한다)가 제안되어 있다. 유기 반도체를 잉크로서 이용함으로써, 잉크젯 기술이나 스크리닝 기술 등에 의해, 플렉시블 기판 상에 직접 회로 패턴을 형성하는 것이 가능해진다. 그래서, 종래의 무기 반도체 대신에, 카본 나노 튜브(CNT)나 유기 반도체를 사용한 FET가 활발히 검토되어 있다(예를 들어, 특허문헌 1 참조).
RFID 태그는, 데이터를 기억하는 메모리 회로와, 리더/라이터로부터 송신되는 교류 신호로부터 전원 전압을 생성하는 정류 회로와, 상기 교류 신호를 복조하고 메모리 회로에 기억되어 있는 데이터를 읽어내는 로직 회로로 적어도 구성되어 있다. 각각의 회로를 구성하는 소자는, 회로에 따라 요구되는 기능은 다르다. 구체적으로는, 정류 회로를 구성하는 정류 소자는, 높은 전력 변환 효율, 즉 저전력 손실이 요구된다. 또한, 로직 회로는, 고속 동작 가능한 로직 소자로 구성될 것이 요구된다. 그 때문에, 요구 기능에 따라서 다른 소자를 사용하는 것이 일반적이다. 이 때문에, 동일 재료로는 집적 회로를 구성할 수 없고, 각각의 회로의 소자에서 재료를 별도로 선택해야 해서, 제조 프로세스가 번잡해지고, 생산의 효율 저하와 제조 비용의 증가라고 하는 문제가 발생한다.
그래서 특성이 다른 제1 소자와 제2 소자를 제작하는 공정을 이용하여, 제3 소자를 제작함으로써, 제작 공정수를 감소시키는 것(예를 들어, 특허문헌 2 참조)이나, 연속 발진 레이저를 사용해서 결정성이 다른 소자를 구분 제작하는 것(예를 들어, 특허문헌 3 참조)으로, 요구 기능에 따른 다른 소자를 형성하는 것이 검토되어 있다.
국제공개 제2009/139339호 일본특허공개 제2011-243959호 공보 일본특허공개 제2005-277406호 공보
특허문헌 2에서는, 단결정 반도체층을 갖는 반도체 소자 및 산화물 반도체 막을 갖는 반도체 소자를 제작하는 공정과 동시에, 그들 다른 반도체층을 적층하고, 정류 회로를 구성하는 정류 소자를 제작하는 방법이 검토되고 있다. 그러나, 단결정 반도체층과 산화물 반도체층은 다른 것이며, 반도체층의 형성 공정수가 복수 존재하고 있다.
특허문헌 3에서는, 연속 발진 레이저를 사용해서 결정성이 다른 소자를 구분 제작하는 것으로 메모리 회로를 구성하는 소자와, 로직 회로를 구성하는 소자를 제작하는 것이 검토되고 있다. 그러나, 결정화를 위한 레이저 조사 공정이 추가되는 것이나, 결정성이 떨어지는 소자의 특성에 변동이 생긴다고 하는 문제가 있었다.
본 발명은 상기 과제에 착안하여, 간편한 프로세스로 우수한 집적 회로를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명은 이하의 구성을 갖는다.
즉 본 발명은,
적어도, 데이터를 기억하는 메모리 어레이와,
교류 전류를 정류해서 직류 전압을 생성하는 정류 회로와,
상기 메모리 어레이에 기억되어 있는 데이터를 읽어내는 로직 회로
를 갖는 집적 회로로서,
상기 메모리 어레이는, 제1 반도체층을 갖는 제1 반도체 소자를 갖고,
상기 정류 회로는, 제2 반도체층을 갖는 제2 반도체 소자를 갖고,
상기 로직 회로는, 제3 반도체층을 갖는 제3 반도체 소자를 갖고,
상기 제1 반도체 소자는 메모리 소자, 상기 제2 반도체 소자는 정류 소자, 상기 제3 반도체 소자는 로직 소자이며,
상기 제2 반도체층은, 정류 작용이 있는 기능층, 상기 제3 반도체층은, 로직 소자의 채널층이며,
상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층 모두가 유기 반도체, 카본 나노 튜브, 그래핀, 풀러렌에서 선택되는 적어도 하나를 포함하는 동일 재료로 구성되는 집적 회로이다.
본 발명에 따르면, 고기능의 집적 회로 및 그것을 사용한 무선 통신 장치를 간편한 프로세스로 제작할 수 있다.
도 1은 본 발명의 메모리 어레이의 일 구성예를 도시하는 모식도이다.
도 2는 도 1에 도시하는 메모리 어레이의 I-I'선에 있어서의 모식 단면도이다.
도 3은 본 발명의 정류 회로의 정류 소자의 일 실시 형태를 도시한 모식 단면도이다.
도 4는 본 발명의 정류 회로의 정류 소자의 일 실시 형태를 도시한 모식 단면도이다.
도 5는 본 발명의 정류 회로의 일례를 도시하는 블록 회로도이다.
도 6은 본 발명의 로직 회로의 로직 소자의 일 실시 형태를 도시한 모식 단면도이다.
도 7은 본 발명의 로직 회로의 로직 소자의 일 실시 형태를 도시한 모식 단면도이다.
도 8은 본 발명의 집적 회로의 일례를 도시하는 블록 회로도이다.
도 9는 본 발명의 메모리 어레이의 제조 공정의 일 실시 형태를 도시한 단면도이다.
도 10은 본 발명의 메모리 어레이의 제조 공정의 일 실시 형태를 도시한 단면도이다.
도 11은 본 발명의 메모리 어레이의 제조 공정의 일 실시 형태를 도시한 단면도이다.
도 12는 본 발명의 정류 회로의 정류 소자의 제조 공정의 일 실시 형태를 도시한 단면도이다.
도 13은 본 발명의 로직 회로의 로직 소자의 제조 공정의 일 실시 형태를 도시한 단면도이다.
도 14는 본 발명의 집적 회로를 사용한 무선 통신 장치의 일례를 도시하는 블록도이다.
본 발명의 집적 회로는, 적어도, 데이터를 기억하는 메모리 어레이와, 교류 전류를 정류해서 직류 전압을 생성하는 정류 회로와, 상기 메모리 어레이에 기억되어 있는 데이터를 읽어내는 로직 회로를 갖는 집적 회로이다.
<메모리 어레이>
본 발명에 관한 메모리 어레이는, 제1 반도체층을 갖는 제1 반도체 소자를 갖고, 상기 제1 반도체 소자는 메모리 소자이다. 본 발명에 관한 메모리 어레이는, 절연성 기판 상에, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 이들 복수의 제1 배선과 적어도 1개의 제2 배선과의 각 교점에 대응해서 마련되는 복수의 메모리 소자로 구성된다. 이들 복수의 메모리 소자는, 서로 이격해서 배치되는 소스 전극 및 드레인 전극과, 상술한 적어도 1개의 제2 배선 중 하나에 접속되는 게이트 전극과, 소스 전극 및 드레인 전극과, 게이트 전극을 전기적으로 절연하는 게이트 절연층을 구비한 메모리 소자로서, 복수의 메모리 소자의 각각에 있어서, 소스 전극 및 드레인 전극의 어느 한쪽은, 상술한 복수의 제1 배선 중 하나에 접속되어 있다. 또한, 상기 복수의 메모리 소자 중 적어도 하나는, 상기 소스 전극 및 드레인 전극과 접하는 반도체층을 갖고, 상기 반도체층이 유기 반도체, 카본 나노 튜브, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다.
이들 복수의 메모리 소자는, 반도체층에 의해 소스 전극과 드레인 전극 사이의 전기 특성이 서로 다른 두 종류의 소자로 이루어진다. 이러한 두 종류의 메모리 소자를 임의로 조합한 배열에 의해, 메모리 어레이에 기록되는 정보(예를 들어 ID번호 등의 고유 정보)가 결정된다.
본 발명에 있어서, 「소스 전극과 드레인 전극 사이의 영역」은, 메모리 소자의 두께 방향(예를 들어 게이트 절연층의 막 두께 방향)으로부터 소스 전극 및 드레인 전극을 평면에서 본 경우에, 이들 소스 전극 및 드레인 전극 사이에 위치하는 영역이다. 이러한 영역에는, 소스 전극과 드레인 전극 사이에 끼워진 영역은 물론, 이 끼워진 영역에 메모리 소자의 두께 방향(예를 들어 상방)으로부터 면하는 영역(소스 전극과 드레인 전극 사이에 끼워져 있지 않은 영역) 등도 포함된다.
소스 전극과 드레인 전극 사이의 전기 특성이 서로 다른 두 종류의 메모리 소자를 형성하는 방법은, 예를 들어 반도체층의 유무에 따라, 소스 전극과 드레인 전극 사이의 전기 특성이 서로 다른 두 종류의 메모리 소자로 하는 방법을 들 수 있다. 도 1에 그의 일 구성예를 도시한다. 도 1에 도시한 바와 같이, 메모리 어레이(100)는 2개의 제1 배선(101, 102)과, 2개의 제2 배선(103, 104)과, 4개의 메모리 소자(110, 111, 112, 113)를 기판(도시하지 않음) 상에 갖는다. 도 1에 도시한 바와 같이, 제1 배선(101과 102)은, 소정의 방향을 길이로 해서 서로 이격해서 나란히 배치된다. 제2 배선(103과 104)은, 이들 제1 배선(101 및 102)과 교차하는 방향을 길이로 해서 서로 이격해서 나란히 배치된다. 또한, 제1 배선(101, 102)과 제2 배선(103, 104)은, 서로 절연된 상태에서 교차하도록 배치된다. 한편, 이들 제1 배선(101, 102)과 제2 배선(103, 104)의 각 교차에 의해 규정되는 4개의 영역(도 1에 있어서 파선으로 둘러싼 영역)에는, 메모리 소자(110, 111, 112, 113)가, 각각 배치되어 있다.
부언하면, 도 1에는, 설명의 간략화를 위해서, 4비트분의 메모리 어레이(100)가 예시되어 있지만, 물론, 4비트분의 것에 한정되지 않고, 2비트분 이상의 것이어도 된다.
도 2는, 도 1에 도시하는 메모리 어레이의 I-I'선에 있어서의 모식 단면도이다. 도 2에는, 메모리 어레이의 메모리 소자의 일 구성예가 도시되어 있다. 도 2에 도시한 바와 같이, 상기 두 종류의 메모리 소자의 일례인 메모리 소자(110 및 111)는, 기판(1) 상에 형성되어 있다. 메모리 소자(110 및 111)의 양쪽 모두, 기판(1) 상에, 소스 전극(5), 드레인 전극(6), 게이트 절연층(3) 및 게이트 전극(2)을 갖는다. 게이트 전극(2)은, 게이트 절연층(3)에 의해, 소스 전극(5) 및 드레인 전극(6)과 전기적으로 절연되어 있다. 소스 전극(5) 및 드레인 전극(6)은, 게이트 절연층(3) 상에 있어서, 서로 이격한 상태에서 배열되어 있다. 예를 들어, 이들 두 종류의 메모리 소자 중, 한쪽 메모리 소자(110)는, 소스 전극(5)과 드레인 전극(6) 사이의 영역에 반도체층(4)을 더 갖는다. 다른 쪽 메모리 소자(111)는, 이 영역에 반도체층(4)을 갖고 있지 않다. 이것에 의해, 메모리 소자(110) 및 메모리 소자(111)에 각각 기록되는 정보, 예를 들어 「0」 또는 「1」이 결정된다. 즉, 메모리 소자(110) 및 메모리 소자(111)는, 반도체층(4)의 유무에 따라, 서로 다른 각 정보를 각각 기록한다. 이와 같이 두 종류의 소자끼리 기록되는 정보가 상이한 것은, 각 메모리 소자(110, 111)의 선택 시, 즉 각 메모리 소자(110, 111)의 게이트 전극(2)에 일정한 전압이 부여되었을 때, 반도체층(4)을 갖는 메모리 소자(110)에는 전류가 흐르지만, 반도체층(4)을 갖지 않는 메모리 소자(111)에는 전류가 흐르지 않기 때문이다.
상술한 메모리 어레이(100)에 적용된 메모리 소자의 구조는, 도 2에 예시한 바와 같이, 게이트 전극(2)이 반도체층(4)의 하측(기판(1)측)에 배치되고, 반도체층(4)의 하면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 보텀 게이트·보텀 콘택트 구조이다. 그러나, 메모리 소자의 구조는 이것에 한정되는 것은 아니고, 예를 들어 게이트 전극(2)이 반도체층(4)의 상측(기판(1)과 반대측)에 배치되는, 소위 톱 게이트 구조나, 반도체층(4)의 상면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 톱 콘택트 구조여도 된다.
또 다른 소스 전극과 드레인 전극 사이의 전기 특성이 서로 다른 두 종류의 메모리 소자를 형성하는 방법으로서는, 예를 들어, 반도체층의 막 두께의 차이나, CNT의 농도의 차이 등을 들 수 있다. CNT의 농도의 차이란, 반도체층 중에 있어서의 임의의 1㎛2의 영역 내에 존재하는 CNT의 총 길이의 차이를 말한다. CNT의 총 길이의 측정 방법으로서는, 원자간력 현미경에서 얻은 반도체층의 화상 중에서 임의의 1㎛2의 영역을 선택하고, 그 영역에 포함되는 모든 CNT의 길이를 측정해서 합계하는 방법을 들 수 있다. 그 외, 각 전기 특성을 충분히 다르게하는 것이면, 제1 반도체층과 제2 반도체층의 구성의 상이는, 이들에 한정되지 않는다.
추가로 다른 방법으로서는, 예를 들어, 복수의 메모리 소자는, 소스 전극과 드레인 전극 사이의 영역에, 게이트 절연층과 접하는 반도체층을 각각 갖는다. 또한, 상기 복수의 메모리 소자의 적어도 하나는, 소스 전극과 드레인 전극 사이의 영역에, 게이트 절연층과는 반대측으로부터 반도체층과 접하도록 도포된 절연성 재료로 이루어지는 도포층을 가짐으로써, 소스 전극과 드레인 전극 사이의 전기 특성이 서로 다른 두 종류의 메모리 소자를 형성하는 방법을 들 수 있다.
(절연성 기판)
메모리 어레이의 절연성 기판은, 적어도 전극계가 배치되는 면이 절연성이면 어떠한 재질의 것이어도 된다. 예를 들어, 실리콘 웨이퍼, 유리, 사파이어, 알루미나 소결체 등의 무기 재료, 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀(PVP), 폴리에스테르, 폴리카르보네이트, 폴리술폰, 폴리에테르술폰, 폴리에틸렌, 폴리페닐렌술피드, 폴리파라크실렌 등의 유기 재료 등이 적합하게 사용된다. 또한, 예를 들어 실리콘 웨이퍼 상에 PVP막을 형성한 것이나 폴리에틸렌테레프탈레이트 상에 폴리실록산막을 형성한 것 등 복수의 재료가 적층된 것이어도 된다.
(전극 및 배선)
메모리 어레이의 메모리 소자의 전극 및 배선에 사용되는 재료는, 일반적으로 전극으로서 사용될 수 있는 도전성 재료이면, 어떠한 것이어도 된다. 그러한 도전성 재료로서는, 예를 들어 산화주석, 산화인듐, 산화주석인듐(ITO) 등의 도전성 금속 산화물을 들 수 있다. 또한, 백금, 금, 은, 구리, 철, 주석, 아연, 알루미늄, 인듐, 크롬, 리튬, 나트륨, 칼륨, 세슘, 칼슘, 마그네슘, 팔라듐, 몰리브덴, 아몰퍼스 실리콘이나 폴리실리콘 등의 금속, 이들 중에서 선택되는 복수의 금속의 합금, 요오드화 구리, 황화구리 등의 무기 도전성 물질을 들 수 있다. 또한, 폴리티오펜, 폴리피롤, 폴리아닐린, 폴리에틸렌디옥시티오펜과 폴리스티렌술폰산의 착체, 요오드 등의 도핑에 의해 도전율을 향상시킨 도전성 폴리머를 들 수 있다. 나아가, 탄소 재료, 유기 성분과 도전체를 함유하는 재료 등을 들 수 있다.
유기 성분과 도전체를 함유하는 재료는, 전극의 유연성이 증가하여, 굴곡 시에도 밀착성이 좋아 전기적 접속이 양호해진다. 유기 성분으로서는, 특별히 제한은 없지만, 모노머, 올리고머 혹은 폴리머, 광중합 개시제, 가소제, 레벨링제, 계면 활성제, 실란 커플링제, 소포제, 안료 등을 들 수 있다. 전극의 절곡 내성 향상의 관점에서는, 올리고머 혹은 폴리머가 바람직하다. 그러나, 전극 및 배선의 도전성 재료는, 이들에 한정되는 것은 아니다. 이들 도전성 재료는, 단독으로 사용해도 되지만, 복수의 재료를 적층 또는 혼합하여 사용해도 된다.
또한, 전극의 폭, 두께 및 각 전극간의 간격(예를 들어 제1 전극과 제2 전극의 간격)은 임의이다. 구체적으로는, 전극의 폭은 5㎛ 이상 1㎜ 이하인 것이 바람직하다. 전극의 두께는 0.01㎛ 이상 100㎛ 이하인 것이 바람직하다. 제1 전극과 제2 전극의 간격은 1㎛ 이상 500㎛ 이하인 것이 바람직하다. 그러나, 이들 치수는, 상기의 것에 한정하지 않는다.
또한, 배선의 폭 및 두께도 임의이다. 구체적으로는, 배선의 두께는 0.01㎛ 이상 100㎛ 이하인 것이 바람직하다. 배선의 폭은 5㎛ 이상 500㎛ 이하인 것이 바람직하다. 그러나, 이들 치수는, 상기의 것에 한정하지 않는다.
전극 및 배선의 형성 방법으로서는, 예를 들어, 저항 가열 증착, 전자선 빔, 스퍼터링, 도금, CVD, 이온 플레이팅 코팅, 잉크젯, 인쇄 등의 공지 기술을 사용한 방법을 들 수 있다. 또한, 상술한 유기 성분과 도전체를 포함하는 재료의 페이스트를, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법 등의 공지된 기술로 절연 기판 상에 도포하고, 오븐, 핫 플레이트, 적외선 등을 사용해서 건조를 행하여 형성하는 방법 등을 들 수 있다. 단, 전극 및 배선의 형성 방법은, 도통을 취할 수 있는 방법이면, 특별히 제한되지 않는다.
전극 및 배선을 패턴상으로 형성하는 방법으로서는, 특별히 제한되지 않지만, 예를 들어 상기 방법으로 제작한 전극 박막을, 공지된 포토리소그래피법 등으로 원하는 형상으로 패턴 형성하는 방법을 들 수 있다. 혹은, 전극 및 배선의 도전성 재료의 증착이나 스퍼터링 시에, 원하는 형상의 마스크를 개재해서 패턴 형성하는 방법을 들 수 있다. 또한, 잉크젯이나 인쇄법을 사용해서 직접 패턴을 형성하는 방법도 들 수 있다.
전극 패턴 및 배선 패턴은, 각각 별도로 가공해서 형성해도 되고, 복수의 전극 패턴 및 배선 패턴 중 적어도 두개를 일괄해서 가공해서 형성해도 된다. 가공 공정의 저감, 패턴의 접속 용이함 및 정밀도의 관점에서는, 전극 패턴 및 배선 패턴을 일괄해서 가공하는 것이 바람직하다.
(게이트 절연층)
메모리 어레이의 메모리 소자의 게이트 절연층에 사용되는 재료는, 특별히 한정되지 않지만, 산화실리콘, 알루미나 등의 무기 재료; 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀(PVP) 등의 유기 고분자 재료; 혹은 무기 재료 분말과 유기 재료의 혼합물을 들 수 있다. 유기 재료 중에서도 규소와 탄소의 결합을 포함하는 유기 화합물을 포함하는 것이 기판이나 전극과의 밀착성의 관점에서 바람직하다.
규소와 탄소의 결합을 포함하는 유기 화합물로서는, 일반식 (1)로 표시되는 실란 화합물을 바람직하게 들 수 있다. 또한 일반식 (2)로 표시되는 에폭시기 함유 실란 화합물, 또는 이들의 축합물 또는 이들을 공중합 성분으로 하는 폴리실록산 등을 들 수 있다. 이들 중에서도 폴리실록산은 절연성이 높고, 저온 경화가 가능하기 때문에 보다 바람직하다.
R1 mSi(OR2)4-m (1)
여기서, R1은 수소, 알킬기, 복소환기, 아릴기 또는 알케닐기를 나타내고, R1이 복수 존재하는 경우, 각각의 R1은 동일하거나 상이해도 된다. R2는 수소, 알킬기, 아실기 또는 아릴기를 나타내고, R2가 복수 존재하는 경우, 각각의 R2는 동일하거나 상이해도 된다. m은 1 내지 3의 정수를 나타낸다.
R3 nR4 lSi(OR5)4-n-l (2)
여기서, R3은 1개 이상의 에폭시기를 쇄의 일부에 갖는 알킬기를 나타내고, R3이 복수 존재하는 경우, 각각의 R3은 동일하거나 상이해도 된다. R4는 수소, 알킬기, 복소환기, 아릴기 또는 알케닐기를 나타내고, R4가 복수 존재하는 경우, 각각의 R4는 동일하거나 상이해도 된다. R5는 수소, 알킬기, 아실기 또는 아릴기를 나타내고, R5가 복수 존재하는 경우, 각각의 R5는 동일하거나 상이해도 된다. l은 0 내지 2의 정수, n은 1 또는 2를 나타낸다. 단, l+n≤3이다.
R1 내지 R5에 있어서의 알킬기, 아실기 및 아릴기의 설명은, 후술하는 R6 내지 R11에서의 설명과 마찬가지이다.
R1 및 R4에 있어서의 복소환기란, 예를 들어 피란환, 피페리딘환, 아미드환 등의 탄소 이외의 원자를 환 내에 갖는 지방족환으로부터 유도되는 기를 나타내고, 이것은 치환기를 갖고 있거나 갖고 있지 않아도 된다. 복소환기의 탄소수는, 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
R1 및 R4에 있어서의 알케닐기란, 예를 들어 비닐기, 알릴기, 부타디에닐기 등의 이중 결합을 포함하는 불포화 지방족 탄화수소기를 나타내고, 이것은 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알케닐기의 탄소수는, 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
R3의 에폭시기를 쇄의 일부에 갖는 알킬기란, 인접하는 2개의 탄소 원자가 1개의 산소 원자와 결합해서 형성되는 3원환 에테르 구조를 쇄의 일부에 갖는 알킬기를 나타낸다. 이것은, 알킬기에 있어서 탄소가 가장 길게 연속하는 부분인 주쇄에 포함되는 인접하는 2개의 탄소 원자가 이용되는 경우와, 주쇄 이외의 부분, 소위 측쇄에 포함되는 인접하는 2개의 탄소 원자가 이용되는 경우를 모두 포함한다.
폴리실록산의 공중합 성분으로서 일반식 (1)로 표시되는 실란 화합물을 도입함으로써, 가시광 영역에 있어서 높은 투명성을 유지하면서, 막의 절연성, 내약품성을 높이고, 또한 절연막 내의 트랩이 적은 절연막을 형성할 수 있다.
또한, 일반식 (1)에 있어서의 m개의 R1의 적어도 하나가 아릴기이면, 절연막의 유연성이 향상되어, 크랙 발생을 방지할 수 있기 때문에 바람직하다.
일반식 (1)로 표시되는 실란 화합물로서는, 구체적으로, 비닐트리메톡시실란, 비닐트리에톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필트리에톡시실란, 메틸트리메톡시실란, 메틸트리에톡시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 프로필트리메톡시실란, 프로필트리에톡시실란, 헥실트리메톡시실란, 옥타데실트리메톡시실란, 옥타데실트리에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, p-톨릴트리메톡시실란, 벤질트리메톡시실란, α-나프틸트리메톡시실란, β-나프틸트리메톡시실란, 3-아미노프로필트리에톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, 3-클로로프로필트리메톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디페닐디메톡시실란, 디페닐디에톡시실란, 메틸페닐디메톡시실란, 메틸비닐디메톡시실란, 메틸비닐디에톡시실란, 3-아미노프로필메틸디메톡시실란, N-(2-아미노에틸)-3-아미노프로필메틸디메톡시실란, 3-클로로프로필메틸디메톡시실란, 3-클로로프로필메틸디에톡시실란, 시클로헥실메틸디메톡시실란, 3-메타크릴옥시프로필디메톡시실란, 옥타데실메틸디메톡시실란, 트리메톡시실란, 트리플루오로에틸트리메톡시실란, 트리플루오로에틸트리에톡시실란, 트리플루오로에틸트리이소프로폭시실란, 트리플루오로프로필트리메톡시실란, 트리플루오로프로필트리에톡시실란, 트리플루오로프로필트리이소프로폭시실란, 헵타데카플루오로데실트리메톡시실란, 헵타데카플루오로데실트리에톡시실란, 헵타데카플루오로데실트리이소프로폭시실란, 트리데카플루오로옥틸트리에톡시실란, 트리데카플루오로옥틸트리메톡시실란, 트리데카플루오로옥틸트리이소프로폭시실란, 트리플루오로에틸메틸디메톡시실란, 트리플루오로에틸메틸디에톡시실란, 트리플루오로에틸메틸디이소프로폭시실란, 트리플루오로프로필메틸디메톡시실란, 트리플루오로프로필메틸디에톡시실란, 트리플루오로프로필메틸디이소프로폭시실란, 헵타데카플루오로데실메틸디메톡시실란, 헵타데카플루오로데실메틸디에톡시실란, 헵타데카플루오로데실메틸디이소프로폭시실란, 트리데카플루오로옥틸메틸디메톡시실란, 트리데카플루오로옥틸메틸디에톡시실란, 트리데카플루오로옥틸메틸디이소프로폭시실란, 트리플루오로에틸에틸디메톡시실란, 트리플루오로에틸에틸디에톡시실란, 트리플루오로에틸에틸디이소프로폭시실란, 트리플루오로프로필에틸디메톡시실란, 트리플루오로프로필에틸디에톡시실란, 트리플루오로프로필에틸디이소프로폭시실란, 헵타데카플루오로데실에틸디메톡시실란, 헵타데카플루오로데실에틸디에톡시실란, 헵타데카플루오로데실에틸디이소프로폭시실란, 트리데카플루오로옥틸에틸디에톡시실란, 트리데카플루오로옥틸에틸디메톡시실란, 트리데카플루오로옥틸에틸디이소프로폭시실란, p-트리플루오로페닐트리에톡시실란 등을 들 수 있다.
상기 실란 화합물 중, 가교 밀도를 높여, 내약품성과 절연 특성을 향상시키기 위해서, m=1인 비닐트리메톡시실란, 비닐트리에톡시실란, 메틸트리메톡시실란, 메틸트리에톡시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 프로필트리메톡시실란, 프로필트리에톡시실란, 헥실트리메톡시실란, 옥타데실트리메톡시실란, 옥타데실트리에톡시실란, 페닐트리메톡시실란, p-톨릴트리메톡시실란, 벤질트리메톡시실란, α-나프틸트리메톡시실란, β-나프틸트리메톡시실란, 트리플루오로에틸트리메톡시실란, 트리메톡시실란, p-트리플루오로페닐트리에톡시실란을 사용하는 것이 바람직하다. 또한, 양산성의 관점에서, R2가 메틸기인 비닐트리메톡시실란, 메틸트리메톡시실란, 에틸트리메톡시실란, 프로필트리메톡시실란, 헥실트리메톡시실란, 옥타데실트리메톡시실란, 페닐트리메톡시실란, p-톨릴트리메톡시실란, 벤질트리메톡시실란, α-나프틸트리메톡시실란, β-나프틸트리메톡시실란, 트리플루오로에틸트리메톡시실란, 트리메톡시실란을 사용하는 것이 특히 바람직하다.
또한, 일반식 (1)로 표시되는 실란 화합물을 2종 이상 조합하는 것이 보다 바람직하다. 그 중에서도, 알킬기를 갖는 실란 화합물과 아릴기를 갖는 실란 화합물을 조합함으로써, 높은 절연성과 크랙 방지를 위한 유연성을 양립시킬 수 있기 때문에, 특히 바람직하다.
또한, 일반식 (2)로 표시되는 에폭시기 함유 실란 화합물로서는, 구체적으로, γ-글리시독시프로필트리메톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리에톡시실란, β-(3,4-에폭시시클로헥실)에틸트리에톡시실란, γ-글리시독시프로필트리이소프로폭시실란, β-(3,4-에폭시시클로헥실)에틸트리이소프로폭시실란, γ-글리시독시프로필메틸디메톡시실란, β-(3,4-에폭시시클로헥실)에틸메틸디메톡시실란, γ-글리시독시프로필메틸디에톡시실란, β-(3,4-에폭시시클로헥실)에틸메틸디에톡시실란, γ-글리시독시프로필메틸디이소프로폭시실란, β-(3,4-에폭시시클로헥실)에틸메틸디이소프로폭시실란, γ-글리시독시프로필에틸디메톡시실란, β-(3,4-에폭시시클로헥실)에틸에틸디메톡시실란, γ-글리시독시프로필에틸디에톡시실란, β-(3,4-에폭시시클로헥실)에틸에틸디에톡시실란, γ-글리시독시프로필에틸디이소프로폭시실란, β-(3,4-에폭시시클로헥실)에틸에틸디이소프로폭시실란, β-(3,4-에폭시시클로헥실)프로필트리메톡시실란, γ-글리시독시에틸트리메톡시실란 등을 들 수 있다.
이들 중, 가교 밀도를 높여, 내약품성과 절연 특성을 향상시키기 위해서, n=1, l=0인 γ-글리시독시프로필트리메톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리에톡시실란, β-(3,4-에폭시시클로헥실)에틸트리에톡시실란, γ-글리시독시프로필트리이소프로폭시실란, β-(3,4-에폭시시클로헥실)에틸트리이소프로폭시실란, β-(3,4-에폭시시클로헥실)프로필트리메톡시실란, γ-글리시독시에틸트리메톡시실란을 사용하는 것이 바람직하다. 또한, 양산성의 관점에서, R5가 메틸기인 γ-글리시독시프로필트리메톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, β-(3,4-에폭시시클로헥실)프로필트리메톡시실란, γ-글리시독시에틸트리메톡시실란을 사용하는 것이 특히 바람직하다.
메모리 어레이의 메모리 소자의 게이트 절연층의 막 두께는 0.05 내지 5㎛가 바람직하고, 0.1 내지 1㎛가 보다 바람직하다. 이 범위의 막 두께로 함으로써, 균일한 박막 형성이 용이해진다. 막 두께는, 원자간력 현미경이나 엘립소메트리법 등에 의해 측정할 수 있다.
메모리 어레이의 메모리 소자의 게이트 절연층의 제작 방법은 특별히 제한은 없지만, 예를 들어 게이트 절연층을 형성하는 재료를 포함하는 조성물을 기판에 도포하고, 건조함으로써 얻어진 코팅막을 필요에 따라 열처리하는 방법을 들 수 있다. 도포 방법으로서는, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법, 잉크젯법 등의 공지된 도포 방법을 들 수 있다. 코팅막의 열처리의 온도로서는, 100 내지 300℃의 범위에 있는 것이 바람직하다.
게이트 절연층은 단층이거나 복수층이어도 된다. 또한, 1개의 층을 복수의 절연성 재료로 형성해도 되고, 복수의 절연성 재료를 적층해서 복수의 게이트 절연층을 형성해도 상관없다.
(반도체층)
메모리 어레이의 메모리 소자의 제1 반도체층은, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다.
유기 반도체로서는, 예를 들어 폴리티오펜류, 폴리피롤류, 폴리(p-페닐렌비닐렌) 등의 폴리(p-페닐렌비닐렌)류, 폴리아닐린류, 폴리아세틸렌류, 폴리디아세틸렌류, 폴리카르바졸류, 폴리푸란류, 폴리헤테로아릴류, 축합 다환계의 저분자 화합물 반도체, 복소 방향환을 갖는 저분자 화합물 반도체를 들 수 있다. 폴리티오펜류로서는, 폴리-3-헥실티오펜, 폴리벤조티오펜 등을 들 수 있다. 폴리푸란류로서는, 폴리푸란, 폴리벤조푸란 등을 들 수 있다. 폴리헤테로아릴류로서는, 피리딘, 퀴놀린, 페난트롤린, 옥사졸, 옥사디아졸 등의 질소 함유 방향환을 구성 단위로 하는 것을 들 수 있다. 축합 다환계의 저분자 화합물 반도체로서는, 안트라센, 피렌, 나프타센, 펜타센, 헥사센, 루브렌 등을 들 수 있다. 복소 방향환을 갖는 저분자 화합물 반도체로서는, 푸란, 티오펜, 벤조티오펜, 디벤조푸란, 피리딘, 퀴놀린, 페난트롤린, 옥사졸, 옥사디아졸 등을 들 수 있다.
이들 중에서도, 200℃ 이하의 저온에서 형성할 수 있는 것 및 반도체 특성이 높은 것 등의 관점에서, 제1 반도체층은 CNT를 함유하는 것이 보다 바람직하다.
CNT로서는, 1매의 탄소막(그래핀·시트)이 원통상으로 감긴 단층 CNT, 2매의 그래핀·시트가 동심원상으로 감긴 2층 CNT, 복수의 그래핀·시트가 동심원상으로 감긴 다층 CNT 중 어느 것을 사용해도 되지만, 높은 반도체 특성을 얻기 위해서는 단층 CNT를 사용하는 것이 바람직하다. CNT는, 아크 방전법, 화학 기상 성장법(CVD법), 레이저·어블레이션법 등에 의해 얻을 수 있다.
또한, CNT는 반도체형 CNT를 80중량% 이상 포함하는 것이 보다 바람직하다. 더욱 바람직하게는 반도체형 CNT를 95중량% 이상 포함하는 것이다. 반도체형 80중량% 이상의 CNT를 얻는 방법으로서는, 기지의 방법을 사용할 수 있다. 예를 들어, 밀도 구배제의 공존 하에서 초원심하는 방법, 특정한 화합물을 선택적으로 반도체형 혹은 금속형 CNT의 표면에 부착시키고, 용해성의 차를 이용해서 분리하는 방법, 전기적 성질의 차를 이용해서 전기 영동 등에 의해 분리하는 방법 등을 들 수 있다. 반도체형 CNT의 함유율을 측정하는 방법으로서는, 가시-근적외 흡수 스펙트럼의 흡수 면적비로부터 산출하는 방법이나, 라만 스펙트럼의 강도비로부터 산출하는 방법 등을 들 수 있다.
본 발명에 있어서, CNT를 반도체 소자의 반도체층에 사용하는 경우, CNT의 길이는, 소스 전극과 드레인 전극간의 거리보다 짧은 것이 바람직하다. CNT의 평균 길이는, 소스 전극과 드레인 전극간 거리에 따라 다르지만, 바람직하게는 2㎛ 이하이다.
CNT의 평균 길이란, 랜덤하게 픽업한 20개의 CNT의 길이의 평균값을 말한다. CNT 평균 길이의 측정 방법으로서는, 원자간력 현미경에서 얻은 화상 중에서, 20개의 CNT를 랜덤하게 픽업하고, 그들의 길이의 평균값을 얻는 방법을 들 수 있다.
일반적으로 시판되고 있는 CNT는 길이에 분포가 있고, 전극간 거리보다 긴 CNT가 포함되는 경우가 있기 때문에, CNT를 소스 전극과 드레인 전극간 거리보다 짧게 하는 공정을 더하는 것이 바람직하다. 예를 들어, 질산, 황산 등에 의한 산 처리, 초음파 처리 또는 동결 분쇄법 등에 의해, CNT를 단섬유상으로 커트하는 방법이 유효하다. 또한 필터에 의한 분리를 병용하는 것은, CNT의 순도를 향상시키는 점에서 더욱 바람직하다.
또한, CNT의 직경은 특별히 한정되지 않지만, 1㎚ 이상 100㎚ 이하가 바람직하고, 보다 바람직하게는 50㎚ 이하이다. 더욱 바람직하게는 5㎚ 이하이다.
본 발명에서는, CNT를 용매 중에 균일 분산시키고, 분산액을 필터에 의해 여과하는 공정을 마련하는 것이 바람직하다. 필터 구멍 직경보다 작은 CNT를 여액으로부터 얻는 것으로, 한 쌍의 전극간 거리보다 짧은 CNT를 효율적으로 얻을 수 있다. 이 경우, 필터로서는 멤브레인 필터가 바람직하게 사용된다. 여과에 사용하는 필터의 구멍 직경은, 한 쌍의 전극간 거리보다 작으면 좋고, 0.5 내지 10㎛가 바람직하다. 이외에 CNT를 단소화하는 방법으로서, 산 처리, 동결 분쇄 처리 등을 들 수 있다.
또한, CNT는 CNT의 표면의 적어도 일부에 공액계 중합체가 부착된 카본 나노 튜브 복합체를 사용하는 것이 바람직하다. 제1 반도체층뿐만 아니라, 후술하는 바와 같이, 제2 반도체층인 정류 작용이 있는 기능층, 및 제3 반도체층인 채널층에서도 마찬가지이며, 메모리 소자의 반도체층, 정류 작용이 있는 기능층 및 채널층 중 적어도 하나가, 카본 나노 튜브의 표면의 적어도 일부에 공액계 중합체가 부착된 카본 나노 튜브 복합체를 함유하는 것이 바람직하다.
CNT의 표면의 적어도 일부에 공액계 중합체가 부착된 상태란, CNT의 표면의 일부, 혹은 전부를 공액계 중합체가 피복한 상태를 의미한다. 공액계 중합체가 CNT를 피복할 수 있는 것은, 양자의 공액계 구조에서 유래하는 π 전자 구름이 겹침으로써 상호 작용이 발생하기 때문이라 추측된다. CNT가 공액계 중합체로 피복되어 있는지 여부는, 피복된 CNT의 반사색이 피복되어 있지 않은 CNT의 색으로부터 공액계 중합체의 색에 가까워지는 것으로 판단할 수 있다. 정량적으로는 X선 광전자 분광(XPS) 등의 원소 분석에 의해, 부착물의 존재와 CNT에 대한 부착물의 중량비를 동정할 수 있다.
또한, CNT로의 부착의 용이함으로부터, 공액계 중합체의 중량 평균 분자량이 1000 이상인 것이 바람직하다. 여기서, 공액계 중합체란, 반복 단위가 공액 구조를 취하고, 중합도가 2 이상인 화합물을 가리킨다.
CNT의 표면의 적어도 일부에 공액계 중합체를 부착시킴으로써, CNT가 보유하는 높은 전기적 특성을 손상시키지 않고 CNT를 용액 중에 균일하게 분산하는 것이 가능해진다. 또한, CNT가 균일하게 분산된 용액으로부터 도포법에 의해, 균일하게 분산된 CNT막을 형성하는 것이 가능해진다. 이에 의해, 높은 반도체 특성을 실현할 수 있다.
CNT에 공액계 중합체를 부착시키는 방법은, (I) 용융한 공액계 중합체 중에 CNT를 첨가해서 혼합하는 방법, (II) 공액계 중합체를 용매 중에 용해시키고, 이 안에 CNT를 첨가해서 혼합하는 방법, (III) CNT를 용매 중에 초음파 등으로 예비 분산시켜 두고, 거기에 공액계 중합체를 첨가하여 혼합하는 방법, (IV) 용매 중에 공액계 중합체와 CNT를 넣고, 이 혼합계에 초음파를 조사해서 혼합하는 방법 등을 들 수 있다. 본 발명에서는, 어느 방법을 사용해도 되고, 복수의 방법을 조합해도 된다.
공액계 중합체로서는, 폴리티오펜계 중합체, 폴리피롤계 중합체, 폴리아닐린계 중합체, 폴리아세틸렌계 중합체, 폴리-p-페닐렌계 중합체, 폴리-p-페닐렌비닐렌계 중합체 등을 들 수 있지만, 특별히 한정되지 않는다. 상기 중합체는 단일의 모노머 유닛이 배열된 것이 바람직하게 사용되지만, 다른 모노머 유닛을 블록 공중합한 것, 랜덤 공중합한 것도 사용된다. 또한, 그래프트 중합한 것도 사용할 수 있다.
상기 중합체 중에서도 본 발명에 있어서는, CNT로의 부착이 용이해서, CNT 복합체를 형성하기 쉬운 폴리티오펜계 중합체가 바람직하게 사용된다. 환 중에 질소 함유 이중 결합을 갖는 축합 헤테로아릴 유닛과 티오펜 유닛을 반복 단위 중에 포함하는 것이 보다 바람직하다.
환 중에 질소 함유 이중 결합을 갖는 축합 헤테로아릴 유닛으로서는, 티에노피롤, 피롤로티아졸, 피롤로피리다진, 벤즈이미다졸, 벤조트리아졸, 벤조옥사졸, 벤조티아졸, 벤조티아디아졸, 퀴놀린, 퀴녹살린, 벤조트리아진, 티에노옥사졸, 티에노피리딘, 티에노티아진, 티에노피라진 등의 유닛을 들 수 있다. 이들 중에서도 특히 벤조티아디아졸 유닛 또는 퀴녹살린 유닛이 바람직하다. 이들 유닛을 가짐으로써, CNT와 공액계 중합체의 밀착성이 증가하고, CNT를 반도체층 중에 보다 양호하게 분산할 수 있다.
또한, 상기 공액계 중합체로서, 이하의 일반식 (3)으로 표시되는 구조를 갖는 것이 특히 바람직하다.
Figure 112020039560010-pct00001
여기서, R6 내지 R11은 동일하거나 상이해도 되고, 각각, 수소, 알킬기, 시클로알킬기, 복소환기, 알케닐기, 시클로알케닐기, 알키닐기, 알콕시기, 알킬티오기, 아릴에테르기, 아릴티오에테르기, 아릴기, 헤테로아릴기, 할로겐 원자, 시아노기, 포르밀기, 카르바모일기, 아미노기, 알킬카르보닐기, 아릴카르보닐기, 카르복실기, 알콕시카르보닐기, 아릴옥시카르보닐기, 알킬카르보닐옥시기, 아릴카르보닐옥시기 또는 실릴기를 나타낸다. 또한, R6 내지 R11은 인접하는 기끼리 환 구조를 형성해도 상관없다. A는 단결합, 아릴렌기, 티에닐렌기를 제외한 헤테로아릴렌기, 에테닐렌기, 에티닐렌기 중에서 선택된다. l 및 m은 각각 0 내지 10의 정수를 나타내고, l+m≥1이다. n은 2 내지 1000의 범위를 나타낸다. l, m 및 n이 2 이상인 경우, 각각의 반복 단위에 있어서, R6 내지 R11 및 A는 동일하거나 상이해도 된다.
알킬기란, 예를 들어 메틸기, 에틸기, n-프로필기, 이소프로필기, n-부틸기, sec-부틸기, tert-부틸기 등의 포화 지방족 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 치환기를 갖는 경우, 치환기에는 특별히 제한은 없고, 예를 들어 알콕시기, 아릴기, 헤테로아릴기 등을 들 수 있고, 이들 치환기는 치환기를 더 갖고 있어도 된다. 또한, 알킬기의 탄소수는 특별히 한정되지 않지만, 입수의 용이성이나 비용의 점에서, 1 이상 20 이하가 바람직하고, 보다 바람직하게는 1 이상 8 이하이다.
시클로알킬기란, 예를 들어 시클로프로필기, 시클로헥실기, 노르보르닐기, 아다만틸기 등의 포화 지환식 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 치환기를 갖는 경우, 치환기에는 특별히 제한은 없고, 예를 들어 알킬기, 알콕시기, 아릴기, 헤테로아릴기 등을 들 수 있고, 이들 치환기는 치환기를 더 갖고 있어도 된다. 이들 치환기에 관한 설명은, 특별한 언급이 없는 한, 이하의 기재에도 공통된다. 시클로알킬기의 탄소수는 특별히 한정되지 않지만, 3 이상 20 이하의 범위가 바람직하다.
복소환기란, 예를 들어 피란환, 피페리딘환, 아미드환 등의 탄소 이외의 원자를 환 내에 갖는 지방족환으로부터 유도되는 기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 복소환기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
알케닐기란, 예를 들어 비닐기, 아릴기, 부타디에닐기 등의 이중 결합을 포함하는 불포화 지방족 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알케닐기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
시클로알케닐기란, 예를 들어 시클로펜테닐기, 시클로펜타디에닐기, 시클로헥세닐기 등의 이중 결합을 포함하는 불포화 지환식 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 시클로알케닐기의 탄소수는 특별히 한정되지 않지만, 3 이상 20 이하의 범위가 바람직하다.
알키닐기란, 예를 들어 에티닐기 등의 삼중 결합을 포함하는 불포화 지방족 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알키닐기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
알콕시기란, 예를 들어 메톡시기, 에톡시기, 프로폭시기 등, 에테르 결합의 한쪽을 지방족 탄화수소기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알콕시기의 탄소수는 특별히 한정되지 않지만, 1 이상 20 이하의 범위가 바람직하다.
알킬티오기란, 알콕시기의 에테르 결합의 산소 원자가 황 원자로 치환된 것이며, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알킬티오기의 탄소수는 특별히 한정되지 않지만, 1 이상 20 이하의 범위가 바람직하다.
아릴에테르기란, 예를 들어 페녹시기, 나프톡시기 등, 에테르 결합의 한쪽을 방향족 탄화수소기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴에테르기의 탄소수는 특별히 한정되지 않지만, 6 이상 40 이하의 범위가 바람직하다.
아릴티오에테르기란, 아릴에테르기의 에테르 결합의 산소 원자가 황 원자로 치환된 것이며, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴티오에테르기의 탄소수는 특별히 한정되지 않지만, 6 이상 40 이하의 범위가 바람직하다.
아릴기란, 예를 들어 페닐기, 나프틸기, 비페닐기, 안트라세닐기, 페난트릴기, 터페닐기, 피레닐기 등의 방향족 탄화수소기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴기의 탄소수는 특별히 한정되지 않지만, 6 이상 40 이하의 범위가 바람직하다.
헤테로아릴기란, 예를 들어 푸라닐기, 티오페닐기, 벤조푸라닐기, 디벤조푸라닐기, 피리딜기, 퀴놀리닐기 등, 탄소 이외의 원자를 1개 또는 복수개 환 내에 갖는 방향족 기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 헤테로아릴기의 탄소수는 특별히 한정되지 않지만, 2 이상 30 이하의 범위가 바람직하다.
할로겐 원자란, 불소, 염소, 브롬 또는 요오드를 나타낸다.
알킬카르보닐기란, 예를 들어 아세틸기, 헥사노일기 등, 카르보닐 결합의 한쪽을 지방족 탄화수소기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알킬카르보닐기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
아릴카르보닐기란, 예를 들어 벤조일기 등, 카르보닐 결합의 한쪽을 방향족 탄화수소기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴카르보닐기의 탄소수는 특별히 한정되지 않지만, 7 이상 40 이하의 범위가 바람직하다.
알콕시카르보닐기란, 예를 들어 메톡시카르보닐기 등, 카르보닐 결합의 한쪽을 알콕시기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알콕시카르보닐기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
아릴옥시카르보닐기란, 예를 들어 페녹시카르보닐기 등, 카르보닐 결합의 한쪽을 아릴옥시기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴옥시카르보닐기의 탄소수는 특별히 한정되지 않지만, 7 이상 40 이하의 범위가 바람직하다.
알킬카르보닐옥시기란, 예를 들어 아세톡시기 등, 에테르 결합의 한쪽을 알킬카르보닐기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 알킬카르보닐옥시기의 탄소수는 특별히 한정되지 않지만, 2 이상 20 이하의 범위가 바람직하다.
아릴카르보닐옥시기란, 예를 들어 벤조일옥시기 등, 에테르 결합의 한쪽을 아릴카르보닐기로 치환한 관능기를 나타내고, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 아릴카르보닐옥시기의 탄소수는 특별히 한정되지 않지만, 7 이상 40 이하의 범위가 바람직하다.
카르바모일기, 아미노기 및 실릴기는, 치환기를 갖고 있거나 갖고 있지 않아도 된다. 치환기를 갖는 경우, 예를 들어 알킬기, 시클로알킬기, 아릴기, 헤테로아릴기 등을 들 수 있고, 이들 치환기는 치환기를 더 갖고 있어도 된다.
인접하는 기끼리 서로 결합해서 환 구조를 형성하는 경우, 상기 일반식 (3)으로 설명하면, 예를 들어 R6과 R7이 서로 결합해서 공액 또는 비공액의 축합환을 형성한다. 축합환의 구성 원소로서, 탄소 이외에도 질소, 산소, 황, 인, 규소 원자를 포함하고 있어도 되고, 또 다른 환과 축합해도 된다.
이어서, 일반식 (3)의 A에 대해서 설명한다. 아릴렌기란 2가(결합 부위가 2군데)의 방향족 탄화수소기를 나타내고, 비치환이거나 치환되어 있어도 상관없다. 치환되는 경우의 치환기의 예로서는, 상기 알킬기나, 헤테로아릴기, 할로겐을 들 수 있다. 아릴렌기의 바람직한 구체예로서는, 페닐렌기, 나프틸렌기, 비페닐렌기, 페난트릴렌기, 안트릴렌기, 터페닐렌기, 피레닐렌기, 플루오레닐렌기, 페릴레닐렌기 등을 들 수 있다.
헤테로아릴렌기란 2가의 복소 방향환기를 나타내고, 비치환이거나 치환되어 있어도 상관없다. 헤테로아릴렌기의 바람직한 구체예로서는, 피리딜렌기, 피라질렌기, 퀴놀리닐렌기, 이소퀴놀릴렌기, 퀴녹사릴렌기, 아크리디닐렌기, 인돌릴렌기, 카르바졸릴렌기 등에 더하여, 벤조푸란, 디벤조푸란, 벤조티오펜, 디벤조티오펜, 벤조디티오펜, 벤조실롤 및 디벤조실롤 등의 복소 방향환으로부터 유도되는 2가의 기 등을 들 수 있다.
일반식 (3)의 l 및 m은 0 내지 10의 정수를 나타내고, l+m≥1이다. 구조 중에 티오펜 유닛을 함유함으로써 CNT와의 밀착성이 향상되고, CNT의 분산성이 향상되는 점에서, 바람직하게는 l 및 m은 각각 1 이상, 더욱 바람직하게는 l+m≥4이다. 또한, 모노머의 합성 및 그 후의 중합의 용이함에서 l+m≤12가 바람직하다.
n은 공액계 중합체의 중합도를 나타내고 있고, 2 내지 1000의 범위이다. CNT로의 부착의 용이함을 고려하여, n은 3 내지 500의 범위가 바람직하다. 본 발명에 있어서, 중합도 n은 중량 평균 분자량으로부터 구한 값이다. 중량 평균 분자량은, GPC(겔 투과 크로마토그래피)를 사용하여 측정하고, 폴리스티렌의 표준 시료를 사용해서 환산해서 구한다.
또한, CNT 복합체의 형성의 용이함에서, 공액계 중합체는 용매에 가용인 것이 바람직하고, R6 내지 R11의 적어도 하나가 알킬기인 것이 바람직하다.
공액계 중합체로서는, 하기와 같은 구조를 갖는 것을 들 수 있다.
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또한, 공액계 중합체는, 공지된 방법에 의해 합성할 수 있다. 예를 들어, 티오펜끼리를 연결하는 방법으로서는, 할로겐화 티오펜과 티오펜보론산 또는 티오펜보론산 에스테르를 팔라듐 촉매 하에서 커플링하는 방법, 할로겐화 티오펜과 티오펜 그리냐르 시약을 니켈 또는 팔라듐 촉매 하에서 커플링하는 방법을 들 수 있다. 또한, 다른 유닛과 티오펜 유닛을 연결하는 경우도, 할로겐화한 다른 유닛과 티오펜 유닛을, 마찬가지 방법으로 커플링할 수 있다. 또한, 그와 같이 해서 얻어진 모노머의 말단에 중합성 관능기를 도입하고, 팔라듐 촉매나 니켈 촉매 하에서 중합을 진행시킴으로써 공액계 중합체를 얻을 수 있다.
공액계 중합체는, 합성 과정에서 사용한 원료나 부생성물 등의 불순물을 제거하는 것이 바람직하다. 불순물을 제거하는 방법으로서는, 예를 들어, 실리카겔 칼럼그래피법, 속슬렛 추출법, 여과법, 이온교환법, 킬레이트법 등을 사용할 수 있다. 이들 방법을 2종 이상 조합해도 된다.
반도체층은 전기 특성을 저해하지 않는 범위이면, 유기 반도체나 절연 재료를 더 포함해도 된다. 반도체층의 막 두께는 1㎚ 이상 100㎚ 이하가 바람직하다. 이 범위 내에 있는 것으로, 균일한 박막 형성이 용이해진다. 보다 바람직하게는 1㎚ 이상 50㎚ 이하, 더욱 바람직하게는 1㎚ 이상 20㎚ 이하이다. 막 두께는, 원자간력 현미경에 의해 측정할 수 있다.
반도체층의 형성 방법으로서는, 저항 가열 증착, 전자선 빔, 스퍼터링, CVD등 건식의 방법을 사용하는 것도 가능하지만, 제조 비용이나 대면적에 대한 적합의 관점에서 도포법을 사용하는 것이 바람직하다. 구체적으로는, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법, 잉크젯법 등을 바람직하게 사용할 수 있고, 도막 두께 제어나 배향 제어 등, 얻고자 하는 도막 특성에 따라서 도포 방법을 선택할 수 있다. 또한, 형성한 도막에 대하여, 대기 하, 감압 하 또는 질소나 아르곤 등의 불활성 가스 분위기 하에서 어닐링 처리를 행해도 된다.
(도포층)
상기 메모리 소자의 소스 전극과 드레인 전극 사이의 전기 특성을 다르게하기 위해서, 소스 전극과 드레인 전극 사이의 영역에, 게이트 절연층과는 반대측으로부터 반도체층과 접하도록 도포되는 절연성 재료로 이루어지는 도포층으로서는, 반도체층의 전기 특성을 변화시킬 수 있는 것이면, 특별히 제한은 없다. 예를 들어, 아크릴 수지, 에폭시 수지, 노볼락 수지, 페놀 수지, 폴리이미드 전구체 수지, 폴리이미드 수지, 폴리실록산 수지, 불소계 수지, 폴리비닐아세탈 수지 등을 사용할 수 있다. 그 밖의 수지로서는, 스티렌, p-메틸스티렌, o-메틸스티렌, m-메틸스티렌, p-히드록시스티렌, o-히드록시스티렌, m-히드록시스티렌, α-메틸스티렌, 클로로메틸스티렌, 히드록시메틸스티렌 등의 스티렌 유도체, 1-비닐-2-피롤리돈 등의 비닐계 모노머에서 유래하는 구조를 포함하는 수지, 시클로올레핀 등의 환상 탄화수소 구조를 포함하는 수지 등을 들 수 있다. 부언하면, 비닐계 모노머는, 이들 모노머에 한정되는 것이 아니고, 또한 단독으로 사용해도 되고, 두 종류 이상을 조합해서 사용해도 상관없다. 또한, 상술한 절연성 재료에 더하여, 산화실리콘, 알루미나, 지르코니아 등의 무기 재료나, 아미드계 화합물, 이미드계 화합물, 우레아계 화합물, 아민계 화합물, 이민계 화합물, 아닐린계 화합물, 니트릴계 화합물 등의, 질소 원자를 포함하는 화합물을 함유해도 된다. 도포층에, 상기의 화합물을 함유함으로써, 반도체층의 전기 특성을 더욱 변화시킬 수 있다. 또한, 도포층에 의해, 반도체층을 산소나 수분 등의 외부 환경으로부터 보호할 수도 있다.
도포층의 막 두께는, 일반적으로는 50㎚ 이상 10㎛ 이하이고, 바람직하게는 100㎚ 이상 3㎛ 이하이다. 도포층은 각각, 단층으로 이루어지는 것이어도 되고, 복수층으로 이루어지는 것이어도 된다.
도포층의 형성 방법으로서는, 특별히 한정되지 않고, 저항 가열 증착, 전자선 빔, 스퍼터링, CVD 등 건식의 방법을 사용하는 것도 가능하지만, 제조 비용이나 대면적에 대한 적합의 관점에서 도포법을 사용하는 것이 바람직하다. 도포법으로서, 구체적으로는, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법, 잉크젯법, 드롭 캐스트법 등을 바람직하게 사용할 수 있다. 도막 두께 제어나 배향 제어 등, 얻고자 하는 도막 특성에 따라서 도포 방법을 선택할 수 있다.
도포법을 사용해서 도포층을 형성할 때, 제2 절연층에 사용되는 절연 재료를 용해시키는 용매로서는, 특별히 제한되지 않지만, 에틸렌글리콜모노메틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노n-부틸에테르, 프로필렌글리콜모노t-부틸에테르, 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜디부틸에테르, 디에틸렌글리콜에틸메틸에테르 등의 에테르류; 에틸렌글리콜모노에틸에테르아세테이트, 프로필렌글리콜모노메틸에테르아세테이트, 프로필아세테이트, 부틸아세테이트, 이소부틸아세테이트, 3-메톡시부틸아세테이트, 3-메틸-3-메톡시부틸아세테이트, 락트산메틸, 락트산에틸, 락트산부틸 등의 에스테르류; 아세톤, 메틸에틸케톤, 메틸프로필케톤, 메틸부틸케톤, 메틸이소부틸케톤, 시클로펜타논, 2-헵타논 등의 케톤류; 부틸알코올, 이소부틸알코올, 펜탄올, 4-메틸-2-펜탄올, 3-메틸-2-부탄올, 3-메틸-3-메톡시부탄올, 디아세톤알코올 등의 알코올류; 톨루엔, 크실렌 등의 방향족 탄화수소류를 들 수 있다. 이들을 2종 이상 사용해도 된다. 그 중에서도, 1 기압에 있어서의 비점이 110 내지 200℃인 용제를 함유하는 것이 바람직하다. 비점이 110℃ 이상이면, 용액 도포 시에 용제의 휘발이 억제되어, 도포성이 양호해진다. 비점이 200℃ 이하이면, 절연막 중에 잔존하는 용제가 적어, 보다 양호한 내열성이나 내약품성을 갖는 절연층이 얻어진다. 또한, 형성한 도막에 대하여, 대기 하, 감압 하 또는 불활성 가스 분위기 하(질소나 아르곤 분위기 하)에서 어닐링 처리를 행해도 된다.
<정류 회로>
본 발명에 관한 정류 회로는, 제2 반도체층을 갖는 제2 반도체 소자를 갖고, 제2 반도체층은, 정류 작용이 있는 기능층이며, 제2 반도체 소자는, 정류 소자이다. 본 발명에 관한 정류 회로는, 절연성 기재와, 상기 절연성 기재의 표면에, (a) 제1 전극과 제2 전극으로 이루어지는 한 쌍의 전극과, 상기 (a) 한 쌍의 전극간에 마련된 (b) 정류 작용이 있는 기능층을 구비한 정류 소자, 및 콘덴서로 적어도 구성되고, 상기 (b) 정류 작용이 있는 기능층이, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다. 상기 정류 소자는, 추가로 (c) 절연층과, (d) 제3 전극을 구비하고, 상기 (a) 한 쌍의 전극의 어느 한쪽과 상기 (d) 제3 전극이 전기적으로 접속되고, 상기 (d) 제3 전극은 상기 (c) 절연층에 의해 상기 (b) 정류 작용이 있는 기능층과 전기적으로 절연되어 배치된 것이 바람직하다. 이 경우, (a) 한 쌍의 전극은 소스/드레인 전극, (c) 절연층은 게이트 절연층, (d) 제3 전극은 게이트 전극이 된다.
일례로서, 도 3에 정류 회로의 정류 소자의 모식 단면도를 도시한다. 기판(1)의 표면 상에, 한 쌍의 전극인 소스 전극(5) 및 드레인 전극(6)이 마련되고, 그들 사이에 정류 작용이 있는 기능층(7)이 형성되어 있다. 정류 작용이 있는 기능층(7) 상에 게이트 절연층(3)이 마련되고, 추가로 게이트 절연층(3) 상에 게이트 전극(2)이 형성되어 있다. 드레인 전극(6) 및 게이트 전극(2)은 배선(20)으로 전기적으로 접속되어 있다. 또한, 게이트 전극(2)은, 게이트 절연층(3)에 의해, 정류 작용이 있는 기능층(7)과 전기적으로 절연되어 있다.
또한, 도 4에, 다른 예의 정류 회로의 정류 소자의 모식 단면도를 도시한다. 기판(1)의 표면 상에, 게이트 전극(2)이 마련되고, 그 위가 게이트 절연층(3)으로 덮여 있다. 게이트 절연층(3) 상에 한 쌍의 전극인 소스 전극(5) 및 드레인 전극(6)이 마련되고, 그들 사이에 정류 작용이 있는 기능층(7)이 형성되어 있다. 드레인 전극(6) 및 게이트 전극(2)은, 도시하지 않은 배선에 의해 전기적으로 접속되어 있다. 또한, 게이트 전극(2)은, 게이트 절연층(3)에 의해, 정류 작용이 있는 기능층(7)과 전기적으로 절연되어 있다.
상술한 정류 소자의 구조는, 도 4는 게이트 전극(2)이 정류 작용이 있는 기능층(7)의 하측(기판(1)측)에 배치되고, 정류 작용이 있는 기능층(7)의 하면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 보텀 게이트·보텀 콘택트 구조이다. 도 3은 소위 톱 게이트·보텀 콘택트 구조이다. 그러나, 정류 소자의 구조는 이것에 한정되는 것은 아니고, 예를 들어 정류 작용이 있는 기능층(7)의 상면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 톱 콘택트 구조여도 된다.
정류 회로를 구성하는 콘덴서는, 일반적으로 사용되는 것이면 되고, 사용되는 재료, 형상은 특별히 한정되지 않는다. 추가로 필요에 따라 트랜지스터, 저항 소자 등을 포함하고 있어도 된다. 또한 각각을 전기적으로 접속하는 재료도 전기적으로 도통을 취할 수 있으면, 어떠한 방법이어도 되고, 접속부의 폭 및 두께는 임의이다.
도 5에, 상술한 정류 소자를 사용한 정류 회로의 일례로서, 블록 회로도를 나타낸다. 도 5의 정류 회로는, 정류 회로의 정류 소자(200)와, 교류 전류가 입력되는 입력 단자(201)와, 콘덴서(202)와, 출력 단자(203)를 갖는 반파 정류 회로이며, 교류의 반사이클만을 정류하는 회로이다. 입력 단자(201)와 정류 회로의 정류 소자(200)의 한쪽 전극이 전기적으로 접속되고, 출력 단자(203)와, 정류 회로의 정류 소자(200)의 다른 쪽 전극과, 콘덴서(202)의 한쪽 전극이 전기적으로 접속되어 있다. 콘덴서(202)의 다른 쪽 전극은, 접지 전위에 전기적으로 접속되어 있다.
정류 회로에 포함되는 정류 소자의 특성은, 예를 들어 상기 정류 회로에 교류 전류를 입력하고, 출력되는 전력을 측정하는 것으로부터 구할 수 있다. 입력하는 교류 전압에 대하여 가능한 한 큰 직류 출력 전압을 얻을 수 있는 정류 소자가, 전력 손실이 적은 특성이 좋은 정류 회로에 포함되는 정류 소자가 된다.
(절연성 기판)
정류 회로의 절연성 기판은, 적어도 전극계가 배치되는 면이 절연성이면 어떠한 재질의 것이어도 된다. 예를 들어, 상술한 메모리 어레이의 절연성 기판과 마찬가지의 것을 들 수 있다.
또한, 제조 비용, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자와 정류 회로의 정류 소자를 별도의 절연성 기판 상에 형성하는 것이 아니라, 동일한 절연성 기판 상에 형성하는 것이 바람직하다.
(전극 및 배선)
정류 회로의 정류 소자의 전극 및 배선에 사용되는 재료는, 일반적으로 전극으로서 사용될 수 있는 도전성 재료이면, 어떠한 것이어도 된다. 예를 들어, 상술한 메모리 어레이의 메모리 소자의 전극 및 배선 재료와 마찬가지의 것을 들 수 있다.
부언하면, 정류 회로의 정류 소자의 전극 및 배선은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자와 정류 회로의 정류 소자의 전극 및 배선과, 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 정류 회로의 정류 소자의 전극 및 배선은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자와 정류 회로의 정류 소자의 각 전극 및 배선은, 동일 공정으로 형성하는 것이 바람직하다.
(절연층)
정류 회로의 정류 소자의 절연층에 사용되는 재료는, 특별히 한정되지 않지만, 산화실리콘, 알루미나 등의 무기 재료; 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀(PVP) 등의 유기 고분자 재료; 혹은 무기 재료 분말과 유기 재료의 혼합물을 들 수 있다.
그 중에서도 규소와 탄소의 결합을 포함하는 유기 화합물을 포함하는 것이 기판이나 전극과의 밀착성의 관점에서 바람직하고, 예를 들어 상술한 메모리 어레이의 메모리 소자의 게이트 절연층과 마찬가지의 것을 들 수 있다.
부언하면, 정류 회로의 정류 소자의 절연층은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자의 게이트 절연층과, 정류 회로의 정류 소자의 절연층을 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 정류 회로의 정류 소자의 절연층은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자의 게이트 절연층과 정류 회로의 정류 소자의 절연층은, 동일 공정으로 형성하는 것이 바람직하다.
(정류 작용이 있는 기능층)
정류 회로의 정류 소자의 정류 작용이 있는 기능층은, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다. 유기 반도체로서는, 상술한 메모리 어레이의 메모리 소자와 마찬가지의 것을 들 수 있다. 그 중에서도, 200℃ 이하의 저온에서 형성할 수 있는 것 및 반도체 특성이 높은 것 등의 관점에서, 정류 작용이 있는 기능층은 CNT를 함유하는 것이 보다 바람직하다. CNT로서는, 상술한 메모리 어레이의 메모리 소자의 것과 마찬가지이다.
부언하면, 정류 회로의 정류 소자의 정류 작용이 있는 기능층은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자의 반도체층과, 정류 회로의 정류 소자의 정류 작용이 있는 기능층을 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 정류 회로의 정류 소자의 정류 작용이 있는 기능층은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자의 반도체층과 정류 회로의 정류 소자의 정류 작용이 있는 기능층은, 동일 공정으로 형성하는 것이 바람직하다.
또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층(7)의 1㎛2당 존재하는 상기 CNT의 총 길이는, 10㎛ 내지 50㎛인 것이 바람직하다. 총 길이가 이 범위 내이면, 정류 회로의 정류 소자의 정류 특성이 높아지고, 또한 순방향 저항이 낮아지는, 즉 저전력 손실이 되므로 바람직하다. 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 상기 CNT의 총 길이란, 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 임의의 1㎛2 내에 존재하는 CNT의 길이의 총합을 말한다. CNT의 총 길이의 측정 방법으로서는, 원자간력 현미경에서 얻은 정류 회로의 정류 소자의 정류 작용이 있는 기능층의 화상 중에서 임의의 1㎛2를 선택하고, 그 영역에 포함되는 모든 CNT의 길이를 측정해서 합계하는 방법을 들 수 있다.
또한, 정류 작용이 있는 기능층에 대하여 상기 절연층과 반대측에 제2 절연층을 형성해도 된다. 제2 절연층을 형성함으로써, 정류 작용이 있는 기능층을 산소나 수분 등의 외부 환경으로부터 보호할 수 있다.
제2 절연층에 사용되는 재료로서는, 특별히 한정되지 않지만, 구체적으로는 산화실리콘, 알루미나 등의 무기 재료; 폴리이미드나 그의 유도체, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산이나 그의 유도체, 폴리비닐페놀이나 그의 유도체 등의 유기 고분자 재료; 혹은 무기 재료 분말과 유기 고분자 재료의 혼합물이나 유기 저분자 재료와 유기 고분자 재료의 혼합물을 들 수 있다. 이들 중에서도, 도포법으로 제작할 수 있는 유기 고분자 재료를 사용하는 것이 바람직하다. 특히, 폴리플루오로에틸렌, 폴리노르보르넨, 폴리실록산, 폴리이미드, 폴리스티렌, 폴리카르보네이트 및 이들의 유도체, 폴리아크릴산 유도체, 폴리메타크릴산 유도체 및 이들을 포함하는 공중합체로 이루어지는 군에서 선택되는 유기 고분자 재료를 사용하는 것이, 절연층의 균일성의 관점에서 바람직하다. 폴리실록산, 폴리스티렌, 폴리비닐페놀 및 폴리메틸메타크릴레이트로 이루어지는 군에서 선택된 유기 고분자 재료를 사용함으로써, 정류 작용이 있는 기능층의 전기 저항, 즉 정류 소자의 순방향 저항을 상승시키지 않고, 정류 작용이 있는 기능층의 보호가 가능하게 되는 점에서, 특히 바람직하다.
제2 절연층의 막 두께는, 50㎚ 내지 10㎛가 바람직하고, 보다 바람직하게는 100㎚ 내지 3㎛이다. 제2 절연층은 단층이거나 복수층이어도 된다. 또한, 1개의 층을 복수의 절연성 재료로 형성해도 되고, 복수의 절연성 재료를 적층해서 형성해도 상관없다.
상기 제2 절연층의 형성 방법으로서는, 특별히 한정되지 않고, 저항 가열 증착, 전자선 빔, 스퍼터링, CVD 등 건식의 방법을 사용하는 것도 가능하지만, 제조 비용이나 대면적에 대한 적합의 관점에서 도포법을 사용하는 것이 바람직하다. 도포법으로서, 구체적으로는, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법, 잉크젯법, 드롭 캐스트법 등을 바람직하게 사용할 수 있다. 도막 두께 제어나 배향 제어 등, 얻고자 하는 도막 특성에 따라서 도포 방법을 선택할 수 있다.
도포법을 사용해서 제2 절연층을 형성할 때, 제2 절연층에 사용되는 절연 재료를 용해시키는 용매로서는, 특별히 제한되지 않지만, 에틸렌글리콜모노메틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노n-부틸에테르, 프로필렌글리콜모노t-부틸에테르, 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜디부틸에테르, 디에틸렌글리콜에틸메틸에테르 등의 에테르류; 에틸렌글리콜모노에틸에테르아세테이트, 프로필렌글리콜모노메틸에테르아세테이트, 프로필아세테이트, 부틸아세테이트, 이소부틸아세테이트, 3-메톡시부틸아세테이트, 3-메틸-3-메톡시부틸아세테이트, 락트산메틸, 락트산에틸, 락트산부틸 등의 에스테르류; 아세톤, 메틸에틸케톤, 메틸프로필케톤, 메틸부틸케톤, 메틸이소부틸케톤, 시클로펜타논, 2-헵타논 등의 케톤류; 부틸알코올, 이소부틸알코올, 펜탄올, 4-메틸-2-펜탄올, 3-메틸-2-부탄올, 3-메틸-3-메톡시부탄올, 디아세톤알코올 등의 알코올류; 톨루엔, 크실렌 등의 방향족 탄화수소류를 들 수 있다. 이들을 2종 이상 사용해도 된다. 그 중에서도, 1 기압에 있어서의 비점이 110 내지 200℃인 용제를 함유하는 것이 바람직하다. 비점이 110℃ 이상이면, 용액 도포 시에 용제의 휘발이 억제되어, 도포성이 양호해진다. 비점이 200℃ 이하이면, 절연막 중에 잔존하는 용제가 적어, 보다 양호한 내열성이나 내약품성을 갖는 절연층이 얻어진다. 또한, 형성한 도막에 대하여, 대기 하, 감압 하 또는 불활성 가스 분위기 하(질소나 아르곤 분위기 하)에서 어닐링 처리를 행해도 된다.
<로직 회로>
본 발명에 관한 로직 회로는, 제3 반도체층을 갖는 제3 반도체 소자를 갖고, 제3 반도체층은 로직 소자의 채널층이며, 제3 반도체 소자는 로직 소자이다. 본 발명에 관한 로직 회로는, 절연성 기재와, 소스 전극, 드레인 전극 및 게이트 전극과, 상기 소스 전극 및 드레인 전극과 접하는 채널층과, 상기 채널층을 상기 게이트 전극과 절연하는 게이트 절연층을 구비하고, 상기 채널층이, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유하는 복수의 로직 소자로 적어도 구성된다.
또한, 상기 로직 회로는, 상기 제3 반도체 소자에 더하여, 복수의 제4 반도체 소자를 포함하는 것이 바람직하다. 제4 반도체 소자는, 절연성 기재와, 소스 전극, 드레인 전극 및 게이트 전극과, 상기 소스 전극 및 드레인 전극과 접하는 제4 반도체층과, 상기 제4 반도체층을 상기 게이트 전극과 절연하는 게이트 절연층을 구비하고, 상기 제4 반도체층이, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유하고, 제4 반도체층은, 채널층이며, 제4 반도체 소자는 로직 소자이다. 이 경우, 제3 반도체 소자는, p채널형 트랜지스터를 포함하는 로직 소자, 제4 반도체 소자는 ｎ채널형 트랜지스터를 포함하는 로직 소자이다. 추가로 상기 제4 반도체 소자는, 제4 반도체층에 대하여 게이트 절연층과는 반대측에서 상기 제4 반도체층과 접하는 제2 절연층을 갖는 것이 바람직하다.
도 6에 로직 회로의 로직 소자의 일례를 나타내는 모식 단면도를 도시한다. 기판(1) 상에 형성되는 게이트 전극(2)과, 그것을 덮는 게이트 절연층(3)과, 그 위에 마련되는 소스 전극(5) 및 드레인 전극(6)과, 그들 전극 사이에 마련되는 채널층(8)을 갖는다. 채널층(8)은, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다. 로직 소자의 구조는, 게이트 전극(2)이 채널층(8)의 하측(기판(1)측)에 배치되고, 채널층(8)의 하면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 보텀 게이트·보텀 콘택트 구조이다. 그러나, 로직 소자의 구조는 이것에 한정되는 것이 아니고, 예를 들어 게이트 전극(2)이 채널층(8)의 상측(기판(1)과 반대측)에 배치되는, 소위 톱 게이트 구조나, 채널층(8)의 상면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 톱 콘택트 구조여도 된다.
도 7에 로직 회로의 로직 소자의 다른 일례를 나타내는 모식 단면도를 도시한다. 기판(1)의 표면에, p채널형 트랜지스터(300)와, ｎ채널형 트랜지스터(301)가 형성되어 있다. p채널형 트랜지스터(300)는, 기판(1) 상에 형성되는 게이트 전극(2)과, 그것을 덮는 게이트 절연층(3)과, 그 위에 마련되는 소스 전극(5) 및 드레인 전극(6)과, 그들 전극 사이에 마련되는 채널층(8)을 갖는다. ｎ채널형 트랜지스터(301)는, 기판(1) 상에 형성되는 게이트 전극(2)과, 그것을 덮는 게이트 절연층(3)과, 그 위에 마련되는 소스 전극(5) 및 드레인 전극(6)과, 그들 전극 사이에 마련되는 채널층(8)과, 채널층(8)의 상측에 반도체층을 덮는 ｎ채널형 트랜지스터의 제2 절연층(10)을 갖는다. 각 채널층(8)은, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다. p채널형 트랜지스터(300)와, ｎ채널형 트랜지스터(301)의 각 구조는, 게이트 전극이 채널층의 하측(기판(1)측)에 배치되고, 채널층의 하면에 소스 전극 및 드레인 전극이 배치되는, 소위 보텀 게이트·보텀 콘택트 구조이다. 그러나, 로직 소자의 구조는 이것에 한정되는 것이 아니고, 예를 들어 게이트 전극(2)이 채널층(8)의 상측(기판(1)과 반대측)에 배치되는, 소위 톱 게이트 구조나, 채널층(8)의 상면에 소스 전극(5) 및 드레인 전극(6)이 배치되는, 소위 톱 콘택트 구조여도 된다.
(절연성 기판)
로직 회로의 절연성 기판은, 적어도 전극계가 배치되는 면이 절연성이면 어떠한 재질의 것이어도 된다. 예를 들어, 상술한 메모리 어레이의 절연성 기판과 마찬가지의 것을 들 수 있다.
부언하면, 제조 비용, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자나 정류 회로의 정류 소자와 로직 회로의 로직 소자를 다른 절연성 기판 상에 형성하는 것이 아니라, 동일한 절연성 기판 상에 형성하는 것이 바람직하다.
(전극 및 배선)
로직 회로의 로직 소자의 전극 및 배선에 사용되는 재료는, 일반적으로 전극으로서 사용될 수 있는 도전성 재료이면, 어떠한 것이어도 된다. 예를 들어, 상술한 메모리 어레이의 메모리 소자의 전극 및 배선 재료와 마찬가지의 것을 들 수 있다.
부언하면, 로직 회로의 로직 소자의 전극 및 배선은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자나 정류 회로의 정류 소자의 전극 및 배선과, 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 로직 회로의 로직 소자의 전극 및 배선은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자나 정류 회로의 정류 소자의 각 전극 및 배선과, 동일 공정으로 형성하는 것이 바람직하다.
(절연층)
로직 회로의 로직 소자의 절연층에 사용되는 재료는, 특별히 한정되지 않지만, 산화실리콘, 알루미나 등의 무기 재료; 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀(PVP) 등의 유기 고분자 재료; 혹은 무기 재료 분말과 유기 재료의 혼합물을 들 수 있다.
그 중에서도 규소와 탄소의 결합을 포함하는 유기 화합물을 포함하는 것이 기판이나 전극과의 밀착성의 관점에서 바람직하고, 예를 들어 상술한 메모리 어레이의 메모리 소자의 게이트 절연층과 마찬가지의 것을 들 수 있다.
부언하면, 로직 회로의 로직 소자의 절연층은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자의 게이트 절연층이나 정류 회로의 정류 소자의 절연층과, 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 로직 회로의 로직 소자의 절연층은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자의 게이트 절연층이나 정류 회로의 정류 소자의 절연층과, 동일 공정으로 형성하는 것이 바람직하다.
(채널층)
로직 회로의 로직 소자의 채널층은, 유기 반도체, CNT, 그래핀, 풀러렌에서 선택되는 적어도 하나를 함유한다. 유기 반도체로서는, 상술한 메모리 어레이의 메모리 소자와 마찬가지의 것을 들 수 있다. 그 중에서도, 200℃ 이하의 저온에서 형성할 수 있는 것 및 반도체 특성이 높은 것 등의 관점에서, 로직 소자의 채널층은 CNT를 함유하는 것이 보다 바람직하다. CNT로서는, 상술한 메모리 어레이의 메모리 소자의 것과 마찬가지이다.
부언하면, 로직 회로의 로직 소자의 채널층은, 제조 비용의 관점에서, 상술한 메모리 어레이의 메모리 소자의 반도체층이나 정류 회로의 정류 소자의 정류 작용이 있는 기능층과, 다른 재료로 형성하는 것이 아니라, 동일한 재료로 형성하는 것이 바람직하다. 또한, 로직 회로의 로직 소자의 채널층은, 프로세스 간편성의 관점에서, 상술한 메모리 어레이의 메모리 소자의 반도체층이나 정류 회로의 정류 소자의 정류 작용이 있는 기능층과, 동일 공정으로 형성하는 것이 바람직하다.
또한, 상기 제3 반도체층 1㎛2당 존재하는 상기 카본 나노 튜브의 총 길이가, 상기 제2 반도체층 1㎛2당 존재하는 상기 카본 나노 튜브의 총 길이의 0.7배 이하인 것이 바람직하다. 즉, 로직 회로의 로직 소자의 채널층 1㎛2당 존재하는 상기 CNT의 총 길이는, 정류 회로의 정류 소자의 정류 작용이 있는 기능층 1㎛2당 존재하는 CNT 총 길이의 0.7배 이하인 것이 바람직하다. 총 길이가 이 범위 내이면, 로직 회로의 로직 소자의 역치 전압이 작아지고, 응답성이 높아지는, 즉 고속 동작 가능한 로직 소자가 되므로 바람직하다. 더욱 바람직하게는, 0.2배 이상 0.7배 이하이다. 총 길이가 이 범위 내이면, 로직 회로의 로직 소자의 역치 전압이 작고 또한 이동도가 높아지고, 응답성이 높아지는, 즉 고속 동작 가능한 로직 소자가 되므로 바람직하다. 부언하면, 상기 수치 범위는, 한계치의 유효 숫자의 아래 한 자릿수를 반올림해서 얻어지는 범위이다. 즉, 0.7배 이하란, 0.74배 이하이고, 0.2배 이상이란, 0.15배 이상이다.
로직 회로의 로직 소자의 채널층 1㎛2당 존재하는 상기 CNT의 총 길이란, 로직 회로의 로직 소자의 채널층 중 임의의 1㎛2 내에 존재하는 CNT의 길이의 총합을 말한다. CNT의 총 길이의 측정 방법으로서는, 원자간력 현미경에서 얻은 로직 회로의 로직 소자의 채널층의 화상 중에서 임의의 1㎛2를 선택하고, 그 영역에 포함되는 모든 CNT의 길이를 측정해서 합계하는 방법을 들 수 있다.
또한, 채널층에 대하여 상기 절연층과 반대측에 절연층을 더 형성해도 된다. 절연층을 더 형성함으로써, 채널층을 산소나 수분 등의 외부 환경으로부터 보호할 수 있다. 상기 절연층의 재료, 막 두께, 형성 방법 등은, 전술의 정류 회로의 정류 소자에 있어서의 제2 절연층과 마찬가지이다.
(제2 절연층)
제2 절연층은, 채널층에 대하여 게이트 절연층과 반대측에 형성된다. 채널층에 대하여 게이트 절연층과 반대측이란, 예를 들어 채널층의 상측에 게이트 절연층을 갖는 경우에는 채널층의 하측을 가리킨다. 제2 절연층을 형성함으로써 채널층을 보호할 수도 있다.
상기 제2 절연층은, 탄소 원자와 질소 원자의 결합을 포함하는 유기 화합물을 함유한다. 그러한 유기 화합물로서는 어떠한 유기 화합물이어도 되지만, 예를 들어 아미드계 화합물, 이미드계 화합물, 우레아계 화합물, 아민계 화합물, 이민계 화합물, 아닐린계 화합물, 니트릴계 화합물 등을 들 수 있다.
아미드계 화합물로서는, 폴리아미드, 포름아미드, 아세트아미드, 폴리-N-비닐아세트아미드, N,N-디메틸포름아미드, 아세트아닐리드, 벤즈아닐리드, N-메틸벤즈아닐리드, 술폰아미드, 나일론, 폴리비닐피롤리돈, N-메틸피롤리돈, 폴리비닐폴리피롤리돈, β-락탐, γ-락탐, δ-락탐, ε-카프로락탐 등을 들 수 있다.
이미드계 화합물로서는, 폴리이미드, 프탈이미드, 말레이미드, 알록산, 숙신이미드 등을 들 수 있다.
우레아계 화합물로서는, 우라실, 티민, 요소, 아세토헥사미드 등을 들 수 있다.
아민계 화합물로서는, 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민, 디에틸아민, 트리에틸아민, 디이소프로필에틸아민, 시클로헥실아민, 메틸시클로헥실아민, 디메틸시클로헥실아민, 디시클로헥실아민, 디시클로헥실메틸아민, 트리시클로헥실아민, 시클로옥틸아민, 시클로데실아민, 시클로도데실아민, 1-아자비시클로[2.2.2]옥탄(퀴누클리딘), 1,8-디아자비시클로[5.4.0]운데크-7-엔(DBU), 1,5-디아자비시클로[4.3.0]논-5-엔(DBN), 1,5,7-트리아자비시클로[4.4.0]데크-5-엔(TBD), 7-메틸-1,5,7-트리아자비시클로[4.4.0]데크-5-엔(MTBD), 폴리(멜라민-co-포름알데히드), 테트라메틸에틸렌디아민, 디페닐아민, 트리페닐아민, 페닐알라닌 등을 들 수 있다.
이민계 화합물로서는, 에틸렌이민, N-메틸헥산-1-이민, N-메틸-1-부틸-1-헥산이민, 프로판-2-이민, 메탄디이민, N-메틸에탄이민, 에탄-1,2-디이민 등을 들 수 있다.
아닐린계 화합물로서는, 아닐린, 메틸아미노벤조산 등을 들 수 있다.
니트릴계 화합물로서는, 아세토니트릴, 아크릴로니트릴 등을 들 수 있다. 그 밖의 화합물로서는 폴리우레탄, 알란토인, 2-이미다졸리디논, 1,3-디메틸-2-이미다졸리디논, 디시안디아미딘, 시트룰린, 피페리딘, 이미다졸, 피리미딘, 줄롤리딘, 폴리(멜라민-co-포름알데히드) 등을 들 수 있지만, 이들에 한정되는 것이 아니다.
이들 중에서도, ｎ채널형 트랜지스터의 특성 향상의 관점에서는, 제2 절연층은, 이하의 일반식 (4) 또는 (5)에서 선택되는 1종류 이상을 포함하는 화합물을 함유하는 것이 바람직하다.
Figure 112020039560010-pct00013
(R12 내지 R15는 각각 독립적으로, 수소 원자, 탄소 원자, 질소 원자, 산소 원자, 규소 원자, 인 원자 및 황 원자에서 선택되는 1종류 이상의 원자에 의해 구성되는 기를 나타낸다. X1 및 X2는 각각 독립적으로, 하기 일반식 (6) 내지 (11)로 표시되는 어느 하나의 기를 나타낸다.)
Figure 112020039560010-pct00014
(R16 내지 R24는 각각 독립적으로, 수소 원자, 탄소 원자, 질소 원자, 산소 원자, 규소 원자, 인 원자 및 황 원자에서 선택되는 1종류 이상의 원자에 의해 구성되는 기를 나타낸다.)
또한, 일반식 (4) 내지 (11)의 R12 내지 R24는, 재료의 입수성의 관점에서, 탄화수소기인 것이 바람직하다.
그 중에서도, 제2 절연층은 ｎ채널형 트랜지스터의 보존 안정성의 관점에서, 환 구조를 함유하는 화합물을 포함하는 것이 바람직하다. 특히 환 구조를 갖는 아민계 화합물, 또는 일반식 (4) 및 (5)가, 식 중에 기재된 질소 원자를 헤테로 원자로서 포함하는 환 구조를 함유하는 화합물인 것이, 보다 바람직하다. 환 구조를 갖는 아민계 화합물로서는, 시클로헥실아민, 메틸시클로헥실아민, 디메틸시클로헥실아민, 디시클로헥실아민, 디시클로헥실메틸아민, 트리시클로헥실아민, 시클로옥틸아민, 시클로데실아민, 시클로도데실아민, 아닐린, 디페닐아민, 트리페닐아민 등을 들 수 있다. 질소 원자를 헤테로 원자로서 포함하는 환 구조를 함유하는 화합물로서는, 폴리비닐피롤리돈, N-메틸피롤리돈, 폴리비닐폴리피롤리돈, β-락탐, γ-락탐, δ-락탐, ε-카프로락탐, 폴리이미드, 프탈이미드, 말레이미드, 알록산, 숙신이미드, 우라실, 티민, 2-이미다졸리디논, 1,3-디메틸-2-이미다졸리디논, 퀴누클리딘, DBU, DBN, TBD, MTBD, 피페리딘, 이미다졸, 피리미딘, 줄롤리딘 등을 들 수 있다.
또한, 제2 절연층은, 아미딘 화합물 및 구아니딘 화합물을 함유하는 것이, 더욱 바람직하다. 아미딘 화합물로서는, DBU, DBN, 구아니딘 화합물로서는, TBD, MTBD 등을 들 수 있다. 이들 화합물은, 전자 공여성이 높고, ｎ채널형 트랜지스터로서의 성능이 더욱 향상되기 때문에 바람직하다.
제2 절연층의 막 두께는, 50㎚ 이상인 것이 바람직하고, 100㎚ 이상인 것이 보다 바람직하다. 또한, 10㎛ 이하인 것이 바람직하고, 3㎛ 이하인 것이 보다 바람직하다. 이 범위의 막 두께로 함으로써, 균일한 박막 형성이 용이해진다. 막 두께는, 원자간력 현미경이나 엘립소메트리법 등에 의해 측정할 수 있다.
제2 절연층은 단층이거나 복수층이어도 된다. 또한, 1개의 층을 복수의 절연성 재료로 형성해도 되고, 복수의 절연성 재료를 적층해서 형성해도 상관없다.
제2 절연층의 형성 방법으로서는, 특별히 한정되지 않고, 저항 가열 증착, 전자선 빔, 스퍼터링, CVD 등 건식의 방법을 사용하는 것도 가능하지만, 제조 비용이나 대면적에 대한 적합의 관점에서 도포법을 사용하는 것이 바람직하다. 도포법으로서, 구체적으로는, 스핀 코팅법, 블레이드 코팅법, 슬릿 다이 코팅법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법, 잉크젯법, 드롭 캐스트법 등을 바람직하게 사용할 수 있다. 도막 두께 제어나 배향 제어 등, 얻고자 하는 도막 특성에 따라서 도포 방법을 선택할 수 있다.
도포법을 사용해서 제2 절연층을 형성할 때, 제2 절연층에 사용되는 절연 재료를 용해시키는 용매로서는, 특별히 제한되지 않지만, 에틸렌글리콜모노메틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노n-부틸에테르, 프로필렌글리콜모노t-부틸에테르, 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜디부틸에테르, 디에틸렌글리콜에틸메틸에테르 등의 에테르류; 에틸렌글리콜모노에틸에테르아세테이트, 프로필렌글리콜모노메틸에테르아세테이트, 프로필아세테이트, 부틸아세테이트, 이소부틸아세테이트, 3-메톡시부틸아세테이트, 3-메틸-3-메톡시부틸아세테이트, 락트산메틸, 락트산에틸, 락트산부틸 등의 에스테르류; 아세톤, 메틸에틸케톤, 메틸프로필케톤, 메틸부틸케톤, 메틸이소부틸케톤, 시클로펜타논, 2-헵타논 등의 케톤류; 부틸알코올, 이소부틸알코올, 펜탄올, 4-메틸-2-펜탄올, 3-메틸-2-부탄올, 3-메틸-3-메톡시부탄올, 디아세톤알코올 등의 알코올류; 톨루엔, 크실렌 등의 방향족 탄화수소류를 들 수 있다.
이들을 2종 이상 사용해도 된다. 그 중에서도, 1 기압에 있어서의 비점이 110 내지 200℃인 용제를 함유하는 것이 바람직하다. 비점이 110℃ 이상이면, 용액 도포 시에 용제의 휘발이 억제되어, 도포성이 양호해진다. 비점이 200℃ 이하이면, 절연막 중에 잔존하는 용제가 적어, 보다 양호한 내열성이나 내약품성을 갖는 절연층이 얻어진다. 또한, 형성한 도막에 대하여, 대기 하, 감압 하 또는 질소나 아르곤 등의 불활성 가스 분위기 하에서 어닐링 처리를 행해도 된다.
이와 같이 해서 형성된 p채널형 트랜지스터 및 ｎ채널형 트랜지스터는, 소스 전극과 드레인 전극 사이에 흐르는 전류(소스·드레인간 전류)를, 게이트 전압을 변화시킴으로써 제어할 수 있고, 그의 이동도는, 하기의 (a)식을 사용해서 산출할 수 있다.
μ=(δId/δVg)L·D/(W·εr·ε·Vsd) (a)
단 Id는 소스·드레인간 전류(A), Vsd는 소스· 드레인간 전압(V), Vg는 게이트 전압(V), D는 게이트 절연층의 두께(m), L은 채널 길이(m), W는 채널 폭(m), εr은 게이트 절연층의 비유전율, ε은 진공의 유전율(8.85×10-12F/m)이다.
또한, 역치 전압은, Id-Vg 그래프에 있어서의 선형 부분의 연장선과 Vg축과의 교점에서 구할 수 있다.
로직 회로의 로직 소자의 특성은, 게이트 전극에 역치 전압 이상의 정의 전압이 인가되는 것으로 소스-드레인 사이가 도통하는 것으로 동작하는 것이며, 예를 들어 역치 전압의 절대값이 작고, 이동도가 높은 것이, 고기능의 특성이 좋은 로직 소자가 된다.
<집적 회로>
본 발명의 집적 회로의 일례로서 블록 회로도를 도 8에 도시한다. 상기 메모리 어레이(503), 정류 회로(501) 및 로직 회로(502)를 적어도 구비한다. 예를 들어, 집적 회로에서는, 정류 회로(501)에서 생성한 전원에 의해, 로직 회로(502)를 기전시켜서, 메모리 어레이(503)에 기억된 데이터를 읽어낸다. 정류 회로(501), 로직 회로(502), 메모리 어레이(503)는, 각각 전기적으로 각 회로가 접속되어 있으면, 접속하는 재료, 방법은 어떠한 것이어도 되고, 접속부의 폭 및 두께는 임의이다.
부언하면 본 실시 형태에서는, 메모리 소자, 정류 소자, 로직 소자만을 예시하지만, 집적 회로에 사용되는 것은 이것에 한정되지 않고, 모든 회로 소자를 사용할 수 있다. 예를 들어, 다이오드, 광전 변환 소자, 저항 소자, 코일, 용량 소자, 인덕터 등을 대표적으로 들 수 있다.
메모리 어레이의 메모리 소자의 게이트 전극, 및 정류 회로의 정류 소자의 게이트 전극, 그리고 로직 회로의 로직 소자의 게이트 전극은 모두 동일 재료로 구성되는 것이 바람직하다. 재료 종류가 적어지고, 이들 게이트 전극을 동일 공정에서 제작하는 것도 가능하게 되기 때문이다. 각 게이트 전극이 동일 재료로 구성된다는 것은, 각 게이트 전극에 포함되는 원소 중에서도 가장 함유 몰 비율이 높은 원소가 동일한 것을 말한다. 게이트 전극 중의 원소의 종류와 함유 비율은 X선 광전자 분광(XPS)이나 2차 이온 질량 분석법(SIMS) 등의 원소 분석에 의해, 동정할 수 있다.
또한, 메모리 어레이의 메모리 소자의 게이트 절연층, 및 정류 회로의 정류 소자의 게이트 절연층, 그리고 로직 회로의 로직 소자의 게이트 절연층은 모두 동일 재료로 이루어지는 것이, 재료 종류가 적어져서 동일 공정에서의 제작도 가능하기 때문에, 바람직하다. 이들 게이트 절연층이 동일 재료로 이루어진다는 것은, 각 게이트 절연층을 구성하는 조성물 중에 1몰% 이상 포함되는 원소의 종류 및 조성비가 동일한 것을 말한다. 원소의 종류 및 조성비가 동일한지의 여부는, X선 광전자 분광(XPS)이나 2차 이온 질량 분석법(SIMS) 등의 원소 분석에 의해, 동정할 수 있다.
또한, 메모리 어레이의 메모리 소자의 소스 전극 또는/및 드레인 전극, 및 정류 회로의 정류 소자의 소스 전극 또는/및 드레인 전극, 그리고 로직 회로의 로직 소자의 소스 전극 또는/및 드레인 전극은 모두 동일 재료로 구성되는 것이 바람직하다. 재료 종류가 적어지고, 이들 전극을 동일 공정에서 제작하는 것도 가능하게 되기 때문이다. 각 전극이 동일 재료로 구성된다는 것은, 각 전극에 포함되는 원소 중에서 가장 함유 몰 비율이 높은 원소가 동일한 것을 말한다. 전극 중의 원소의 종류와 함유 비율은, X선 광전자 분광(XPS)이나 2차 이온 질량 분석법(SIMS) 등의 원소 분석에 의해, 동정할 수 있다.
메모리 어레이의 메모리 소자, 및 정류 회로의 정류 소자, 그리고 로직 회로의 로직 소자는 재료 종류가 적어져서 동일 공정에서의 제작도 가능하기 때문에, 동일 구조인 것이 바람직하다. 동일 구조란, 본 발명에서는 기판 상에 형성되는 층 및 전극의 형성 순번, 층수가 동일한 것을 말한다. 각 소자가 동일 구조인 것으로, 모두를 동시에 제조하는 것이 가능하게 되어, 프로세스가 간편하고, 생산 효율도 좋아진다.
<제조 방법>
(메모리 어레이의 제조 방법)
본 발명에 관한 메모리 어레이의 제조 방법에 대해서 설명한다. 본 발명에 관한 메모리 어레이의 제조 방법은, 복수의 메모리 소자 중 적어도 하나의 메모리 소자에 있어서의 소스 전극과 드레인 전극 사이의 영역에, 반도체층을 도포 및 건조해서 형성하는 공정을, 적어도 포함하는 것이다. 또한, 이 제조 방법에 있어서, 제조 대상의 메모리 어레이에 포함되는 각 메모리 소자를 구성하는 전극이나 게이트 절연층, 반도체층의 형성 방법은 전술한 바와 같다. 이들 형성 방법의 순서를 적절히 선택함으로써, 본 발명에 관한 메모리 어레이를 제조할 수 있다.
구체적으로는, 도 9의 (a)에 도시하는 바와 같이, 먼저, 제1 배선 및 게이트 전극의 형성이 행해진다. 이 공정에서는, 기판(1) 상에 적어도 1개의 제1 배선(예를 들어 배선(101))과, 복수의 게이트 전극(2)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 9에 도시하는 배선(101) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 게이트 전극(2)은, 도 9 중에 두개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(1) 상에 형성된다. 이들 복수의 게이트 전극(2)은, 도 9에 도시하는 배선(101) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 9의 (b)에 도시하는 바와 같이, 게이트 절연층(3)을 형성한다. 이 공정에서는, 기판(1) 상에 복수의 게이트 절연층(3)이, 복수의 게이트 전극(2)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 게이트 절연층(3)의 각각은, 게이트 전극(2)에 상측으로부터 접함과 함께, 기판(1)과의 사이에 게이트 전극(2)을 끼워서 덮는다.
다음에, 도 9의 (c)에 도시하는 바와 같이, 제2 배선 및 소스 전극, 드레인 전극의 형성이 행해진다. 이 공정에서는, 복수의 배선과, 복수쌍의 소스 전극(5) 및 드레인 전극(6)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 배선(103, 104)은, 적어도 1개의 제1 배선과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(1) 상에 형성된다. 도 9의 (c)에 도시하는 배선(103, 104) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 이들 배선(103, 104)과 마찬가지로 형성된다. 소스 전극(5) 및 드레인 전극(6)은, 도 9의 (c) 중에 두 쌍(두개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 게이트 절연층(3) 상에 각각 형성된다. 복수의 소스 전극(5)의 각각은, 도 9의 (c)에 도시하는 배선(103 또는 104) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 9의 (d)에 도시하는 바와 같이, 도포 공정이 행해진다. 이 공정에 있어서 대상으로 하는 도포층은, 반도체층(4)이다. 이 공정에서는, 기록되는 정보에 대응하여, 기판(1) 상의 복수의 메모리 소자 중에서 도포 대상의 메모리 소자가 선택된다. 계속해서, 선택된 도포 대상의 메모리 소자(도 9의 (d)에서는 메모리 소자(110))에 있어서의 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 반도체층(4)이, 도포법에 의해 형성된다. 예를 들어, 메모리 소자(110)의 소스 전극(5)과 드레인 전극(6) 사이의 영역에, CNT를 포함하는 용액을 도포 및 건조하고, 반도체층(4)이 형성된다. 한편, 이들 복수의 메모리 소자 중, 도포 대상에 선택 되어 있지 않은 메모리 소자(도 9의 (d)에서는 메모리 소자(111))에는, 반도체층(4)이 형성되지 않는다. 이와 같이 해서, 기판(1) 상의 복수의 메모리 소자는, 반도체층(4)의 유무에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 두 종류의 메모리 소자로 구분 제작할 수 있다. 이 결과, 이들 두 종류의 메모리 소자의 임의의 배열에 의해 결정하는 고유 정보가 기록된 메모리 어레이를 제작할 수 있다.
반도체층의 도포 공정에서의 도포법은, 특별히 한정되는 것은 아니지만, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. 그 중에서도, 원료 사용 효율의 관점에서, 도포법으로서 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 메모리 어레이 제조 방법의 다른 일례를 구체적으로 설명한다. 도 10은 메모리 어레이의 제조 방법의 다른 일례를 도시하는 도면이다. 구체적으로는, 도 10의 (a)에 도시하는 바와 같이, 먼저, 제1 배선 형성 공정이 행해진다. 이 공정에서는, 기판(1) 상에, 적어도 1개의 제1 배선(예를 들어 배선(101))과, 복수의 게이트 전극(2)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 10의 (a)에 도시하는 배선(101) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 게이트 전극(2)은, 도 10의 (a) 중에 두개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(1) 상에 형성된다. 이들 복수의 게이트 전극(2)은, 도 10의 (a)에 도시하는 배선(101) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 10의 (b)에 도시하는 바와 같이, 게이트 절연층을 형성한다. 이 공정에서는, 기판(1) 상에 복수의 게이트 절연층(3)이, 복수의 게이트 전극(2)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 게이트 절연층(3)의 각각은, 게이트 전극(2)에 상측으로부터 접함과 함께, 기판(1)과의 사이에 게이트 전극(2)을 끼워서 덮는다.
다음에, 도 10의 (c)에 도시하는 바와 같이, 제2 배선 및 소스 전극, 드레인 전극의 형성이 행해진다. 이 공정에서는, 복수의 배선과, 복수 쌍의 소스 전극(5) 및 드레인 전극(6)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 배선(103, 104)은, 적어도 1개의 제1 배선(예를 들어 배선(101))과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(1) 상에 형성된다. 도 10의 (c)에 도시하는 배선(103, 104) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 이들 배선(103, 104)과 마찬가지로 형성된다. 소스 전극(5) 및 드레인 전극(6)은, 도 10의 (c) 중에 두 쌍(두개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 게이트 절연층(3) 상에 각각 형성된다. 복수의 소스 전극(5)의 각각은, 도 10의 (c)에 도시하는 배선(103) 또는 배선(104) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 10의 (d)에 도시하는 바와 같이, 도포 공정이 행해진다. 이 공정에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 반도체층(4, 9)이다. 이 공정에서는, 기록되는 정보에 대응하여, 기판(1) 상의 복수의 메모리 소자의 각각에 있어서의 소스 전극(5) 및 드레인 전극(6) 사이의 영역에, 반도체층(4, 9)이, 도포법에 의해 형성된다. 예를 들어, 반도체층(4)을 형성할 때의 CNT 용액의 도포량을, 반도체층(9)을 형성할 때의 CNT 용액의 도포량보다 증가시키고, 이에 의해, 반도체층(4)의 막 두께를 반도체층(9)의 막 두께보다 두껍게 하는 것으로 형성된다. 또 다른 예로서는, 반도체층(4) 및 반도체층(9)을 각각 형성할 때의 각 반도체 재료의 도포량은 일정하게 하지만, 반도체층(4)을 형성할 때의 CNT 용액의 농도를, 반도체층(9)을 형성할 때의 CNT 용액의 농도보다 진하게 하는 것으로도 형성할 수 있다. 이들 방법에 의해, 「0」 및 「1」 중 한쪽 정보를 메모리 소자(120)에 기록시키고, 다른 쪽 정보를 메모리 소자(121)에 기록시키거나 해서, 서로 다른 정보를 기록한 두 종류의 메모리 소자를 임의로 조합한 복수의 메모리 소자의 배열, 즉 메모리 어레이를, 동일한 공정에서 제작할 수 있다. 단, 반도체층끼리의 전기 특성을 충분히 다르게할 수 있는 방법이면, 이들 이외의 방법이어도 된다. 또한 이 공정에서의 도포법은, 상술한 도포 공정의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 메모리 어레이 제조 방법의 다른 일례를 구체적으로 설명한다. 도 11은 메모리 어레이의 제조 방법의 다른 일례를 도시하는 도면이다. 구체적으로는, 도 11의 (a)에 도시하는 바와 같이, 먼저, 제1 배선 형성 공정이 행해진다. 이 공정에서는, 기판(1) 상에 적어도 1개의 제1 배선(예를 들어 배선(101))과, 복수의 게이트 전극(2)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 11의 (a)에 도시하는 배선(101) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 게이트 전극(2)은, 도 11의 (a) 중에 두개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(1) 상에 형성된다. 이들 복수의 게이트 전극(2)은, 도 11의 (a)에 도시하는 배선(101) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 11의 (b)에 도시하는 바와 같이, 게이트 절연층을 형성한다. 이 공정에서는, 기판(1) 상에 복수의 게이트 절연층(3)이, 복수의 게이트 전극(2)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 게이트 절연층(3)의 각각은, 게이트 전극(2)에 상측으로부터 접함과 함께, 기판(1)과의 사이에 게이트 전극(2)을 끼워서 덮는다.
다음에, 도 11의 (c)에 도시하는 바와 같이, 제2 배선 및 소스 전극, 드레인 전극의 형성이 행해진다. 이 공정에서는, 복수의 배선(예를 들어 배선(103, 104))과, 복수쌍의 소스 전극(5) 및 드레인 전극(6)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 배선(103, 104)은, 적어도 1개의 제1 배선(예를 들어 배선(101))과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(1) 상에 형성된다. 도 11의 (c)에 도시하는 배선(103, 104) 외에 필요한 배선이 있는 경우에는, 필요 수의 배선이, 이들 배선(103, 104)과 마찬가지로 형성된다. 소스 전극(5) 및 드레인 전극(6)은, 도 11의 (c) 중에 두 쌍(두개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 게이트 절연층(3) 상에 각각 형성된다. 복수의 소스 전극(5)의 각각은, 도 11의 (c)에 도시하는 배선(103) 또는 배선(104) 등, 적어도 1개의 배선과 전기적으로 접속되어 있다.
다음에, 도 11의 (d)에 도시하는 바와 같이, 반도체층 형성 공정이 행해진다. 이 공정에서는, 제작 예정의 복수의 메모리 소자 각각에 있어서의 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 게이트 절연층(3)과 접하도록 반도체층(4)이 형성된다. 예를 들어, 메모리 소자(130)의 구성 요소인 소스 전극(5)과 드레인 전극(6) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 건조시켜서, 게이트 절연층(3)의 상면에 접하는 반도체층(4)이 형성된다. 이것과 마찬가지로, 메모리 소자(131)의 구성 요소인 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 반도체층(4)이 형성된다.
다음에, 도 11의 (e)에 도시하는 바와 같이, 도포 공정이 행해진다. 이 공정에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 도포층(11a) 또는 도포층(11b)이다. 이 공정에서는, 기록되는 정보에 대응하여, 기판(1) 상의 복수의 메모리 소자 각각에 있어서의 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 게이트 절연층(3)과는 반대측으로부터 반도체층(4)과 접하도록 도포층(11a) 또는 도포층(11b)이 형성된다. 예를 들어, 메모리 소자(130)에 대해서는, 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 반도체층(4)을 덮도록, 도포층(11a)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 도포층(11a)이 형성된다. 메모리 소자(131)에 대해서는, 소스 전극(5)과 드레인 전극(6) 사이의 영역에, 반도체층(4)을 덮도록, 도포층(11b)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 도포층(11b)이 형성된다. 이와 같이 해서, 기판(1) 상의 복수의 메모리 소자는, 도포층(11a) 및 도포층(11b) 중 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 두 종류의 메모리 소자로 구분 제작할 수 있다. 이 결과, 이들 두 종류의 메모리 소자가 임의의 배열에 의해 결정하는 고유 정보가 기록된 메모리 어레이를 제작할 수 있다. 또한, 메모리 소자(130 및 131)에 대하여 서로 다른 전기 특성을 부여하기 위한 방법으로서는, 상술한 것 이외에도, 도포층(11a 또는 11b)의 어느 한쪽만을 형성하는 방법이어도 된다.
또한 이 공정에서의 도포법은, 상술한 도포 공정의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
상술한 바와 같이, 본 발명의 메모리 어레이를 제조할 때는, 반도체층을 형성하기 전의 각 공정에 있어서, 동일 기판 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 그 위에, 반도체층을 도포법에 의해 특정한 메모리 소자만큼 선택적으로 형성하거나, 서로 전기 특성이 다른 두 종류의 반도체층을, 도포법에 의해 메모리 소자마다 구분 제작하거나 할 수 있다.
상술한 메모리 어레이의 제조 방법의 어느 것에 있어서도, 도포법이라고 하는 간편한 방법을 사용함으로써, 동일 공정에서, 「0」 또는 「1」 중 어느 하나의 정보를 기록하는 것이 가능한 메모리 소자를 구분 제작할 수 있다.
이러한 어느 제조 방법도, 각각 기록 정보가 다른 다수의 메모리 어레이를 제조할 때, 프로세스면 및 비용면에 있어서 유리하다. 각각 기록 정보가 다른 각 메모리 어레이는, 「0」의 정보를 기록하는 메모리 소자와 「1」의 정보를 기록하는 메모리 소자를 임의로 조합한 배열이 상이한 것이다. 메모리 어레이마다, 이들 두 종류의 메모리 소자의 배열을, 다르게하도록 형성하려고 하면, 예를 들어 메모리 어레이마다 대응하는 포토마스크가 필요해지는 등의 이유에 의해, 통상, 프로세스나 비용이 증가한다. 본 발명의 메모리 어레이 제조 방법에 의하면, 반도체층 등의 도포층의 형성 대상으로 하는 메모리 소자의 위치를, 마스크를 사용하지 않고 간이하게 메모리 어레이마다 변화시킬 수 있고, 이에 의해, 상기 두 종류의 메모리 소자의 배열이 상이한 다종류의 메모리 어레이를 제조할 수 있다. 그 때문에, 각각 기록 정보가 다른 다수의 메모리 어레이를, 간편한 프로세스, 또한 저비용으로 제조하는 것이 가능하게 된다.
(정류 회로의 제조 방법)
본 발명에 관한 정류 회로의 제조 방법에 대해서 설명한다. 본 발명에 관한 정류 회로의 제조 방법은, 정류 회로의 정류 소자에 있어서의 소스 전극과 드레인 전극 사이의 영역에, 정류 작용이 있는 기능층을 도포 및 건조해서 형성하는 공정을, 적어도 포함하는 것이다. 또한, 이 제조 방법에 있어서, 제조 대상의 정류 소자를 구성하는 전극이나 게이트 절연층, 정류 작용이 있는 기능층의 형성 방법은 전술한 바와 같다. 이들 형성 방법의 순서를 적절히 선택함으로써, 본 발명에 관한 정류 회로의 정류 소자를 제조할 수 있다. 또한, 정류 회로를 구성하는 콘덴서를 전기적으로 정류 소자와 접속함으로써 정류 회로를 제조할 수 있다. 콘덴서는 일반적으로 사용되는 것이면 되고, 제조 방법은 특별히 한정되지 않는다. 또한 필요에 따라 트랜지스터, 저항 소자 등을 전기적으로 접속해도 된다. 또한 각각을 전기적으로 접속하는 방법도 전기적으로 도통을 취할 수 있으면, 어떠한 방법이어도 되고, 접속부의 폭 및 두께는 임의이다.
정류 회로의 정류 소자의 제조 방법은 특별히 제한은 없지만, 일례를 도 12를 사용해서 설명한다. 먼저, 도 12의 (a)에 도시하는 바와 같이, 기판(1) 상에 게이트 전극(2)을 전술한 방법으로 형성한다. 다음에 도 12의 (b)에 도시하는 바와 같이 게이트 절연층(3)을 형성한다. 다음에 도 12의 (c)에 도시하는 바와 같이, 게이트 절연층(3)의 상부에 소스 전극(5) 및 드레인 전극(6)을, 동일한 재료를 사용해서 전술한 방법으로 동시에 형성한다. 다음에 도 12의 (d)에 도시하는 바와 같이, 소스 전극(5)과 드레인 전극(6) 사이에 정류 작용이 있는 기능층(7)을 전술한 방법으로 형성한다. 정류 작용이 있는 기능층의 도포 공정에서의 도포법은, 특별히 한정되는 것은 아니지만, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. 그 중에서도, 원료 사용 효율의 관점에서, 도포법으로서 잉크젯법이 보다 바람직하다. 이어서, 도시하지 않지만, 드레인 전극(6)과 게이트 전극(2)을 도전체의 배선에 의해 전기적으로 접속함으로써 정류 회로의 정류 소자를 제작할 수 있다.
(로직 회로의 제조 방법)
본 발명에 관한 로직 회로의 제조 방법에 대해서 설명한다. 본 발명에 관한 로직 회로의 제조 방법은, 로직 회로의 로직 소자에 있어서의 소스 전극과 드레인 전극 사이의 영역에, 채널층을 도포 및 건조해서 형성하는 공정을, 적어도 포함하는 것이다. 또한, 이 제조 방법에 있어서, 제조 대상의 로직 소자를 구성하는 전극이나 게이트 절연층, 채널층의 형성 방법은 전술한 바와 같다. 이들 형성 방법의 순서를 적절히 선택함으로써, 본 발명에 관한 로직 회로의 로직 소자를 제조할 수 있다.
로직 회로의 로직 소자의 제조 방법은 특별히 제한은 없지만, p채널형 트랜지스터 및 ｎ채널형 트랜지스터를 포함하는 경우, 제조 비용, 프로세스 간편성의 관점에서, p채널형 트랜지스터와 ｎ채널형 트랜지스터를 별도로 형성하는 것이 아니라, 동시에 형성하는 것이 바람직하다. 그 때문에, 동일 구조인 것이 바람직하다.
여기서, 동시에 형성한다는 것은, 그 전극이나 층의 형성에 필요한 프로세스를 1회 행함으로써, 2개의 전극이나 층을 모두 형성하는 것을 말한다.
이들 공정은 모두, p채널형 트랜지스터와 ｎ채널형 트랜지스터의 구조가 상이한 경우에도 적용 가능하지만, 그들이 동일 구조인 경우 쪽이 적용이 용이하다.
이하, 로직 회로의 로직 소자의 제조 방법의 일례를 구체적으로 설명한다. 먼저, 도 13의 (a)에 도시하는 바와 같이, 기판(1) 상의 p채널형 트랜지스터 영역(310)에 게이트 전극(2)을, ｎ채널형 트랜지스터(311)에 게이트 전극(2)을, 전술한 방법으로 형성한다. 다음에 도 13의 (b)에 도시하는 바와 같이 p채널형 트랜지스터(310) 및 ｎ채널형 트랜지스터(311)의 게이트 절연층(3)을 형성한다. 다음에 도 13의 (c)에 도시하는 바와 같이 p채널형 트랜지스터(310) 및 ｎ채널형 트랜지스터(311)의 게이트 절연층(3)의 상부에 소스 전극(5) 및 드레인 전극(6)을, 동일한 재료를 사용해서 전술한 방법으로 동시에 형성한다. 다음에 도 13의 (d)에 도시하는 바와 같이 p채널형 트랜지스터(310) 및 ｎ채널형 트랜지스터(311)의 소스 전극(5)과 드레인 전극(6) 사이 각각에 채널층(8)을 전술한 방법으로 형성한다. 다음에 도 13의 (e)에 도시하는 바와 같이, ｎ채널형 트랜지스터의 채널층(8)을 덮도록 제2 절연층(10)을 전술한 방법으로 형성함으로써 로직 회로의 로직 소자를 제작할 수 있다.
부언하면, 재료의 사용 효율 향상, 재료 종류가 적어지는 점에서, p채널형 트랜지스터(310) 및 ｎ채널형 트랜지스터(311)의 게이트 전극(2)은 동일 재료인 것이 바람직하다. 마찬가지 이유에서 p채널형 트랜지스터(310) 및 ｎ채널형 트랜지스터(311)의 채널층(8)은 동일 재료인 것이 바람직하다. 또한, 채널층(8)의 도포 공정에서의 도포법은, 특별히 한정되는 것은 아니지만, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. 그 중에서도, 원료 사용 효율의 관점에서, 도포법으로서 잉크젯법이 보다 바람직하다.
(집적 회로의 제조 방법)
본 발명에 관한 집적 회로의 제조 방법에 대해서 설명한다. 본 발명에 관한 집적 회로의 제조 방법은, 제조 대상이 되는 메모리 어레이, 정류 회로 및 로직 회로의 형성 방법은 전술한 바와 같다. 이들 회로를 형성함으로써, 본 발명에 관한 집적 회로를 제조할 수 있다.
본 발명의 집적 회로의 제조 방법은, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층 모두를 도포 및 건조해서 형성하는 것이 바람직하다. 즉, 상기 반도체층, 상기 정류 작용이 있는 기능층 및 상기 채널층 모두를 도포 및 건조해서 형성하는 공정을 포함하는 것이 바람직하다. 또한, 본 발명의 집적 회로의 제조 방법은, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층 모두를 동일 공정에서 도포 및 건조해서 형성하는 것이 바람직하다. 즉, 상기 반도체층, 상기 정류 작용이 있는 기능층 및 상기 채널층 모두를 동일 공정에서 도포 및 건조해서 형성하는 것이 바람직하다.
부언하면, 재료의 사용 효율, 재료 종류가 적어지는 것이나, 프로세스 간편성의 관점에서, 이하의 (1) 내지 (4)의 공정을 포함하는 것이 바람직하다.
(1) 상기 제1 반도체 소자의 게이트 전극과, 상기 제2 반도체 소자의 게이트 전극과, 상기 제3 반도체 소자의 게이트 전극을 동일 공정으로 형성하는 공정;
(2) 상기 제1 반도체 소자의 게이트 절연층과, 상기 제2 반도체 소자의 게이트 절연층과, 상기 제3 반도체 소자의 게이트 절연층을 동일 공정으로 형성하는 공정;
(3) 상기 제1 반도체 소자의 소스 전극 또는/및 드레인 전극과, 상기 제2 반도체 소자의 소스 전극 또는/및 드레인 전극과, 상기 제3 반도체 소자의 소스 전극 또는/및 드레인 전극을 동일 공정으로 형성하는 공정;
(4) 상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층을 동일 공정으로 형성하는 공정.
즉, 이하의 (1) 내지 (4)의 공정을 포함하는 것이 바람직하다.
(1) 메모리 어레이의 메모리 소자와, 정류 회로의 정류 소자와, 로직 회로의 로직 소자의 게이트 전극을, 동일 공정으로 형성하는 공정;
(2) 메모리 어레이의 메모리 소자와, 정류 회로의 정류 소자와, 로직 회로의 로직 소자의 게이트 절연층을, 동일 공정으로 형성하는 공정;
(3) 메모리 어레이의 메모리 소자와, 정류 회로의 정류 소자와, 로직 회로의 로직 소자의 소스 전극 또는/및 드레인 전극을, 동일 공정으로 형성하는 공정;
(4) 메모리 어레이의 메모리 소자의 반도체층과, 정류 회로의 정류 소자의 정류 작용이 있는 기능층과, 로직 회로의 로직 소자의 채널을 동일 공정으로 형성하는 공정.
부언하면, 재료의 사용 효율, 재료 종류가 적어지는 관점에서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층의 형성을 위해 도포하는 조성물이, 모두 동일한 조성물인 것이 바람직하다. 즉, 상기 반도체층, 상기 정류 작용이 있는 기능층 및 상기 채널층의 형성을 위해 도포하는 조성물이, 모두 동일한 조성물인 것이 바람직하다.
또한, 상기 제2 반도체층의 형성을 위해 도포하는 조성물의 농도와, 상기 제3 반도체층의 형성을 위해 도포하는 조성물의 농도가 다른 것이 바람직하다. 즉, 정류 회로의 정류 소자의 정류 작용이 있는 기능층의 형성을 위해 도포하는 조성물의 농도와, 로직 회로의 로직 소자의 채널층의 형성을 위해 도포하는 조성물의 농도가 다른 것이 바람직하다. 또는, 상기 제2 반도체층의 형성을 위해 도포하는 조성물의 도포량과, 상기 제3 반도체층의 형성을 위해 도포하는 조성물의 도포량이 다른 것이 바람직하다. 즉, 정류 회로의 정류 소자의 정류 작용이 있는 기능층의 형성을 위해 도포하는 조성물의 도포량과, 로직 회로의 로직 소자의 채널층의 형성을 위해 도포하는 조성물의 도포량이 다른 것이 바람직하다. 이에 의해, 정류 회로의 정류 소자는 저전력 손실이, 로직 회로의 로직 소자는 고속 동작이 가능하게 된다.
<무선 통신 장치>
이어서, 본 발명의 집적 회로를 함유하는 무선 통신 장치에 대해서 설명한다. 이 무선 통신 장치는, 예를 들어 RFID와 같은, 리더/라이터에 탑재된 안테나로부터 송신되는 반송파를 RFID 태그가 수신함으로써 전기 통신을 행하는 장치이다. 구체적인 동작은, 예를 들어 리더/라이터에 탑재된 안테나로부터 송신된 무선 신호를, RFID 태그의 안테나가 수신하고, 정류 회로에 의해 직류 전류로 변환되어 RFID 태그가 기전한다. 이어서, 기전된 RFID 태그는, 무선 신호로부터 커맨드를 수신하고, 커맨드에 따른 동작을 행한다. 그 후, 커맨드에 따른 결과의 회답을 RFID 태그의 안테나로부터 리더/라이터의 안테나에 무선 신호를 송신한다. 부언하면, 커맨드에 따른 동작은 적어도 공지된 복조 회로, 동작 제어 로직 회로, 변조 회로 등을 포함하는 로직 회로에서 행해진다.
본 발명의 무선 통신 장치는, 상술한 집적 회로와, 상술한 집적 회로에 전기적으로 접속된 안테나를 적어도 갖는 것이다. 보다 구체적인 구성으로서는, 예를 들어 도 14에 도시한 바와 같이, 안테나(1000)에서 수신한 외부로부터의 변조파 신호의 정류를 행하여 각 부에 전원을 공급하는 정류 회로(501), 상기 변조파 신호를 복조해서 제어 회로(502a)로 보내는 복조 회로(502b), 제어 회로(502a)로부터 보내진 데이터를 변조해서 안테나(1000)로 송출하는 변조 회로(502c), 복조 회로(502b)로 복조된 데이터의 메모리 어레이(503)로의 기입 및 메모리 어레이(503)로부터 데이터를 읽어내서 변조 회로(502c)로의 송신을 행하는 제어 회로(502a)를 포함하는 로직 회로로 구성되고, 각 회로부가 전기적으로 접속된 무선 통신 장치를 들 수 있다. 상기 로직 회로에는, 필요에 따라, 적절히, 콘덴서, 저항 소자, 다이오드 등을 더 포함하고 있어도 된다.
안테나, 콘덴서, 저항 소자, 다이오드 등은 일반적으로 사용되는 것이면 되고, 사용되는 재료, 형상은 특별히 한정은 되지 않는다. 또한 각각을 전기적으로 접속하는 재료도, 일반적으로 사용될 수 있는 도전 재료이면 어떠한 것이어도 된다. 접속 방법도 전기적으로 도통을 취할 수 있으면, 어떠한 방법이어도 되고, 접속부의 폭, 두께는 임의이다.
실시예
이하, 본 발명을 실시예에 기초하여 더욱 구체적으로 설명한다. 부언하면, 본 발명은 하기 실시예에 한정되는 것은 아니다.
반도체 용액의 제작예 1; 반도체 용액 A
CNT1 1.0㎎과, 클로로포름 50mL 첨가하고, 초음파 세정기를 사용해서 1시간 분산했다. 추가로 이 분산액 5mL를 분취하고 100mL에 희석해서 추가로 초음파 세정기를 사용해서 2시간 분산하여 CNT 분산액 A를 얻었다. 얻어진 CNT 분산액 A를 멤브레인 필터(구멍 직경 10㎛, 직경 25㎜, 밀리포어사제 옴니포어 멤브레인)를 사용해서 여과를 행하여, 길이 10㎛ 이상의 CNT를 제거하고, 반도체 용액 A를 얻었다.
반도체 용액의 제작예 2; 반도체 용액 B1, 반도체 용액 B2
먼저, 폴리(3-헥실티오펜)(P3HT)(알드리치(주)제) 2.0㎎의 클로로포름 10ml 용액에 CNT1(CNI사 제조, 단층 CNT, 순도 95%)을 1.0㎎ 첨가하고, 빙냉하면서 초음파 호모지나이저(도쿄 리카기카이(주)제 VCX-500)를 사용해서 출력 20%로 4시간 초음파 교반하여, CNT 분산액 B(용매에 대한 CNT 복합체 농도 0.96g/l)를 얻었다.
이어서, 반도체층을 형성하기 위한 반도체 용액의 제작을 행하였다. 상기 CNT 분산액 B를 멤브레인 필터(구멍 직경 10㎛, 직경 25㎜, 밀리포어사제 옴니포어 멤브레인)를 사용해서 여과를 행하여, 길이 10㎛ 이상의 CNT 복합체를 제거했다. 얻어진 여액에 o-DCB(와코 쥰야꾸 고교(주)제) 5ml를 첨가한 후, 로터리 증발기를 사용하여, 저비점 용매인 클로로포름을 증류 제거하고, 용매를 o-DCB로 치환하여, CNT 분산액 B'를 얻었다. CNT 분산액 B' 1ml에 o-DCB 3mL를 첨가하여, 반도체 용액 B1(용매에 대한 CNT 복합체 농도 0.03g/l), CNT 분산액 B' 1ml에 o-DCB 1.5mL를 첨가하여, 반도체 용액 B2(용매에 대한 CNT 복합체 농도 0.06g/l)로 했다.
조성물의 제작예 1; 게이트 절연층 용액 A
메틸트리메톡시실란 61.29g(0.45몰), 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 12.31g(0.05몰) 및 페닐트리메톡시실란 99.15g(0.5몰)을 프로필렌글리콜모노부틸에테르(비점 170℃) 203.36g에 용해하고, 이것에, 물 54.90g, 인산 0.864g을 교반하면서 첨가했다. 얻어진 용액을 배스 온도 105℃에서 2시간 가열하고, 내온을 90℃까지 올려서, 주로 해서 부생하는 메탄올을 포함하는 성분을 유출시켰다. 이어서 배스 온도 130℃에서 2.0시간 가열하고, 내온을 118℃까지 올려서, 주로 물과 프로필렌글리콜모노부틸에테르를 포함하는 성분을 유출시킨 후, 실온까지 냉각하여, 고형분 농도 26.0중량%의 폴리실록산 용액 A를 얻었다. 얻어진 폴리실록산의 중량 평균 분자량은 6000이었다.
얻어진 폴리실록산 용액 A를 10g 칭량하여, 프로필렌글리콜모노에틸에테르아세테이트(이하, PGMEA라고 한다) 54.4g을 혼합하고, 실온에서 2시간 교반하여, 게이트 절연층 용액 A를 얻었다.
실시예 1
도 2에 도시하는 메모리 어레이의 메모리 소자, 도 2에 도시하는 정류 회로의 정류 소자, 도 6에 도시하는 로직 회로의 로직 소자를 제작했다. 먼저, 유리제의 기판(1)(막 두께 0.7㎜) 상에 저항 가열법에 의해, 마스크를 통해서 크롬을 5㎚ 및 금을 50㎚ 진공 증착하고, 이에 의해, 도 2에 도시하는 메모리 어레이의 메모리 소자(110, 111, 112, 113)의 게이트 전극(2), 제1 배선(101, 102), 도 2에 도시하는 정류 회로의 정류 소자의 게이트 전극(2), 도 6에 도시하는 로직 회로의 로직 소자의 게이트 전극(2)을 형성했다. 다음에, 에틸실리케이트 28(상품명, 콜코트(주)제)을 상기 기판 상에 스핀 코트 도포(2000rpm×30초)하고, 질소 기류 하에 200℃, 1시간 열처리함으로써, 막 두께 600㎚의 각 소자의 게이트 절연층(3)을 형성했다. 다음에, 저항 가열법에 의해, 금을 막 두께 50㎚가 되도록 진공 증착하고, 그 위에 포토레지스트(상품명 "LC100-10cP", 롬·앤드·하스 가부시키가이샤제)를 스핀 코팅법으로 도포(1000rpm×20초)하고, 100℃에서 10분간 가열 건조했다.
계속해서, 상기와 같이 제작한 포토레지스트막을, 패럴렐 라이트 마스크 얼라이너(캐논 가부시키가이샤제, PLA-501F)를 사용해서, 마스크를 개재해서 패턴 노광한 후, 자동 현상 장치(다키자와 산교 가부시키가이샤제, AD-2000)를 사용하여, 2.38중량%의 수산화테트라메틸암모늄 수용액(상품명 "ELM-D", 미쯔비시 가스 가가꾸 가부시키가이샤제)으로 70초간 샤워 현상하고, 계속해서 물로 30초간 세정했다. 그 후, 에칭 처리액(상품명 "AURUM-302", 간또 가가꾸 가부시키가이샤제)으로 5분간 에칭 처리한 후, 물로 30초간 세정했다. 계속해서, 박리액(상품명 "AZ 리무버 100", AZ 일렉트로닉 머티리얼즈 가부시키가이샤제)에 5분간 침지해서 레지스트를 박리하고, 물로 30초간 세정 후, 120℃에서 20분간 가열 건조함으로써, 메모리 소자, 정류 소자, 로직 소자의 소스 전극(5), 드레인 전극(6), 메모리 어레이의 제2 배선(103, 104)을 형성했다.
메모리 어레이의 메모리 소자 및 로직 회로의 로직 소자의 소스 전극(5) 및 드레인 전극(6)의 폭은 200㎛로 하고, 이들 전극간의 거리는 20㎛, 정류 회로의 정류 소자의 소스 전극(5) 및 드레인 전극(6)의 폭은 500㎛로 하고, 이들 전극간의 거리는 20㎛로 했다. 상기와 같이 각 전극이 형성된 기판(1) 상에 있어서, 메모리 어레이의 메모리 소자(110, 113), 정류 회로의 정류 소자 및 로직 회로의 로직 소자에, 100pl의 반도체 용액 A를 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하에, 150℃에서 30분간의 열처리를 행함으로써 메모리 어레이의 메모리 소자의 반도체층, 정류 회로의 정류 소자의 정류 작용이 있는 기능층 및 로직 회로 중의 로직 소자의 채널층을 형성했다. 이와 같이 해서, 실시예 1의 집적 회로를 얻었다. 다음에 로직 회로의 로직 소자의 채널층의 화상을 원자간력 현미경Dimension Icon(브루커·AXS 가부시키가이샤제)을 사용해서 취득하고, 임의의 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 8㎛였다. 또한 마찬가지로 정류 회로의 정류 소자의 반도체층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 8㎛였다.
(평가)
다음에, 실시예 1의 메모리 어레이를 구성하는 메모리 소자에 있어서의 소스 전극과 드레인 전극 사이의 전기 특성, 즉 메모리 소자에 있어서의 게이트 전극의 전압(Vg)을 바꾸었을 때의, 소스·드레인간 전류(Id)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤제)을 사용하여, 대기 중에서 측정했다. 이에 의해, 구체적으로는, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 측정했다. 결과를 표 1에 나타낸다. 표 1을 참조하여 알 수 있는 바와 같이, 실시예 1에 있어서의, 반도체층(4)을 갖는 메모리 소자(110) 및 메모리 소자(113)와, 반도체층(4)을 갖고 있지 않은 메모리 소자(111) 및 메모리 소자(112)에 있어서, 소스 전극과 드레인 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 1에 대해서, 메모리 소자(110) 및 메모리 소자(113)와, 메모리 소자(111) 및 메모리 소자(112) 사이에서, 서로 다른 정보가 기록되고 있는 것을 확인할 수 있었다.
이어서, 실시예 1의 정류 회로의 정류 소자의 전류-전압 특성을 측정했다. 게이트 전극 및 드레인 전극을 금선으로 전기적으로 접속하고, 소스 전극을 입력, 게이트 전극 및 드레인 전극을 출력으로 하는 2 단자법으로 측정했다. 측정은, 대기 중(기온 20℃, 습도 35%)에서 실시하고, 정류 작용이 얻어지는 것을 확인했다. 이어서, 상기 정류 회로의 정류 소자를 사용해서 도 5에 도시하는 정류 회로를 구성했다. 캐패시터(202)의 용량값은 100[pF]이다. 상기 정류 회로의 정류 소자의 소스 전극을 입력 단자(201)에 접속하고, 상기 정류 회로의 정류 소자의 게이트 전극 및 드레인 전극을 캐패시터(202) 및 출력 단자(203)에 접속했다. 캐패시터(202)의 반대측 전극은, 접지 전위와 전기적으로 접속했다. 입력 단자(201)의 1㎓의 교류 전압(전압 진폭±5[V])을 입력했을 때, 출력 단자(203)에 출력된 직류 전압은, 평균값 1.0[V], 변동 0.8[V]였다.
이어서, 실시예 1의 로직 회로의 로직 소자의 게이트 전압(Vg)을 바꾸었을 때의 소스·드레인간 전류(Id)-소스·드레인간 전압(Vsd) 특성을 측정했다. 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤제)을 사용하여, 대기 중에서 측정했다. Vg=+30 내지 -30V로 변화시켰을 때의 Vsd=-5V에 있어서의 Id의 값의 변화로부터 선형 영역의 이동도, 또한 Id-Vg 그래프에 있어서의 선형 부분의 연장선과 Vg축과의 교점으로부터 역치 전압을 구했다.
실시예 2
정류 회로의 정류 소자의 정류 작용이 있는 기능층을, 반도체 용액 B1 대신에 반도체 용액 B2를 사용한 것 이외에는, 실시예 1과 마찬가지로 하여 집적 회로를 제작했다. 다음에 로직 회로의 로직 소자의 채널층의 화상을 원자간력 현미경Dimension Icon(브루커·AXS 가부시키가이샤제)을 사용해서 취득하고, 임의의 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 10㎛였다. 또한 마찬가지로 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 25㎛였다.
실시예 3
정류 회로의 정류 소자의 정류 작용이 있는 기능층을, 반도체 용액 B1을 1000pl 적하해서 형성한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 11㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 53㎛였다.
실시예 4
정류 회로의 정류 소자의 정류 작용이 있는 기능층을, 반도체 용액 B1을 300pl 적하해서 형성하고, 로직 회로의 로직 소자의 채널층을, 반도체 용액 B1을 70pl 적하해서 형성한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 8㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 15㎛였다.
실시예 5
정류 회로의 정류 소자의 정류 작용이 있는 기능층을, 반도체 용액 B1을 5000pl 적하하고, 로직 회로의 로직 소자의 채널층을, 반도체 용액 B1을 3000pl 적하해서 형성한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 82㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 102㎛였다.
실시예 6
로직 회로의 로직 소자의 채널층을, 반도체 용액 B1을 250pl 적하해서 형성한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 18㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 27㎛였다.
실시예 7
로직 회로의 로직 소자의 채널층을, 반도체 용액 B1을 10pl 적하해서 형성한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 2㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 23㎛였다.
실시예 8
도 2에 도시하는 메모리 어레이의 메모리 소자, 도 4에 도시하는 정류 회로의 정류 소자, 도 7에 도시하는 로직 회로의 로직 소자(p채널형 트랜지스터 및 ｎ채널형 트랜지스터)를 제작했다. 먼저, 유리제의 기판(1)(막 두께 0.7㎜) 상에 저항 가열법에 의해, 마스크를 통해서 크롬을 5㎚ 및 금을 50㎚ 진공 증착하고, 이에 의해, 메모리 어레이의 메모리 소자(110, 111, 112, 113)의 게이트 전극(2), 제1 배선(101, 102), 정류 회로의 정류 소자의 게이트 전극, 로직 회로의 로직 소자(p채널형 트랜지스터 및 ｎ채널형 트랜지스터)의 게이트 전극을 형성했다. 다음에, 에틸실리케이트 28(상품명, 콜코트(주)제)을 상기 기판 상에 스핀 코트 도포(2000rpm×30초)하고, 질소 기류 하에 200℃, 1시간 열처리함으로써, 막 두께 600㎚의 각 소자의 게이트 절연층(3)을 형성했다. 다음에, 저항 가열법에 의해, 금을 막 두께 50㎚가 되도록 진공 증착하고, 그 위에 포토레지스트(상품명 "LC100-10cP", 롬 앤드 하스 가부시키가이샤제)를 스핀 코팅법으로 도포(1000rpm×20초)하고, 100℃에서 10분간 가열 건조했다.
계속해서, 상기와 같이 제작한 포토레지스트막을, 패럴렐 라이트 마스크 얼라이너(캐논 가부시키가이샤제, PLA-501F)를 사용하여, 마스크를 개재해서 패턴 노광한 후, 자동 현상 장치(다키자와 산교 가부시키가이샤제, AD-2000)를 사용하여, 2.38중량%의 수산화테트라메틸암모늄 수용액(상품명 "ELM-D", 미쯔비시 가스 가가꾸 가부시키가이샤제)으로 70초간 샤워 현상하고, 계속해서 물로 30초간 세정했다. 그 후, 에칭 처리액(상품명 "AURUM-302", 간또 가가꾸 가부시키가이샤제)으로 5분간 에칭 처리한 후, 물로 30초간 세정했다. 계속해서, 박리액(상품명 "AZ 리무버100", AZ 일렉트로닉 머티리얼즈 가부시키가이샤제)에 5분간 침지해서 레지스트를 박리하고, 물로 30초간 세정 후, 120℃에서 20분간 가열 건조함으로써, 메모리 소자, 정류 소자, 로직 소자의 소스 전극(5), 드레인 전극(6), 메모리 어레이의 제2 배선(103, 104)를 형성했다.
메모리 어레이의 메모리 소자 및 로직 회로의 로직 소자의 소스 전극(5) 및 드레인 전극(6)의 폭은 200㎛로 하고, 이들 전극간의 거리는 20㎛, 정류 회로의 정류 소자의 소스 전극(5) 및 드레인 전극(6)의 폭은 500㎛로 하고, 이들 전극간의 거리는 20㎛로 했다. 상기와 같이 전극이 형성된 기판(1) 상에 있어서, 메모리 어레이의 메모리 소자(110, 113)에, 100pl의 반도체 용액 B1을, 정류 회로의 정류 소자에, 100pl의 반도체 용액 B2를, 로직 회로의 로직 소자(p채널형 트랜지스터 및 ｎ채널형 트랜지스터)에 200pl의 반도체 용액 B1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하에, 150℃에서 30분간의 열처리를 행함으로써 메모리 소자의 반도체층, 로직 소자의 채널층, 정류 소자의 정류 작용이 있는 기능층을 형성했다. 다음에 DBU(도꾜 가세이 고교제, 일급)를 로직 회로의 ｎ채널형 트랜지스터의 채널층 상에 채널층을 덮도록 50μL 적하하고, 질소 기류 하에 150℃, 1시간 열처리함으로써 제2 절연층을 형성하여, ｎ채널형 트랜지스터를 얻었다. 이와 같이 해서, 실시예 8의 집적 회로를 얻었다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 16㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 24㎛였다.
실시예 9
에틸실리케이트 28 대신에 게이트 절연층 용액 A를 사용한 것 이외에는, 실시예 2와 마찬가지로 하여 집적 회로를 제작했다. 실시예 1과 마찬가지로, 로직 회로의 로직 소자의 채널층 중 1㎛2당 존재하는 CNT 복합체의 총 길이를 측정한바, 11㎛였다. 또한 정류 회로의 정류 소자의 정류 작용이 있는 기능층 중 1㎛2당 존재하는 CNT 복합체의 총 길이는 28㎛였다.
Figure 112020039560010-pct00015
Figure 112020039560010-pct00016
1 : 기판
2 : 게이트 전극
3 : 게이트 절연층
4 : 반도체층
5 : 소스 전극
6 : 드레인 전극
7 : 정류 작용이 있는 기능층
8 : 채널층
9 : 반도체층
10 : ｎ채널형 트랜지스터의 제2 절연층
11a, 11b : 도포층
20 : 배선
100 : 메모리 어레이
101, 102 : 제1 배선
103, 104 : 제2 배선
110, 111, 112, 113 : 메모리 어레이의 메모리 소자
120, 121, 130, 131 : 메모리 어레이의 메모리 소자
200 : 정류 회로의 정류 소자
201 : 입력 단자
202 : 콘덴서
203 : 출력 단자
300, 310 : p채널형 트랜지스터
301, 311 : ｎ채널형 트랜지스터
501 : 정류 회로
502 : 로직 회로
502a : 제어 회로
502b : 복조 회로
502c : 변조 회로
503 : 메모리 어레이
1000 : 안테나

Claims (15)

  1. 적어도, 데이터를 기억하는 메모리 어레이와,
    교류 전류를 정류해서 직류 전압을 생성하는 정류 회로와,
    상기 메모리 어레이에 기억되어 있는 데이터를 읽어내는 로직 회로
    를 갖는 집적 회로로서,
    상기 메모리 어레이는, 제1 반도체층을 갖는 제1 반도체 소자를 갖고,
    상기 정류 회로는, 제2 반도체층을 갖는 제2 반도체 소자를 갖고,
    상기 로직 회로는, 제3 반도체층을 갖는 제3 반도체 소자를 갖고,
    상기 제1 반도체 소자는 메모리 소자, 상기 제2 반도체 소자는 정류 소자, 상기 제3 반도체 소자는 로직 소자이며,
    상기 제2 반도체층은, 정류 작용이 있는 기능층, 상기 제3 반도체층은, 로직 소자의 채널층이며,
    상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층 모두가 카본 나노 튜브를 포함하는 동일 재료로 구성되고,
    상기 제3 반도체층 1㎛2당 존재하는 상기 카본 나노 튜브의 총 길이가, 상기 제2 반도체층 1㎛2당 존재하는 상기 카본 나노 튜브의 총 길이의 0.7배 이하인 집적 회로.
  2. 제1항에 있어서, 상기 제1 반도체 소자와, 상기 제2 반도체 소자와, 상기 제3 반도체 소자가, 게이트 전극과,
    상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층과 각각 접하는 소스 전극 또는/및 드레인 전극과,
    상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층 각각을 상기 게이트 전극과 절연하는 게이트 절연층
    을 구비한 소자이며,
    상기 제1 반도체 소자의 게이트 전극, 및 상기 제2 반도체 소자의 게이트 전극, 그리고 상기 제3 반도체 소자의 게이트 전극이 모두 동일 재료로 구성되고, 상기 제1 반도체 소자의 소스 전극 또는/및 드레인 전극, 및 상기 제2 반도체 소자의 소스 전극 또는/및 드레인 전극, 그리고 상기 제3 반도체 소자의 소스 전극 또는/및 드레인 전극이 모두 동일 재료로 구성되고, 상기 제1 반도체 소자의 게이트 절연층, 및 상기 제2 반도체 소자의 게이트 절연층, 그리고 상기 제3 반도체 소자의 게이트 절연층이 모두 동일 재료로 이루어지는 집적 회로.
  3. 제1항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층 중 적어도 하나가, 카본 나노 튜브의 표면의 적어도 일부에 공액계 중합체가 부착된 카본 나노 튜브 복합체를 함유하는 집적 회로.
  4. 제1항에 있어서, 상기 로직 회로가, 추가로 제4 반도체층을 갖는 제4 반도체 소자를 갖고, 상기 제3 반도체 소자는 p채널형 트랜지스터를 포함하는 로직 소자이고, 상기 제4 반도체 소자는 ｎ채널형 트랜지스터를 포함하는 로직 소자인 집적 회로.
  5. 제2항에 있어서, 상기 게이트 절연층이, 적어도, 일반식 (1)로 표시되는 실란 화합물을 중합 성분으로 하는 폴리실록산을 포함하는 집적 회로.
    R1 mSi(OR2)4-m (1)
    (여기서, R1은 수소 원자, 알킬기, 시클로알킬기, 복소환기, 아릴기, 헤테로아릴기 또는 알케닐기를 나타내고, R1이 복수 존재하는 경우, 각각의 R1은 동일하거나 상이해도 된다. R2는 알킬기 또는 시클로알킬기를 나타내고, R2가 복수 존재하는 경우, 각각의 R2는 동일하거나 상이해도 된다. m은 1 내지 3의 정수를 나타낸다.)
  6. 제1항 내지 제5항 중 어느 한 항에 기재된 집적 회로의 제조 방법으로서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층 모두를 도포 및 건조해서 형성하는 공정을 포함하는, 집적 회로의 제조 방법.
  7. 제6항에 있어서, 상기 도포의 방법은, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인, 집적 회로의 제조 방법.
  8. 제6항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층 모두를 동일 공정으로 도포 및 건조해서 형성하는, 집적 회로의 제조 방법.
  9. 제6항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층의 형성을 위해 도포하는 조성물이, 모두 동일한 조성물인, 집적 회로의 제조 방법.
  10. 제6항에 있어서, 상기 제2 반도체층의 형성을 위해 도포하는 조성물의 농도와, 상기 제3 반도체층의 형성을 위해 도포하는 조성물의 농도가 다른, 집적 회로의 제조 방법.
  11. 제6항에 있어서, 상기 제2 반도체층의 형성을 위해 도포하는 조성물의 도포량과, 상기 제3 반도체층의 형성을 위해 도포하는 조성물의 도포량이 다른, 집적 회로의 제조 방법.
  12. 제6항에 있어서,
    (1) 상기 제1 반도체 소자의 게이트 전극과, 상기 제2 반도체 소자의 게이트 전극과, 상기 제3 반도체 소자의 게이트 전극을 동일 공정으로 형성하는 공정;
    (2) 상기 제1 반도체 소자의 게이트 절연층과, 상기 제2 반도체 소자의 게이트 절연층과, 상기 제3 반도체 소자의 게이트 절연층을 동일 공정으로 형성하는 공정;
    (3) 상기 제1 반도체 소자의 소스 전극 또는/및 드레인 전극과, 상기 제2 반도체 소자의 소스 전극 또는/및 드레인 전극과, 상기 제3 반도체 소자의 소스 전극 또는/및 드레인 전극을 동일 공정으로 형성하는 공정;
    (4) 상기 제1 반도체층과, 상기 제2 반도체층과, 상기 제3 반도체층을 동일 공정으로 형성하는 공정
    을 포함하는 집적 회로의 제조 방법.
  13. 제1항 내지 제5항 중 어느 한 항에 기재된 집적 회로와, 상기 집적 회로에 전기적으로 접속된 안테나를 갖는 무선 통신 장치.
  14. 삭제
  15. 삭제
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