TWI664641B - 記憶體陣列、記憶體陣列的製造方法、記憶體陣列片、記憶體陣列片的製造方法以及無線通信裝置 - Google Patents

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Abstract

本發明的一形態的記憶體陣列於基板上具有：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和第二配線的交點對應地設置。所述多個記憶體元件可記錄各不相同的資訊。而且，本發明的一形態的記憶體陣列片於片上具有多個該記憶體陣列。此種記憶體陣列或自記憶體陣列片切分出的記憶體陣列被用於無線通信裝置。

Description

記憶體陣列、記憶體陣列的製造方法、記憶體陣列片、記憶體陣列片的製造方法以及無線通信裝置
本發明是有關於一種記憶體陣列（memory array）、記憶體陣列的製造方法、記憶體陣列片（memory array sheet）、記憶體陣列片的製造方法以及無線通信裝置。
近年來，作為非接觸型的標籤（tag），正推進使用無線射頻識別（Radio Frequency IDentification，RFID）技術的無線通信系統（即RFID系統）的開發。RFID系統中，於被稱作讀寫器（reader/writer）的無線收發機與RFID標籤之間進行無線通信。
RFID標籤於物流管理、商品管理、防竊等各種用途中的利用備受期待，在交通卡等積體電路卡（Integrated Circuit（IC）card）或商品標籤等一部分用途中已開始引入。RFID標籤具有IC晶片和用於進行與讀寫器的無線通信的天線（antenna），於IC晶片內具有記憶體電路。記錄於該記憶體電路中的資訊是使用讀寫器而自RFID標籤讀取。
記憶體電路包含：記憶體陣列，排列有多個記錄資訊的記憶體元件；以及解碼器（decoder）等周邊電路，該解碼器導出來自記憶體陣列的資訊。作為記憶體電路的一例，有非揮發性記憶體電路。對於非揮發性記憶體電路，使用唯讀記憶體（Read Only Memory，ROM）或隨機存取記憶體（Random Access Memory，RAM）等方式。
作為ROM，已知有遮罩（mask）ROM這一方式（例如參照專利文獻1～專利文獻3）。遮罩ROM中，於記憶體陣列的製造時寫入資訊，隨後無法變更資訊。因此，於製作記憶體陣列的同時，決定記錄於該記憶體陣列中的資訊。利用該性質，可將ID編號等固有資訊預先記錄於各記憶體陣列中。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2001-94063號公報 專利文獻2：日本專利特開2000-260886號公報 專利文獻3：日本專利特開2013-84963號公報
[發明所欲解決之問題] 一般而言，於遮罩ROM方式中，藉由使用光微影（photolithography）來分開製作記憶體元件，從而於記憶體陣列中記錄資訊。
例如，於專利文獻1中揭示有下述技術：藉由光微影/蝕刻處理步驟來選擇性地設置閘極（gate）電極，以分開製作與欲記錄的資料（data）「0」或「1」分別對應的各記憶體元件。
於專利文獻2中揭示有一種利用遮罩程式化（mask programming）法的技術，所述遮罩程式化法是使用經圖案化（patterning）的離子注入遮罩，僅於其開口部形成通道摻雜（channel dope）層。藉由該方法，分開製作空乏（depletion）型記憶體元件與增強（enhancement）型記憶體元件。
然而，該些技術中，為了製作所記錄的固有資訊各不相同的數量眾多的記憶體陣列，必須製作與製造數相應的光罩（photo mask）。因此，記憶體陣列的製造成本方面及製程（process）方面這兩方面均承受大的負擔。
另一方面，專利文獻3中揭示有下述方法：取代使用光微影，而一邊將電極或配線浸於電解液中，一邊施加電壓，藉此來使電極或配線選擇性地溶解，以阻斷其電性連接，藉此於各記憶體陣列中記錄各不相同的固有資訊。然而，該方法中，於記憶體陣列的製造步驟的中途，必須將電極或配線設為電性連接於電腦（computer）等外部控制機器的狀態而浸於電解液中。因此，於記憶體陣列的製造步驟中，存在製程複雜化而製造成本增加的問題。
本發明是有鑒於所述問題而完成，第一目的在於提供一種記憶體陣列，其可使用簡便的製程來低成本地製造，並可每次記錄不同的固有資訊。第二目的在於提供一種記憶體陣列片，其使用簡便的製程，而低成本地於片上形成有記錄各不相同的固有資訊的多個記憶體陣列。第三目的在於提供一種具備記憶體陣列的無線通信裝置，該記憶體陣列可使用簡便的製程來低成本地製造，並且可記錄與其他記憶體陣列不同的固有資訊。 [解決問題之手段]
為了解決所述問題而達成目的，本發明的記憶體陣列的特徵在於，於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述第一電極及所述第二電極的其中任一者連接於所述多根第一配線中的一根，所述多個記憶體元件中的至少一個於所述第一電極與所述第二電極之間的區域具有塗佈層，所述多個記憶體元件包含藉由所述塗佈層而所述第一電極與所述第二電極之間的電氣特性互不相同的二種記憶體元件，藉由將所述二種記憶體元件任意組合的排列，來決定所記錄的資訊。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述塗佈層是包含塗佈於所述第一電極與所述第二電極之間的區域中的半導體材料的半導體層，所述二種記憶體元件中的其中一種記憶體元件是具有所述半導體層的記憶體元件，另一種記憶體元件是不具有所述半導體層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由所述半導體層的有無，來分別記錄互不相同的各資訊。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述塗佈層是包含塗佈於所述第一電極與所述第二電極之間的區域中的半導體材料、且電氣特性互不相同的第一半導體層或第二半導體層，所述二種記憶體元件中的其中一種記憶體元件是具有所述第一半導體層的記憶體元件，另一種記憶體元件是具有所述第二半導體層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由所述第一半導體層與所述第二半導體層的電氣特性的不同，來分別記錄互不相同的各資訊。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述第二半導體層含有與所述第一半導體層不同的半導體材料。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述第二半導體層的膜厚大於所述第一半導體層的膜厚。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述第一半導體層及所述第二半導體層分別含有選自由碳奈米管（Carbon Nanotube）、石墨烯（graphene）、富勒烯（fullerene）及有機半導體所構成之群組中的一種以上，以作為半導體材料。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述第一半導體層及所述第二半導體層分別含有碳奈米管，以作為半導體材料，所述第二半導體層中的碳奈米管的濃度高於所述第一半導體層中的碳奈米管的濃度。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述多個記憶體元件分別具有包含半導體材料的半導體層，所述半導體材料是以與所述絕緣層接觸的方式塗佈於所述第一電極與所述第二電極之間的區域，所述塗佈層是包含絕緣性材料，且使所述半導體層的電氣特性變化為互不相同的電氣特性的第一絕緣層或第二絕緣層，所述絕緣性材料是以自與所述絕緣層相反的側而與所述半導體層接觸的方式塗佈於所述第一電極與所述第二電極之間的區域，所述二種記憶體元件中的其中一種記憶體元件是具有所述第一絕緣層的記憶體元件，另一種記憶體元件是具有所述第二絕緣層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由因所述第一絕緣層與所述第二絕緣層造成的所述半導體層的電氣特性的不同，來分別記錄互不相同的各資訊。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述半導體層含有選自由碳奈米管、石墨烯、富勒烯及有機半導體所構成之群組中的一種以上。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述半導體層含有碳奈米管。
而且，本發明的記憶體陣列如所述發明，其特徵在於，所述碳奈米管含有在所述碳奈米管的表面的至少一部分附著有共軛系聚合物的碳奈米管複合體。
而且，本發明的記憶體陣列的製造方法中，所述記憶體陣列於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層。
而且，本發明的記憶體陣列的製造方法如所述發明，其特徵在於，所述塗佈層為半導體層，所述塗佈步驟是在對應於要記錄的資訊而自所述多個記憶體元件中選擇的、作為塗佈對象的記憶體元件中的所述第一電極與所述第二電極之間的區域，形成所述半導體層。
而且，本發明的記憶體陣列的製造方法如所述發明，其特徵在於，所述塗佈層是電氣特性互不相同的第一半導體層或第二半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，形成所述第一半導體層或所述第二半導體層。
而且，本發明的記憶體陣列的製造方法如所述發明，其特徵在於，所述塗佈層是電氣特性互不相同的第一絕緣層或第二絕緣層，在所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，預先形成有與所述絕緣層接觸的半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，以自與所述絕緣層相反的側而與所述半導體層接觸的方式，而形成所述第一絕緣層或所述第二絕緣層。
而且，本發明的記憶體陣列的製造方法如所述發明，其特徵在於，所述塗佈法是選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。
而且，本發明的記憶體陣列片是於片上將多個所述任一發明所述的記憶體陣列組合而成的記憶體陣列片，其特徵在於，於形成於所述片上的多個所述記憶體陣列中分別記錄的各資訊互不相同。
而且，本發明的記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括多根第一配線、與所述多根第一配線交叉的至少一根第二配線、及與所述多根第一配線和所述至少一根第二配線的各交點對應地設置的多個記憶體元件，所述記憶體陣列片的特徵在於，所述多個記憶體元件包含二種記憶體元件，即：與所述第一配線及所述第二配線這兩者電性連接的第一配線圖案的記憶體元件、及未與所述第一配線及所述第二配線中的至少一者電性連接的第二配線圖案的記憶體元件，所述第一配線圖案及所述第二配線圖案包含塗佈於所述片上的導電材料，藉由將所述二種記憶體元件任意組合的排列，來決定記錄於所述記憶體陣列中的資訊，於形成於所述片上的多個所述記憶體陣列中分別記錄的各資訊互不相同。
而且，本發明的記憶體陣列片如所述發明，其特徵在於，所述第一配線圖案的記憶體元件具有第一電極、第二電極及第三電極，所述第一電極與所述多根第一配線中的一根電性連接，所述第二電極經由半導體層而與所述第一電極電性連接，所述第三電極與所述至少一根第二配線中的一根電性連接，所述第二配線圖案的記憶體元件未進行下述電性連接中的至少一個，即，所述多根第一配線中的一根與所述第一電極的電性連接、所述第一電極與所述第二電極的電性連接、及所述至少一根第二配線中的一根與所述第三電極的電性連接。
而且，本發明的記憶體陣列片的製造方法中，所述記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列片的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，於形成於所述片上的多個所述記憶體陣列中，分別記錄互不相同的資訊。
而且，本發明的記憶體陣列片的製造方法如所述發明，其特徵在於，所述塗佈層為半導體層，所述塗佈步驟是在對應於要記錄的資訊而自所述多個記憶體元件中選擇的、作為塗佈對象的記憶體元件中的所述第一電極與所述第二電極之間的區域，形成所述半導體層。
而且，本發明的記憶體陣列片的製造方法如所述發明，其特徵在於，所述塗佈層是電氣特性互不相同的第一半導體層或第二半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，形成所述第一半導體層或所述第二半導體層。
而且，本發明的記憶體陣列片的製造方法如所述發明，其特徵在於，所述塗佈層是電氣特性互不相同的第一絕緣層或第二絕緣層，在所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，預先形成有與所述絕緣層接觸的半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，以自與所述絕緣層相反的側而與所述半導體層接觸的方式形成所述第一絕緣層或所述第二絕緣層。
而且，本發明的記憶體陣列片的製造方法中，所述記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括多根第一配線、與所述多根第一配線交叉的至少一根第二配線、及與所述多根第一配線和所述至少一根第二配線的各交點對應地設置的多個記憶體元件，所述記憶體陣列片的製造方法的特徵在於包括：塗佈步驟，針對所述多個記憶體元件中所含的每個記憶體元件，藉由塗佈法而形成所述第一配線及所述第二配線這兩者與所述記憶體元件電性連接的第一配線圖案、或所述第一配線及所述第二配線中的至少一者與所述記憶體元件未電性連接的第二配線圖案，於形成於所述片上的多個所述記憶體陣列中，分別記錄互不相同的資訊。
而且，本發明的記憶體陣列片的製造方法如所述發明，其特徵在於，所述第一配線圖案是包含第一電極、第二電極及第三電極的配線圖案，所述第一電極與所述多根第一配線中的一根電性連接，所述第二電極經由半導體層而與所述第一電極電性連接，所述第三電極與所述至少一根第二配線中的一根電性連接，所述第二配線圖案是未進行下述電性連接中的至少一個的配線圖案，即，所述多根第一配線中的一根與所述第一電極的電性連接、所述第一電極與所述第二電極的電性連接、及所述至少一根第二配線中的一根與所述第三電極的電性連接。
而且，本發明的記憶體陣列片的製造方法如所述發明，其特徵在於，所述塗佈法是選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。
而且，本發明的無線通信裝置的特徵在於至少包括：所述任一發明所述的記憶體陣列、或自所述任一發明所述的記憶體陣列片切分出的記憶體陣列；以及天線。 [發明的效果]
根據本發明，可提供一種記憶體陣列，其可使用簡便的製程來低成本地製造，並可每次記錄不同的固有資訊。而且，可使用簡便的製程而低成本地，提供一種記憶體陣列片，該記憶體陣列片具有記錄有各不相同的固有資訊的多個記憶體陣列。而且，可提供一種具備記憶體陣列的無線通信裝置，該記憶體陣列可使用簡便的製程來低成本地製造，且記錄有與其他記憶體陣列不同的固有資訊。
以下，對於本發明的記憶體陣列、記憶體陣列的製造方法、記憶體陣列片、記憶體陣列片的製造方法及無線通信裝置的較佳實施形態，根據需要而參照圖式來詳細說明。另外，本發明並不受該些實施形態限定。
＜記憶體陣列＞ 本發明的記憶體陣列於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和至少一根第二配線的各交點對應地設置。所述多個記憶體元件分別具有：第一電極及第二電極，彼此隔離地配置；第三電極，連接於所述至少一根第二配線中的一根；以及絕緣層，使該些第一電極及第二電極與第三電極電性絕緣。於此種多個記憶體元件的各個中，第一電極及第二電極的其中任一者連接於所述多根第一配線中的一根。
而且，於本發明的記憶體陣列中，多個記憶體元件中的至少一個於所述第一電極與第二電極之間的區域具有塗佈層。所述多個記憶體元件包含藉由該塗佈層而第一電極與第二電極之間的電氣特性互不相同的二種記憶體元件。藉由將此種二種記憶體元件任意組合的排列，來決定記錄於記憶體陣列中的資訊（例如ID編號等固有資訊）。
於本發明中，「第一電極與第二電極之間的區域」是指：當自記憶體元件的厚度方向（例如絕緣層的膜厚方向）俯視第一電極及第二電極時，位於該些第一電極及第二電極之間的區域。此種區域中，當然包含被夾在第一電極與第二電極之間的區域，亦包含自記憶體元件的厚度方向（例如上方）面向該被夾著的區域的區域（未被夾在第一電極與第二電極之間的區域）等。
（實施形態1） 對本發明的實施形態1的記憶體陣列進行說明。本實施形態1的記憶體陣列中，塗佈層是包含半導體材料的半導體層，該半導體材料塗佈於記憶體元件中的第一電極與第二電極之間的區域中。多個記憶體元件藉由半導體層的有無，而區分為第一電極與第二電極之間的電氣特性互不相同的二種記憶體元件。例如，這二種記憶體元件中的其中一種記憶體元件是具有半導體層的記憶體元件，另一種記憶體元件是不具有半導體層的記憶體元件。所述其中一種記憶體元件及另一種記憶體元件藉由半導體層的有無，而分別記錄互不相同的各資訊。
圖1是表示本發明的實施形態1的記憶體陣列的一結構例的示意圖。如圖1所示，本實施形態1的記憶體陣列200於基板（未圖示）上具有：二根字元線（word line）10、11；二根位元線（bit line）12、13；以及四個記憶體元件14、15、16、17。字元線10、11是所述的至少一根第二配線的一例。位元線12、13是所述的多根第一配線的一例。記憶體元件14、15、16、17是與所述第一配線和第二配線的各交點對應地設置的多個記憶體元件的一例。
如圖1所示，字元線10與字元線11是以將規定方向作為縱向而彼此隔離地排列的方式來配置。位元線12與位元線13是以將與該些字元線10及字元線11交叉的方向作為縱向而彼此隔離地排列的方式來配置。而且，字元線10、11與位元線12、13是以在彼此絕緣的狀態下交叉的方式而配置。另一方面，於藉由該些字元線10、11與位元線12、13的各交叉所規定的四個區域（圖1中由虛線圍成的區域）中，分別配置有記憶體元件14、記憶體元件15、記憶體元件16及記憶體元件17。
另外，於圖1中，為了簡化說明，例示了4位元的記憶體陣列200，但本實施形態1的記憶體陣列200當然並不限定於4位元者，亦可為2位元以上者。
圖2是圖1所示的記憶體陣列於I-I'線上的示意剖面圖。圖2中表示了構成本實施形態1的記憶體陣列200（參照圖1）的二種記憶體元件的一結構例。
如圖2所示，作為所述二種記憶體元件之一例的記憶體元件14及記憶體元件15形成於基板1上。記憶體元件14及記憶體元件15這兩者均於基板1上具有第一電極5、第二電極6、絕緣層3及第三電極2。第三電極2藉由絕緣層3而與第一電極5及第二電極6電性絕緣。第一電極5及第二電極6例如是於絕緣層3上，以彼此隔離的狀態而排列。
本實施形態1中，記憶體元件14及記憶體元件15是第一電極5與第二電極6之間的電氣特性互不相同的二種記憶體元件的一例。如圖2所示，所述二種記憶體元件中的其中一個記憶體元件14進而於第一電極5與第二電極6之間的區域具有半導體層4。另一個記憶體元件15於該區域不具有半導體層4。本實施形態1中，根據是否於第一電極5與第二電極6之間的區域形成半導體層4，來決定分別記錄於記憶體元件14及記憶體元件15中的資訊、例如「0」或「1」。即，記憶體元件14及記憶體元件15藉由半導體層4的有無來分別記錄互不相同的各資訊。如此，由二種記憶體元件彼此記錄的資訊之所以不同，是因為：於各記憶體元件14、15的選擇時，即，當對各記憶體元件14、15的第三電極2給予固定的電壓時，於具有半導體層4的記憶體元件14中有電流流經，但於不具有半導體層4的記憶體元件15中無電流流經。
圖3是摘選構成圖1所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。於圖3中，作為所述二種記憶體元件，例示了記憶體元件14及記憶體元件15。但是，於圖1中，字元線10是示於各記憶體元件14、15的圖式上側（裏側），但於圖3中，為了便於理解，字元線10是示於各記憶體元件14、15的跟前側。
如圖3所示，記憶體元件14及記憶體元件15的各個中，第三電極2例如為閘極電極，經由配線而與字元線10電性連接。第一電極5例如為汲極（drain）電極。記憶體元件14中的第一電極5經由配線而與位元線12電性連接。記憶體元件15中的第一電極5經由配線而與位元線13電性連接。第二電極6例如為源極（source）電極。另外，雖未特別圖示，但各記憶體元件14、15中的第二電極6經由配線而連接於基準電位線。
而且，半導體層4是包含半導體材料的層，該半導體材料是藉由所需的塗佈法而塗佈於第一電極5與第二電極6之間的區域。圖3中，於二種記憶體元件中的其中一個記憶體元件14中的第一電極5與第二電極6之間的區域，形成有半導體層4。藉由該半導體層4的有無，於各記憶體元件14、15彼此中，第一電極5與第二電極6之間的電氣特性互不相同。
另一方面，構成圖1所示的記憶體陣列200的四個記憶體元件14、15、16、17中的剩餘的記憶體元件16、17，具有與圖2、圖3所示的二種記憶體元件14、15的其中任一者相同的結構。例如，記憶體元件16及記憶體元件17的各個中，第三電極經由配線而與字元線11電性連接。記憶體元件16中的第一電極經由配線而與位元線12電性連接。記憶體元件17中的第一電極經由配線而與位元線13電性連接。各記憶體元件16、17中的第二電極經由配線而連接於基準電位線。
記憶體陣列200中，藉由將例示為記憶體元件14的「具有半導體層4的記憶體元件」、與例示為記憶體元件15的「不具有半導體層4的記憶體元件」這二種記憶體元件任意組合的排列，來決定所記錄的資訊。該決定的資訊可作為記憶體陣列200固有的ID編號等固有資訊，而記錄於記憶體陣列200中。例如，當於四個記憶體元件14、15、16、17的排列[記憶體元件14、記憶體元件15、記憶體元件16、記憶體元件17]中，記憶體元件14、17具有半導體層4且記憶體元件15、16不具有半導體層4時，資訊[1、0、0、1]或[0、1、1、0]作為固有資訊而記錄於記憶體陣列200中。當記憶體元件15具有半導體層4且記憶體元件14、16、17不具有半導體層4時，資訊[0、1、0、0]或[1、0、1、1]作為固有資訊而記錄於記憶體陣列200中。
本實施形態1中，藉由半導體層的有無，而於多個記憶體元件中分別記錄二值的資訊（例如資訊「0」或「1」），藉由將所述多個記憶體元件任意組合的排列，來決定記錄於記憶體陣列中的資訊，所述半導體層包含塗佈於記憶體元件中的第一電極與第二電極之間的區域中的半導體材料。因此，與遮罩ROM方式相比，可使用簡便的塗佈法等製程來低成本地製造記憶體陣列，並且可每次將不同的固有資訊記錄於記憶體陣列中。
適用於所述實施形態1的記憶體陣列200中的記憶體元件的結構如圖2所例示般，是所謂的底閘極（bottom gate）結構，即：第三電極2被配置於半導體層4的下側（基板1側），且第一電極5及第二電極6被配置於與半導體層4同一平面上。然而，可適用於本實施形態1的記憶體陣列200中的記憶體元件的結構並不限於此，例如亦可為所謂的頂閘極（top gate）結構，即：第三電極2被配置於半導體層4的上側（與基板1為相反側），且第一電極5及第二電極6被配置於與半導體層4同一平面上。
（實施形態2） 對本發明的實施形態2的記憶體陣列進行說明。本實施形態2的記憶體陣列中，塗佈層是包含塗佈於第一電極與第二電極之間的區域中的半導體材料、且電氣特性互不相同的第一半導體層或第二半導體層。多個記憶體元件根據具有該些第一半導體層及第二半導體層中的任一個，而區分為第一電極與第二電極之間的電氣特性互不相同的二種記憶體元件。例如，這二種記憶體元件中的其中一種記憶體元件是具有第一半導體層的記憶體元件，另一種記憶體元件是具有第二半導體層的記憶體元件。所述其中一種記憶體元件及另一種記憶體元件藉由第一半導體層與第二半導體層的電氣特性的不同，而分別記錄互不相同的各資訊。
圖4是表示本發明的實施形態2的記憶體陣列的一結構例的示意圖。如圖4所示，本實施形態2的記憶體陣列300於基板（未圖示）上具有：二根字元線30、31；二根位元線32、33；以及四個記憶體元件34、35、36、37。字元線30、31是所述的至少一根第二配線的一例。位元線32、33是所述的多根第一配線的一例。記憶體元件34、35、36、37是與所述的第一配線和第二配線的各交點對應地設置的多個記憶體元件的一例。
如圖4所示，字元線30與字元線31是以將規定方向作為縱向而彼此隔離地排列的方式來配置。位元線32與位元線33是以將與該些字元線30及字元線31交叉的方向作為縱向而彼此隔離地排列的方式來配置。而且，字元線30、31與位元線32、33是以在彼此絕緣的狀態下交叉的方式而配置。另一方面，於藉由該些字元線30、31與位元線32、33的各交叉所規定的四個區域（圖4中由虛線圍成的區域）中，分別配置有記憶體元件34、記憶體元件35、記憶體元件36及記憶體元件37。
另外，於圖4中，為了簡化說明，例示了4位元的記憶體陣列300，但本實施形態2的記憶體陣列300當然並不限定於4位元者，亦可為2位元以上者。
圖5是圖4所示的記憶體陣列於II-II'線上的示意剖面圖。圖5中表示了構成本實施形態2的記憶體陣列300（參照圖4）的二種記憶體元件的一結構例。
如圖5所示，作為所述二種記憶體元件之一例的記憶體元件34及記憶體元件35形成於基板21上。記憶體元件34及記憶體元件35這兩者均於基板21上具有第一電極25、第二電極26、絕緣層23及第三電極22。第三電極22藉由絕緣層23而與第一電極25及第二電極26電性絕緣。第一電極25及第二電極26例如是於絕緣層23上，以彼此隔離的狀態而排列。
本實施形態2中，記憶體元件34及記憶體元件35是第一電極25與第二電極26之間的電氣特性互不相同的二種記憶體元件的一例。如圖5所示，所述二種記憶體元件中的其中一個記憶體元件34進而於第一電極25與第二電極26之間的區域具有半導體層24。另一個記憶體元件35進而於第一電極25與第二電極26之間的區域具有半導體層27。半導體層24及半導體層27的電氣特性互不相同。該些半導體層24及半導體層27中的其中一者是所述第一半導體層，另一者是所述第二半導體層。記憶體元件34及記憶體元件35具有該些第一半導體層及第二半導體層中的任一個。藉此來決定分別記錄於記憶體元件34及記憶體元件35中的資訊、例如「0」或「1」。
即，當將所述二種記憶體元件中的具有第一半導體層的記憶體元件設為記憶體元件（a），將具有第二半導體層的記憶體元件設為記憶體元件（b）時，由於本實施形態2中的第一半導體層及第二半導體層是電氣特性互不相同者，因此記憶體元件（a）及記憶體元件（b）藉由第一半導體層與第二半導體層的電氣特性的不同，而分別記錄互不相同的各資訊。
所述的「電氣特性不同」是指：於各記憶體元件（a）、（b）的選擇時，即，當對各記憶體元件（a）、（b）的第三電極22給予固定的電壓時，於該些記憶體元件（a）、（b）彼此中，流經第一電極25與第二電極26之間的電流值不同。藉由此種電流值的不同，可於記憶體元件（a）與記憶體元件（b）中識別「0」的狀態與「1」的狀態。為了充分地進行該識別，較佳為，於記錄有「1」的記憶體元件中的第一電極25與第二電極26之間流經的電流值、與於記錄有「0」的記憶體元件中的第一電極25與第二電極26之間流經的電流值中，其中一者較另一者大100倍以上，更佳為大1000倍以上。
圖6是摘選構成圖4所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。圖6中，作為所述二種記憶體元件，例示了記憶體元件34及記憶體元件35。但是，於圖4中，字元線30是示於各記憶體元件34、35的圖式上側（裏側），但於圖6中，為了便於理解，字元線30是示於各記憶體元件34、35的跟前側。
如圖6所示，記憶體元件34及記憶體元件35的各個中，第三電極22例如為閘極電極，經由配線而與字元線30電性連接。第一電極25例如為汲極電極。記憶體元件34中的第一電極25經由配線而與位元線32電性連接。記憶體元件35中的第一電極25經由配線而與位元線33電性連接。第二電極26例如為源極電極。另外，雖未特別圖示，但各記憶體元件34、35中的第二電極26經由配線而連接於基準電位線。
而且，半導體層24、27是包含半導體材料、且電氣特性互不相同的層，該半導體材料是藉由所需的塗佈法而塗佈於第一電極25與第二電極26之間的區域。圖6中，於二種記憶體元件中的其中一個記憶體元件34中的第一電極25與第二電極26之間的區域，形成有半導體層24。於另一個記憶體元件35中的第一電極25與第二電極26之間的區域，形成有半導體層27。藉由該些半導體層24、27的電氣特性的不同，於各記憶體元件34、35彼此中，第一電極25與第二電極26之間的電氣特性互不相同。
另一方面，構成圖4所示的記憶體陣列300的四個記憶體元件34、35、36、37中的剩餘的記憶體元件36、37，具有與圖5、圖6所示的二種記憶體元件34、35的其中任一者相同的結構。例如，記憶體元件36及記憶體元件37的各個中，第三電極經由配線而與字元線31電性連接。記憶體元件36中的第一電極經由配線而與位元線32電性連接。記憶體元件37中的第一電極經由配線而與位元線33電性連接。各記憶體元件36、37中的第二電極經由配線而連接於基準電位線。
記憶體陣列300中，藉由將電氣特性互不相同的二種記憶體元件、即所述的記憶體元件（a）與記憶體元件（b）任意組合的排列，來決定所記錄的資訊。該決定的資訊可作為記憶體陣列300固有的ID編號等固有資訊，而記錄於記憶體陣列300中。例如，當於四個記憶體元件34、35、36、37的排列[記憶體元件34、記憶體元件35、記憶體元件36、記憶體元件37]中，記憶體元件34、37為其中一種記憶體元件（a）且記憶體元件35、36為另一種記憶體元件（b）時，資訊[1、0、0、1]或[0、1、1、0]作為固有資訊而記錄於記憶體陣列300中。當記憶體元件34為其中一種記憶體元件（a）且記憶體元件35、36、37為另一種記憶體元件（b）時，資訊[1、0、0、0]或[0、1、1、1]的資訊作為固有資訊而記錄於記憶體陣列300中。
本實施形態2中，藉由半導體層的電氣特性的不同，而於多個記憶體元件中分別記錄二值的資訊（例如資訊「0」或「1」），藉由將所述多個記憶體元件任意組合的排列，來決定記錄於記憶體陣列中的資訊，所述半導體層包含塗佈於記憶體元件中的第一電極與第二電極之間的區域中的半導體材料。因此，與遮罩ROM方式相比，可使用簡便的塗佈法等製程來低成本地製造記憶體陣列，並且可每次將不同的固有資訊記錄於記憶體陣列中。
適用於所述實施形態2的記憶體陣列300中的記憶體元件的結構如圖5所例示般，是所謂的底閘極結構。然而，可適用於本實施形態2的記憶體陣列300中的記憶體元件的結構並不限於此，亦可為所謂的頂閘極結構。
而且，較佳為，半導體層24與半導體層27的各電氣特性的互不相同是由它們的結構的不同所引起。例如，作為本實施形態2中的第一半導體層與第二半導體層的結構的不同，可列舉半導體層的膜厚的不同、或構成半導體層的半導體材料的不同等。除此以外，只要是使第一半導體層與第二半導體層的各電氣特性充分不同者，則第一半導體層與第二半導體層的結構的不同並不限定於該些。
作為構成半導體層的半導體材料的不同，可列舉第二半導體層含有與第一半導體層不同的半導體材料的情況，例如可列舉：構成第二半導體層的半導體材料是遷移率較構成第一半導體層的半導體材料為高的材料的情況；或者對於第一半導體層使用成為增強型的半導體材料，而對於第二半導體層使用成為空乏型的半導體材料的情況等。
作為半導體層的膜厚的不同，例如可列舉第二半導體層的膜厚較第一半導體層的膜厚為厚的情況等。藉此，第二半導體層與第一半導體層的各電阻率互不相同。因此，當對各記憶體元件的第三電極給予固定的電壓時，可使流經該些記憶體元件的第一電極與第二電極之間的電流值不同。
而且，當第一半導體層及第二半導體層分別含有碳奈米管（Carbon Nanotube，CNT）來作為半導體材料時，藉由所含有的CNT的濃度的不同，可使第一半導體層與第二半導體層的各電氣特性充分不同。圖7是表示構成本發明的實施形態2的記憶體陣列的二種記憶體元件的一變形例的圖。圖7中表示了分別構成圖6所示的半導體層24、27的半導體材料為CNT時的記憶體元件34、35。除此以外，對於與圖6所示者相同的結構部標註相同的符號。例如，如圖7所示，記憶體元件34的半導體層24（第二半導體層）中的CNT的濃度高於記憶體元件35的半導體層27（第一半導體層）中的CNT的濃度。此時，具有CNT濃度高的半導體層24的記憶體元件34與另一個記憶體元件35相比，電流容易流經第一電極25與第二電極26之間。
所述CNT的濃度是指：半導體層中的任意1 μm2 的區域內存在的CNT的根數。作為CNT根數的測定方法，可列舉下述方法：自利用原子力顯微鏡、掃描型電子顯微鏡、透射型電子顯微鏡等而獲得的半導體層的圖像中，選擇任意1 μm2 的區域，數出該區域中所含的所有CNT的根數。
（實施形態3） 對本發明的實施形態3的記憶體陣列進行說明。本實施形態3的記憶體陣列中，多個記憶體元件分別具有半導體層，該半導體層包含以與絕緣層接觸的方式而塗佈於第一電極與第二電極之間的區域中的半導體材料。塗佈層是包含絕緣性材料，且使半導體層的電氣特性變化為互不相同的電氣特性的第一絕緣層或第二絕緣層，所述絕緣性材料是以自與絕緣層相反的側而與半導體層接觸的方式塗佈於第一電極與第二電極之間的區域。而且，多個記憶體元件根據具有該些第一絕緣層及第二絕緣層中的任一個，而區分為第一電極與第二電極之間的電氣特性互不相同的二種記憶體元件。例如，這二種記憶體元件中的其中一種記憶體元件是具有第一絕緣層的記憶體元件，另一種記憶體元件是具有第二絕緣層的記憶體元件。所述其中一種記憶體元件及另一種記憶體元件藉由因第一絕緣層與第二絕緣層造成的半導體層的電氣特性的不同，而分別記錄互不相同的各資訊。
圖8是表示本發明的實施形態3的記憶體陣列的一結構例的示意圖。如圖8所示，本實施形態3的記憶體陣列500於基板（未圖示）上具有：二根字元線50、51；二根位元線52、53；以及四個記憶體元件54、55、56、57。字元線50、51是所述的至少一根第二配線的一例。位元線52、53是所述的多根第一配線的一例。記憶體元件54、55、56、57是與所述第一配線和第二配線的各交點對應地設置的多個記憶體元件的一例。
如圖8所示，字元線50與字元線51是以將規定方向作為縱向而彼此隔離地排列的方式來配置。位元線52與位元線53是以將與該些字元線50及字元線51交叉的方向作為縱向而彼此隔離地排列的方式來配置。而且，字元線50、51與位元線52、53是以在彼此絕緣的狀態下交叉的方式而配置。另一方面，於藉由該些字元線50、51與位元線52、53的各交叉所規定的四個區域（圖8中由虛線圍成的區域）中，分別配置有記憶體元件54、記憶體元件55、記憶體元件56及記憶體元件57。
另外，於圖8中，為了簡化說明，例示了4位元的記憶體陣列500，但本實施形態3的記憶體陣列500當然並不限定於4位元者，亦可為2位元以上者。
圖9A是圖8所示的記憶體陣列於III-III'線上的示意剖面圖。圖9A中，表示了構成本實施形態3的記憶體陣列500（參照圖8）的二種記憶體元件的一結構例。
如圖9A所示，作為所述二種記憶體元件之一例的記憶體元件54及記憶體元件55形成於基板41上。記憶體元件54及記憶體元件55這兩者均於基板41上具有第一電極45、第二電極46、絕緣層43及第三電極42。第三電極42藉由絕緣層43而與第一電極45及第二電極46電性絕緣。第一電極45及第二電極46例如是於絕緣層43上，以彼此隔離的狀態而排列。記憶體元件54及記憶體元件55分別於第一電極45與第二電極46之間的區域具有半導體層44。
本實施形態3中，記憶體元件54及記憶體元件55是第一電極45與第二電極46之間的電氣特性互不相同的二種記憶體元件的一例。如圖9A所示，所述二種記憶體元件中的其中一個記憶體元件54進而於第一電極45與第二電極46之間的區域具有第一絕緣層48。另一個記憶體元件55進而於第一電極45與第二電極46之間的區域具有第二絕緣層49。
圖9B是圖8所示的記憶體陣列於III-III'線上的一變形例的示意剖面圖。圖9B所示的記憶體元件54及記憶體元件55的各個中，半導體層44的厚度與第一電極45及第二電極46為同程度。此時，記憶體元件54於下述區域（具體而言，未被第一電極45與第二電極46夾著的區域），具有第一絕緣層48，該區域是第一電極45與第二電極46之間的區域，且是自厚度方向（例如上方）面向被該些電極夾著的狀態的半導體層44的區域。記憶體元件55於與該記憶體元件54同樣的區域具有第二絕緣層49。另外，圖9B中的其他結構部與圖9A所示者相同。
第一絕緣層48及第二絕緣層49分別包含絕緣性材料，該絕緣性材料是藉由所需的塗佈法，以自與絕緣層43相反的側而與半導體層44接觸的方式而塗佈。而且，第一絕緣層48及第二絕緣層49含有各不相同的材料。此種第一絕緣層48或第二絕緣層49於接觸至半導體層44時，使處於該接觸狀態下的半導體層44的電氣特性發生變化。藉此，第一絕緣層48側的半導體層44的電氣特性與第二絕緣層49側的半導體層44的電氣特性變得互不相同。作為其理由，可考慮如下。
半導體層44在與大氣接觸時，會受到所接觸的環境中的氧或水分的影響。其結果，半導體層44的電氣特性有時會發生變化。然而，藉由第一絕緣層48或第二絕緣層49接觸而覆蓋半導體層44（參照圖9A、圖9B），從而此種外部環境對半導體層44的影響消失。
而且可認為，第一絕緣層48中所含的材料會對與其接觸的半導體層44的電氣特性造成某些影響，第二絕緣層49中所含的材料會對與其接觸的半導體層44的電氣特性造成某些影響。例如，如圖9A、圖9B所示，當第一絕緣層48與半導體層44接觸時，消除了所述外部環境對半導體層44的影響，並且根據該第一絕緣層48所含的材料的種類，經由半導體層44而流經第一電極45與第二電極46之間的電流值減少或增加。於第二絕緣層49與半導體層44接觸時亦會引起此現象。若第一絕緣層48及第二絕緣層49分別所含的各材料互不相同，則記憶體元件54中的半導體層44的電氣特性發生變化的程度、與記憶體元件55中的半導體層44的電氣特性發生變化的程度互不相同。其結果，記憶體元件54中的半導體層44的電氣特性、與記憶體元件55中的半導體層44的電氣特性變得互不相同。
藉由因所述第一絕緣層48與第二絕緣層49造成的各半導體層44的電氣特性的不同，來決定分別記錄於記憶體元件54及記憶體元件55中的資訊、例如「0」或「1」。
即，當將本實施形態3中的二種記憶體元件中如記憶體元件54般具有第一絕緣層48的記憶體元件設為記憶體元件（c），如記憶體元件55般具有第二絕緣層49的記憶體元件設為記憶體元件（d）時，只要第一絕緣層48與第二絕緣層49具有互不相同的材料，則記憶體元件（c）及記憶體元件（d）可藉由因第一絕緣層48與第二絕緣層49造成的各半導體層44的電氣特性的不同，而分別記錄互不相同的各資訊。
所述「使半導體層的電氣特性變化」是指：於各記憶體元件（c）、（d）的選擇時，即，當對各記憶體元件（c）、（d）的第三電極42給予固定的電壓時，於該些記憶體元件（c）、（d）彼此中，流經第一電極45與第二電極46之間的電流值不同。藉由此種電流值的不同，可於記憶體元件（c）與記憶體元件（d）中識別「0」的狀態與「1」的狀態。為了充分地進行該識別，較佳為，於記錄有「1」的記憶體元件中的第一電極45與第二電極46之間流經的電流值、與於記錄有「0」的記憶體元件中的第一電極45與第二電極46之間流經的電流值中，其中一者較另一者大100倍以上，更佳為大1000倍以上。
而且，第一絕緣層48及第二絕緣層49亦可具有作為保護層的功能，該保護層保護半導體層44不受外部環境等影響。藉由半導體層44受第一絕緣層48及第二絕緣層49中的任一者保護，記憶體元件的可靠性亦提高。
圖10是摘選構成圖8所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。圖10中，作為所述二種記憶體元件，例示了記憶體元件54及記憶體元件55。但是，於圖8中，字元線50是示於各記憶體元件54、55的圖式上側（裏側），但於圖10中，為了便於理解，字元線50是示於各記憶體元件54、55的跟前側。
如圖10所示，記憶體元件54及記憶體元件55的各個中，第三電極42例如為閘極電極，經由配線而與字元線50電性連接。第一電極45例如為汲極電極。記憶體元件54中的第一電極45經由配線而與位元線52電性連接。記憶體元件55中的第一電極45經由配線而與位元線53電性連接。第二電極46例如為源極電極。另外，雖未特別圖示，但各記憶體元件54、55中的第二電極46經由配線而連接於基準電位線。於記憶體元件54及記憶體元件55的各絕緣層43上，半導體層44形成於第一電極45與第二電極46之間的區域。
而且，如圖10所示，第一絕緣層48於記憶體元件54中，自與絕緣層43相反的側（例如上表面側）接觸至半導體層44，並且覆蓋該半導體層44。藉此，第一絕緣層48協同絕緣層43而在膜厚方向夾著該半導體層44。與此同樣地，第二絕緣層49於記憶體元件55中，從與絕緣層43相反的側接觸至半導體層44，並且覆蓋該半導體層44，藉此，協同絕緣層43而在膜厚方向上夾著該半導體層44。
另一方面，構成圖8所示的記憶體陣列500的四個記憶體元件54、55、56、57中的剩餘的記憶體元件56、57，具有與圖9A、圖9B、圖10所示的二種記憶體元件54、55的其中任一者相同的結構。例如，記憶體元件56及記憶體元件57的各個中，第三電極經由配線而與字元線51電性連接。記憶體元件56中的第一電極經由配線而與位元線52電性連接。記憶體元件57中的第一電極經由配線而與位元線53電性連接。各記憶體元件56、57中的第二電極經由配線而連接於基準電位線。
記憶體陣列500中，藉由將電氣特性互不相同的二種記憶體元件、即所述的記憶體元件（c）與記憶體元件（d）任意組合的排列，來決定所記錄的資訊。該決定的資訊可作為記憶體陣列500固有的ID編號等固有資訊，而記錄於記憶體陣列500中。例如，當於四個記憶體元件54、55、56、57的排列[記憶體元件54、記憶體元件55、記憶體元件56、記憶體元件57]中，記憶體元件54、55為其中一種記憶體元件（c）且記憶體元件56、57為另一種記憶體元件（d）時，資訊[1、1、0、0]或[0、0、1、1]作為固有資訊而記錄於記憶體陣列500中。當記憶體元件54、55、57為其中一種記憶體元件（c）且記憶體元件56為另一種記憶體元件（d）時，資訊[1、1、0、1]或[0、0、1、0]作為固有資訊而記錄於記憶體陣列500中。
本實施形態3中，於記憶體元件中的第一電極與第二電極之間的區域形成半導體層，進而，形成第一絕緣層或第二絕緣層，該第一絕緣層或第二絕緣層包含以與該半導體層接觸的方式而塗佈於第一電極與第二電極之間的區域的絕緣性材料，藉由因該些第一絕緣層與第二絕緣層造成的半導體層的電氣特性的不同，於多個記憶體元件中分別記錄二值的資訊（例如資訊「0」或「1」），藉由將所述多個記憶體元件任意組合的排列，來決定記錄於記憶體陣列中的資訊。因此，與遮罩ROM方式相比，可使用簡便的塗佈法等製程來低成本地製造記憶體陣列，並且可每次將不同的固有資訊記錄於記憶體陣列中。
適用於所述實施形態3的記憶體陣列500中的記憶體元件的結構如圖9A、圖9B所例示般，是所謂的底閘極結構。然而，可適用於本實施形態3的記憶體陣列500中的記憶體元件的結構並不限於此，亦可為所謂的頂閘極結構。
以下，對所述實施形態1～實施形態3共同的結構進行詳細說明。於基板的說明中，實施形態1～實施形態3中的各基板適當地總稱為「基板」。於電極及配線的說明中，實施形態1～實施形態3中的第一電極、第二電極及第三電極適當地總稱為「電極」。實施形態1～實施形態3中的包含字元線及位元線等的基板上的各種配線適當地總稱為「配線」。於半導體層的說明中，實施形態1、實施形態3中的半導體層、實施形態2中的第一半導體層及第二半導體層適當地總稱為「半導體層」。
（基板） 基板只要至少配置電極系統的面為絕緣性，則可為任何材質。作為基板，例如可較佳地使用：矽晶圓（silicon wafer）、玻璃（glass）、藍寶石（sapphire）、氧化鋁燒結體等無機材料者；聚醯亞胺（polyimide）、聚乙烯醇（polyvinyl alcohol）、聚氯乙烯（polyvinyl chloride）、聚對苯二甲酸乙二酯（polyethylene terephthalate）、聚偏二氟乙烯（polyvinylidene fluoride）、聚矽氧烷（polysiloxane）、聚乙烯酚（Polyvinyl Phenol，PVP）、聚酯（polyester）、聚碳酸酯（polycarbonate）、聚碸（polysulfone）、聚醚碸（polyether sulfone）、聚乙烯（polyethylene）、聚苯硫醚（polyphenylene sulfide）、聚對二甲苯（polyparaxylene）等有機材料者。
而且，基板並不限於所述者，例如亦可為於矽晶圓上形成有PVP膜的基板、或於聚對苯二甲酸乙二酯上形成有聚矽氧烷膜的基板等積層有多個材料的基板。
（電極及配線） 用於電極及配線的材料只要是一般可用作電極的導電性材料，則亦可為任何材料。作為此種導電性材料，例如可列舉氧化錫、氧化銦、氧化銦錫（Indium Tin Oxide，ITO）等導電性金屬氧化物。而且，可列舉鉑、金、銀、銅、鐵、錫、鋅、鋁、銦、鉻、鋰、鈉、鉀、銫、鈣、鎂、鈀、鉬、非晶矽（amorphous silicon）或多晶矽（polysilicon）等金屬、自該些中選擇的多個金屬的合金、碘化銅、硫化銅等無機導電性物質。而且，可列舉聚噻吩（polythiophene）、聚吡咯（polypyrrole）、聚苯胺（polyaniline）、聚乙烯二氧噻吩（polyethylene dioxy thiophene）與聚苯乙烯磺酸（polystyrene sulfonate）的錯合物、藉由碘等的摻雜（doping）而提高了導電率的導電性聚合物。進而，可列舉碳材料、含有有機成分和導電體的材料等。然而，電極及配線的導電性材料並不限定於該些。該些導電性材料亦可單獨使用，但亦可將多個材料積層或混合使用。
而且，電極的寬度、厚度及各電極間的間隔（例如第一電極與第二電極的間隔）為任意。具體而言，電極的寬度較佳為5 μm以上且1 mm以下。電極的厚度較佳為0.01 μm以上且100 μm以下。第一電極與第二電極的間隔較佳為1 μm以上且500 μm以下。然而，該些尺寸並不限於所述者。
進而，配線的寬度及厚度亦為任意。具體而言，配線的厚度較佳為0.01 μm以上且100 μm以下。配線的寬度較佳為5 μm以上且500 μm以下。然而，該些尺寸並不限於所述者。
作為電極及配線的形成方法，例如可列舉使用電阻加熱蒸鍍、電子射線束、濺鍍（sputtering）、電鍍、化學氣相沈積（Chemical Vapor Deposition，CVD）、離子鍍塗佈（ion plating coating）、噴墨（inkjet）、印刷等公知技術的方法。而且，可列舉下述方法等：將包含所述有機成分和導電體的材料的糊膏（paste）利用旋塗（spin coat）法、刮塗（blade coat）法、縫模塗佈（slit die coat）法、網版（screen）印刷法、棒塗（bar coater）法、鑄模法、印刷轉印法、浸塗法等公知的技術而塗佈於絕緣基板上，並使用烘箱（oven）、熱板（hot plate）、紅外線等來進行乾燥而形成。但是，電極及配線的形成方法只要是可取得導通的方法，則並無特別限制。
作為使電極及配線形成為圖案狀的方法，並無特別限制，但例如可列舉將利用所述方法而製作的電極薄膜，以公知的光微影法等而形成為所需形狀的圖案的方法。或者，可列舉於電極及配線的導電性材料的蒸鍍或濺鍍時，經由所需形狀的遮罩來進行圖案形成的方法。而且，亦可列舉使用噴墨或印刷法來直接形成圖案的方法。
電極圖案及配線圖案既可分別獨立地加工而形成，亦可對多個電極圖案及配線圖案中的至少二個進行統一加工而形成。考慮到加工步驟的減少、圖案的連接容易性及精度的觀點，較佳為對電極圖案及配線圖案進行統一加工。
（絕緣層） 用於絕緣層的絕緣性材料並無特別限定，但例如可列舉氧化矽、氧化鋁等無機材料；聚醯亞胺、聚乙烯醇、聚氯乙烯、聚對苯二甲酸乙二酯、聚偏二氟乙烯、聚矽氧烷、聚乙烯酚等有機高分子材料；或者無機材料粉末與有機材料的混合物等。該些中，用於絕緣層的絕緣性材料較佳為包含含有矽原子與碳原子的鍵的有機化合物。而且，除此以外，更佳為包含含有金屬原子與氧原子的鍵的金屬化合物。
絕緣層既可包含單層，亦可包含多層。而且，既可為一個絕緣層由多個絕緣性材料所形成，亦可為多個絕緣層是將多個絕緣性材料積層而形成。
作為絕緣層的形成方法，可列舉電阻加熱蒸鍍、電子射線束、濺鍍、電鍍、CVD、離子鍍塗佈、噴墨、印刷、旋塗法、刮塗法、縫模塗佈法、網版印刷法、棒塗法、鑄模法、印刷轉印法、浸塗法等公知的技術。然而，絕緣層的形成方法並不限定於該些。
（半導體層） 作為用於半導體層的半導體材料，只要具有半導體性，則並無特別限制，例如可列舉矽半導體或氧化物半導體等無機半導體；有機半導體；或者CNT、石墨烯、富勒烯等碳半導體。
作為有機半導體，例如可列舉聚噻吩類、聚吡咯類、聚對苯乙炔（poly(p-phenylene vinylene)）等聚對苯乙炔類、聚苯胺類、聚乙炔（polyacetylene）類、聚丁二炔（polydiacetylene）類、聚咔唑（polycarbazole）類、聚呋喃（polyfuran）類、聚雜芳（polyheteroaryl）類、縮合多環系的低分子化合物半導體、具有雜芳環的低分子化合物半導體。作為聚噻吩類，可列舉聚-3-己基噻吩（poly-3-hexylthiophene）、聚苯并噻吩（polybenzothiophene）等。作為聚呋喃類，可列舉聚呋喃、聚苯并呋喃（polybenzofuran）等。作為聚雜芳類，可列舉吡啶（pyridine）、喹啉（quinoline）、啡啉（phenanthroline）、噁唑（oxazole）、噁二唑（oxadiazole）等將含氮芳環作為構成單元者。作為縮合多環系的低分子化合物半導體，可列舉蒽（anthracene）、芘（pyrene）、稠四苯（naphthacene）、稠五苯（pentacene）、稠六苯（hexacene）、紅螢烯（rubrene）等。作為具有雜芳環的低分子化合物半導體，可列舉呋喃、噻吩、苯并噻吩（benzothiophene）、二苯并呋喃（dibenzofuran）、吡啶、喹啉、啡啉、噁唑、噁二唑等。
該些中，考慮到可藉由塗佈法來形成半導體層的觀點，半導體層較佳為含有選自由CNT、石墨烯、富勒烯及有機半導體所構成之群組中的一種以上，以作為半導體材料。而且，考慮到能以200℃以下的低溫形成及半導體特性高等觀點，半導體層更佳為含有CNT以作為半導體材料。
CNT中，尤佳為於CNT的表面的至少一部分附著有共軛系聚合物的CNT複合體。其原因在於，不會損及CNT保有的高電氣特性，可使CNT均勻地分散於半導體層形成用的溶液中。藉由使用均勻地分散有CNT的溶液，可藉由噴墨法等塗佈法，使均勻地分散有CNT的膜形成為半導體層。
「於CNT的表面的至少一部分附著有共軛系聚合物的狀態」是指：共軛系聚合物包覆CNT的表面的一部分或者全部。推測共軛系聚合物可包覆CNT是因為：兩者源於共軛系結構的π電子雲重合，藉此產生相互作用。CNT是否被共軛系聚合物包覆，可藉由下述方式來判斷，即，受到包覆的CNT的反射色較未受包覆的CNT的顏色接近共軛系聚合物的顏色。藉由定量地進行X射線電子光譜法（X-ray photoelectron spectroscopy，XPS）等元素分析，可鑑定附著物的存在與附著物相對於CNT的重量比。
作為使共軛系聚合物附著於CNT的方法，例如可列舉以下四種方法等。第一方法是於熔融的共軛系聚合物中添加CNT而混合的方法。第二方法是使共軛系聚合物溶解於溶劑中，並於其中添加CNT而混合的方法。第三方法是利用超音波等來使CNT預分散於溶劑中，並向其中添加共軛系聚合物而混合的方法。第四方法是於溶劑中加入共軛系聚合物與CNT，並對該混合系照射超音波而混合的方法。本發明中，既可使用該些方法中的任一方法，亦可將多個方法加以組合。
作為共軛系聚合物，例如可列舉聚噻吩系聚合物、聚吡咯系聚合物、聚苯胺系聚合物、聚乙炔系聚合物、聚對苯（Poly-p-phenylene）系聚合物、聚對苯乙炔（poly-p-phenylene vinylene）系聚合物等，但並無特別限定。所述聚合物較佳為使用將單一的單體單元（monomer unit）排列而成者，但亦可使用使不同的單體單元嵌段（block）共聚者、無規（random）共聚者。而且，亦可使用接枝（graft）聚合者。
本發明的實施形態2中，例如較佳為，作為第一半導體層的半導體材料，使用聚噻吩類、聚吡咯類或聚苯胺類等的有機半導體聚合物，作為第二半導體層的半導體材料，使用CNT。藉此，當對記憶體元件（a）及記憶體元件（b）的第三電極施加有固定的電壓時，於記憶體元件（a）的情況與記憶體元件（b）的情況下，可使流經第一電極與第二電極之間的電流值不同。
（第一絕緣層及第二絕緣層） 對本發明的實施形態3中的第一絕緣層及第二絕緣層（參照圖9A、圖9B、圖10中例示的第一絕緣層48、第二絕緣層49）進行說明。用於第一絕緣層及第二絕緣層的絕緣性材料只要可使半導體層的電氣特性發生變化，則並無特別限制。而且，藉由形成第一絕緣層及第二絕緣層，亦可保護半導體層不受氧或水分等外部環境影響。
作為用於第一絕緣層及第二絕緣層的絕緣性材料，例如可使用丙烯酸樹脂、環氧樹脂、酚醛清漆樹脂、酚樹脂、聚醯亞胺前驅物樹脂、聚醯亞胺樹脂、聚矽氧烷樹脂、氟系樹脂、聚乙烯縮醛（polyvinyl acetal）樹脂等。
所謂丙烯酸樹脂，是指於重複單元至少包含源於丙烯酸系單體的結構的樹脂。作為丙烯酸系單體的具體例，可使用具有碳-碳雙鍵的所有化合物。作為丙烯酸系單體的較佳例，可列舉丙烯酸甲酯（methyl acrylate）、丙烯酸（acrylic acid）、丙烯酸2-乙基己酯、甲基丙烯酸乙酯、丙烯酸正丁酯（n-butyl acrylate）、丙烯酸異丁酯（i-butyl acrylate）、丙烯酸異丙酯（i-propyl acrylate）、丙烯酸縮水甘油酯（glycidyl acrylate）、N-甲氧基甲基丙烯醯胺（N-methoxymethyl acrylamide）、N-乙氧基甲基丙烯醯胺（N-ethoxymethyl acrylamide）、N-正丁氧基甲基丙烯醯胺（N-n-butoxymethyl acrylamide）、N-異丁氧基甲基丙烯醯胺（N-isobutoxymethyl acrylamide）、丁氧基三乙二醇丙烯酸酯（butoxy triethyleneglycol acrylate）、丙烯酸二環戊基酯(dicyclopentanyl acrylate)、丙烯酸二環戊烯基酯(dicyclopentenyl acrylate)、2-丙烯酸羥乙酯(2-hydroxy ethyl acrylate)、丙烯酸異冰片基酯(isobornylacrylate)、2-丙烯酸羥丙酯(2-hydroxy propyl acrylate)、丙烯酸異癸酯(isodecyl acrylate)、丙烯酸異辛酯(isooctyl acrylate)、丙烯酸月桂酯(lauryl acrylate)、2-丙烯酸甲氧基乙酯(2-methoxyethyl acrylate)、甲氧基乙二醇丙烯酸酯(methoxy ethyleneglycol acrylate)、甲氧基二乙二醇丙烯酸酯(methoxy diethyleneglycol acrylate)、丙烯酸八氟戊基酯(octafluoropentyl acrylate)、丙烯酸苯氧基乙酯(phenoxy ethyl acrylate)、丙烯酸十八酯(stearyl acrylate)、丙烯酸三氟乙酯(trifluoroethyl acrylate)、丙烯醯胺、丙烯酸胺基乙酯(amino ethyl acrylate)、苯基丙烯酸酯(phenyl acrylate)、1-丙烯酸萘酯(1-naphthyl acrylate)、2-丙烯酸萘酯(2-naphthyl acrylate)、硫酚丙烯酸酯(thiophenol acrylate)、苄基硫醇丙烯酸酯(benzyl mercaptan acrylate)等丙烯酸系單體以及將該些丙烯酸酯取代為甲基丙烯酸酯(methacrylate)者等。另外，該些丙烯酸系單體既可單獨使用，亦可將二種以上組合使用。
所謂環氧樹脂，是指包含下述結構的樹脂，即，具有於分子結構中含有二個以上環氧基的預聚物(prepolymer)。作為預聚物，例如可列舉具有聯苯基(biphenyl)骨架或二環戊二烯(dicyclopentadiene)骨架的化合物。而且，用於第一絕緣層及第二絕緣層的絕緣性材料除了環氧樹脂以外，亦可具有固化劑。作為固化劑，例如可使用酚系酚醛清漆（phenol novolac）樹脂、雙酚（bisphenol）A型酚醛清漆樹脂、胺基三嗪（amino triazine）化合物、萘酚（naphthol）化合物、二胺（diamine）化合物等。用於第一絕緣層及第二絕緣層的絕緣性材料亦可進而含有金屬螯合化合物等固化促進劑。作為金屬螯合化合物，例如可列舉三苯基膦（triphenylphosphine）、苯并咪唑（benzimidazole）系化合物、三(2,4-戊二酸)鈷（tris(2,4-pentane-dionate)cobalt）等。
所謂聚醯亞胺前驅物樹脂，是指藉由熱及化學的閉環反應中的至少一種，而轉換為聚醯亞胺樹脂的樹脂。作為聚醯亞胺前驅物樹脂，例如可列舉聚醯胺酸（polyamic acid）、聚醯胺酸酯、聚醯胺酸矽烷酯等。
聚醯亞胺前驅物樹脂可藉由二胺化合物與酸二酐或其衍生物的聚合反應而合成。作為酸二酐的衍生物，例如可列舉四甲酸、醯氯化物、四甲酸的單、二、三或四酯等。作為經酯化的結構，具體而言，可列舉利用甲基、乙基、正丙基、異丙基、正丁基、二級丁基、三級丁基等經酯化的結構。對於聚合反應的方法，只要可製造作為目標的聚醯亞胺前驅物樹脂，則並無特別限制，可使用公知的反應方法。
所謂聚矽氧烷樹脂，是指矽烷化合物的縮聚化合物。作為矽烷化合物，並無特別限制，例如可列舉二乙氧基二甲基矽烷（diethoxy dimethyl silane）、二乙氧基二苯基矽烷（diethoxy diphenyl silane）、四甲氧基矽烷（tetramethoxide silane）、四乙氧基矽烷（tetraethoxysilane）、乙烯基三甲氧基矽烷（vinyl trimethoxysilane）、甲基三甲氧基矽烷（methyl trimethoxysilane）、乙基三甲氧基矽烷（ethyl trimethoxysilane）、丙基三甲氧基矽烷（propyl trimethoxysilane）、己基三甲氧基矽烷（hexyl trimethoxysilane）、十八烷基三甲氧基矽烷（octadecyl trimethoxysilane）、苯基三甲氧基矽烷（phenyl trimethoxysilane）、對甲苯基三甲氧基矽烷（p-tolyl trimethoxysilane）、苄基三甲氧基矽烷（benzyl trimethoxysilane）、α-萘基三甲氧基矽烷（α-naphthyl trimethoxysilane）、β-萘基三甲氧基矽烷（β-naphthyl trimethoxysilane）、三氟乙基三甲氧基矽烷（trifluoroethyl trimethoxysilane）、三甲氧基矽烷（trimethoxysilane）、γ-甲基丙烯醯氧基丙基三甲氧基矽烷（γ-methacryloxypropyl trimethoxysilane）等。另外，該些矽烷化合物既可單獨使用，亦可將二種以上組合使用。
作為氟系樹脂，並無特別限制，例如可列舉聚偏二氟乙烯（Polyvinylidene Fluoride，PVDF）、聚(偏二氟乙烯-三氟乙烯)（Poly(vinylidene Fluoride-Trifluoroethylene)，PVDF-TrFE）、聚(偏二氟乙烯-四氟乙烯)（Poly(vinylidene Fluoride-Tetrafluoroethylene)，PVDF-TeFE）、聚(偏二氟乙烯-三氟氯乙烯)（Poly(vinylidene Fluoride-Chlorotrifluoroethylene)，PVDF-CTFE）、聚(偏二氟乙烯-氟氯乙烯)（Poly(vinylidene Fluoride-Chlorofluoroethylene)，PVDF-CFE）、聚(偏二氟乙烯-三氟乙烯-氟氯乙烯)（Poly(vinylidene Fluoride-Trifluoroethylene-Chlorofluoroethylene)，PVDF-TrFE-CFE）、聚(偏二氟乙烯-三氟乙烯-三氟氯乙烯)（Poly(vinylidene Fluoride-Trifluoroethylene-Chlorotrifluoroethylene)，PVDF-TrFE-CTFE）、四氟乙烯、聚(偏二氟乙烯-六氟丙烯)（poly(vinylidene fluoride-hexafluoropropylene)）、聚三氟氯乙烯（polytrichlorofluoroethylene）、聚三氟氯乙烯（polychlorotrifluoroethylene）、乙烯-三氟氯乙烯共聚物（ethylene-chlorotrifluoroethylene copolymer）、聚氟乙烯、四氟乙烯-全氟二甲基間二氧雜環戊烯共聚物（tetrafluoroethylene-perfluorodioxole copolymer）、乙烯-四氟乙烯共聚物（ethylene-tetrafluoroethylene copolymer）、全氟乙烯丙烯共聚物（perfluoroethylene propylene copolymer）、全氟烷氧基烷烴（perfluoroalkoxy alkane）等。另外，該些氟系樹脂既可單獨使用，亦可將二種以上組合使用。
所謂聚乙烯縮醛樹脂，是指將聚乙烯醇縮醛（acetal）化而獲得的樹脂。作為聚乙烯縮醛樹脂，例如可列舉聚乙烯丁醛（polyvinyl butyral）等。
作為其他樹脂，可列舉苯乙烯（styrene）、對甲基苯乙烯（p-methylstyrene）、鄰甲基苯乙烯（o-methylstyrene）、間甲基苯乙烯（m-methylstyrene）、對羥基苯乙烯（p-hydroxystyrene）、鄰羥基苯乙烯（o-hydroxystyrene）、間羥基苯乙烯（m-hydroxystyrene）、α-甲基苯乙烯（α-methylstyrene）、氯甲基苯乙烯（chloromethylstyrene）、羥甲基苯乙烯（hydroxymethylstyrene）等苯乙烯衍生物；1-乙烯基-2-吡咯啶酮（1-vinyl-2-pyrrolidone）等包含源於乙烯系單體的結構的樹脂；環烯烴（cycloolefine）等包含環狀烴結構的樹脂等。另外，乙烯系單體並不限定於該些單體，而且，既可單獨使用，亦可將二種以上組合使用。
而且，第一絕緣層及第二絕緣層除了所述絕緣性材料以外，亦可含有氧化矽、氧化鋁、氧化鋯等無機材料；或者醯胺系化合物、醯亞胺系化合物、脲系化合物、胺系化合物、亞胺系化合物、苯胺系化合物、腈系化合物等含有氮原子的化合物。第一絕緣層及第二絕緣層藉由含有所述化合物，從而可使臨限值電壓或電流值等半導體層的電氣特性進一步變化。
具體而言，作為醯胺系化合物，可列舉聚醯胺（polyamide）、甲醯胺（formamide）、乙醯胺（acetamide）、聚-N-乙烯基乙醯胺（poly-N-vinylacetamide）、N,N-二甲基甲醯胺（N,N-dimethylformamide）、乙醯苯胺（acetanilide）、苯甲醯苯胺（benzanilide）、N-甲基苯甲醯苯胺（N-methylbenzanilide）、磺醯胺（sulfonamide）、尼龍（nylon）、聚乙烯吡咯啶酮（polyvinylpyrrolidone）、N-甲基吡咯啶酮（N-methylpyrrolidone）、聚乙烯聚吡咯啶酮（polyvinyl ploypyrrolidone）、β-內醯胺（β-lactam）、γ-內醯胺（γ-lactam）、δ-內醯胺（δ-lactam）、ε-己內醯胺（ε-caprolactam）等。作為醯亞胺系化合物，可列舉聚醯亞胺、鄰苯二甲醯亞胺（phthalimide）、馬來醯亞胺（maleimido）、四氧嘧啶（alloxan）、琥珀醯亞胺（succinimide）等。作為脲系化合物，可列舉尿嘧啶（uracil）、胸腺嘧啶（thymine）、脲、聚胺酯（polyurethane）、乙醯苯磺醯環己脲（acetohexamide）、尿囊素（allantoin）、2-咪唑啶酮（2-imidazolidinone）、1,3-二甲基-2-咪唑啶酮（1,3-dimethyl-2-imidazolidinone）、脒基脲（dicyandiamidine）、瓜胺酸（citrulline）等。作為胺系化合物，可列舉甲胺（methylamine）、二甲胺（dimethylamine）、三甲胺（trimethylamine）、乙胺（ethylamine）、二乙胺（diethylamine）、三乙胺（triethylamine）、二異丙基乙胺（diisopropyl ethylamine）、環己胺（cyclohexylamine）、甲基環己胺（methylcyclohexylamine）、二甲基環己胺（dimethylcyclohexylamine）、二環己胺（dicyclohexylamine）、二環己基甲胺（dicyclohexylmethylamine）、三環己胺（tricyclohexylamine）、環辛胺（cyclooctylamine）、環癸胺（cyclodecylamine）、環十二烷胺（cyclododecylamine）、1-氮雜雙環[2.2.2]辛烷(啶)（1-azabicyclo[2.2.2]octane(quinuclidine)）、1,8-二氮雜雙環[5.4.0]十一烷-7-烯（1,8-diazabicyclo[5.4.0]undecane-7-ene，DBU）、1,5-二氮雜雙環[4.3.0]壬-5-烯（1,5-diazabicyclo[4.3.0]nona-5-ene，DBN）、1,5,7-三氮雜雙環[4.4.0]癸-5-烯（1,5,7-triazabicyclo[4.4.0]deca-5-ene，TBD）、7-甲基-1,5,7-三氮雜雙環[4.4.0]癸-5-烯（7-methyl-1,5,7-triazabicyclo[4.4.0]deca-5-ene，MTBD）、聚(三聚氰胺共甲醛)（poly(melamine-co-formaldehyde)）、四甲基乙二胺（tetramethylethylene diamine）、哌啶（piperidine）、咯啶（Julolidine）、苯丙胺酸（phenylalanine）等。作為亞胺系化合物，可列舉咪唑（imidazole）、嘧啶（pyrimidine）、聚(三聚氰胺共甲醛)甲胺基苯甲酸等。作為苯胺系化合物，可列舉苯胺（aniline）、二苯胺（diphenylamine）、三苯胺（triphenylamine）等。作為腈系化合物，可列舉乙腈（acetonitrile）、丙烯腈（acrylonitrile）等。
較佳為，第一絕緣層及第二絕緣層中的其中一者包含具有極性基的樹脂，另一者不含具有極性基的樹脂。作為極性基，例如可列舉羥基、羧基、羰基、醛基、胺基、亞胺基、硝基、磺基、氰基、縮水甘油基、鹵素（halogen）等。而且，極性基亦可取代該些基的一部分。
於本發明中，所謂具有極性基的樹脂，是指於樹脂的重複單元中具有極性基的樹脂。當於樹脂中包含多個重複單元時，只要該些多個重複單元中的至少一個中含有極性基即可。
包含具有極性基的樹脂的第一絕緣層、與不含具有極性基的樹脂的第二絕緣層的相對介電係數互不相同。藉此，可使與第一絕緣層及第二絕緣層分別接觸的各半導體層的臨限值電壓變化為互不相同的程度。
構成第一絕緣層及第二絕緣層的絕緣性材料的相對介電係數可依下述方式測定。首先，判定第一絕緣層及第二絕緣層的各構成物。該判定處理可藉由下述方式來進行，即，將元素分析、核磁共振分析、紅外光譜分析、X射線光電子光譜等各種有機分析方法及無機分析方法單獨或者多個組合使用。使用藉由該判定處理而判明的各構成物作為介電質層來製作電容器，測定以頻率1 kHz對該電容器施加交流電壓時的靜電電容。根據測定出的靜電電容（C）、電容器的電極面積（S）及介電質層的膜厚（d），使用下述式來算出相對介電係數（εr ）。此處，將真空的介電係數（ε0 ）設為8.854×10-12 而算出。 C=εr ε0 S/d
第一絕緣層及第二絕緣層的膜厚一般為50 nm以上且10 μm以下，較佳為100 nm以上且3 μm以下。第一絕緣層及第二絕緣層既可分別包含單層，亦可包含多層。而且，第一絕緣層及第二絕緣層的各個中，既可為一個層由多個絕緣性材料所形成，亦可為多個層是將多個絕緣性材料積層而形成。
＜記憶體陣列的製造方法＞ 對本發明的記憶體陣列的製造方法進行說明。本發明的記憶體陣列的製造方法是製造所述實施形態1的記憶體陣列、實施形態2的記憶體陣列或實施形態3的記憶體陣列的方法。該製造方法至少包括：塗佈步驟，於多個記憶體元件中的至少一個記憶體元件中的第一電極與第二電極之間的區域，藉由塗佈法而形成塗佈層。而且，該製造方法中，構成作為製造對象的記憶體陣列中所含的各記憶體元件的電極或絕緣層、半導體層的形成方法如前所述。藉由適當選擇該些形成方法的順序，可製造本發明的記憶體陣列。
首先，具體說明本發明的實施形態1的記憶體陣列的製造方法的一例。圖11是表示本發明的實施形態1的記憶體陣列的製造方法的一例的圖。本實施形態1的記憶體陣列的製造方法中，包含用於形成構成該記憶體陣列的多個記憶體元件、至少一根字元線及多根位元線的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟及塗佈步驟。
具體而言，如圖11所示，首先，進行第一電極配線形成步驟（步驟ST1）。該步驟ST1中，於基板1上，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成至少一根字元線（例如字元線10）與多個第三電極2。此時，若除了圖11所示的字元線10以外，還存在所需的字元線（例如圖1所示的字元線11等），則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極2於圖11中示出有二個，但該第三電極2是以與預定要製作的多個記憶體元件相同的數量，而形成於基板1上。所述多個第三電極2經由配線而與圖11所示的字元線10等至少一根字元線中的一根連接。
接下來，如圖11所示，進行絕緣層形成步驟（步驟ST2）。該步驟ST2中，於基板1上，與多個第三電極2對應地，利用所述方法例如印刷法，而形成多個絕緣層3。所述多個絕緣層3分別自上側接觸至第三電極2，並且在所述絕緣層3與基板1之間夾著第三電極2而覆蓋。
接下來，如圖11所示，進行第二電極配線形成步驟（步驟ST3）。該步驟ST3中，藉由所述方法，例如使用相同的材料，通過遮罩進行真空蒸鍍，從而同時形成多根位元線（例如位元線12、13等）與多對第一電極5及第二電極6。此時，位元線12、13是以將與至少一根字元線（例如字元線10）交叉的方向作為縱向而彼此隔離地排列的方式，形成於基板1上。若除了圖11所示的位元線12、13以外還存在所需的位元線，則與該些位元線12、13同樣地形成所需數量的位元線。第一電極5及第二電極6於圖11中示有二對（各二個），但該第一電極5及第二電極6是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層3上。多個第一電極5分別經由配線而與圖11所示的位元線12或位元線13等多根位元線中的一根連接。
接下來，如圖11所示，進行塗佈步驟（步驟ST4）。該步驟ST4中設為對象的塗佈層是半導體層4。該步驟ST4中，對應於所記錄的資訊，而自基板1上的多個記憶體元件中選擇作為塗佈對象的記憶體元件。繼而，於所選擇的作為塗佈對象的記憶體元件（圖11中為記憶體元件14）中的第一電極5與第二電極6之間的區域，藉由塗佈法而形成半導體層4。例如，於記憶體元件14的第一電極5與第二電極6之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成半導體層4。另一方面，於所述多個記憶體元件中的未被選擇為塗佈對象的記憶體元件（圖11中為記憶體元件15）中，不形成半導體層4。如此，基板1上的多個記憶體元件被分開製作為藉由半導體層4的有無而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。其結果，可製作記錄有由這二種記憶體元件的任意排列所決定的固有資訊的記憶體陣列（例如圖1所示的記憶體陣列200）。
步驟ST4中的塗佈法並無特別限定，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。其中，考慮到電極及配線等的圖案加工性、原料使用效率的觀點，作為塗佈法，更佳為噴墨法。
接下來，具體說明本發明的實施形態2的記憶體陣列的製造方法的一例。圖12是表示本發明的實施形態2的記憶體陣列的製造方法的一例的圖。本實施形態2的記憶體陣列的製造方法中，包含用於形成構成該記憶體陣列的多個記憶體元件、至少一根字元線及多根位元線的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟及塗佈步驟。
具體而言，如圖12所示，首先，進行第一電極配線形成步驟（步驟ST11）。該步驟ST11中，於基板21上，藉由所述方法，例如通過遮罩來進行真空蒸鍍，同時形成至少一根字元線（例如字元線30）與多個第三電極22。此時，若除了圖12所示的字元線30以外，還存在所需的字元線（例如圖4所示的字元線31等），則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極22於圖12中示出有二個，但該第三電極22是以與預定要製作的多個記憶體元件相同的數量，而形成於基板21上。所述多個第三電極22經由配線而與圖12所示的字元線30等至少一根字元線中的一根連接。
接下來，如圖12所示，進行絕緣層形成步驟（步驟ST12）。於該步驟ST12中，於基板21上，與多個第三電極22對應地，利用所述方法例如印刷法，而形成多個絕緣層23。所述多個絕緣層23分別自上側接觸至第三電極22，並且在與基板21之間夾著第三電極22而覆蓋。
接下來，如圖12所示，進行第二電極配線形成步驟（步驟ST13）。該步驟ST13中，藉由所述方法，例如使用相同的材料，通過遮罩進行真空蒸鍍，從而同時形成多根位元線（例如位元線32、33等）與多對第一電極25及第二電極26。此時，位元線32、33是以將與至少一根字元線（例如字元線30）交叉的方向作為縱向而彼此隔離地排列的方式，形成於基板21上。若除了圖12所示的位元線32、33以外還存在所需的位元線，則與該些位元線32、33同樣地形成所需數量的位元線。第一電極25及第二電極26於圖12中示出有二對（各二個），但該第一電極25及第二電極26是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層23上。多個第一電極25分別經由配線而與圖12所示的位元線32或位元線33等多根位元線中的一根連接。
接下來，如圖12所示，進行塗佈步驟（步驟ST14）。該步驟ST14中設為對象的塗佈層是電氣特性互不相同的半導體層24、27。該步驟ST14中，對應於所記錄的資訊，於基板21上的多個記憶體元件各自的第一電極25與第二電極26之間的區域，藉由塗佈法而形成半導體層24或半導體層27。例如，於記憶體元件35的第一電極25與第二電極26之間的區域，塗佈含有聚(3-己基噻吩)（poly(3-hexylthiophene)，P3HT）的溶液，並根據需要來使其乾燥，從而形成半導體層27。而且，於記憶體元件34的第一電極25與第二電極26之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成半導體層24。如此，基板21上的多個記憶體元件被分開製作為根據具有半導體層24、27中的任一個而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。其結果，可製作記錄有由這二種記憶體元件的任意排列所決定的固有資訊的記憶體陣列（例如圖4所示的記憶體陣列300）。
步驟ST14中的塗佈法是與所述實施形態1中的塗佈步驟（步驟ST4）的情況同樣，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種，該些中，更佳為噴墨法。
而且，作為用於對記憶體元件34及記憶體元件35賦予互不相同的電氣特性的方法，除了將分別形成半導體層24、27的各半導體材料設為互不相同的材料以外，例如還可列舉以下的方法。一個方法是：使形成半導體層24時的CNT溶液的塗佈量較形成半導體層27時的CNT溶液的塗佈量而增加，藉此，使半導體層24的膜厚大於半導體層27的膜厚（參照圖5）。而且，另一個方法是：將分別形成半導體層24及半導體層27時的各半導體材料的塗佈量設為固定，但使形成半導體層24時的CNT溶液的濃度濃於形成半導體層27時的CNT溶液的濃度（參照圖7）。藉由該些方法，可在同一步驟中製作將二種記憶體元件任意組合的多個記憶體元件的排列、即記憶體陣列，所述二種記憶體元件記錄有互不相同的資訊，例如使「0」及「1」中的其中一個資訊記錄於記憶體元件34中，使另一個資訊記錄於記憶體元件35中。但是，只要是可使半導體層彼此的電氣特性充分不同的方法，則亦可為該些方法以外的方法。
接下來，具體說明本發明的實施形態3的記憶體陣列的製造方法的一例。圖13是表示本發明的實施形態3的記憶體陣列的製造方法的一例的圖。本實施形態3的記憶體陣列的製造方法中，包含用於形成構成該記憶體陣列的多個記憶體元件、至少一根字元線及多根位元線的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟、半導體層形成步驟及塗佈步驟。
具體而言，如圖13所示，首先，進行第一電極配線形成步驟（步驟ST21）。該步驟ST21中，於基板41上，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成至少一根字元線（例如字元線50）與多個第三電極42。此時，若除了圖13所示的字元線50以外還存在所需的字元線（例如圖8所示的字元線51等），則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極42於圖13中示出有二個，但該第三電極42是以與預定要製作的多個記憶體元件相同的數量，而形成於基板41上。所述多個第三電極42經由配線而與圖13所示的字元線50等至少一根字元線中的一根連接。
接下來，如圖13所示，進行絕緣層形成步驟（步驟ST22）。該步驟ST22中，於基板41上，與多個第三電極42對應地，利用所述方法例如印刷法，而形成多個絕緣層43。所述多個絕緣層43分別自上側接觸至第三電極42，並且在與基板41之間夾著第三電極42而覆蓋。
接下來，如圖13所示，進行第二電極配線形成步驟（步驟ST23）。該步驟ST23中，藉由所述方法，例如使用相同的材料，通過遮罩進行真空蒸鍍，從而同時形成多根位元線（例如位元線52、53等）與多對第一電極45及第二電極46。此時，位元線52、53是以將與至少一根字元線（例如字元線50）交叉的方向作為縱向而彼此隔離地排列的方式，而形成於基板41上。若除了圖13所示的位元線52、53以外還存在所需的位元線，則與該些位元線52、53同樣地形成所需數量的位元線。第一電極45及第二電極46於圖13中示出有二對（各二個），但該第一電極45及第二電極46是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層43上。多個第一電極45分別經由配線而與圖13所示的位元線52或位元線53等多根位元線中的一根連接。
接下來，如圖13所示，進行半導體層形成步驟（步驟ST24）。該步驟ST24中，於預定要製作的多個記憶體元件各自的第一電極45與第二電極46之間的區域，以與絕緣層43接觸的方式而形成半導體層44。例如，於記憶體元件54的構成要素即第一電極45與第二電極46之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成與絕緣層43的上表面接觸的半導體層44。與此同樣地，於記憶體元件55的構成要素即第一電極45與第二電極46之間的區域，形成半導體層44。
接下來，如圖13所示，進行塗佈步驟（步驟ST25）。該步驟ST25中設為對象的塗佈層是電氣特性互不相同的第一絕緣層48或第二絕緣層49。該步驟ST25中，對應於所記錄的資訊，於基板41上的多個記憶體元件各自的第一電極45與第二電極46之間的區域，以自與絕緣層43相反的側而與半導體層44接觸的方式，形成第一絕緣層48或第二絕緣層49。例如，針對記憶體元件54，於第一電極45與第二電極46之間的區域，以覆蓋半導體層44的方式，而塗佈包含用於形成第一絕緣層48的絕緣性材料的溶液，並根據需要來使其乾燥，從而形成第一絕緣層48。針對記憶體元件55，於第一電極45與第二電極46之間的區域，以覆蓋半導體層44的方式，塗佈包含用於形成第二絕緣層49的絕緣性材料的溶液，並根據需要來使其乾燥，從而形成第二絕緣層49。如此，基板41上的多個記憶體元件被分開製作為根據具有第一絕緣層48及第二絕緣層49中的任一個而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。其結果，可製作記錄有由這二種記憶體元件的任意排列所決定的固有資訊的記憶體陣列（例如圖8所示的記憶體陣列500）。
步驟ST25中的塗佈法是與所述實施形態1中的塗佈步驟（步驟ST4）的情況同樣，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種，該些中，更佳為噴墨法。
如上所述，於製造本發明的實施形態1、實施形態2的記憶體陣列時，在形成半導體層之前的各步驟中，可使用下述統一製程，即：於同一基板上統一形成預定要製作的所有記憶體元件的各構成要素。然後，可藉由塗佈法，僅對特定的記憶體元件選擇性地形成半導體層，或者藉由塗佈法，針對每個記憶體元件而分開製作電氣特性互不相同的二種半導體層。
而且，於製造本發明的實施形態3的記憶體陣列時，在直至形成半導體層為止的各步驟中，可使用下述統一製程，即，於同一基板上統一形成預定要製作的所有記憶體元件的各構成要素。然後，可藉由塗佈法，針對每個記憶體元件而分開製作構成材料互不相同的第一絕緣層及第二絕緣層。
所述實施形態1～實施形態3的記憶體陣列的製造方法的任一種中，均可藉由使用塗佈法這一簡便的方法，而於同一步驟中分開製作可記錄「0」或「1」中的任一資訊的記憶體元件。
此種實施形態1～實施形態3的任一製造方法在製造記錄資訊各不相同的多個記憶體陣列時，於製程方面及成本方面均有利。記錄資訊各不相同的各記憶體陣列，是將記錄資訊「0」的記憶體元件與記錄資訊「1」的記憶體元件任意組合的排列不同者。若欲以使這二種記憶體元件的排列不同的方式而形成記憶體陣列，則例如因需要與每個記憶體陣列對應的光罩等理由，通常，製程或成本將增加。根據本發明的實施形態1～實施形態3的記憶體陣列的製造方法，可不使用遮罩而簡易地在每個記憶體陣列中，使設為半導體層或第一絕緣層及第二絕緣層等塗佈層的形成對象的、記憶體元件的位置發生變化，藉此，可製造所述二種記憶體元件的排列不同的多種記憶體陣列。因此，可利用簡便的製程且低成本地製造記錄資訊各不相同的多個記憶體陣列。
＜記憶體電路＞ 對含有本發明的實施形態1～實施形態3的記憶體陣列的記憶體電路進行說明。圖14是表示使用本發明的記憶體陣列的、記憶體電路的一結構例的方塊圖。如圖14所示，該記憶體電路130具有記憶體陣列131、環式振盪器（ring oscillator）電路132、計數器（counter）電路133及正反器（flip-flop）電路134。記憶體陣列131是本發明的記憶體陣列，例如是實施形態1～實施形態3的記憶體陣列200、記憶體陣列300或記憶體陣列500等。
該記憶體電路130中，自環式振盪器電路132產生的時脈信號被輸入至計數器電路133。藉此，自計數器電路133對記憶體陣列131的位元線（例如圖1所示的位元線12、13）及字元線（例如圖1所示的字元線10、11），分別輸出選擇信號。藉由此種選擇信號的輸出，自記憶體陣列131內的多個記憶體元件（例如圖1所示的記憶體元件14～17）中，以規定的順序來依序選擇作為資訊讀出對象的記憶體元件。分別記錄於所述多個記憶體元件中的各資訊（例如「0」或「1」等二值資訊）依照該選擇的順序而被依序讀出。依該讀出順序排列的各資訊作為記憶體陣列131的固有資訊，而自記憶體陣列131輸入至正反器電路134。正反器電路134基於自環式振盪器電路132輸入的時脈信號、與自記憶體陣列131輸入的各資訊，對該些各資訊進行穩定化處理。經穩定化處理的各資訊作為記憶體陣列131的固有資訊，而自正反器電路134輸出至記憶體電路130的外部。
環式振盪器電路132、計數器電路133、正反器電路134的各電路中所含的電晶體只要是一般使用者即可，所使用的材料、形狀並無特別限定。而且，將該些各電路分別電性連接的材料亦只要是一般可使用的導電性材料，則亦可為任何材料。該些各電路的連接方法亦只要可取得電性導通，則亦可為任何方法，各電路間的連接部的寬度及厚度為任意。
＜記憶體陣列片＞ 對本發明的記憶體陣列片進行說明。本發明的記憶體陣列片的一例，是將多個所述實施形態1～實施形態3的記憶體陣列中的任一者於片上組合而成。該記憶體陣列片中，片為片狀的基板，用於取代所述實施形態1～實施形態3中的基板。而且，於形成於片上的多個記憶體陣列中分別記錄的各資訊互不相同。以下，將該記憶體陣列片作為本發明的實施形態4進行說明。
（實施形態4） 圖15是表示本發明的實施形態4的記憶體陣列片的一結構例的示意圖。如圖15所示，本實施形態4的記憶體陣列片65於片60上具有多個記憶體陣列，例如具有四個記憶體陣列61、記憶體陣列62、記憶體陣列63及記憶體陣列64。於這四個記憶體陣列61～64中，記錄有各不相同的資訊，例如記錄有每個記憶體陣列所固有的資訊（固有資訊）。
於圖15中，為了簡化說明，例示了具有四個記憶體陣列61～64的記憶體陣列片65，但本實施形態4的記憶體陣列片65並不限定於具有四個記憶體陣列61～64者，亦可具有二個以上的記憶體陣列。
本實施形態4中的記憶體陣列61～64各自具有例如與所述實施形態1～實施形態3的記憶體陣列200、300、500（參照圖1、圖4、圖8）中的任一者同樣的結構。圖16是進一步詳細說明本發明的實施形態4的記憶體陣列片的示意圖。圖16中，例示了於形成於片60上的四個記憶體陣列61～64中分別包含四個記憶體元件的記憶體陣列片65。
詳細而言，如圖16所示，記憶體陣列61～64分別具有四個記憶體元件的組合，所述四個記憶體元件包含記錄有互不相同的二值資訊（「0」或「1」等）的二種記憶體元件66、67。
作為本實施形態4的第一例，記憶體元件66及記憶體元件67是藉由半導體層的有無，而分別記錄互不相同的各資訊者。即，記憶體元件66及記憶體元件67與所述實施形態1中的二種記憶體元件同樣。具體而言，記憶體元件66具有與所述實施形態1中的記憶體元件14（參照圖2、圖3）同樣的結構，該記憶體元件14於第一電極5與第二電極6之間的區域具有半導體層4。記憶體元件67具有與所述實施形態1中的不具有半導體層4的記憶體元件15（參照圖2、圖3）同樣的結構。
而且，作為本實施形態4的第二例，記憶體元件66及記憶體元件67是藉由半導體層的電氣特性的不同，而分別記錄互不相同的各資訊者。即，記憶體元件66及記憶體元件67與所述實施形態2中的二種記憶體元件同樣。具體而言，記憶體元件66具有與所述實施形態2中的記憶體元件34（參照圖5～圖7）同樣的結構，該記憶體元件34於第一電極25與第二電極26之間的區域具有半導體層24。記憶體元件67具有與所述實施形態2中的記憶體元件35（參照圖5～圖7）同樣的結構，該記憶體元件35於第一電極25與第二電極26之間的區域，具有電氣特性與所述半導體層24不同的半導體層27。
而且，作為本實施形態4的第三例，記憶體元件66及記憶體元件67是藉由因第一絕緣層與第二絕緣層造成的半導體層的電氣特性的不同，而分別記錄互不相同的各資訊者。即，記憶體元件66及記憶體元件67與所述實施形態3中的二種記憶體元件同樣。具體而言，記憶體元件66具有與所述實施形態3中的記憶體元件54（參照圖9A、圖9B、圖10）同樣的結構，該記憶體元件54於第一電極45與第二電極46之間的區域，具有覆蓋半導體層44的第一絕緣層48。記憶體元件67具有與所述實施形態3中的記憶體元件55（參照圖9A、圖9B、圖10）同樣的結構，該記憶體元件55於第一電極45與第二電極46之間的區域，具有覆蓋半導體層44的第二絕緣層49。
本實施形態4中的記憶體陣列61～64為如下所述者，即：儘管二種記憶體元件66、67與所述實施形態1～實施形態3中的任一情況均相同，但例如圖16所示，使包含二種記憶體元件66、67的四個記憶體元件的組合各不相同。因此，於該些記憶體陣列61～64中分別記錄的各資訊是於記憶體陣列彼此中互不相同的固有資訊。
本實施形態4的記憶體陣列片是於片上配置有多個將與所述實施形態1～實施形態3中的任一者同樣的二種記憶體元件組合而成的記憶體陣列者。因此，本實施形態4的記憶體陣列片起到與所述實施形態1～實施形態3中的任一情況同樣的作用效果。
（實施形態5） 接下來，對本發明的實施形態5的記憶體陣列片進行說明。本實施形態5的記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括多根第一配線、與所述多根第一配線交叉的至少一根第二配線、及與所述多根第一配線和所述至少一根第二配線的各交點對應地設置的多個記憶體元件。所述多個記憶體元件包含第一配線圖案的記憶體元件與第二配線圖案的記憶體元件這二種記憶體元件。第一配線圖案是所述第一配線及第二配線這兩者與記憶體元件電性連接的配線圖案。第二配線圖案是所述第一配線及第二配線中的至少一者與記憶體元件未電性連接的配線圖案。該些第一配線圖案及第二配線圖案包含塗佈於片上的導電材料。而且，於片上的記憶體陣列中記錄的資訊是藉由將這二種記憶體元件任意組合的排列而決定。進而，於形成於片上的多個記憶體陣列中分別記錄的各資訊互不相同。
圖17是表示本發明的實施形態5的記憶體陣列片的概要結構的一例的示意圖。如圖17所示，本實施形態5的記憶體陣列片75於片70上具有多個記憶體陣列，例如具有四個記憶體陣列71、72、73、74。於這四個記憶體陣列中，記錄有各不相同的資訊（例如記憶體陣列固有的ID編號等固有資訊）。
於圖17中，為了簡化說明，例示了具有四個記憶體陣列71、72、73、74的記憶體陣列片75，但本實施形態5的記憶體陣列片75並不限定於具有四個記憶體陣列者，亦可具有二個以上的記憶體陣列。
圖18是表示圖17所示的記憶體陣列片的具體的一結構例的示意圖。本實施形態5的記憶體陣列片75中，第一配線圖案的記憶體元件具有：第一電極，與多根第一配線中的一根電性連接；第二電極，經由半導體層而與第一電極電性連接；以及第三電極，與至少一根第二配線中的一根電性連接。另一方面，第二配線圖案的記憶體元件未進行下述電性連接中的至少一個，即，多根第一配線中的一根與第一電極的電性連接、第一電極與第二電極的電性連接、及至少一根第二配線中的一根與第三電極的電性連接。
如圖18所示，本實施形態5的記憶體陣列片75於片70上具有：字元線80、81，為所述第二配線的一例；位元線82、83，為所述第一配線的一例；記憶體元件90～105，為所述多個記憶體元件的一例；連接部106～109，將一個記憶體元件與一根字元線電性連接；以及連接部110～119，將一個記憶體元件與一根位元線電性連接。字元線80、81與所述實施形態1～實施形態3中的字元線同樣。位元線82、83與所述實施形態1～實施形態3中的位元線同樣。
具體而言，如圖18所示，記憶體陣列71於片70具有：字元線80、81；位元線82、83；記憶體元件90～93；以及配線等的連接部106～109及連接部110～113。該記憶體陣列71中，記憶體元件90藉由連接部106而與字元線80電性連接，且藉由連接部110而與位元線82電性連接。記憶體元件91藉由連接部107而與字元線80電性連接，且藉由連接部111而與位元線83電性連接。記憶體元件92藉由連接部108而與字元線81電性連接，且藉由連接部112而與位元線82電性連接。記憶體元件93藉由連接部109而與字元線81電性連接，且藉由連接部113而與位元線83電性連接。即，該些記憶體元件90～93全部是第一配線及第二配線這兩者與記憶體元件電性連接的第一配線圖案的記憶體元件。於該些記憶體元件90～93中，分別記錄相同的資訊（例如「0」或「1」中的其中任一資訊）。
而且，如圖18所示，記憶體陣列72於片70上具有：字元線80、81；位元線82、83；記憶體元件94～97；以及配線等的連接部106～109及連接部114、115。該記憶體陣列72中，記憶體元件94藉由連接部106而與字元線80電性連接，但未與位元線82連接。記憶體元件95藉由連接部107而與字元線80電性連接，且藉由連接部114而與位元線83電性連接。記憶體元件96藉由連接部108而與字元線81電性連接，且藉由連接部115而與位元線82電性連接。記憶體元件97藉由連接部109而與字元線81電性連接，但未與位元線83連接。即，該些記憶體元件94～97中，記憶體元件95、96是所述第一配線圖案的記憶體元件。另一方面，記憶體元件94、97是第一配線及第二配線中的至少一者與記憶體元件未電性連接的、第二配線圖案的記憶體元件。於該些記憶體元件94～97中，分別記錄資訊「0」或「1」。此時，於第一配線圖案的記憶體元件95、96中分別記錄的各資訊彼此相同。於第二配線圖案的記憶體元件94、97中分別記錄的各資訊彼此相同，並且與所述記憶體元件95、96不同。
而且，如圖18所示，記憶體陣列73於片70上具有：字元線80、81；位元線82、83；記憶體元件98～101；以及配線等的連接部106～109及連接部116～118。該記憶體陣列73中，記憶體元件98藉由連接部106而與字元線80電性連接，但未與位元線82連接。記憶體元件99藉由連接部107而與字元線80電性連接，且藉由連接部116而與位元線83電性連接。記憶體元件100藉由連接部108而與字元線81電性連接，且藉由連接部117而與位元線82電性連接。記憶體元件101藉由連接部109而與字元線81電性連接，且藉由連接部118而與位元線83電性連接。即，該些記憶體元件98～101中，記憶體元件99～101是所述第一配線圖案的記憶體元件。另一方面，記憶體元件98是所述第二配線圖案的記憶體元件。於該些記憶體元件98～101中，分別記錄資訊「0」或「1」。此時，於第一配線圖案的記憶體元件99～101中分別記錄的各資訊彼此相同。於第二配線圖案的記憶體元件98中記錄的資訊與所述記憶體元件99～101不同。
而且，如圖18所示，記憶體陣列74於片70上具有：字元線80、81；位元線82、83；記憶體元件102～105；以及配線等的連接部106～109及連接部119。該記憶體陣列74中，記憶體元件102藉由連接部106而與字元線80電性連接，且藉由連接部119而與位元線82電性連接。記憶體元件103藉由連接部107而與字元線80電性連接，但未與位元線83連接。記憶體元件104藉由連接部108而與字元線81電性連接，但未與位元線82連接。記憶體元件105藉由連接部109而與字元線81電性連接，但未與位元線83連接。即，該些記憶體元件102～105中，記憶體元件102是所述第一配線圖案的記憶體元件。另一方面，記憶體元件103～105是所述第二配線圖案的記憶體元件。於該些記憶體元件102～105中，分別記錄資訊「0」或「1」。此時，於第二配線圖案的記憶體元件103～105中分別記錄的各資訊彼此相同。於第一配線圖案的記憶體元件102中記錄的資訊與所述記憶體元件103～105不同。
如上所述，記憶體陣列71～74中，記錄有資訊「0」或「1」的四個記憶體元件的組合的排列各不相同。藉此，於記憶體陣列71～74中，記錄各不相同的資訊，例如記錄每個記憶體陣列的固有資訊。
圖19是摘選構成圖18所示的記憶體陣列片的二種記憶體元件的周邊部而表示的立體圖。圖19中，作為所述二種記憶體元件，例示了第二配線圖案的記憶體元件94與第一配線圖案的記憶體元件95。但是，於圖18中，字元線80是示於各記憶體元件94、95的圖式上側（裏側），但於圖19中，為了便於理解，字元線80是示於各記憶體元件94、95的跟前側。
如圖19所示，記憶體元件94及記憶體元件95形成於片70上。記憶體元件94及記憶體元件95這兩者均於片70上具有第一電極85、第二電極86、絕緣層87及第三電極88。第三電極88藉由絕緣層87而與第一電極85及第二電極86電性絕緣。第一電極85及第二電極86例如於絕緣層87上，以彼此隔離的狀態而排列。記憶體元件94及記憶體元件95分別於第一電極85與第二電極86之間的區域具有半導體層89。
而且，如圖19所示，記憶體元件94及記憶體元件95分別具有將第三電極88與字元線80電性連接的連接部106、107。該些記憶體元件94及記憶體元件95中，記憶體元件95進而具有將第一電極85與位元線83電性連接的連接部114。連接部114包含藉由所需的塗佈法而塗佈的導電性材料。另一方面，記憶體元件94不具有將第一電極85與位元線82電性連接的連接部。另外，雖未特別圖示，但各記憶體元件94、95中的第二電極86經由配線而連接於基準電位線。
圖19所示的各記憶體元件94、95中，根據是否於記憶體元件94的第一電極85與位元線82之間、及記憶體元件95的第一電極85與位元線83之間形成連接部114，來決定於各記憶體元件94、95中分別記錄的資訊，例如「0」或「1」。即，各記憶體元件94、95根據是否具有將第一電極與位元線電性連接的連接部（是所述第一配線圖案及第二配線圖案中的任一種記憶體元件），來分別記錄互不相同的各資訊。由如此般配線圖案互不相同的二種記憶體元件彼此記錄的資訊之所以不同，是因為：於各記憶體元件94、95的選擇時，即，當對各記憶體元件94、95的第三電極88給予固定的電壓時，於具有連接部114的記憶體元件95中有電流流經，但於不具有連接部的記憶體元件94中無電流流經。
另一方面，構成圖18所示的記憶體陣列片75的四個記憶體陣列71~74中，記憶體元件97、98、103~105具有與圖19所示的記憶體元件94相同的結構。記憶體元件90~93、96、99~102具有與圖19所示的記憶體元件95相同的結構。
記憶體陣列72中，藉由將例示為記憶體元件95的「具有將第一電極與位元線電性連接的連接部的記憶體元件(第一配線圖案的記憶體元件)」、與例示為記憶體元件94的「不具有將第一電極與位元線電性連接的連接部的記憶體元件(第二配線圖案的記憶體元件)」這二種記憶體元件任意組合的排列，來決定所記錄的資訊。該決定的資訊可作為記憶體陣列72固有的ID編號等固有資訊，而記錄於記憶體陣列72中。例如，當於四個記憶體元件94、95、96、97的排列[記憶體元件94、記憶體元件95、記憶體元件96、記憶體元件97]中，記憶體元件95、96具有所述連接部且記憶體元件94、97不具有所述連接部時，資訊[1、0、0、1]或[0、1、1、0]作為固有資訊而記錄於記憶體陣列72中。當記憶體元件95具有所述連接部且記憶體元件94、96、97不具有所述連接部時，資訊[0、1、0、0]或[1、0、1、1]作為固有資訊而記錄於記憶體陣列72中。
本發明的實施形態4、實施形態5的記憶體陣列片亦可將記錄相同的固有資訊的記憶體陣列重複配置而成，但較佳為如圖16、圖18所示，是將記錄各不相同的固有資訊的多個記憶體陣列組合而成。其原因在於：如此，只要將具有所述多個記憶體陣列的組合的記憶體陣列片切分為獨立的每個記憶體陣列，便可獲得與欲記錄的固有資訊的多樣性相應的記憶體陣列。
本實施形態5中，根據是具有將記憶體元件與位元線電性連接的連接部的第一配線圖案、與無此種連接部的第二配線圖案中的任一種配線圖案的記憶體元件，來於多個記憶體元件中分別記錄二值資訊（例如資訊「0」或「1」），並藉由將所述多個記憶體元件任意組合的排列，來決定記錄於記憶體陣列中的資訊。因此，與遮罩ROM方式相比，可使用簡便的塗佈法等製程而低成本地實現一種記憶體陣列片，該記憶體陣列片於片上具有記錄有各不相同的固有資訊的多個記憶體陣列。
另外，所述實施形態5中，例示了記憶體元件與位元線未電性連接的第二配線圖案，但本發明並不限定於此。所述第二配線圖案只要是位元線及字元線中的至少一者與記憶體元件呈絕緣狀態的配線圖案即可，例如，亦可為未形成記憶體元件中的第一電極、第二電極及第三電極中的至少一個的配線圖案（電極圖案），還可為未形成將記憶體元件的第三電極與字元線電性連接的連接部的配線圖案。
（片） 本實施形態4、實施形態5中的片（例如圖15、圖16所示的片60或圖17、圖18所示的片70）只要至少配置電極系統的面為絕緣性，則亦可為任何材質者。作為此種片，例如可較佳地使用矽晶圓、玻璃、藍寶石、氧化鋁燒結體等無機材料者；聚醯亞胺、聚乙烯醇、聚氯乙烯、聚對苯二甲酸乙二酯、聚偏二氟乙烯、聚矽氧烷、PVP、聚酯、聚碳酸酯、聚碸、聚醚碸、聚乙烯、聚苯硫醚、聚對二甲苯等有機材料者。
而且，片並不限於所述者，例如亦可為於矽晶圓上形成有PVP膜者、於聚對苯二甲酸乙二酯上形成有聚矽氧烷膜者等積層有多個材料的片。
該些中，考慮到可藉由使用薄膜片並利用輥對輥（roll to roll）方式等，而於同一片上製造多個記憶體陣列的觀點，較佳為含有選自由聚醯亞胺、聚乙烯醇、聚氯乙烯、聚對苯二甲酸乙二酯、聚偏二氟乙烯、聚矽氧烷、PVP、聚酯、聚碳酸酯、聚碸、聚醚碸、聚乙烯、聚苯硫醚、聚對二甲苯等有機材料所構成之群組中的一種以上的材料。
＜記憶體陣列片的製造方法＞ 對本發明的記憶體陣列片的製造方法進行說明。本發明的記憶體陣列片的製造方法是製造所述實施形態4的記憶體陣列片或實施形態5的記憶體陣列片的方法。製造所述實施形態4的記憶體陣列片時的製造方法至少包含：塗佈步驟，於多個記憶體元件中的至少一個記憶體元件中的第一電極與第二電極之間的區域，藉由塗佈法來形成塗佈層。製造所述實施形態5的記憶體陣列片時的製造方法至少包含：塗佈步驟，針對多個記憶體元件中所含的每個記憶體元件，藉由塗佈法而形成第一配線及第二配線這兩者與記憶體元件電性連接的第一配線圖案、或第一配線及第二配線中的至少一者與記憶體元件未電性連接的第二配線圖案。
首先，具體說明本發明的實施形態4的記憶體陣列片的製造方法的第一例。圖20A是例示本發明的實施形態4的記憶體陣列片的製造方法的第一例中的前半步驟的圖。圖20B是例示本發明的實施形態4的記憶體陣列片的製造方法的第一例中的後半步驟的圖。作為該第一例的記憶體陣列片的製造方法，是製造於同一片上具有多個所述實施形態1的記憶體陣列的記憶體陣列片的方法。於該製造方法中，包含用於形成所述多個記憶體陣列的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟及塗佈步驟。
具體而言，如圖20A所示，首先，進行第一電極配線形成步驟（步驟ST31）。該步驟ST31中，於片60上，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成至少一根字元線（例如字元線10、11）與多個第三電極2。此時，若除了圖20A所示的字元線10、11以外，還存在所需的字元線，則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極2是以與預定要製作的多個記憶體元件相同的數量，而形成於片60上。而且，該些字元線10、11及第三電極2是以在通過遮罩進行真空蒸鍍的過程中，經由配線進行電性連接的方式而形成。此種字元線10、11及第三電極2的形成如圖20A所示，是針對片60中的多個區域61a～64a分別進行。所述多個區域61a～64a分別為形成所述實施形態4中的記憶體陣列61～64的區域。
接下來，如圖20A所示，進行絕緣層形成步驟（步驟ST32）。該步驟ST32中，於片60上，與多個第三電極2對應地，利用所述方法例如印刷法而形成多個絕緣層3。所述多個絕緣層3分別自上側接觸至第三電極2，並且在與片60之間夾著第三電極2而覆蓋。此種絕緣層3的形成如圖20A所示，是針對多個區域61a～64a分別進行。
接下來，如圖20B所示，進行第二電極配線形成步驟（步驟ST33）。該步驟ST33中，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成多根位元線（例如位元線12、13等）與多對第一電極5及第二電極6。此時，位元線12、13是以將與字元線10、11交叉的方向作為縱向而彼此隔離地排列的方式，而形成於片60上。若除了圖20B所示的位元線12、13以外還存在所需的位元線，則與該些位元線12、13同樣地形成所需數量的位元線。第一電極5及第二電極6是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層3上。該些位元線12、13與第一電極5是以在通過遮罩進行真空蒸鍍的過程中，經由配線進行電性連接的方式而形成。此種位元線12、13與第一電極5及第二電極6的形成如圖20B所示，是針對多個區域61a～64a分別進行。
接下來，如圖20B所示，進行塗佈步驟（步驟ST34）。該步驟ST34中設為對象的塗佈層是半導體層4。該步驟ST34中，對應於所記錄的資訊，而自片60上的多個記憶體元件中選擇作為塗佈對象的記憶體元件。繼而，於所選擇的作為塗佈對象的記憶體元件（圖20B中為記憶體元件14）中的第一電極5與第二電極6之間的區域，藉由塗佈法而形成半導體層4。例如，於記憶體元件14的第一電極5與第二電極6之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成半導體層4。另一方面，於所述多個記憶體元件中的未被選擇為塗佈對象的記憶體元件（圖11中為記憶體元件15）中，未形成半導體層4。
如此，片60上的多個記憶體元件被分開製作為藉由半導體層4的有無而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。藉此，於片60上，形成記憶體陣列61、62、63、64。此時，使具有半導體層4的記憶體元件14與不具有半導體層4的記憶體元件15的排列，於記憶體陣列61、62、63、64中各不相同。藉由此種記憶體元件14、15的任意排列，來決定記憶體陣列61、62、63、64的各固有資訊。其結果，可於該些記憶體陣列61、62、63、64中分別記錄互不相同的資訊以作為所述固有資訊，並且可製作具有該些記憶體陣列61、62、63、64的記憶體陣列片65。
步驟ST34中的塗佈法並無特別限定，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。其中，考慮到電極及配線等的圖案加工性、原料使用效率的觀點，作為塗佈法，更佳為噴墨法。
接下來，具體說明本發明的實施形態4的記憶體陣列片的製造方法的第二例。圖21A是例示本發明的實施形態4的記憶體陣列片的製造方法的第二例中的前半步驟的圖。圖21B是例示本發明的實施形態4的記憶體陣列片的製造方法的第二例中的後半步驟的圖。作為該第二例的記憶體陣列片的製造方法，是製造於同一片上具有多個所述實施形態2的記憶體陣列的記憶體陣列片的方法。於該製造方法中，包含用於形成所述多個記憶體陣列的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟及塗佈步驟。
具體而言，如圖21A所示，首先，進行第一電極配線形成步驟（步驟ST41）。該步驟ST41中，於片60上，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成至少一根字元線（例如字元線30、31）與多個第三電極22。此時，若除了圖21A所示的字元線30、31以外還存在所需的字元線，則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極22是以與預定要製作的多個記憶體元件相同的數量，而形成於片60上。而且，該些字元線30、31及第三電極22是以在通過遮罩進行真空蒸鍍的過程中，經由配線進行電性連接的方式而形成。此種字元線30、31及第三電極22的形成如圖21A所示，是針對片60中的多個區域61a～64a分別進行。
接下來，如圖21A所示，進行絕緣層形成步驟（步驟ST42）。該步驟ST42中，於片60上，與多個第三電極22對應地，利用所述方法例如印刷法，而形成多個絕緣層23。所述多個絕緣層23分別自上側接觸至第三電極22，並且在與片60之間夾著第三電極22而覆蓋。此種絕緣層23的形成如圖21A所示，是針對多個區域61a～64a分別進行。
接下來，如圖21B所示，進行第二電極配線形成步驟（步驟ST43）。該步驟ST43中，藉由所述方法，例如通過遮罩來進行真空蒸鍍，從而同時形成多根位元線（例如位元線32、33等）與多對第一電極25及第二電極26。此時，位元線32、33是以將與字元線30、31交叉的方向作為縱向而彼此隔離地排列的方式，形成於片60上。若除了圖21B所示的位元線32、33以外還存在所需的位元線，則與該些位元線32、33同樣地形成所需數量的位元線。第一電極25及第二電極26是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層23上。該些位元線32、33與第一電極25是以通過遮罩進行真空蒸鍍的過程中，經由配線進行電性連接的方式而形成。此種位元線32、33與第一電極25及第二電極26的形成如圖21B所示，是針對多個區域61a～64a分別進行。
接下來，如圖21B所示，進行塗佈步驟（步驟ST44）。該步驟ST44中設為對象的塗佈層是電氣特性互不相同的半導體層24、27。該步驟ST44中，對應於所記錄的資訊，於片60上的多個記憶體元件各自的第一電極25與第二電極26之間的區域，藉由塗佈法而形成半導體層24或半導體層27。例如，於記憶體元件34的第一電極25與第二電極26之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成半導體層24。而且，於記憶體元件35的第一電極25與第二電極26之間的區域，塗佈包含P3HT的溶液，並根據需要來使其乾燥，從而形成半導體層27。
如此，片60上的多個記憶體元件被分開製作為根據具有半導體層24、27中的任一個而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。藉此，於片60上，形成記憶體陣列61、62、63、64。此時，具有半導體層24的記憶體元件34與具有半導體層27的記憶體元件35的排列，於記憶體陣列61、62、63、64中各不相同。藉由此種記憶體元件34、35的任意排列，來決定記憶體陣列61、62、63、64的各固有資訊。其結果，可於該些記憶體陣列61、62、63、64中分別記錄互不相同的資訊以作為所述固有資訊，並且可製作具有該些記憶體陣列61、62、63、64的記憶體陣列片65。
步驟ST44中的塗佈法與所述第一例的製造方法中的塗佈步驟（步驟ST34）的情況同樣，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種，該些中，更佳為噴墨法。
接下來，具體說明本發明的實施形態4的記憶體陣列片的製造方法的第三例。圖22A是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的前半步驟的圖。圖22B是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的後半步驟的圖。圖22C是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的塗佈步驟的圖。作為該第三例的記憶體陣列片的製造方法，是製造於同一片上具有多個所述實施形態3的記憶體陣列的記憶體陣列片的方法。於該製造方法中，包含用於形成所述多個記憶體陣列的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟、半導體層形成步驟及塗佈步驟。
具體而言，如圖22A所示，首先，進行第一電極配線形成步驟（步驟ST51）。該步驟ST51中，於片60上，利用所述方法，例如塗佈銀粒子的分散液，並根據需要來使其乾燥、燒結，從而同時形成至少一根字元線（例如字元線50、51）與多個第三電極42。此時，若除了圖22A所示的字元線50、51以外還存在所需的字元線，則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極42是以與預定要製作的多個記憶體元件相同的數量，而形成於片60上。而且，該些字元線50、51及第三電極42是以在銀粒子分散液的塗佈過程中，經由配線進行電性連接的方式而形成。此種字元線50、51及第三電極42的形成如圖22A所示，是針對片60中的多個區域61a～64a分別進行。
接下來，如圖22A所示，進行絕緣層形成步驟（步驟ST52）。該步驟ST52中，於片60上，與多個第三電極42對應地，利用所述方法例如印刷法，而形成多個絕緣層43。所述多個絕緣層43分別自上側接觸至第三電極42，並且在與片60之間夾著第三電極42而覆蓋。此種絕緣層43的形成如圖22A所示，是針對多個區域61a～64a分別進行。
接下來，如圖22B所示，進行第二電極配線形成步驟（步驟ST53）。該步驟ST53中，利用所述方法，例如使用相同的材料，塗佈銀粒子的分散液，並根據需要來使其乾燥、燒結，從而同時形成多根位元線（例如位元線52、53等）與多對第一電極45及第二電極46。此時，位元線52、53是以將與字元線50、51交叉的方向作為縱向而彼此隔離地排列的方式，而形成於片60上。若除了圖22B所示的位元線52、53以外還存在所需的位元線，則與該些位元線52、53同樣地形成所需數量的位元線。第一電極45及第二電極46是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層43上。該些位元線52、53與第一電極45是以在銀粒子分散液的塗佈過程中，經由配線進行電性連接的方式而形成。此種位元線52、53與第一電極45及第二電極46的形成如圖22B所示，是針對多個區域61a～64a分別進行。
接下來，如圖22B所示，進行半導體層形成步驟（步驟ST54）。該步驟ST54中，於預定要製作的多個記憶體元件各自的第一電極45與第二電極46之間的區域，以與絕緣層43接觸的方式而形成半導體層44。例如，於記憶體元件54（參照圖22C）的構成要素即第一電極45與第二電極46之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成與絕緣層43的上表面接觸的半導體層44。與此同樣地，於記憶體元件55（參照圖22C）的構成要素即第一電極45與第二電極46之間的區域，形成半導體層44。此種半導體層44的形成如圖22B所示，是針對多個區域61a～64a分別進行。
接下來，如圖22C所示，進行塗佈步驟（步驟ST55）。該步驟ST55中設為對象的塗佈層是電氣特性互不相同的第一絕緣層48或第二絕緣層49。該步驟ST55中，對應於所記錄的資訊，於片60上的多個記憶體元件各自的第一電極45與第二電極46之間的區域，以自與絕緣層43相反的側而與半導體層44接觸的方式，而形成第一絕緣層48或第二絕緣層49。例如，針對記憶體元件54，於第一電極45與第二電極46之間的區域，以覆蓋半導體層44的方式，塗佈包含用於形成第一絕緣層48的絕緣性材料的溶液，並根據需要來使其乾燥，從而形成第一絕緣層48。針對記憶體元件55，於第一電極45與第二電極46之間的區域，以覆蓋半導體層44的方式，塗佈包含用於形成第二絕緣層49的絕緣性材料的溶液，並根據需要來使其乾燥，從而形成第二絕緣層49。
如此，片60上的多個記憶體元件被分開製作為根據具有第一絕緣層48及第二絕緣層49中的任一個而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。藉此，於片60上，形成記憶體陣列61、62、63、64。此時，具有第一絕緣層48的記憶體元件54與具有第二絕緣層49的記憶體元件55的排列，於記憶體陣列61、62、63、64中各不相同。藉由此種記憶體元件54、55的任意排列，來決定記憶體陣列61、62、63、64的各固有資訊。其結果，可於該些記憶體陣列61、62、63、64中分別記錄互不相同的資訊以作為所述固有資訊，並且可製作具有該些記憶體陣列61、62、63、64的記憶體陣列片65。
步驟ST55中的塗佈法與所述第一例的製造方法中的塗佈步驟（步驟ST34）的情況同樣，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種，該些中，更佳為噴墨法。
接下來，具體說明本發明的實施形態5的記憶體陣列片的製造方法。圖23A是例示本發明的實施形態5的記憶體陣列片的製造方法中的前半步驟的圖。圖23B是例示本發明的實施形態5的記憶體陣列片的製造方法中的後半步驟的圖。圖23C是例示本發明的實施形態5的記憶體陣列片的製造方法中的塗佈步驟的圖。於本實施形態5的記憶體陣列片的製造方法中，包含用於形成構成該記憶體陣列片的多個記憶體陣列的各種步驟，例如包含第一電極配線形成步驟、絕緣層形成步驟、第二電極配線形成步驟、半導體層形成步驟及塗佈步驟。
具體而言，如圖23A所示，首先，進行第一電極配線形成步驟（步驟ST61）。該步驟ST61中，於片70上，利用所述方法，例如塗佈銀粒子的分散液，並根據需要來使其乾燥、燒結，從而同時形成至少一根字元線（例如字元線80、81）、多個第三電極88以及將該些字元線80、81與第三電極88分別電性連接的連接部106～109。此時，若除了圖23A所示的字元線80、81以外還存在所需的字元線，則以將規定方向作為縱向而彼此隔離地排列的方式形成所需數量的字元線。第三電極88是以與預定要製作的多個記憶體元件相同的數量，而形成於片70上。此種字元線80、81與第三電極88及連接部106～109的形成如圖23A所示，是針對片70中的多個區域71a～74a分別進行。所述多個區域71a～74a是分別形成所述實施形態5中的記憶體陣列71～74的區域。
接下來，如圖23A所示，進行絕緣層形成步驟（步驟ST62）。該步驟ST62中，於片70上，與多個第三電極88對應地，利用所述方法例如印刷法，而形成多個絕緣層87。所述多個絕緣層87分別從上側接觸至第三電極88，並且在與片70之間夾著第三電極88而覆蓋。此種絕緣層87的形成如圖23A所示，是針對多個區域71a～74a分別進行。
接下來，如圖23B所示，進行第二電極配線形成步驟（步驟ST63）。該步驟ST63中，利用所述方法，例如塗佈銀粒子的分散液，並根據需要來使其乾燥、燒結，從而同時形成多根位元線（例如位元線82、83等）與多對第一電極85及第二電極86。此時，位元線82、83是以將與字元線80、81交叉的方向作為縱向而彼此隔離地排列的方式，而形成於片70上。若除了圖23B所示的位元線82、83以外還存在所需的位元線，則與該些位元線82、83同樣地形成所需數量的位元線。第一電極85及第二電極86是以與預定要製作的多個記憶體元件相同的數量，而分別形成於絕緣層87上。此種位元線82、83與第一電極85及第二電極86的形成如圖23B所示，是針對多個區域71a～74a分別進行。
接下來，如圖23B所示，進行半導體層形成步驟（步驟ST64）。該步驟ST64中，於預定要製作的多個記憶體元件各自的第一電極85與第二電極86之間的區域，以與絕緣層87接觸的方式而形成半導體層89。例如，於記憶體元件90（參照圖23C）的構成要素即第一電極85與第二電極86之間的區域，塗佈包含CNT的溶液，並根據需要來使其乾燥，從而形成與絕緣層87的上表面接觸的半導體層89。與此同樣地，於記憶體元件91～105（參照圖23C）各自的構成要素即第一電極85與第二電極86之間的區域，亦形成半導體層89。此種半導體層89的形成如圖23B所示，是針對多個區域71a～74a分別進行。
接下來，如圖23C所示，進行塗佈步驟（步驟ST65）。該步驟ST65中，於片70上的記憶體元件90～105的各個中，藉由塗佈法而形成位元線及字元線這兩者與記憶體元件電性連接的第一配線圖案、或位元線及字元線中的至少一者與記憶體元件未電性連接的第二配線圖案。例如，於對應於所記錄的資訊而自記憶體元件90～105中選擇的記憶體元件90～93、95、96、99～102各自的第一電極與位元線之間的區域，塗佈銀粒子的分散液，並根據需要來使其乾燥、燒結，從而形成連接部110～119。此時，分別形成有連接部110～119的記憶體元件90～93、95、96、99～102成為第一配線圖案的記憶體元件。未形成有連接部110～119的記憶體元件94、97、98、103～105成為第二配線圖案的記憶體元件。
如此，片70上的多個記憶體元件被分開製作為根據具有第一配線圖案及第二配線圖案中的任一種而電氣特性互不相同（即，所記錄的資訊互不相同）的二種記憶體元件。藉此，於片70上，形成記憶體陣列71、72、73、74。此時，具有將位元線和第一電極電性連接的連接部的第一配線圖案的記憶體元件、與不具有將位元線和第一電極電性連接的連接部的第二配線圖案的記憶體元件的排列，於記憶體陣列71、72、73、74中各不相同。藉由此種二種記憶體元件的任意排列，來決定記憶體陣列71、72、73、74的各固有資訊。其結果，可於該些記憶體陣列71、72、73、74中分別記錄互不相同的資訊以作為所述固有資訊，並且可製作具有該些記憶體陣列71、72、73、74的記憶體陣列片75。
步驟ST65中的塗佈法是與所述第一例的製造方法中的塗佈步驟（步驟ST34）的情況同樣，較佳為選自由噴墨法、分注法及噴霧法所構成之群組中的任一種，該些中，更佳為噴墨法。
所述實施形態5的記憶體陣列片的製造方法中，藉由塗佈法而分開製作：具有將位元線和第一電極電性連接的連接部的第一配線圖案、與不具有將位元線和第一電極電性連接的連接部的第二配線圖案，但本發明並不限定於此。例如，第二配線圖案亦可設為未進行位元線與第一電極的電性連接、第一電極與第二電極的電性連接、及字元線與第三電極的電性連接中的至少一個的配線圖案，藉由塗佈法，針對每個記憶體元件來選擇是否形成所述連接部或各種電極等，從而分開製作所述第二配線圖案、與「包含與位元線電性連接的第一電極、經由半導體層而與第一電極電性連接的第二電極、及與字元線電性連接的第三電極」的第一配線圖案。
如上所述，於製造具有本發明的實施形態1、實施形態2的記憶體陣列的記憶體陣列片時，形成半導體層之前的步驟的各步驟中，可使用下述統一製程，即：於同一片上統一形成預定要製作的所有記憶體元件的各構成要素。然後，可藉由塗佈法，僅對特定的記憶體元件選擇性地形成半導體層，或者藉由塗佈法，針對每個記憶體元件而分開製作電氣特性互不相同的二種半導體層。
而且，於製造具有本發明的實施形態3的記憶體陣列的記憶體陣列片時，在直至形成半導體層為止的各步驟中，可使用下述統一製程，即，於同一片上統一形成預定要製作的所有記憶體元件的各構成要素。然後，可藉由塗佈法，針對每個記憶體元件而分開製作構成材料互不相同的第一絕緣層及第二絕緣層。
而且，於製造本發明的實施形態5的記憶體陣列片時，在直至形成半導體層為止的各步驟中，可使用下述統一製程，即：於同一片上統一形成預定要製作的所有記憶體元件的各構成要素。然後，可藉由塗佈法，針對記憶體元件而分開製作將位元線等配線與記憶體元件電性連接的連接部。
於所述記憶體陣列片的製造方法的任一者中，均可藉由使用塗佈法這一簡便的方法，而於同一步驟分開製作可記錄「0」或「1」中的任一資訊的記憶體元件。
此種記憶體陣列片的任一製造方法在同一片上製造所記錄的固有資訊各不相同的多個記憶體陣列時，於製程方面及成本方面均有利。記錄資訊各不相同的各記憶體陣列是將記錄資訊「0」的記憶體元件與記錄資訊「1」的記憶體元件任意組合的排列不同者。若欲以使這二種記憶體元件的排列不同的方式而形成每個記憶體陣列，則通常，製程或成本將增加。例如，於製造記錄資訊各不相同的多個記憶體陣列時，必須針對各記憶體陣列而準備與所記錄的資訊對應的光罩，由於光罩的尺寸有限，因此根據遮罩尺寸，可製造的記憶體陣列的數量受到限制。因此，若欲於同一片上進而製造所記錄的固有資訊各不相同的記憶體陣列時，必須準備與該固有資訊對應的其他光罩。根據本發明的實施形態4、實施形態5的記憶體陣列片的製造方法，可不使用遮罩而簡易地在每個記憶體陣列中，使半導體層或第一絕緣層及第二絕緣層等塗佈層、或者設為連接部等配線圖案的形成對象的記憶體元件的位置發生變化，藉此，可製造所述二種記憶體元件的排列不同的多種記憶體陣列。因此，可利用簡便的製程且低成本地製造於同一片上形成有記錄資訊各不相同的多個記憶體陣列的記憶體陣列片。而且，藉由將此種記憶體陣列片切分為每個記憶體陣列，從而可簡易地獲得所述多個記憶體陣列。
＜無線通信裝置＞ 對含有本發明的記憶體陣列的無線通信裝置進行說明。該無線通信裝置例如是如RFID標籤般，藉由接收自搭載於讀寫器中的天線發送的無線信號（載波），從而進行電信的裝置。
作為無線通信裝置的一例的RFID標籤的具體動作例如如下。RFID標籤的天線接收自搭載於讀寫器的天線發送的無線信號。所接收的無線信號經RFID標籤的整流電路轉換為直流電流。基於該直流電流，RFID標籤起電。接下來，起電的RFID標籤基於來自讀寫器的無線信號來獲取指令，進行與該指令相應的動作。隨後，RFID標籤將與該指令相應的結果的響應，作為從自身天線朝向讀寫器天線的無線信號而予以發送。另外，與指令相應的動作至少以公知的解調電路、控制電路、調變電路來進行。
本發明的無線通信裝置至少包括具有所述記憶體陣列的記憶體電路、電晶體及天線。電晶體是整流電路及邏輯（logic）電路中的構成要素。邏輯電路中至少包含解調電路、控制電路及調變電路。
圖24是表示使用本發明的記憶體陣列的無線通信裝置的一結構例的方塊圖。如圖24所示，該無線通信裝置120具備記憶體電路121、天線122、電源生成部123、解調電路124、調變電路125及控制電路126。記憶體電路121如圖14所示的記憶體電路130所例示般，使用可讀出地記錄有ID編號等固有資訊的記憶體陣列而構成。用於該記憶體電路121的記憶體陣列是：所述實施形態1～實施形態3的記憶體陣列，或者自所述實施形態4、實施形態5的記憶體陣列片切分出的記憶體陣列。天線122是在與讀寫器等外部裝置之間收發無線信號。電源生成部123是作為無線通信裝置120中的整流電路發揮功能。解調電路124、調變電路125及控制電路126是構成無線通信裝置120中的邏輯電路的電路。該些各電路及天線122如圖24所示，分別經由配線而電性連接。
此種無線通信裝置120中，天線122接收自外部裝置發送的無線信號（調變波信號）。電源生成部123進行經由天線122所接收的調變波信號轉換為直流電流的整流，並將由此獲得的直流電流（電源）供給至無線通信裝置120的各結構部。解調電路124對該調變波信號進行解調，並將由此獲得的電信號（指令）發送至控制電路126。記憶體電路121將記錄於記憶體陣列中的固有資訊作為資料而予以保持。控制電路126基於根據自解調電路124接收的電信號而取得的指令，自記憶體電路121讀出資料，並將該讀出的資料發送至調變電路125。調變電路125對自控制電路126接收的資料進行調變，並將由此生成的調變波信號發送至天線122。天線122將來自該調變電路125的調變波信號，作為包含所述資料的無線信號而發送至外部裝置。
無線通信裝置120是使用所述實施形態1～實施形態3的記憶體陣列、或者自實施形態4、實施形態5的記憶體陣列片切分出的記憶體陣列，而構成記憶體電路121，因此可具備下述記憶體陣列，其使用簡便的製程而低成本地製造，且記錄有與其他記憶體陣列不同的固有資訊。
無線通信裝置120中，輸入端子、輸出端子、天線122、各電路中所含的電晶體只要使用一般所用者即可，用於它們的材料、它們的形狀並無特別限定。而且，將它們分別電性連接的配線等的材料亦只要是可一般使用的導電性材料，則亦可為任何材料。該些連接方法亦只要可取得電性導通，則亦可為任何方法，用於連接的配線或電極等的寬度、厚度為任意。 [實施例]
以下，基於實施例來進而具體地說明本發明。另外，本發明並不限定於下述實施例。
（半導體溶液的製作） 於半導體溶液的製作中，首先，於含有2.0 mg的P3HT（奧德里奇（Aldrich）公司製，聚(3-己基噻吩)）的氯仿（chloroform）溶液（10 ml）中，添加1.0 mg的CNT（CNI公司製，單層CNT，純度95%），一邊進行冰冷，一邊使用超音波均質機（ultrasonic homogenizer）（東京理化器械股份有限公司製，VCX-500）而以20%的功率進行4小時的超音波攪拌。藉此，獲得CNT分散液A11（相對於溶劑的CNT複合體濃度為0.96 g/l者）。
接下來，使用膜濾器（membrane filter）（孔徑10 μm，直徑25 mm，密理博（Millipore）公司製歐姆尼博膜濾器（Omnipore Membrane）），進行所述CNT分散液A11的過濾，去除長度10 μm以上的CNT複合體。於由此獲得的濾液中，添加5 ml的o-DCB（和光純藥工業股份有限公司製）後，使用旋轉蒸發器（rotary evaporator），溜去作為低沸點溶劑的氯仿，藉此，以o-DCB來取代溶劑，從而獲得CNT分散液B11。於CNT分散液B11（1 ml）中添加3 ml的o-DCB，藉此，獲得半導體溶液A1（相對於溶劑的CNT複合體濃度為0.03 g/l者）。
（組成物的製作例1） 於組成物的製作例1中，製作絕緣層溶液A2。具體而言，首先，將甲基三甲氧基矽烷（methyltrimethoxysilane）（61.29 g（0.45莫耳））、2-(3,4-環氧基環己基)乙基三甲氧基矽烷（12.31 g（0.05莫耳））、及苯基三甲氧基矽烷（phenyltrimethoxysilane）（99.15 g（0.5莫耳））溶解於203.36 g的丙二醇單丁基醚（propyleneglycol monobutyl ether）（沸點170℃）中。於其中，一邊攪拌，一邊添加水（54.90 g）及磷酸（0.864 g）。將由此獲得的溶液以浴溫105℃加熱2小時，將內溫提高至90℃為止，主要使包含副產生的甲醇的成分溜出。繼而，以浴溫130℃進行2小時加熱，將內溫提高至118℃為止，主要使包含水與丙二醇單丁基醚的成分溜出。隨後，冷卻至室溫為止，獲得固形物濃度26.0重量%的聚矽氧烷溶液A3。所得的聚矽氧烷溶液A3中的聚矽氧烷的重量平均分子量為6000。
接下來，秤取10 g所得的聚矽氧烷溶液A3，於其中混合54.4 g丙二醇單乙醚乙酸酯（Propylene glycol monoethyl ether acetate）（以下稱作PGMEA），於室溫下攪拌2小時。如此，獲得絕緣層溶液A2。
（組成物的製作例2） 於組成物的製作例2中，製作絕緣層溶液B2。具體而言，秤取10 g聚矽氧烷溶液A3，於其中混合規定的鋁有機化合物（雙(乙醯乙酸乙酯)單(2,4-戊二酸)鋁，川研精細化工股份有限公司製，商品名「鋁螯合物D（Alumichelate D）」）（0.13g）與丙二醇單乙醚乙酸酯（以下稱作「PGMEA」）（54.4g），於室溫下攪拌2小時。其結果，獲得絕緣層溶液B2。本溶液中的所述聚合物的含量相對於所述規定的鋁有機化合物（鋁螯合物D）的100重量份而為2000重量份。將該絕緣層溶液B2於大氣中、室溫下予以保存，結果，即使經一個月亦未觀察到析出物而穩定。
（合成例1） 於合成例1中，合成作為有機成分的化合物P1。該合成例1中，丙烯酸乙酯（ethyl acrylate）（以下稱作「EA」）、甲基丙烯酸2-乙基己酯（以下稱作「2-EHMA」）、苯乙烯（以下稱作「St」）、甲基丙烯酸縮水甘油脂（glycidyl methacrylate）（以下稱作「GMA」）與丙烯酸（以下稱作「AA」）的共聚比率（重量基準）為20：40：20：5：15。
具體而言，首先，於氮氣環境的反應容器中，放入150g二乙二醇單乙醚乙酸酯（diethylene glycol monoethyl ether acetate）（以下稱作「DMEA」），使用油浴（oil bath）升溫至80℃為止。於其中，用1小時滴注下述混合物，該混合物包含20 g的EA、40 g的2-EHMA、20 g的St、15 g的AA、0.8 g的2,2'-偶氮二異丁腈（2,2'-azobisisobutyronitrile）及10 g的DMEA。滴注結束後，進而進行6小時聚合反應。隨後，添加1 g對苯二酚單甲醚（hydroquinone monomethyl ether）而停止聚合反應。繼而，用0.5小時滴注下述混合物，該混合物包含5 g的GMA、1 g的三乙基苄基氯化銨（triethylbenzylammonium chloride）及10 g的DMEA。於滴注結束後，進而進行2小時加成反應。將由此獲得的反應溶液以甲醇進行精製，從而去除未反應雜質，進而進行24小時真空乾燥。其結果，獲得化合物P1。
（合成例2） 於合成例2中，合成作為有機成分的化合物P2。於該合成例2中，二官能環氧丙烯酸酯單體（環氧酯3002A，共榮社化學股份有限公司製）、二官能環氧丙烯酸酯單體（環氧酯70PA，共榮社化學股份有限公司製）、GMA、St與AA的共聚比率（重量基準）為20：40：5：20：15。
具體而言，首先，於氮氣環境的反應容器中，放入150 g的DMEA，使用油浴升溫至80℃為止。於其中，花1小時滴注下述混合物，該混合物包含20 g的環氧酯3002A、40 g的環氧酯70PA、20 g的St、15 g的AA、0.8 g的2,2'-偶氮二異丁腈及10 g的DMEA。於滴注結束後，進而進行6小時聚合反應。隨後，添加1 g對苯二酚單甲醚而停止聚合反應。繼而，用0.5小時滴注下述混合物，該混合物包含5 g的GMA、1 g的三乙基苄基氯化銨及10 g的DMEA。於滴注結束後，進而進行2小時加成反應。將由此獲得的反應溶液以甲醇進行精製，從而去除未反應雜質，進而進行24時間真空乾燥。其結果，獲得化合物P2。
（合成例3） 於合成例3中，合成作為有機成分的化合物P3。化合物P3是合成例2中的化合物P2的胺基甲酸酯改性化合物。
具體而言，首先，於氮氣環境的反應容器中，放入100 g的DMEA，使用油浴升溫至80℃為止。於其中，用1小時滴注下述混合物，該混合物包含10 g化合物P2（感光性成分）、3.5 g正己基異氰酸酯（n-hexylisocyanate）及10 g的DMEA。於滴注結束後，進而進行3小時反應。將由此獲得的反應溶液以甲醇進行精製，從而去除未反應雜質，進而進行24小時真空乾燥。其結果，獲得具有胺基甲酸酯鍵的化合物P3。
（調製例1） 於調整例1中，調製導電膏A4。具體而言，首先，於100 ml的清潔瓶（clean bottle）中，放入16 g化合物P1、4 g化合物P3、4 g光聚合起始劑OXE-01（BASF日本股份有限公司製）、0.6 g酸產生劑SI-110（三新化學工業股份有限公司製）、10g的γ-丁內酯（γ-butyrolactone）（三菱氣體化學股份有限公司製），以自轉-公轉真空混合機「脫泡練太郎」（註冊商標）（ARE-310，株式會社新基（THINKY）製）進行混合。藉此，獲得感光性樹脂溶液46.6 g（固形物78.5重量%）。繼而，將該獲得的感光性樹脂溶液（8.0 g）與平均粒子徑0.2 μm的Ag粒子（42.0 g）予以混合，使用三根輥（roller）（商品名「艾卡特（EXAKT）M-50」，艾卡特（EXAKT）公司製）來進行混練。其結果，獲得50 g導電膏A4。
（實施例1） 於實施例1中，製作本發明的實施形態1的記憶體陣列（參照圖1～圖3）。具體而言，首先，於玻璃製的基板1（膜厚0.7 mm）上，藉由電阻加熱法，通過遮罩來真空蒸鍍5 nm的鉻及50 nm的金，藉此，形成記憶體元件14、15、16、17的第三電極2、字元線10及字元線11。接下來，將絕緣層溶液A2以旋塗法塗佈（1000 rpm×20秒）於所述基板1上，於大氣環境下，以120℃進行3分鐘熱處理，於氮氣環境下以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層3。接下來，藉由電阻加熱法，真空蒸鍍金以成為膜厚50 nm，於其上利用旋塗法來塗佈（1000 rpm×20秒）光致抗蝕劑（photo resist）（商品名「LC100-10cP」，羅門哈斯（Rohm and Haas）股份有限公司製），以100℃進行10分鐘加熱乾燥。
繼而，對於如上所述般製作的光致抗蝕劑膜，使用平行光光罩對準曝光機（parallel light mask aligner）（佳能（Cannon）股份有限公司製，PLA-501F），經由遮罩進行圖案曝光後，使用自動顯影裝置（瀧澤產業股份有限公司製，AD-2000），以2.38重量%的四甲基氫氧化銨（tetramethylammonium hydroxide）水溶液（商品名「ELM-D」，三菱氣體化學股份有限公司製）進行70秒鐘噴淋顯影，繼而以水進行30秒鐘清洗。隨後，以蝕刻處理液（商品名「AURUM-302」，關東化學股份有限公司製）進行5分鐘蝕刻處理後，以水進行30秒鐘清洗。繼而，於剝離液（商品名「AZ去除劑100」，AZ電子材料（AZ Electronic Materials）股份有限公司製）中浸漬5分鐘而剝離抗蝕劑，以水進行30秒鐘清洗後，以120℃進行20分鐘加熱乾燥，藉此形成第一電極5、第二電極6、位元線12及位元線13。
該些第一電極5及第二電極6的寬度設為100 μm，該些電極間的距離設為10 μm。於如上所述般形成有電極的基板1上，對於記憶體元件14、17，利用噴墨法來塗佈100 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層4。如此，獲得實施例1的記憶體陣列。
接下來，對構成實施例1的記憶體陣列的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器（Keithley Instruments）股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值。
實施例1的記憶體陣列的記憶體元件14～17中的Id的值（電流值）示於後述的表1。參照表1可知曉的是：於實施例1中的具有半導體層4的記憶體元件14及記憶體元件17、與不具有半導體層4的記憶體元件15及記憶體元件16中，流經第一電極與第二電極之間的Id存在充分的差異。根據其結果可確認，對於實施例1，於記憶體元件14及記憶體元件17、與記憶體元件15及記憶體元件16之間，記錄有互不相同的資訊。
（實施例2） 於實施例2中，取代所述實施例1中的玻璃製的基板1而使用膜厚50 μm的PET薄膜，於該PET薄膜製的基板上，以網版印刷塗佈導電膏A4，以乾燥烘箱進行100℃、10分鐘預烘烤（prebake）。隨後，使用曝光裝置（商品名「PEM-8M」，聯合（Union）光學股份有限公司製）進行曝光後，以0.5%的Na2 CO3 溶液進行30秒鐘浸漬顯影，以超純水進行沖洗（rinse）後，以乾燥烘箱進行140℃、30分鐘熟化（cure）。藉此，形成記憶體元件14、15、16、17的第三電極2、字元線10及字元線11。
接下來，將絕緣層溶液A2以旋塗法塗佈（1000 rpm×20秒）於所述PET薄膜製的基板上，於大氣環境下，以120℃進行3分鐘熱處理，於氮氣環境下以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層3。
接下來，於所述PET薄膜製的基板上，以網版印刷塗佈導電膏A4，以乾燥烘箱進行100℃、10分鐘預烘烤。隨後，使用曝光裝置「PEM-8M」進行曝光後，以0.5%的Na2 CO3 溶液進行30秒鐘浸漬顯影，以超純水進行沖洗後，以乾燥烘箱進行140℃、30分鐘熟化。藉此，形成第一電極5、第二電極6、位元線12及位元線13。
於如上所述般形成有電極的基板上，對於記憶體元件14、17，以噴墨法來塗佈100 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層4。如此，獲得實施例2的記憶體陣列。該實施例2的記憶體陣列中的各記憶體元件的第一電極及第二電極的寬度及間隔與實施例1同樣。
接下來，對構成實施例2的記憶體陣列的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值。
實施例2的記憶體陣列的記憶體元件14～17中的Id的值（電流值）示於表1。參照表1可知曉的是：於實施例2中的具有半導體層4的記憶體元件14及記憶體元件17、與不具有半導體層4的記憶體元件15及記憶體元件16中，流經第一電極與第二電極之間的Id存在充分的差異。根據其結果可確認，對於實施例2，於記憶體元件14及記憶體元件17、與記憶體元件15及記憶體元件16之間，記錄有互不相同的資訊。
（實施例3） 於實施例3中，製作本發明的實施形態2的記憶體陣列（參照圖4～圖6）。具體而言，首先，於玻璃製的基板21（膜厚0.7 mm）上，藉由電阻加熱法，通過遮罩來真空蒸鍍5 nm的鉻及50 nm的金，藉此，形成記憶體元件34、35、36、37的第三電極22及字元線30、31。接下來，將絕緣層溶液A2以旋塗法塗佈（1000 rpm×20秒）於所述基板21上，於大氣環境下，以120℃進行3分鐘熱處理，於氮氣環境下，以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層23。接下來，藉由電阻加熱法，真空蒸鍍金以成為膜厚50 nm，於其上利用旋塗法來塗佈（1000 rpm×20秒）光致抗蝕劑（商品名「LC100-10cP」，羅門哈斯股份有限公司製），以100℃進行10分鐘加熱乾燥。
繼而，對於如上所述般製作的光致抗蝕劑膜，使用平行光光罩對準曝光機（佳能股份有限公司製，PLA-501F），經由遮罩進行圖案曝光後，使用自動顯影裝置（瀧澤產業股份有限公司製，AD-2000），以2.38重量%的四甲基氫氧化銨水溶液（商品名「ELM-D」，三菱氣體化學股份有限公司製）進行70秒鐘噴淋顯影，繼而以水進行30秒鐘清洗。隨後，以蝕刻處理液（商品名「AURUM-302」，關東化學股份有限公司製）進行5分鐘蝕刻處理後，以水進行30秒鐘清洗。繼而，於剝離液（商品名「AZ去除劑100」，AZ電子材料股份有限公司製）中浸漬5分鐘而剝離抗蝕劑，以水進行30秒鐘清洗後，以120℃進行20分鐘加熱乾燥，藉此形成第一電極25、第二電極26、位元線32及位元線33。
該些第一電極25及第二電極26的寬度設為100 μm，該些電極間的距離設為10 μm。於如上所述般形成有電極的基板21上，對於記憶體元件34、37，以噴墨法塗佈100 pl的半導體溶液A1，且對於記憶體元件35、36，以噴墨法塗佈20 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層24及半導體層27。如此，獲得實施例3的記憶體陣列。
接下來，對構成實施例3的記憶體陣列的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的、第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值。
實施例3的記憶體陣列的記憶體元件34～37中的Id的值（電流值）示於後述的表2。參照表2可知曉的是：於實施例3中的具有半導體層24的記憶體元件34及記憶體元件37、與具有半導體層27的記憶體元件35及記憶體元件36中，流經第一電極與第二電極之間的Id存在充分的差異。根據其結果可確認，對於實施例3，於記憶體元件34及記憶體元件37、與記憶體元件35及記憶體元件36之間，記錄有互不相同的資訊。
（實施例4） 於實施例4中，製作本發明的實施形態3的記憶體陣列（圖8～10參照）。具體而言，首先，於玻璃製的基板41（膜厚0.7 mm）上，藉由電阻加熱法，通過遮罩來真空蒸鍍5 nm的鉻及50 nm的金，藉此，形成記憶體元件54、55、56、57的第三電極42及字元線50、51。接下來，將絕緣層溶液B2，以旋塗法塗佈（1000 rpm×20秒）於所述基板41上，於大氣環境下，以120℃進行3分鐘熱處理，於氮氣環境下，以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層43。接下來，藉由電阻加熱法，真空蒸鍍金以成為膜厚50 nm，於其上，以旋塗法塗佈（1000 rpm×20秒）光致抗蝕劑（商品名「LC100-10cP」，羅門哈斯股份有限公司製），以100℃進行10分鐘加熱乾燥。
繼而，對於如上所述般製作的光致抗蝕劑膜，使用平行光光罩對準曝光機（佳能股份有限公司製，PLA-501F），經由遮罩進行圖案曝光後，使用自動顯影裝置（瀧澤產業股份有限公司製，AD-2000），以2.38重量%的四甲基氫氧化銨水溶液（商品名「ELM-D」，三菱氣體化學股份有限公司製）進行70秒鐘噴淋顯影，繼而以水進行30秒鐘清洗。隨後，以蝕刻處理液（商品名「AURUM-302」，關東化學股份有限公司製）進行5分鐘蝕刻處理後，以水進行30秒鐘清洗。繼而，於剝離液（商品名「AZ去除劑100」，AZ電子材料股份有限公司製）中浸漬5分鐘而剝離抗蝕劑，以水進行30秒鐘清洗後，以120℃進行20分鐘加熱乾燥，藉此形成第一電極45、第二電極46、位元線52及位元線53。
該些第一電極45及第二電極46的寬度設為100 μm，該些電極間的距離設為10 μm。於如上所述般形成有電極的基板41上，對於記憶體元件54、55、56、57，以噴墨法塗佈100 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層44。
接下來，將聚乙烯醇（PVA，拿卡萊泰思科（Nacalai Tesque）股份有限公司製）以成為2重量%的方式溶解於水中，並於記憶體元件54及記憶體元件57的各半導體層44上，利用噴墨法，以覆蓋半導體層44的方式塗佈150 pl。而且，將聚苯乙烯以成為5重量%的方式溶解於甲基乙基酮（methyl ethyl ketone）（以下稱作「MEK」），將其於記憶體元件55及記憶體元件56的各半導體層44上，利用噴墨法，以覆蓋半導體層44的方式塗佈150 pl。隨後，將該些塗佈液於氮氣流下，進行100℃、10分鐘熱處理，藉此，於記憶體元件54及記憶體元件57的各半導體層44上形成第一絕緣層48，且於記憶體元件55及記憶體元件56的各半導體層44上形成第二絕緣層49。如此，獲得實施例4的記憶體陣列。
接下來，對構成實施例4的記憶體陣列的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的、第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值。
實施例4的記憶體陣列的記憶體元件54～57中的Id的值（電流值）示於後述的表3。參照表3可知曉的是：於實施例4中的具有第一絕緣層48的記憶體元件54及記憶體元件57、與具有第二絕緣層49的記憶體元件55及記憶體元件56中，流經第一電極與第二電極之間的Id存在充分的差異。根據其結果可確認，對於實施例4，於記憶體元件54及記憶體元件57、與記憶體元件55及記憶體元件56之間，記錄有互不相同的資訊。
（實施例5～實施例13） 於實施例5～實施例13中，在表3所示的條件下，與所述實施例4同樣地製作記憶體陣列。對於所得的各記憶體陣列的記憶體元件，與所述實施例4同樣地求出Vg=-3 V、Vsd=-5 V時的Id的值。所獲得的結果示於表3。
另外，於表3中，在第一絕緣層48及第二絕緣層49中分別使用的材料是以簡稱所示。該些以簡稱所示的材料如下所述。
「PVA」是將聚乙烯醇（拿卡萊泰思科股份有限公司製）以成為2重量%的方式溶解於水中者。「PVP」是將聚乙烯酚（奧德里奇公司製）以成為5重量%的方式溶解於1-丁醇（1-butanol）中者。「PMF」是將聚(三聚氰胺共甲醛)（奧德里奇公司製，固形物濃度84重量%，1-丁醇溶液）以成為5重量%的方式溶解於1-丁醇中者。「CYEP」是將氰乙基聚三葡萄糖（cyanoethyl pullulan）（信越化學工業股份有限公司製）以成為5重量%的方式溶解於MEK中者。「P（VDF-TrFE）」是將聚(偏二氟乙烯-三氟乙烯)（索爾維（Solvay）公司製，Solvene・250）以成為5重量%的方式溶解於PGMEA中者。「聚矽氧烷溶液A3」是將聚矽氧烷溶液A3以成為3重量%的方式溶解於PGMEA中者。「聚苯乙烯+DBU」是將聚苯乙烯以成為5重量%的方式且將1,8-二氮雜雙環[5.4.0]十一烷-7-烯（DBU，東京化成工業股份有限公司製，一級）以成為0.5重量%的方式溶解於MEK中者。「聚苯乙烯+DBN」是將聚苯乙烯以成為5重量%的方式且將1,5-二氮雜雙環[4.3.0]壬-5-烯（DBN，東京化成工業股份有限公司製，一級）以成為0.5重量%的方式溶解於MEK中者。
實施例5～實施例13的各個的記憶體元件54～57中的所述Id的值示於表3。參照表3可知曉的是：於實施例5～實施例13的各個中的具有第一絕緣層48的記憶體元件54及記憶體元件57、與具有第二絕緣層49的記憶體元件55及記憶體元件56中，流經第一電極與第二電極之間的Id存在充分的差異。根據其結果可確認，對於實施例5～實施例13的各個，於記憶體元件54及記憶體元件57、與記憶體元件55及記憶體元件56之間，記錄有互不相同的資訊。
（實施例14） 於實施例14中，以與所述實施形態1中的記憶體元件14、15（參照圖2）同樣的結構，分別製作本發明的實施形態4中的記憶體元件66、67（圖16參照），製作具有實施形態4的第一例中的記憶體陣列61～64的記憶體陣列片。
具體而言，首先，於聚醯亞胺製的片60（膜厚0.02 mm）上，以縫模塗佈法塗佈導電膏A4，以乾燥烘箱進行100℃、10分鐘預烘烤。隨後，使用曝光裝置（商品名「PEM-8M」，聯合光學股份有限公司製）進行曝光後，以0.5%的KOH溶液進行60秒鐘浸漬顯影，以超純水進行沖洗後，以乾燥烘箱進行200℃、30分鐘熟化。藉此，形成記憶體元件66、67的第三電極2、字元線10及字元線11。
接下來，將絕緣層溶液A2以旋塗法塗佈（1000 rpm×20秒）於所述片60上，於大氣環境下以120℃進行3分鐘熱處理，於氮氣環境下以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層3。接下來，將導電膏A4以縫模塗佈法塗佈於所述片60上，以乾燥烘箱進行100℃、10分鐘預烘烤。隨後，使用曝光裝置（商品名「PEM-8M」，聯合光學股份有限公司製）進行曝光後，以0.5%的KOH溶液進行60秒鐘浸漬顯影，以超純水進行沖洗後，以乾燥烘箱進行200℃、30分鐘熟化。藉此，形成第一電極5、第二電極6、位元線12及位元線13。
該些第一電極5及第二電極6的寬度設為100 μm，該些電極間的距離設為10 μm。於如上所述般形成有第一電極5及第二電極6的片60中，於記憶體元件66上，以噴墨法塗佈100 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層4。如此，獲得實施例14的記憶體陣列片。
接下來，對實施例14的記憶體陣列片內的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值（電流值）。
實施例14中，於具有半導體層4的記憶體元件66中，觀測到μA級（order）的Id的值。另一方面，於不具有半導體層4的記憶體元件67中，未觀測到Id的值。根據其結果可確認，記憶體元件66及記憶體元件67分別記錄有「1」或「0」等互不相同的資訊。進而，於記憶體陣列61～64中，記憶體元件66及記憶體元件67的排列圖案各不相同，因此可確認，該些記憶體陣列61～64分別記錄有不同的固有資訊。
（實施例15） 於實施例15中，以與圖19所示的記憶體元件94、95同樣的結構，分別製作本發明的實施形態5中的記憶體元件90～105（參照圖18），製作具有實施形態5中的記憶體陣列71～74的記憶體陣列片。
具體而言，首先，於聚醯亞胺製的片70（膜厚0.02 mm）上，以縫模塗佈法塗佈導電膏A4，以乾燥烘箱進行100℃、10分鐘預烘烤。隨後，使用曝光裝置（商品名「PEM-8M」，聯合光學股份有限公司製）進行曝光後，以0.5%的KOH溶液進行60秒鐘浸漬顯影，以超純水進行沖洗後，以乾燥烘箱進行200℃、30分鐘熟化。藉此，形成記憶體元件90～105的第三電極88、字元線80、字元線81及連接部106～109。
接下來，將絕緣層溶液A2以旋塗法塗佈（1000 rpm×20秒）於所述片70上，於大氣環境下以120℃進行3分鐘熱處理，於氮氣環境下以150℃進行120分鐘熱處理，藉此形成膜厚0.5 μm的絕緣層87。接下來，將導電膏A4以縫模塗佈法塗佈於所述片70上，以乾燥烘箱進行100℃、10分鐘預烘烤。隨後，使用曝光裝置（商品名「PEM-8M」，聯合光學股份有限公司製）進行曝光後，以0.5%的KOH溶液進行60秒鐘浸漬顯影，以超純水進行沖洗後，以乾燥烘箱進行200℃、30分鐘熟化。藉此，形成第一電極85、第二電極86、位元線82及位元線83。
該些第一電極85及第二電極86的寬度設為100 μm，該些電極間的距離設為10 μm。於如上所述般形成有第一電極85及第二電極86的片70中，以噴墨法塗佈100 pl的半導體溶液A1，於熱板上且氮氣流下，以150℃進行30分鐘的熱處理，藉此形成半導體層89。接下來，於形成有第一電極85及第二電極86的片70上，僅對記憶體元件90～93、95、96、99～102，以噴墨法塗佈30 pl的導電膏A4，以乾燥烘箱進行100℃、10分鐘預烘烤後，進而以乾燥烘箱進行200℃、30分鐘熟化，藉此形成連接部110～119。如此，獲得實施例15的記憶體陣列片。
接下來，對實施例15的記憶體陣列片內的記憶體元件中的第一電極與第二電極之間的電氣特性進行測定。具體而言，作為該電氣特性，對改變記憶體元件中的第三電極的電壓（Vg）時的第一電極與第二電極之間的電流（Id）及電壓（Vsd）進行測定。於該測定中，使用半導體特性評價系統4200-SCS型（吉時利儀器股份有限公司製），於大氣中進行測定。藉此，求出Vg=-3 V、Vsd=-5 V時的Id的值（電流值）。
於實施例15中，於具有連接部110～119、即具有第一配線圖案的記憶體元件90～93、95、96、99～102中，觀察到μA級的Id的值。另一方面，於不具有將第一電極85和位元線82或位元線83電性連接的連接部、即具有第二配線圖案的記憶體元件94、97、98、103～105中，未觀測到Id的值。根據其結果可確認，第一配線圖案的記憶體元件及第二配線圖案的記憶體元件分別記錄有「1」或「0」等互不相同的資訊。進而，於記憶體陣列71～74中，第一配線圖案的記憶體元件及第二配線圖案的記憶體元件的排列圖案各不相同，因此可確認，該些記憶體陣列71～74分別記錄有不同的固有資訊。
[表1]
[表2]
[表3] [產業上的可利用性]
如上所述，本發明的記憶體陣列、記憶體陣列的製造方法、記憶體陣列片、記憶體陣列片的製造方法及無線通信裝置，適合於實現可使用簡便的製程而低成本地製造、且可在每次製造時記錄不同的固有資訊的記憶體陣列、使用該記憶體陣列的記憶體陣列片以及無線通信裝置。
1、21、41‧‧‧基板
2、22、42、88‧‧‧第三電極
3、23、43、87‧‧‧絕緣層
4、24、27、44、89‧‧‧半導體層
5、25、45、85‧‧‧第一電極
6、26、46、86‧‧‧第二電極
10、11、30、31、50、51、80、81‧‧‧字元線
12、13、32、33、52、53、82、83‧‧‧位元線
14、15、16、17、34、35、36、37、54、55、56、57、66、67、90、91、92、93、94、95、96、97、98、99、100、101、102、103、104、105‧‧‧記憶體元件
48‧‧‧第一絕緣層
49‧‧‧第二絕緣層
60、70‧‧‧片
61、62、63、64、71、72、73、74、131、200、300、500‧‧‧記憶體陣列
61a、62a、63a、64a、71a、72a、73a、74a‧‧‧區域
65、75‧‧‧記憶體陣列片
106、107、108、109、110、111、112、113、114、115、116、117、118、119‧‧‧連接部
120‧‧‧無線通信裝置
121、130‧‧‧記憶體電路
122‧‧‧天線
123‧‧‧電源生成部
124‧‧‧解調電路
125‧‧‧調變電路
126‧‧‧控制電路
132‧‧‧環式振盪器電路
133‧‧‧計數器電路
134‧‧‧正反器電路
ST1～ST4、ST11～ST14、ST21～ST25、ST31～ST34、ST41～ST44、ST51～ST55、ST61～ST65‧‧‧步驟
圖1是表示本發明的實施形態1的記憶體陣列的一結構例的示意圖。 圖2是圖1所示的記憶體陣列於I-I'線上的示意剖面圖。 圖3是摘選構成圖1所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。 圖4是表示本發明的實施形態2的記憶體陣列的一結構例的示意圖。 圖5是圖4所示的記憶體陣列於II-II'線上的示意剖面圖。 圖6是摘選構成圖4所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。 圖7是表示構成本發明的實施形態2的記憶體陣列的二種記憶體元件的一變形例的圖。 圖8是表示本發明的實施形態3的記憶體陣列的一結構例的示意圖。 圖9A是圖8所示的記憶體陣列於III-III'線上的示意剖面圖。 圖9B是圖8所示的記憶體陣列於III-III'線上的一變形例的示意剖面圖。 圖10是摘選構成圖8所示的記憶體陣列的二種記憶體元件的周邊部而表示的立體圖。 圖11是表示本發明的實施形態1的記憶體陣列的製造方法的一例的圖。 圖12是表示本發明的實施形態2的記憶體陣列的製造方法的一例的圖。 圖13是表示本發明的實施形態3的記憶體陣列的製造方法的一例的圖。 圖14是表示使用本發明的記憶體陣列的、記憶體電路的一結構例的方塊圖。 圖15是表示本發明的實施形態4的記憶體陣列片的一結構例的示意圖。 圖16進一步詳細說明本發明的實施形態4的記憶體陣列片的示意圖。 圖17是表示本發明的實施形態5的記憶體陣列片的概要結構的一例的示意圖。 圖18是表示圖17所示的記憶體陣列片的具體的一結構例的示意圖。 圖19是摘選構成圖18所示的記憶體陣列片的二種記憶體元件的周邊部而表示的立體圖。 圖20A是例示本發明的實施形態4的記憶體陣列片的製造方法的第一例中的前半步驟的圖。 圖20B是例示本發明的實施形態4的記憶體陣列片的製造方法的第一例中的後半步驟的圖。 圖21A是例示本發明的實施形態4的記憶體陣列片的製造方法的第二例中的前半步驟的圖。 圖21B是例示本發明的實施形態4的記憶體陣列片的製造方法的第二例中的後半步驟的圖。 圖22A是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的前半步驟的圖。 圖22B是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的後半步驟的圖。 圖22C是例示本發明的實施形態4的記憶體陣列片的製造方法的第三例中的塗佈步驟的圖。 圖23A是例示本發明的實施形態5的記憶體陣列片的製造方法中的前半步驟的圖。 圖23B是例示本發明的實施形態5的記憶體陣列片的製造方法中的後半步驟的圖。 圖23C是例示本發明的實施形態5的記憶體陣列片的製造方法中的塗佈步驟的圖。 圖24是表示使用本發明的記憶體陣列的、無線通信裝置的一結構例的方塊圖。

Claims (20)

  1. 一種記憶體陣列，其特徵在於，於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述第一電極及所述第二電極的其中任一者連接於所述多根第一配線中的一根，所述多個記憶體元件中的至少一個於所述第一電極與所述第二電極之間的區域具有塗佈層，所述多個記憶體元件包含藉由所述塗佈層而使所述第一電極與所述第二電極之間的電氣特性互不相同的二種記憶體元件，所述塗佈層是包含塗佈於所述第一電極與所述第二電極之間的區域中的半導體材料的半導體層，所述半導體層含有碳奈米管，所述碳奈米管含有在所述碳奈米管的表面的至少一部分附著有共軛系聚合物的碳奈米管複合體，所述二種記憶體元件中的其中一種記憶體元件是具有所述半導體層的記憶體元件，另一種記憶體元件是不具有所述半導體層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由所述半導體層的有無，來分別記錄互不相同的各資訊，藉由將所述二種記憶體元件任意組合的排列，來決定所記錄的資訊。
  2. 一種記憶體陣列，其特徵在於於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述第一電極及所述第二電極的其中任一者連接於所述多根第一配線中的一根，所述多個記憶體元件中的至少一個於所述第一電極與所述第二電極之間的區域具有塗佈層，所述多個記憶體元件包含藉由所述塗佈層而使所述第一電極與所述第二電極之間的電氣特性互不相同的二種記憶體元件，所述塗佈層是包含塗佈於所述第一電極與所述第二電極之間的區域中的半導體材料、且電氣特性互不相同的第一半導體層或第二半導體層，所述二種記憶體元件中的其中一種記憶體元件是具有所述第一半導體層的記憶體元件，另一種記憶體元件是具有所述第二半導體層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由所述第一半導體層與所述第二半導體層的電氣特性的不同，來分別記錄互不相同的各資訊，藉由將所述二種記憶體元件任意組合的排列，來決定所記錄的資訊。
  3. 如申請專利範圍第2項所述的記憶體陣列，其中所述第二半導體層含有與所述第一半導體層不同的半導體材料。
  4. 如申請專利範圍第2項或第3項所述的記憶體陣列，其中所述第二半導體層的膜厚大於所述第一半導體層的膜厚。
  5. 如申請專利範圍第3項所述的記憶體陣列，其中所述第一半導體層及所述第二半導體層分別含有選自由碳奈米管、石墨烯、富勒烯及有機半導體所構成之群組中的一種以上，以作為半導體材料。
  6. 如申請專利範圍第2項所述的記憶體陣列，其中所述第一半導體層及所述第二半導體層分別含有碳奈米管，以作為半導體材料，所述第二半導體層中的碳奈米管的濃度高於所述第一半導體層中的碳奈米管的濃度。
  7. 一種記憶體陣列，其特徵在於於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述第一電極及所述第二電極的其中任一者連接於所述多根第一配線中的一根，所述多個記憶體元件中的至少一個於所述第一電極與所述第二電極之間的區域具有塗佈層，所述多個記憶體元件包含藉由所述塗佈層而使所述第一電極與所述第二電極之間的電氣特性互不相同的二種記憶體元件，且所述多個記憶體元件分別具有包含半導體材料的半導體層，所述半導體材料是以與所述絕緣層接觸的方式塗佈於所述第一電極與所述第二電極之間的區域，所述塗佈層是包含絕緣性材料，且使所述半導體層的電氣特性變化為互不相同的電氣特性的第一絕緣層或第二絕緣層，所述絕緣性材料是以自與所述絕緣層相反的側而與所述半導體層接觸的方式塗佈於所述第一電極與所述第二電極之間的區域，所述二種記憶體元件中的其中一種記憶體元件是具有所述第一絕緣層的記憶體元件，另一種記憶體元件是具有所述第二絕緣層的記憶體元件，所述其中一種記憶體元件及所述另一種記憶體元件藉由因所述第一絕緣層與所述第二絕緣層造成的所述半導體層的電氣特性的不同，來分別記錄互不相同的各資訊，藉由將所述二種記憶體元件任意組合的排列，來決定所記錄的資訊。
  8. 如申請專利範圍第7項所述的記憶體陣列，其中所述半導體層含有選自由碳奈米管、石墨烯、富勒烯及有機半導體所構成之群組中的一種以上。
  9. 如申請專利範圍第8項所述的記憶體陣列，其中所述半導體層含有碳奈米管。
  10. 如申請專利範圍第5項、第6項、第8項、或第9項所述的記憶體陣列，其中所述碳奈米管含有在所述碳奈米管的表面的至少一部分附著有共軛系聚合物的碳奈米管複合體。
  11. 一種記憶體陣列的製造方法，所述記憶體陣列於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層為半導體層，所述塗佈步驟是在對應於要記錄的資訊而自所述多個記憶體元件中選擇的作為塗佈對象的記憶體元件中的所述第一電極與所述第二電極之間的區域，形成所述半導體層。
  12. 一種記憶體陣列的製造方法，所述記憶體陣列於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層是電氣特性互不相同的第一半導體層或第二半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，形成所述第一半導體層或所述第二半導體層。
  13. 一種記憶體陣列的製造方法，所述記憶體陣列於基板上具備：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層是電氣特性互不相同的第一絕緣層或第二絕緣層，在所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，預先形成有與所述絕緣層接觸的半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，以自與所述絕緣層相反的側而與所述半導體層接觸的方式，而形成所述第一絕緣層或所述第二絕緣層。
  14. 如申請專利範圍第11項至第13項中任一項所述的記憶體陣列的製造方法，其中所述塗佈法是選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。
  15. 一種記憶體陣列片，是於片上將多個記憶體陣列組合而成，所述記憶體陣列是如申請專利範圍第1項至第10項中任一項所述的記憶體陣列，於形成於所述片上的多個所述記憶體陣列中分別記錄的各資訊互不相同。
  16. 一種記憶體陣列片的製造方法，所述記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列片的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層為半導體層，所述塗佈步驟是在對應於要記錄的資訊而自所述多個記憶體元件中選擇的作為塗佈對象的記憶體元件中的所述第一電極與所述第二電極之間的區域，形成所述半導體層，於形成於所述片上的多個所述記憶體陣列中，分別記錄互不相同的資訊。
  17. 一種記憶體陣列片的製造方法，所述記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列片的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層是電氣特性互不相同的第一半導體層或第二半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，形成所述第一半導體層或所述第二半導體層，於形成於所述片上的多個所述記憶體陣列中，分別記錄互不相同的資訊。
  18. 一種記憶體陣列片的製造方法，所述記憶體陣列片是於片上將多個記憶體陣列組合而成，所述記憶體陣列包括：多根第一配線；至少一根第二配線，與所述多根第一配線交叉；以及多個記憶體元件，與所述多根第一配線和所述至少一根第二配線的各交點對應地設置，且分別具有第一電極及第二電極、第三電極以及絕緣層，所述第一電極及所述第二電極是彼此隔離地配置，所述第三電極連接於所述至少一根第二配線中的一根，所述絕緣層使所述第一電極及所述第二電極與所述第三電極電性絕緣，所述記憶體陣列片的製造方法的特徵在於包括：塗佈步驟，於所述多個記憶體元件中的至少一個記憶體元件中的所述第一電極與所述第二電極之間的區域，藉由塗佈法來形成塗佈層，所述塗佈層是電氣特性互不相同的第一絕緣層或第二絕緣層，在所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，預先形成有與所述絕緣層接觸的半導體層，所述塗佈步驟是對應於要記錄的資訊，於所述多個記憶體元件各自的所述第一電極與所述第二電極之間的區域，以自與所述絕緣層相反的側而與所述半導體層接觸的方式形成所述第一絕緣層或所述第二絕緣層，於形成於所述片上的多個所述記憶體陣列中，分別記錄互不相同的資訊。
  19. 如申請專利範圍第16項至第18項中任一項所述的記憶體陣列片的製造方法，其中所述塗佈法是選自由噴墨法、分注法及噴霧法所構成之群組中的任一種。
  20. 一種無線通信裝置，其特徵在於至少包括：如申請專利範圍第1項至第10項中任一項所述的記憶體陣列、或者自如申請專利範圍第15項所述的記憶體陣列片而切分出的記憶體陣列；以及天線。
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