KR102668445B1 - 소거와 프로그램 사이의 시간 갭을 제한함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 - Google Patents

소거와 프로그램 사이의 시간 갭을 제한함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 Download PDF

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KR102668445B1
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Abstract

비휘발성 메모리 셀들 및 컨트롤러를 갖는 메모리 디바이스. 메모리 셀들의 제1 그룹을 소거하고 프로그래밍하기 위한 제1 커맨드에 응답하여, 컨트롤러는 제1 그룹이 그들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있다고 결정하고, 제1 그룹을 소거하고, 그들의 소거로부터 실질적으로 10초 이내에 제1 그룹을 프로그래밍한다. 메모리 셀들의 제2 그룹을 소거하고 프로그래밍하기 위한 제2 커맨드에 응답하여, 컨트롤러는 제2 그룹이 그들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 없다고 결정하고, 제2 그룹을 메모리 셀들의 서브그룹들로 분할하고 - 서브그룹들 각각은 그들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있음 -, 서브그룹들 각각에 대해, 서브그룹을 소거하고 그들의 소거로부터 실질적으로 10초 이내에 서브그룹을 프로그래밍한다.

Description

소거와 프로그램 사이의 시간 갭을 제한함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법
관련 출원
본 출원은 2019년 9월 3일자로 출원된 미국 가출원 제62/895,458호, 및 2020년 2월 27일자로 출원된 미국 특허 출원 제16/803,418호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이며, 보다 구체적으로는 판독 동작들 동안 메모리 셀 전류의 안정성을 개선하는 것에 관한 것이다.
비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어 4-게이트 메모리 셀 구성을 개시하는 미국 특허 제7,868,375호를 참조한다. 구체적으로, 본 출원의 도 1은 이격된 소스 및 드레인 영역들(14/16)이 실리콘 반도체 기판(12) 내에 형성된 분리형 게이트 메모리 셀(10)을 예시한다. 소스 영역(14)은 소스 라인(SL)으로 지칭될 수 있고(그 이유는 그것이 일반적으로 동일한 로우(row) 또는 컬럼(column) 내의 다른 메모리 셀들에 대한 다른 소스 영역들에 접속되기 때문임), 드레인 영역(16)은 일반적으로 비트 라인 컨택트(28)에 의해 비트 라인에 접속된다. 기판의 채널 영역(18)이 소스/드레인 영역들(14/16) 사이에 한정된다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다)(그리고 부분적으로 소스 영역(14) 위에 배치되고 그로부터 절연된다). 제어 게이트(22)가 플로팅 게이트(20) 위에 배치되고 그로부터 절연된다. 선택 게이트(24)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 소거 게이트(26)가 소스 영역(14) 위에 배치되고 그로부터 절연되며, 측방향으로 플로팅 게이트(20)에 인접한다. 복수의 그러한 메모리 셀들은 메모리 셀 어레이를 형성하도록 로우들 및 컬럼들로 배열될 수 있다.
메모리 셀을 프로그래밍하고(즉, 플로팅 게이트 상에 전자들을 주입함), 메모리 셀을 소거하고(즉, 플로팅 게이트로부터 전자들을 제거함), 메모리 셀을 판독하기 위해(즉, 플로팅 게이트(20)의 프로그래밍 상태를 결정하기 위해 채널 영역(18)의 전도율을 측정하거나 검출함), 전압들의 다양한 조합들이 제어 게이트(22), 선택 게이트(24), 소거 게이트(26) 및/또는 소스 및 드레인 영역들(14/16)에 인가된다.
메모리 셀(10)은 디지털 방식으로 동작될 수 있으며, 여기서 메모리 셀은 오직 2개의 가능한 상태, 즉 프로그래밍된 상태 및 소거된 상태 중 하나로 설정된다. 메모리 셀은 소거 게이트(26) 상에 높은 포지티브 전압을, 그리고 선택적으로 제어 게이트(22) 상에 네거티브 전압을 배치하여, 플로팅 게이트(20)로부터 소거 게이트(26)로의 전자들의 터널링을 유도함으로써 소거된다(플로팅 게이트를 더 포지티브로 대전된 상태 - 소거된 상태에 둠). 메모리 셀(10)은 제어 게이트(22), 소거 게이트(26), 선택 게이트(24) 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치함으로써 프로그래밍될 수 있다. 그때 전자들은 채널 영역(18)을 따라 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이며, 이때 전자들은 가속화되고 가열되며 이에 의해 그들 중 일부가 열 전자 주입(hot-electron injection)에 의해 플로팅 게이트(20) 상에 주입된다(플로팅 게이트를 더 네거티브로 대전된 상태 - 프로그래밍된 상태에 둠). 메모리 셀(10)은 선택 게이트(24)(선택 게이트(24) 아래의 채널 영역 부분을 턴온함) 및 드레인 영역(16) 상에(그리고 선택적으로 소거 게이트(26) 및/또는 제어 게이트(22) 상에) 포지티브 전압들을 배치하고, 채널 영역(18)을 통한 전류 흐름을 감지함으로써 판독될 수 있다. 플로팅 게이트(20)가 포지티브로 대전되는(메모리 셀이 소거되는) 경우, 메모리 셀은 턴온될 것이고, 전류가 소스 영역(14)으로부터 드레인 영역(16)으로 흐를 것이다(즉, 메모리 셀(10)은 감지된 전류 흐름에 기초하여 그의 소거된 "1" 상태에 있는 것으로 감지된다). 플로팅 게이트(20)가 네거티브로 대전되는(메모리 셀이 프로그래밍되는) 경우, 플로팅 게이트 아래의 채널 영역은 턴오프되며, 그에 의해 임의의 전류 흐름을 방지한다(즉, 메모리 셀(10)은 전류 흐름 없음에 기초하여 그의 프로그래밍된 "0" 상태에 있는 것으로 감지된다).
표 1은 소거, 프로그램 및 판독 전압들의 비제한적인 예들을 제공하며, 여기서 Vcc는 전원 전압, 또는 2.5V와 같은 다른 포지티브 전압이다.
[표 1]
메모리 셀(10)은 대안적으로 아날로그 방식으로 동작될 수 있으며, 여기서 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의, 전자들의 수와 같은, 전하의 양)는 완전히 소거된 상태(플로팅 게이트 상의 가장 적은 전자들)로부터 완전히 프로그래밍된 상태(플로팅 게이트 상의 가장 많은 수의 전자들)까지 어디에서나, 또는 이러한 범위의 단지 일부에서 연속적으로 변경될 수 있다. 이것은 셀 저장이 아날로그임을 의미하며, 이는 메모리 셀 어레이 내의 각각의 메모리 셀의 매우 정밀한 그리고 개별적인 튜닝을 허용한다. 대안적으로, 메모리는 MLC(멀티레벨 셀)로서 동작될 수 있으며, 여기서 그것은 많은 이산 값들(예컨대, 16개 또는 64개의 상이한 값들) 중 하나로 프로그래밍되도록 구성된다. 아날로그 또는 MLC 프로그래밍의 경우에, 프로그래밍 전압들은, 원하는 프로그래밍 상태가 달성될 때까지, 제한된 시간 동안만 또는 일련의 펄스들로서 인가된다. 다수의 프로그래밍 펄스들의 경우에, 프로그래밍 펄스들 사이의 개재되는 판독 동작들은 원하는 프로그래밍 상태가 달성되었는지(이 경우에 프로그래밍이 중단됨) 또는 달성되지 않았는지(이 경우에 프로그래밍이 계속됨)를 결정하는 데 사용될 수 있다.
아날로그 방식으로 또는 MLC로서 동작되는 메모리 셀(10)은 메모리 디바이스의 정확도에 악영향을 미칠 수 있는 잡음 및 판독 전류 불안정성에 더 민감할 수 있다. 아날로그 비휘발성 메모리 디바이스들에서의 판독 전류 불안정성의 하나의 소스는 게이트 산화물 - 채널 계면 상의 전자 트랩들에 의한 전자들의 캡처 및 방출이다. 게이트 산화물은 플로팅 게이트(20)와 기판(12)의 채널 영역(18)을 분리하는 절연 층이다. 전자가 계면 트랩 상에서 캡처될 때, 그것은 판독 동작 동안 채널 전도율을 감소시키고, 이에 따라 메모리 셀의 임계 전압 Vt(즉, 메모리 셀의 채널 영역을 턴온하여 소정 레벨의 전류 - 1 ㎂가 예임 - 를 생성하는 데 필요한 제어 게이트 상의 최소 전압(들))를 증가시킨다. 제어 게이트 전압이 임계 전압에 있거나 그보다 높을 때, 소스 영역과 드레인 영역 사이에 전도 경로가 생성된다. 제어 게이트 전압이 임계 전압보다 낮을 때, 전도 경로가 생성되지 않고, 임의의 소스/드레인 전류가 하위-임계 또는 누설 전류로 간주된다. 계면 트랩 상에서 캡처된 전자는 트랩으로부터 방출될 수 있으며, 이는 메모리 셀의 Vt를 감소시키고, 이에 따라 판독 동작 동안 채널 전도율을 증가시킨다. 트랩에 의한 전자 캡처 및 방출의 이러한 단일-전자 이벤트들은 1) 랜덤 텔레그래프 잡음(RTN) 및 2) (판독 전류의 단방향 변화를 또한 유발하는) 단방향 Vt 시프트를 야기하며, 이는 완화 또는 CCI - 셀 전류 불안정성 - 로 지칭된다.
그러한 완화는 메모리 셀이 실온에서 오랜 시간 동안 유지되거나, 하나의 상태에서 고온에서 베이킹된 다음에 상이한 상태로 변경된 후에 검출되었다. 완화는 메모리 셀 새로운 상태의, 이전 상태 쪽으로의 작은 제한된 드리프트로서 나타난다. 예를 들어, 메모리 셀이 그의 소거된 상태(판독 동작 동안 낮은 Vt 및 높은 채널 전류에 의해 특성화됨)에서 얼마간의 시간 동안 유지되고, 이어서 후속하여 그의 프로그래밍된 상태(판독 동작 동안 높은 Vt 및 낮은 채널 전류에 의해 특성화됨)로 프로그래밍되는 경우, Vt는 약간 떨어지는 것으로 밝혀졌고, 판독 동작 동안의 판독 전류는 동일한 판독 조건들 하에서 시간 경과에 따라 약간 증가하는 것으로 밝혀졌다. Vt 및 판독 전류 시프트들은 디지털 방식으로 동작되는 메모리 셀들에 대한 "1" 상태와 "0" 상태 사이의 전형적인 셀 전류 동작 원도우와 비교할 때 상대적으로 작다. 그러나, 이러한 시프트들은 MLC(멀티레벨 셀)로서 또는 아날로그 방식으로 동작되는 메모리 셀들에 대해 무시해도 될 정도가 아닐 수 있다.
비휘발성 메모리 디바이스들에서 판독 전류 불안정성을 감소시킬 필요가 있다.
전술된 문제들 및 필요들은 복수의 비휘발성 메모리 셀들 및 컨트롤러를 갖는 메모리 디바이스에 의해 해결된다. 컨트롤러는 메모리 셀들의 제1 그룹을 소거하고 프로그래밍하기 위한 제1 커맨드를 수신하고, 메모리 셀들의 제1 그룹이 메모리 셀들의 제1 그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있다고 결정하고, 그룹 소거 동작에서 메모리 셀들의 제1 그룹을 소거하고, 그룹 소거 동작으로부터 실질적으로 10초 이내에 메모리 셀들의 제1 그룹을 프로그래밍하고, 메모리 셀들의 제2 그룹을 소거하고 프로그래밍하기 위한 제2 커맨드를 수신하고, 메모리 셀들의 제2 그룹이 메모리 셀들의 제2 그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 없다고 결정하고, 메모리 셀들의 제2 그룹을 메모리 셀들의 복수의 서브그룹들로 분할하고 - 서브그룹들의 각각의 서브그룹은 메모리 셀들의 각자의 하나의 서브그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있음 -, 메모리 셀들의 서브그룹들 각각에 대해, 서브그룹 소거 동작에서 메모리 셀들의 서브그룹을 소거하고, 서브그룹 소거 동작으로부터 실질적으로 10초 이내에 메모리 셀들의 서브그룹을 프로그래밍하도록 구성된다.
복수의 비휘발성 메모리 셀들을 갖는 메모리 디바이스를 동작시키는 방법은 메모리 셀들의 제1 그룹을 소거하고 프로그래밍하기 위한 제1 커맨드를 수신하는 단계, 메모리 셀들의 제1 그룹이 메모리 셀들의 제1 그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있다고 결정하는 단계, 그룹 소거 동작에서 메모리 셀들의 제1 그룹을 소거하는 단계, 그룹 소거 동작으로부터 실질적으로 10초 이내에 메모리 셀들의 제1 그룹을 프로그래밍하는 단계, 메모리 셀들의 제2 그룹을 소거하고 프로그래밍하기 위한 제2 커맨드를 수신하는 단계, 메모리 셀들의 제2 그룹이 메모리 셀들의 제2 그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 없다고 결정하는 단계, 메모리 셀들의 제2 그룹을 메모리 셀들의 복수의 서브그룹들로 분할하는 단계 - 서브그룹들의 각각의 서브그룹은 메모리 셀들의 각자의 하나의 서브그룹의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있음 -, 및 메모리 셀들의 서브그룹들 각각에 대해, 서브그룹 소거 동작에서 메모리 셀들의 서브그룹을 소거하고 서브그룹 소거 동작으로부터 실질적으로 10초 이내에 메모리 셀들의 서브그룹을 프로그래밍하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래 기술의 메모리 셀의 측단면도이다.
도 2는 메모리 디바이스의 컴포넌트들을 예시하는 도면이다.
도 3은 메모리 셀들을 소거 및 프로그래밍하는 단계들을 도시하는 흐름도이다.
본 발명은 판독 동작 정확도 및 메모리 기억 수명을 개선하기 위해, 도 1의 타입의 비휘발성 메모리 셀들, 바람직하게는 아날로그 방식으로 동작되는 비휘발성 메모리 셀들의 판독 전류를 안정화하기 위한 기술이다. 아날로그 방식으로 동작되는 메모리 셀들은 프로그램 상태들의 아날로그 동작 범위만을 사용할 수 있으며, 이는, 전술된 바와 같이, 본 명세서에서 프로그램 상태들의 아날로그 동작 범위 밖으로 정의된, 완전히 소거되는 것(플로팅 게이트 상의 최소 수의 전자들)과 완전히 프로그래밍되는 것(플로팅 게이트 상의 최대 수의 전자들) 사이의 프로그램 상태들의 전체 동작 범위의 단지 일부이다. 즉, 메모리 디바이스의 수명에 걸쳐, 메모리 디바이스는 메모리 셀들이 대부분 이러한 아날로그 동작 범위 내에 머무르도록 구성될 수 있다. 아날로그 프로그래밍 전에, 메모리 셀들의 어레이는 소거된 메모리 셀들의 Vt가 실질적으로 아날로그 동작 범위보다 낮도록 소거된다. 이어서 메모리 셀들은 프로그래밍된 메모리 셀들의 Vt가 아날로그 동작 범위 내에 있도록 각각의 메모리 셀의 개별 튜닝에 의해 프로그래밍된다. 판독 안정화 기술은 정상 동작 동안, 메모리 셀이 소거된 다음에 아날로그 동작 범위 내의 Vt 값으로 프로그래밍될 때는 언제나, 메모리 셀 소거와 메모리 셀 프로그래밍 사이의 시간이 실질적으로 10초 이하로 제한되도록 메모리 디바이스의 컨트롤러를 구성하는 것을 수반한다. 메모리 셀의 소거와 메모리 셀의 프로그래밍 사이의 지연이 실질적으로 10초 이하인 경우, 후속 판독 동작들 동안의 채널 전류에 있어서의 원치 않는 시프트들(완화)이 감소되거나 제거될 것임이 본 발명자들에 의해 결정되었다.
메모리 어레이의 소거 및 프로그래밍이 도 2에 예시된 바와 같은 예시적인 메모리 디바이스의 아키텍처로부터 더 잘 이해될 수 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(52a) 및 평면 B(52b))으로 분리될 수 있는, 비휘발성 메모리 셀들(10)의 어레이(50)를 포함한다. 메모리 셀들(10)은 도 1에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에, 어드레스 디코더들(예컨대, XDEC(54)), 소스 라인 드라이버(예컨대, SLDRV(56)), 컬럼 디코더(예컨대, YMUX(58)), 고전압 로우 디코더(예컨대, HVDEC(60)) 및 비트 라인 컨트롤러(예컨대, BLINHCTL(62))가 인접해 있으며, 이들은 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컬럼 디코더(58)는 판독 동작 동안 비트 라인들 상의 전류들을 측정하기 위한 회로를 포함하는 감지 증폭기를 포함한다. 컨트롤러(66)(제어 회로를 포함함)는 목표 메모리 셀들에 대한 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다. 전하 펌프 CHRGPMP(64)는 컨트롤러(66)의 제어 하에서 메모리 셀들을 판독, 프로그래밍 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 컨트롤러(66)는 메모리 셀들(10)을 프로그래밍, 소거 및 판독하도록 메모리 디바이스를 동작시키도록 구성된다. 이러한 동작들의 일부로서, 컨트롤러(66)는 메모리 셀들에 프로그래밍될 데이터인(그리고 그 데이터가 제공되기 전에, 제공되는 동안, 또는 제공된 후에 동일한 또는 상이한 라인들 상에 제공되는 소거/프로그램 커맨드들을 포함할 수 있는) 착신 데이터에 대한 액세스를 제공받는다. 별개의 판독 및 소거 커맨드들이 또한 제공될 수 있다. 메모리 어레이로부터 판독된 데이터는 발신 데이터로서 제공된다.
효율성을 위해, 메모리 디바이스는 바람직하게는 복수의 메모리 셀들을 단일 소거 동작에서 동시에 소거하도록 구성된다. 예를 들어, 메모리 셀들의 전체 로우 또는 컬럼이 동시에 소거될 수 있다. 또는, 로우들 및 컬럼들의 전체 블록이 동시에 소거될 수 있다. 따라서, 컨트롤러(66)는 임의의 주어진 소거/프로그램 동작을 위해 동시에 소거될 메모리 셀들의 수를 선택하여, 그러한 소거되는 메모리 셀들의 후속 프로그래밍이 소거 후 실질적으로 10초 이내에 완료될 수 있게 하도록 구성된다. 예를 들어, 동시에 소거되는 메모리 셀들의 임의의 그룹에 대해, 10초는 메모리 셀들의 그룹의 소거가 완료된 때로부터 그룹 내의 마지막 메모리 셀의 프로그래밍이 완료된 때까지 측정된다. 특정 소거/프로그램 동작이 실질적으로 10초 이내에 소거 및 프로그래밍될 수 없는 주어진 수의 메모리 셀들을 수반하는 경우, 컨트롤러(66)는 모든 메모리 셀들이 그들이 소거된 때로부터 실질적으로 10초 이하 안에 프로그래밍되는 것을 보장하기 위해 한 번에 하나의 그룹씩 그러한 메모리 셀들의 그룹들에 대해 동작(소거 및 프로그램)하도록 구성된다.
예를 들어, 컨트롤러(66)가 소거 동작 후에 X개의 메모리 셀들을 프로그래밍하는 데 실질적으로 10초가 걸리는 경우, Y개의 메모리 셀들 - 여기서 Y는 X보다 큼 - 을 수반하는 임의의 소거/프로그램 동작은 컨트롤러로 하여금 Y개의 메모리 셀들을, 각각이 X개의 메모리 셀들을 초과하지 않는 2개 이상의 그룹으로 분할하게 할 것이며, 그에 의해 소거/프로그램 동작은 각각의 그룹 내의 모든 메모리 셀의 프로그래밍이 메모리 셀들의 그 그룹이 소거된 때로부터 실질적으로 10초 이하 안에 완료될 수 있도록 한 번에 하나씩 각각의 그룹에 적용된다. 따라서, 각각의 소거/프로그래밍 동작에 대해, 컨트롤러는 임의의 주어진 수의 메모리 셀들의 모든 프로그래밍이 그러한 동일한 메모리 셀들의 소거가 완료된 때로부터 실질적으로 10초 이내에 완료되도록 그러한 동작을 수행한다.
도 3은 본 발명의 단계들을 예시한다. 단계 1에서, 컨트롤러(66)는 그룹 내에 Y개의 메모리 셀들을 갖는 메모리 셀들의 그룹을 소거 및 프로그래밍하기 위한 (제1) 커맨드를 수신한다. 단계 2에서, 컨트롤러(66)는 Y가 X보다 큰지를 결정하는데, 여기서 X는 소거가 완료된 후 실질적으로 10초 이내에 프로그래밍될 수 있는 메모리 셀들의 최고 수(즉, 최대 한계)이다. 이 단계는 Y개의 메모리 셀들이 Y개의 메모리 셀들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있는지를 결정한다. Y가 X보다 크지 않은 경우, Y개의 메모리 셀들은 Y개의 메모리 셀들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 있고, 그에 따라 단계 3에서 컨트롤러(66)는 그룹 내의 Y개의 메모리 셀들 전체를 (반드시는 아니지만, 바람직하게는, 동시에) 소거하고, 단계 4에서 컨트롤러(66)는 소거로부터 실질적으로 10초 이내에 그룹 내의 Y개의 메모리 셀들을 프로그래밍한다. 그러나, 단계 2에서 Y가 X보다 크다고 결정되는 경우, Y개의 메모리 셀들은 Y개의 메모리 셀들의 소거로부터 실질적으로 10초 이내에 프로그래밍될 수 없고, 그에 따라 단계 5에서 컨트롤러는 Y개의 메모리 셀들의 그룹을, 각각이 X개를 초과하지 않는 메모리 셀들의 복수의 서브그룹으로 분할한다. 이어서 컨트롤러(66)는 단계 6에서 메모리 셀들의 제1 서브그룹을 (반드시는 아니지만, 바람직하게는, 동시에) 소거하고, 단계 7에서 소거로부터 실질적으로 10초 이내에 메모리 셀들의 제1 서브그룹을 프로그래밍한다. 이어서, 단계 8에서, 컨트롤러(66)는 메모리 셀들의 다른 서브그룹들 각각에 대해 단계 6 및 단계 7을 반복한다. 프로세스는 소거/프로그램 커맨드(즉, 제2 커맨드, 제3 커맨드 등)가 수신될 때마다 반복된다. 이러한 기술에 의해, 얼마나 많은 메모리 셀들이 소거 및 프로그래밍을 위한 커맨드에 의해 목표가 되든지 모든 메모리 셀들이 그들의 소거로부터 실질적으로 10초 이내에 프로그래밍된다.
전술된 기술을 예시하기 위해, 비제한적인 예는 각각의 바이트(8 비트)가 10μs 지속 시간을 갖는 단일 펄스에 의해 디지털 방식으로 프로그래밍된 8 메가비트 디지털 NOR 플래시 메모리 디바이스일 수 있다. 이러한 예에서, 이러한 디바이스에 대한 총 프로그래밍 시간은 최소 10초가 걸릴 수 있다. 그러나, 데이터의 정밀한 아날로그 프로그래밍은 프로그래밍 알고리즘에 다수의 프로그램 및 판독 검증 단계들을 포함시키기 위해 상당히 더 긴 시간이 걸릴 수 있다. 예를 들어, 아날로그 프로그래밍에 대한 요구되는 정밀도를 충족시키는 것은 100개의 프로그래밍 펄스들 - 0.9μs의 각각의 펄스 -, 및 0.1μs의 지속 시간을 갖는 프로그래밍 펄스들 사이의 판독 검증을 요구할 수 있다. 이러한 예에서, 백만 바이트에 대한 총 아날로그 프로그래밍 시간은 최소 100초가 걸릴 것이다. 따라서, 이 경우에, 아날로그 프로그래밍 전에 수행되는 소거 동작은 전체 플래시 메모리 디바이스에 대해 수행되는 것이 아니라, 오히려 어레이보다 적어도 10배 더 작은 플래시 메모리 디바이스 내의 메모리 셀들의 블록에 대해서만 수행될 것이며, 따라서 방금 소거된 블록에 대한 프로그래밍 시간은 실질적으로 10초를 초과하지 않을 것이다.
본 발명의 이점들은 임의의 메모리 셀이 실질적으로 10초 초과만큼 그의 소거된 상태에 머무르는 것을 방지함으로써 달성된다는 점에 유의해야 한다. 따라서, 본 발명에 따르면, 소거되는 메모리 셀들의 임의의 그룹에 대해, 그룹 내의 메모리 셀들 각각은, 메모리 셀들 중 일부가 데이터로 프로그래밍될 것으로 예정되지 않을지라도, 실질적으로 10초 이내에 적어도 얼마간의 프로그래밍을 겪는다. 예를 들어, 소거되는 셀들의 그룹 내의 메모리 셀이 임의의 데이터로 프로그래밍될 것으로 예정되지 않은 경우, 메모리 셀은 아날로그 동작 범위 밖에 있도록 완전히 프로그래밍되거나 심하게 오버-프로그래밍되어, 이러한 메모리 셀이 동일한 비트 라인 상의 다른 메모리 셀들이 판독되고 있을 때 비트 라인 전류에 추가할 수 있는 임의의 기여를 효과적으로 최소화할 수 있다. 따라서, 어떤 데이터가 소거를 겪은 메모리 셀들의 그룹에 프로그래밍되고 있든지, 그룹 내의 모든 메모리 셀들은 어떠한 메모리 셀도 실질적으로 10초 초과 동안 소거된 상태에 두어지지 않도록 프로그래밍된다(도 3의 단계 4 또는 단계 7 및 단계 8 참조). 본 명세서에서 사용된 바와 같이, 메모리 셀들의 그룹 또는 복수의 메모리 셀들을 프로그래밍하는 것은, 메모리 셀들의 그룹 또는 복수의 메모리 셀들 내의 각각의 메모리 셀이 적어도 얼마간의 프로그래밍(즉, 플로팅 게이트 상에의 전자들의 적어도 얼마간의 주입)을 겪는다는 것을 의미한다.
본 발명은 본 명세서에서 전술되고 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들과 관련된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 게다가, 청구항들 및 명세서로부터 명백한 바와 같이, 명시되지 않는 한 모든 방법 단계들은 예시된 또는 청구된 정확한 순서로 수행될 필요가 없다.

Claims (12)

  1. 메모리 디바이스로서,
    복수의 비휘발성 메모리 셀들,
    상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트,
    상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트 및,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거게이트 를 포함하며;
    컨트롤러를 포함하며, 상기 컨트롤러는,
    상기 메모리 셀들의 제1 그룹을 소거하고 프로그래밍하기 위한 제1 커맨드를 수신하고,
    상기 메모리 셀들의 상기 제1 그룹이 상기 메모리 셀들의 상기 제1 그룹의 소거로부터 10초 이내에 프로그래밍될 수 있다고 결정하고,
    그룹 소거 동작에서 메모리 셀들의 상기 제1 그룹을 소거하고,
    상기 그룹 소거 동작으로부터 10초 이내에 메모리 셀들의 상기 제1 그룹을 프로그래밍하고,
    상기 메모리 셀들의 제2 그룹을 소거하고 프로그래밍하기 위한 제2 커맨드를 수신하고,
    상기 메모리 셀들의 상기 제2 그룹이 상기 메모리 셀들의 상기 제2 그룹의 소거로부터 10초 이내에 프로그래밍될 수 없다고 결정하고,
    상기 메모리 셀들의 상기 제2 그룹을 상기 메모리 셀들의 복수의 서브그룹들로 분할하고 - 상기 서브그룹들의 각각의 서브그룹은 상기 메모리 셀들의 각자의 하나의 서브그룹의 소거로부터 10초 이내에 프로그래밍될 수 있음 -,
    상기 메모리 셀들의 상기 서브그룹들 각각에 대해,
    서브그룹 소거 동작에서 메모리 셀들의 상기 서브그룹을 소거하고,
    상기 서브그룹 소거 동작으로부터 10초 이내에 메모리 셀들의 상기 서브그룹을 프로그래밍하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 컨트롤러는 상기 그룹 소거 동작에서 적어도 상기 메모리 셀들의 상기 제1 그룹 내의 상기 메모리 셀들 전부를 동시에 소거하도록 추가로 구성되는, 메모리 디바이스.
  3. 제1항에 있어서, 상기 메모리 셀들의 상기 서브그룹들 각각에 대해, 상기 컨트롤러는 상기 서브그룹 소거 동작에서 적어도 상기 메모리 셀들의 상기 서브그룹 내의 상기 메모리 셀들 전부를 동시에 소거하도록 추가로 구성되는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 컨트롤러는 상기 메모리 셀들의 상기 제1 그룹 내의 상기 메모리 셀들의 수가 미리 결정된 수를 초과하지 않는 것에 기초하여 상기 메모리 셀들의 상기 제1 그룹이 상기 메모리 셀들의 상기 제1 그룹의 소거로부터 10초 이내에 프로그래밍될 수 있다고 결정하고, 상기 메모리 셀들의 상기 제2 그룹 내의 상기 메모리 셀들의 수가 상기 미리 결정된 수를 초과하는 것에 기초하여 상기 메모리 셀들의 상기 제2 그룹이 상기 메모리 셀들의 상기 제2 그룹의 소거로부터 10초 이내에 프로그래밍될 수 없다고 결정하도록 구성되는, 메모리 디바이스.
  5. 삭제
  6. 삭제
  7. 복수의 비휘발성 메모리 셀들을 갖는 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트,
    상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트 및,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거게이트 를 포함하며;
    상기 메모리 셀들의 제1 그룹을 소거하고 프로그래밍하기 위한 제1 커맨드를 수신하는 단계,
    상기 메모리 셀들의 상기 제1 그룹이 상기 메모리 셀들의 상기 제1 그룹의 소거로부터 10초 이내에 프로그래밍될 수 있다고 결정하는 단계,
    그룹 소거 동작에서 메모리 셀들의 상기 제1 그룹을 소거하는 단계,
    상기 그룹 소거 동작으로부터 10초 이내에 메모리 셀들의 상기 제1 그룹을 프로그래밍하는 단계,
    상기 메모리 셀들의 제2 그룹을 소거하고 프로그래밍하기 위한 제2 커맨드를 수신하는 단계,
    상기 메모리 셀들의 상기 제2 그룹이 상기 메모리 셀들의 상기 제2 그룹의 소거로부터 10초 이내에 프로그래밍될 수 없다고 결정하는 단계,
    상기 메모리 셀들의 상기 제2 그룹을 상기 메모리 셀들의 복수의 서브그룹들로 분할하는 단계 - 상기 서브그룹들의 각각의 서브그룹은 상기 메모리 셀들의 각자의 하나의 서브그룹의 소거로부터 10초 이내에 프로그래밍될 수 있음 -, 및
    상기 메모리 셀들의 상기 서브그룹들 각각에 대해,
    서브그룹 소거 동작에서 메모리 셀들의 상기 서브그룹을 소거하고,
    상기 서브그룹 소거 동작으로부터 10초 이내에 메모리 셀들의 상기 서브그룹을 프로그래밍하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 메모리 셀들의 상기 제1 그룹을 소거하는 단계는 적어도 상기 메모리 셀들의 상기 제1 그룹 내의 상기 메모리 셀들 전부를 동시에 소거하는 단계를 추가로 포함하는, 방법.
  9. 제7항에 있어서, 상기 메모리 셀들의 상기 서브그룹들 각각에 대해, 상기 메모리 셀들의 상기 서브그룹을 소거하는 단계는 적어도 상기 메모리 셀들의 상기 서브그룹 내의 상기 메모리 셀들 전부를 동시에 소거하는 단계를 추가로 포함하는, 방법.
  10. 제7항에 있어서, 상기 메모리 셀들의 상기 제1 그룹이 상기 메모리 셀들의 상기 제1 그룹의 소거로부터 10초 이내에 프로그래밍될 수 있다고 결정하는 단계는 상기 메모리 셀들의 상기 제1 그룹 내의 상기 메모리 셀들의 수가 미리 결정된 수를 초과하지 않는 것에 기초하고, 상기 메모리 셀들의 상기 제2 그룹이 상기 메모리 셀들의 상기 제2 그룹의 소거로부터 10초 이내에 프로그래밍될 수 없다고 결정하는 단계는 상기 메모리 셀들의 상기 제2 그룹 내의 상기 메모리 셀들의 수가 상기 미리 결정된 수를 초과하는 것에 기초하는, 방법.
  11. 삭제
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