TWI594239B - 改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置 - Google Patents

改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置 Download PDF

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改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置
本發明實施例有關於非揮發性記憶體裝置，且特別有關於改良非揮發性記憶體裝置之資料保留與讀取性能。
半導體裝置一般可分類為揮發性半導體裝置(其需要電源來維持資料儲存)或者非揮發性半導體裝置(即便是電源被移除，仍可保留(retain)資料)。非揮發性半導體裝置之一例是快閃記憶體裝置，一般包括排列成列(row)與行(column)的記憶體晶胞陣列。在陣列中之各記憶體晶胞包括一電晶體結構，具有閘極，汲極，源極與通道，通道位於汲極與源極之間。各記憶體晶胞位於字元線與位元線之交叉處，閘極連接至字元線，汲極連接至位元線，源極連接至源極線及共同接地。習知的快閃記憶體晶胞的閘極通常包括雙閘極結構，包括控制閘與浮接閘，浮接閘介於兩氧化層之間，以捕獲電子來程式化此晶胞。
快閃記憶體裝置可分類為NOR或NAND快閃記憶體裝置。NAND快閃記憶體裝置具有較快的程式化與抹除速度， 大部份原因是因其串列化結構，其中，程式化與抹除操作可執行於整串的記憶體晶胞上。
然而，考慮到NAND快閃記憶體裝置的使用愈來愈普及，在某些市場上，比起程式化性能，高性能讀取操作與資料保留變得更重要。例如，在這些市場中，高讀取周期與良好資料保留對於遊戲卡片與汽車GPS系統是必需的。因為，對具有較佳資料保留與讀取性能的NAND快閃記憶體裝置的需求愈來愈大。
NAND快閃記憶體裝置使用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)，以在環繞浮接閘之氧化層內產生陷阱。當電子填滿這些陷阱時，氧化層的潛在位障(potential barrier)增加。往後的程式化操作與過往的程式化操作會持續應用相同電荷至記憶體，在程式化操作之中，氧化層的潛在位障增加將會減少加入至浮接閘之電荷，因而導致浮接閘之臨界電壓變低。
目前已有嘗試來改良資料保留與性能，聚焦於避免對記憶體晶胞之干擾。特別是，快閃記憶體裝置容易被記憶體損壞所影響，記憶體損壞通常由於隨著時間增加，重複的程式化與讀取操作所造成，這將對非為程式化或讀取操作對象的記憶體晶胞造成干擾。例如，當對所選字元線上的記憶體晶胞執行讀取操作時，讀取電壓施加至所選字元線，而通過電壓(pass voltage)VpassR施加至未選字元線。施加至未選字元線的通過電壓必需足夠高，以讓未選字元線的記憶體晶胞保持於導通，不論該些記憶體晶胞是否被程式化。重複應用此通過電壓將造成原本 為“1”(未程式化)狀態的未選字元線之記憶體晶胞之浮接閘無意中得到弱電荷，而錯誤地導致此記憶體晶胞具有“0”(程式化)狀態。
因此，為避免干擾，現已試著調整非揮發性記憶體裝置的操作條件，減少通過電壓以避免造成讀取干擾。然而，減少通過電壓需要減少程式化檢驗(program verify,PV)電壓臨界，以保留相似的通過電壓視窗(通過電壓的範圍，能大幅避免讀取干擾與程式化干擾)。減少通過電壓將阻礙非揮發性記憶體裝置的保留視窗或持久需求(endurance requirement)。
因此，需要能增加非揮發性記憶體裝置之讀取操作性能並將資料保留特性最大化。
根據本發明實施例，非揮發性記憶體裝置可改良資料保留及避免在讀取操作過程中出現干擾。如上述，NAND快閃記憶體裝置可在環繞浮接閘的氧化層內形成陷阱。在高溫烘烤下，存於浮接閘下的電子將會透過這些氧化陷阱而逃出至基底，因為，最終，程式化操作將產生“0”記憶體晶胞的臨界電壓降低。為抵消此效應，本發明實施例利用對記憶體晶胞的耦合效應，以增加記憶體晶胞的浮接閘的臨界電壓。藉由抵消在程式化操作過程中的電壓減少，此機制可改良記憶體晶胞的資料保留持久性，以繼續提供正確讀取性能。
在第一實施例中，提供一種控制一非揮發性記憶體 之方法，該非揮發性記憶體包括一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘。該非揮發性記憶體可為快閃記憶體，特別是，可以為NAND快閃記憶體。該方法包括由一控制器來程式化該非揮發性記憶體裝置之一第一記憶體晶胞之一浮接閘；以及藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應，該控制器偏移該非揮發性記憶體裝置之該第一記憶體晶胞之該浮接閘之一電壓。例如，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電壓。
在其他實施例中，造成該耦合效應包括由該控制器造成該第一記憶體晶胞與一或多個相鄰記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該一或多個相鄰記憶體晶胞。各該一或多個相鄰記憶體晶胞相鄰於該第一記憶體晶胞。此外，該一或多個相鄰記憶體晶胞包括虛擬晶胞。
在第二實施例中，提供一種控制一非揮發性記憶體之裝置，該非揮發性記憶體包括一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘。該非揮發性記憶體可為快閃記憶體，特別是，可以為NAND快閃記憶體。該裝置包括一控制電路，該控制電路程式化該非揮發性記憶體裝置之複數個記憶體晶胞之複數個浮接閘，且，該控制電路偏移該非揮發性記憶體裝置之一第一記憶體晶胞之一浮接閘之一電壓，藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應。例如，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電 壓。
在其他實施例中，造成該耦合效應包括由該控制器造成該第一記憶體晶胞與一或多個相鄰記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該一或多個相鄰記憶體晶胞。各該一或多個相鄰記憶體晶胞相鄰於該第一記憶體晶胞。此外，該一或多個相鄰記憶體晶胞包括虛擬晶胞。
在更一實施例中，提供一種非揮發性記憶體。該非揮發性記憶體可為快閃記憶體，特別是，可以為NAND快閃記憶體。該非揮發性記憶體包括一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘。此實施例之該非揮發性記憶體更包括一控制電路，程式化該記憶體晶胞陣列之複數個記憶體晶胞。該控制電路偏移該記憶體晶胞陣列之一第一記憶體晶胞之一浮接閘之一電壓，藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應。例如，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電壓。
在其他實施例中，造成該耦合效應包括由該控制器造成該第一記憶體晶胞與一或多個相鄰記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該一或多個相鄰記憶體晶胞。各該一或多個相鄰記憶體晶胞相鄰於該第一記憶體晶胞。此外，該一或多個相鄰記憶體晶胞包括虛擬晶胞。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體裝置
102‧‧‧控制電路
104‧‧‧非揮發性記憶體
202‧‧‧資料頁
204‧‧‧虛擬頁
206、208、304‧‧‧電壓範圍
WLn-1，WLn，WLn+1‧‧‧字元線
BLo、BLe‧‧‧位元線
402-406‧‧‧步驟
第1圖繪示依照本發明實施例的半導體裝置的方塊圖，半導體裝置包括控制電路與多級的非揮發性記憶體元件(memory element)。
第2A圖繪示依照本發明實施例的非揮發性記憶體裝置中之記憶體晶胞陣列之上視圖。
第2B圖繪示依照本發明實施例的記憶體晶胞之臨界電壓值。
第3A圖繪示依照本發明實施例的非揮發性記憶體裝置中之另一種記憶體晶胞陣列之上視圖。
第3B圖繪示依照本發明實施例的記憶體晶胞之另一種臨界電壓值。
第4圖顯示依照本發明實施例的非揮發性記憶體裝置的改良資料保留或讀取性能之操作流程圖。
本發明實施例之描述將參考附圖，但並未顯示本案所有實施例。實際上，本發明可實現成許多不同形式，且不受限於在此所描述的實施例；另外，這些實施例乃是用以說明本發明可符合「可利用性」法定要件。相似符號代表相似元件。
在此，「非揮發性記憶體裝置」代表即使移除電源後，仍可儲存資訊的半導體裝置。非揮發性記憶體裝置包括但不受限於，罩幕式唯讀記憶體(Mask ROM)、可程式化唯讀記憶體(Programmable ROM)、可抹除程式化唯讀記憶體(Erasable Programmable ROM)、電性可抹除程式化唯讀記憶體(Electrically Erasable Programmable ROM)，以及快閃記憶體。
在此，「基底(substrate)」包括任何底層材質，其上可形成裝置，電路，磊晶層或半導體。一般來說，基底可用以定義位於半導體裝置底下的層，或者是形成半導體裝置的基層。基底可包括矽、摻雜矽(doped silicon)、鍺、矽鍺(silicon geermanium)、半導體複合物(semiconductor compound)，或其他半導體材質之一或任何組合。
現請參考第1圖，繪示依照本發明實施例的半導體裝置100的方塊圖。此例之半導體裝置包括控制電路102與多級的非揮發性記憶體104。控制電路102溝通於各非揮發性記憶體104，且對記憶體元件進行讀取、程式化、抹除與其他操作。各非揮發性記憶體104可包括排列成列與行的記憶體晶胞陣列。在陣列中之各記憶體晶胞包括電晶體結構，具有閘極，汲極，源極與通道，通道位於汲極與源極之間。各記憶體晶胞位於字元線與位元線之交叉處，閘極連接至字元線，汲極連接至位元線，源極連接至源極線及共同接地。習知的快閃記憶體晶胞的閘極通常包括雙閘極結構，包括控制閘與浮接閘，浮接閘介於兩氧化層之間，以捕獲電子來程式化此晶胞。
在第2A圖中，顯示記憶體晶胞陣列之一例。此例中的各記憶體晶胞有關於一頁(Page)。記憶體晶胞陣列是非揮發性記憶體裝置(如第1圖之非揮發性記憶體104)之內部方塊的一 部份。非揮發性記憶體裝置之各方塊包括複數個字元線(第2A圖顯示字元線WLn-1，WLn，WLn+1)，交叉於奇與偶位元線。在第2A圖中，顯示出兩奇位元線(BLo)圍著一偶位元線(BLe)。記憶體晶胞位於字元線與位元線之各交叉點。因為顯示出三條字元線與三條位元線，第2A圖共顯示9個記憶體晶胞。
如圖所示，記憶體晶胞202包括資料頁，而記憶體晶胞204則為虛擬頁(或虛擬晶胞)。虛擬頁204的資料樣式(pattern)並未受限，故可為任何資料樣式，如底下所述，這些虛擬頁204並未用於儲存資料，但用於控制資料頁202的特性。在本發明實施例中，因為虛擬頁204不必是資料存記憶體晶胞，虛擬頁204可在任何時間被指定，而不會影響非揮發記憶體裝置之資料儲存能力。相似地，因為虛擬頁204不用於儲存資料，對程式化虛擬頁204之資料樣式不用限制，其可為“1”狀態或“0”狀態，只要對於資料頁202的資料保留及/或讀取特性能最佳化即可。
資料頁202位於多級的相鄰記憶體晶胞內。在此，「相鄰記憶體晶胞」可指記憶體晶胞的所有方向上的相鄰記憶體晶胞，(例如，對資料頁202而言，這可代表在第2A圖中圍繞著資料頁202的八個相鄰記憶體晶胞)，或者是，非對角線相鄰記憶體晶胞(例如，第2A圖之左、右、上與下資料頁202)，面對面(face-to-face)相鄰記憶體晶胞(例如，第2A圖之直接上與下資料頁202)，如果在傳統陣列排列的內部記憶體晶胞。應當注意的是，在傳統非揮發性記憶體中，各內部記憶體晶胞有8個直接相鄰記 憶體晶胞，取決於非揮發性記憶體的尺寸與晶片密度，也可有更多的相鄰記憶體晶胞能當成虛擬晶胞。依此，雖然直接相鄰記憶體晶胞一般顯露了在目標記憶體晶胞的交叉耦合效應，其他記憶體晶胞也可能顯露此耦合效應。因此，如果彼此之間存在有交叉耦合效應的話，則此兩記憶體晶胞可視為是相鄰的。
第2B圖繪示第2A圖之資料頁202之臨界電壓值。回應於使得資料頁202由“1”非程式化(或抹除)狀態被更新至“0”程式化(或寫入)狀態的程式化操作，第2B圖顯示出，資料頁202的臨界電壓已從相關於“1”狀態的電壓範圍206移動至相關於“0”狀態的電壓範圍208。相似地，抹除檢驗臨界EV顯示出，“1”狀態的高電壓界限，而程式化檢驗臨界PV顯示出，“0”狀態的低電壓界限(在臨界EV與PV間之邊際(margin)內的電壓範圍內的讀取電壓可用以偵測目標記憶體晶胞的狀態)。第2B圖更顯示出，通過電壓(VpassR)高於抹除檢驗臨界EV、電壓範圍206、程式化檢驗臨界PV與程式化狀態電壓範圍208，其確保，已施加通過電壓的任何頁皆為導通，不論其程式狀態為何。
現請參考第3A圖，顯示第2A圖之陣列之變形。第3A圖中之記憶體晶胞相關於第2A圖之記憶體晶胞，不同處在於，虛擬頁204中的3個虛擬頁(第3A圖之記憶體晶胞302)已被程式化，由“1”狀態轉態至較高電壓的“0”狀態。由這些記憶體晶胞302朝向資料頁202的箭頭代表此改變對資料頁202造成交叉耦合效應。
交叉耦合效應顯示於第3B圖中，其顯示相關於資料頁202的臨界電壓的變化。特別是，虛線代表，虛擬頁302由“1”狀態轉態至“0”狀態，而虛線所示的電壓範圍304包含於這些記憶體晶胞之中，浮接閘交叉耦合效應施加至資料頁202的浮接閘的電壓。由相鄰記憶體晶胞而來的意外場(stray field)所造成的干擾會增加資料頁202的臨界電壓。
如上述，NAND快閃記憶體裝置可在圍繞著浮接閘的氧化層形成陷阱，當電子填滿這些陷阱時，氧化層的潛在位障(potential barrier)會增加，最後，程式化操作會開始，產生“0”狀態記憶體晶胞的較低臨界電壓。當此臨界電壓縮移至EV與PV臨界電壓間的邊際時，可能會出現資料保留問題，因為讀取操作可能會誤辨記憶體晶胞的狀態。藉由藉由相鄰虛擬晶胞的適當數量且在程式化原始記憶體晶胞後，將這些晶胞程式化，原始記憶體晶胞的臨界電壓會被提升，因而減少資料保留問題的可能性。為對應此效應，本發明實施例應用耦合效應於記憶體晶胞，以增加記憶體晶胞的浮接閘的臨界電壓。藉由平衡在程式化操作過程中所出現的電壓降低，此機制能改善記憶體晶胞保留資料的期間，並持續提供正確讀取性能。
雖然在第2A圖與第3A圖中將5個相鄰晶胞指定為虛擬頁204，可將更多或更少的相鄰晶胞指定為虛擬頁，取決於，在給定實現下，對讀取性能，資料保留，晶片密度與程式化性能之間的取捨。相似地，非揮發記憶體裝置的損壞也決定了相鄰虛 擬晶胞的適當數量，以確保資料保留與讀取性能。
現參考第4圖，顯示依照本發明實施例的非揮發性記憶體裝置的改良資料保留或讀取性能之操作流程圖。在步驟402，提供非揮發性記憶體裝置。此非揮發性記憶體裝置可包括晶片上控制電路，如第1圖所示。在步驟404，控制器(其可為晶片上控制電路，或為習知此技者所習知之可程式化非揮發性記憶體裝置之其他機制)程式化非揮發性記憶體裝置之第一記憶體晶胞。要了解，任意數量的程式化操作或其他操作可對此非揮發性記憶體裝置操作，只要至少有一記憶體晶胞(比如，第一記憶體晶胞)在步驟406之前已被程式化即可。在步驟406，控制器藉由造成可影響此第一記憶體晶胞之耦合效應來偏移此第一記憶體晶胞之臨界電壓。此電壓偏移可由控制器對一或多個相鄰記憶體晶胞進行程式化而產生，以造成在第一記憶體晶胞與一或多相鄰記憶體晶胞間之浮接閘耦合效應。這些相鄰記憶體晶胞可包括鄰近的記憶體晶胞，更可包括虛擬晶胞，其細節如上所述。在任何事件中，耦合效應可增加第一記憶體晶胞之臨界電壓。
因此，在此提供非揮發性記憶體裝置，用以程式化非揮發性記憶體裝置的控制器，以及控制非揮發性記憶體裝置的方法。本發明實施例可改良非揮發性記憶體裝置的資料保留及增加讀取性能，藉由提升“0”狀態記憶體晶胞的臨界電壓，因而減少了讀取操作可能誤辨這些記憶體晶胞的可能性。特別是，藉由對目標記憶體晶胞感應出耦合效應，資料保留特性與讀取性能 可被改良。在其他實施例中，耦合效應包括浮接閘耦合效應，且由目標記憶體晶胞的鄰近記憶體晶胞所引起。在其他實施例中，其他類型的耦合效應也可視為未脫離本發明精神範圍。
要了解，雖然本發明之描述是以在非揮發性記憶體裝置中，目標記憶體晶胞被8個其他記憶體晶胞所圍繞來描述，此非揮發性記憶體可包括任何數量的記憶體晶胞，且在造成浮接閘耦合效應的實施例中，任意數量的相鄰記憶體晶胞可用以造成此效應。更甚者，雖然本發明的某些實施例包括或使用NAND快閃記憶體裝置，本發明實施例也可包括或使用其他非揮發性記憶體，例如NOR快閃記憶體裝置等。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
402-406‧‧‧步驟

Claims (17)

  1. 一種控制一非揮發性記憶體之方法，該非揮發性記憶體包括一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘，該方法包括：由一控制器來程式化該非揮發性記憶體裝置之一第一記憶體晶胞之一浮接閘至一第一電壓，該第一電壓至少相等或高於一程式化檢驗臨界電壓；以及藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應，該耦合效應介於該第一記憶體晶胞與複數個相鄰虛擬記憶體晶胞，該控制器偏移該第一電壓至一第二電壓，該第二電壓高於該程式化檢驗臨界電壓。
  2. 如申請專利範圍第1項所述之方法，其中，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電壓。
  3. 如申請專利範圍第1項所述之方法，其中，造成該耦合效應包括：由該控制器造成該第一記憶體晶胞與該些相鄰虛擬記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該一或多個相鄰虛擬記憶體晶胞。
  4. 如申請專利範圍第3項所述之方法，其中，各該些相鄰虛擬記憶體晶胞相鄰於該第一記憶體晶胞。
  5. 如申請專利範圍第1項所述之方法，其中，該非揮發性記憶體裝置包括一快閃記憶體。
  6. 如申請專利範圍第5項所述之方法，其中，該非揮發性記憶體裝置包括一NAND快閃記憶體。
  7. 一種控制一非揮發性記憶體之裝置，該非揮發性記憶體包括一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘，該裝置包括：一控制電路，該控制電路程式化該非揮發性記憶體裝置之一第一記憶體晶胞之一浮接閘至一第一電壓，該第一電壓至少相等或高於一程式化檢驗臨界電壓，施加一讀取電壓以偵測該第一電壓已至少相等或高於該程式化檢驗臨界電壓，其中，該讀取電壓低於該程式化檢驗臨界電壓，且，該控制電路偏移該第一電壓至一第二電壓，該第二電壓高於該程式化檢驗臨界電壓，藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應，該耦合效應介於該第一記憶體晶胞與複數個相鄰虛擬記憶體晶胞。
  8. 如申請專利範圍第7項所述之裝置，其中，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電壓。
  9. 如申請專利範圍第7項所述之裝置，其中，造成該耦合效應包括：造成該第一記憶體晶胞與該些相鄰虛擬記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該些相鄰虛擬記憶體晶胞。
  10. 如申請專利範圍第9項所述之裝置，其中，各該些相鄰虛擬記憶體晶胞相鄰於該第一記憶體晶胞。
  11. 如申請專利範圍第7項所述之裝置，其中，該非揮發性 記憶體裝置包括一快閃記憶體。
  12. 如申請專利範圍第11項所述之裝置，其中，該非揮發性記憶體裝置包括一NAND快閃記憶體。
  13. 一種非揮發性記憶體，包括：一記憶體晶胞陣列，該記憶體晶胞陣列中之各記憶體晶胞包括一可程式化浮接閘；以及一控制電路，該控制電路程式化該記憶體晶胞陣列之一第一記憶體晶胞之一浮接閘至一第一電壓，該第一電壓至少相等或高於一程式化檢驗臨界電壓，施加一讀取電壓以偵測該第一電壓已至少相等或高於該程式化檢驗臨界電壓，其中，該讀取電壓低於該程式化檢驗臨界電壓，且，該控制電路偏移該第一電壓至一第二電壓，該第二電壓高於該程式化檢驗臨界電壓，藉由造成影響該第一記憶體晶胞之該浮接閘之一耦合效應，該耦合效應介於該第一記憶體晶胞與複數個相鄰虛擬記憶體晶胞。
  14. 如申請專利範圍第13項所述之非揮發性記憶體，其中，造成該耦合效應係增加該第一記憶體晶胞之該浮接閘之一臨界電壓。
  15. 如申請專利範圍第13項所述之非揮發性記憶體，其中，造成該耦合效應包括：造成該第一記憶體晶胞與該些相鄰虛擬記憶體晶胞之間之一浮接閘耦合效應，藉由程式化該些相鄰虛擬記憶體晶胞。
  16. 如申請專利範圍第15項所述之非揮發性記憶體，其中， 各該些相鄰虛擬記憶體晶胞相鄰於該第一記憶體晶胞。
  17. 如申請專利範圍第13項所述之非揮發性記憶體，其中，該非揮發性記憶體裝置包括一快閃記憶體。
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