KR20220024934A - 메모리 셀들을 차단함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 - Google Patents

메모리 셀들을 차단함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 Download PDF

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Abstract

복수의 비휘발성 메모리 셀들 및 컨트롤러를 포함하는 메모리 디바이스. 컨트롤러는 복수의 메모리 셀들을 소거하고, 메모리 셀들 각각을 프로그래밍하고, 메모리 셀들 각각에 대해, 제1 판독 동작에서 메모리 셀을 통한 타겟 전류에 대응하는 메모리 셀에 인가된 임계 전압을 측정하고, 제2 판독 동작에서 메모리 셀을 통한 타겟 전류에 대응하는 메모리 셀에 인가된 임계 전압을 재측정하고, 측정된 임계 전압과 재측정된 임계 전압 사이의 차이가 미리 결정된 양을 초과하는 경우 메모리 셀을 결함 있는 것으로 식별하도록 구성된다.

Description

메모리 셀들을 차단함으로써 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법
관련 출원
본 출원은 2019년 9월 3일자로 출원된 미국 가출원 제62/895,458호, 및 2020년 3월 24일자로 출원된 미국 특허 출원 제16/828,206호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이며, 보다 구체적으로는 판독 동작들 동안 메모리 셀 전류의 안정성을 개선하는 것에 관한 것이다.
비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어 4-게이트 메모리 셀 구성을 개시하는 미국 특허 제7,868,375호를 참조한다. 구체적으로, 본 출원의 도 1은 이격된 소스 및 드레인 영역들(14/16)이 실리콘 반도체 기판(12) 내에 형성된 분리형 게이트 메모리 셀(10)을 예시한다. 소스 영역(14)은 소스 라인(SL)으로 지칭될 수 있고(그 이유는 그것이 일반적으로 동일한 로우(row) 또는 컬럼(column) 내의 다른 메모리 셀들에 대한 다른 소스 영역들에 접속되기 때문임), 드레인 영역(16)은 일반적으로 비트 라인 컨택트(28)에 의해 비트 라인에 접속된다. 기판의 채널 영역(18)이 소스/드레인 영역들(14/16) 사이에 한정된다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다)(그리고 부분적으로 소스 영역(14) 위에 배치되고 그로부터 절연된다). 제어 게이트(22)가 플로팅 게이트(20) 위에 배치되고 그로부터 절연된다. 선택 게이트(24)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 소거 게이트(26)가 소스 영역(14) 위에 배치되고 그로부터 절연되며, 측방향으로 플로팅 게이트(20)에 인접한다. 복수의 그러한 메모리 셀들은 메모리 셀 어레이를 형성하도록 로우들 및 컬럼들로 배열될 수 있다.
메모리 셀을 프로그래밍하고(즉, 플로팅 게이트 상에 전자들을 주입함), 메모리 셀을 소거하고(즉, 플로팅 게이트로부터 전자들을 제거함), 메모리 셀을 판독하기 위해(즉, 플로팅 게이트(20)의 프로그래밍 상태를 결정하기 위해 채널 영역(18)의 전도율을 측정하거나 검출함), 전압들의 다양한 조합들이 제어 게이트(22), 선택 게이트(24), 소거 게이트(26) 및/또는 소스 및 드레인 영역들(14/16)에 인가된다.
메모리 셀(10)은 디지털 방식으로 동작될 수 있으며, 여기서 메모리 셀은 오직 2개의 가능한 상태, 즉 프로그래밍된 상태 및 소거된 상태 중 하나로 설정된다. 메모리 셀은 소거 게이트(26) 상에 높은 포지티브 전압을, 그리고 선택적으로 제어 게이트(22) 상에 네거티브 전압을 배치하여, 플로팅 게이트(20)로부터 소거 게이트(26)로의 전자들의 터널링을 유도함으로써 소거된다(플로팅 게이트를 더 포지티브로 대전된 상태 - 소거된 상태에 둠). 메모리 셀(10)은 제어 게이트(22), 소거 게이트(26), 선택 게이트(24) 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치함으로써 프로그래밍될 수 있다. 그때 전자들은 채널 영역(18)을 따라 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이며, 이때 전자들은 가속화되고 가열되며 이에 의해 그들 중 일부가 열 전자 주입(hot-electron injection)에 의해 플로팅 게이트(20) 상에 주입된다(플로팅 게이트를 더 네거티브로 대전된 상태 - 프로그래밍된 상태에 둠). 메모리 셀(10)은 선택 게이트(24)(선택 게이트(24) 아래의 채널 영역 부분을 턴온함) 및 드레인 영역(16) 상에(그리고 선택적으로 소거 게이트(26) 및/또는 제어 게이트(22) 상에) 포지티브 전압들을 배치하고, 채널 영역(18)을 통한 전류 흐름을 감지함으로써 판독될 수 있다. 플로팅 게이트(20)가 포지티브로 대전되는(메모리 셀이 소거되는) 경우, 메모리 셀은 턴온될 것이고, 전류가 소스 영역(14)으로부터 드레인 영역(16)으로 흐를 것이다(즉, 메모리 셀(10)은 감지된 전류 흐름에 기초하여 그의 소거된 "1" 상태에 있는 것으로 감지된다). 플로팅 게이트(20)가 네거티브로 대전되는(메모리 셀이 프로그래밍되는) 경우, 플로팅 게이트 아래의 채널 영역은 턴오프되며, 그에 의해 임의의 전류 흐름을 방지한다(즉, 메모리 셀(10)은 전류 흐름 없음에 기초하여 그의 프로그래밍된 "0" 상태에 있는 것으로 감지된다).
표 1은 소거, 프로그램 및 판독 전압들의 비제한적인 예들을 제공하며, 여기서 Vcc는 전원 전압, 또는 2.5V와 같은 다른 포지티브 전압이다.
[표 1]
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메모리 셀(10)은 대안적으로 아날로그 방식으로 동작될 수 있으며, 여기서 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의, 전자들의 수와 같은, 전하의 양)는 완전히 소거된 상태(플로팅 게이트 상의 가장 적은 전자들)로부터 완전히 프로그래밍된 상태(플로팅 게이트 상의 가장 많은 수의 전자들)까지 어디에서나, 또는 이러한 범위의 단지 일부에서 연속적으로 변경될 수 있다. 이것은 셀 저장이 아날로그임을 의미하며, 이는 메모리 셀 어레이 내의 각각의 메모리 셀의 매우 정밀한 그리고 개별적인 튜닝을 허용한다. 대안적으로, 메모리는 MLC(멀티레벨 셀)로서 동작될 수 있으며, 여기서 그것은 많은 이산 값들(예컨대, 16개 또는 64개의 상이한 값들) 중 하나로 프로그래밍되도록 구성된다. 아날로그 또는 MLC 프로그래밍의 경우에, 프로그래밍 전압들은, 원하는 프로그래밍 상태가 달성될 때까지, 제한된 시간 동안만 또는 일련의 펄스들로서 인가된다. 다수의 프로그래밍 펄스들의 경우에, 프로그래밍 펄스들 사이의 개재되는 판독 동작들은 원하는 프로그래밍 상태가 달성되었는지(이 경우에 프로그래밍이 중단됨) 또는 달성되지 않았는지(이 경우에 프로그래밍이 계속됨)를 결정하는 데 사용될 수 있다.
아날로그 방식으로 또는 MLC로서 동작되는 메모리 셀(10)은 메모리 디바이스의 정확도에 악영향을 미칠 수 있는 잡음 및 판독 전류 불안정성에 더 민감할 수 있다. 아날로그 비휘발성 메모리 디바이스들에서의 판독 전류 불안정성의 하나의 소스는 게이트 산화물 - 채널 계면 상의 전자 트랩들에 의한 전자들의 캡처 및 방출이다. 게이트 산화물은 플로팅 게이트(20)와 기판(12)의 채널 영역(18)을 분리하는 절연 층이다. 전자가 계면 트랩 상에서 캡처될 때, 그것은 판독 동작 동안 채널 전도율을 감소시키고, 이에 따라 메모리 셀의 임계 전압 Vt(즉, 메모리 셀의 채널 영역을 턴온하여 소정 레벨의 전류 - 1 ㎂가 예임 - 를 생성하는 데 필요한 제어 게이트 상의 최소 전압)를 증가시킨다. 제어 게이트 전압이 임계 전압에 있거나 그보다 높을 때, 소스 영역과 드레인 영역 사이에 전도 경로가 생성된다. 제어 게이트 전압이 임계 전압보다 낮을 때, 전도 경로가 생성되지 않고, 임의의 소스/드레인 전류가 하위-임계 또는 누설 전류로 간주된다. 계면 트랩 상에서 캡처된 전자는 트랩으로부터 방출될 수 있으며, 이는 메모리 셀의 Vt를 감소시키고, 이에 따라 판독 동작 동안 채널 전도율을 증가시킨다. 트랩에 의한 전자 캡처 및 방출의 이러한 단일-전자 이벤트들은 판독 전류 잡음으로서 나타나고, 다른 곳에서 랜덤 텔레그래프 잡음(random telegraph noise, RTN)으로 지칭된다. 일반적으로, 단일 계면 트랩에 의해 생성되는 RTN은 다음의 2개의 상태에 의해 특성화된다: 전자가 트랩으로부터 방출될 때의 더 낮은 Vt 상태(또는 더 높은 판독 전류 상태), 및 전자가 트랩에 의해 캡처될 때의 더 높은 Vt 상태(또는 더 낮은 판독 전류 상태). 전술된 바와 같이, 판독 동안의 메모리 셀의 불안정성은 타겟 전류에 대응하는 임계 전압에 의해 또는 주어진 판독 전압 조건들 하에서 메모리 셀 전류에 의해 특성화될 수 있다. 메모리 셀 판독 불안정성의 특성화의 바람직한 방식은 본 발명의 상세한 설명에서 사용되는 임계 전압이다.
아날로그 및 MLC 비휘발성 메모리 디바이스들에서 RTN을 감소시킬 필요가 있다.
전술된 문제들 및 필요들은 복수의 비휘발성 메모리 셀들 및 컨트롤러를 포함하는 메모리 디바이스에 의해 해결된다. 컨트롤러는 복수의 메모리 셀들을 소거하고, 메모리 셀들 각각을 프로그래밍하고, 메모리 셀들 각각에 대해, 제1 판독 동작에서 메모리 셀을 통한 타겟 전류에 대응하는 메모리 셀에 인가된 임계 전압을 측정하고, 제2 판독 동작에서 메모리 셀을 통한 타겟 전류에 대응하는 메모리 셀에 인가된 임계 전압을 재측정하고, 측정된 임계 전압과 재측정된 임계 전압 사이의 차이가 미리 결정된 양을 초과하는 경우 메모리 셀을 결함 있는 것으로 식별하도록 구성된다.
메모리 디바이스는 복수의 비휘발성 메모리 셀들 및 컨트롤러를 포함한다. 컨트롤러는 복수의 메모리 셀들을 소거하고, 메모리 셀들 각각을 메모리 셀의 미리 결정된 임계 전압에 대응하는 프로그램 상태로 프로그래밍하고, 이어서 메모리 셀들 각각에 대해, 미리 결정된 임계 전압으로부터 포지티브 또는 네거티브 오프셋 값만큼 오프셋된 메모리 셀에 인가된 제1 판독 전압을 사용하여 제1 판독 동작에서 메모리 셀을 통한 전류를 측정하고, 제1 판독 동작에서의 측정된 전류가, 오프셋 값이 포지티브인 경우에, 기준 전류 값 또는 기준 전류 값 범위보다 낮은 경우, 또는, 오프셋 값이 네거티브인 경우에, 기준 전류 값 또는 기준 전류 값 범위보다 높은 경우 메모리 셀을 결함 있는 것으로 식별하도록 구성된다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래 기술의 메모리 셀의 측단면도이다.
도 2는 메모리 디바이스의 컴포넌트들을 예시하는 도면이다.
도 3은 결함 있는 메모리 셀들을 식별하기 위한 단계들을 나타내는 흐름도이다.
도 4는 Vtcg를 측정하기 위한 단계들을 나타내는 흐름도이다.
도 5는 결함 있는 메모리 셀들을 식별하기 위한 대안적인 실시예의 단계들을 나타내는 흐름도이다.
도 6은 결함 있는 메모리 셀들을 식별하기 위한 대안적인 실시예의 단계들을 나타내는 흐름도이다.
도 7은 결함 있는 메모리 셀들을 식별하기 위한 대안적인 실시예의 단계들을 나타내는 흐름도이다.
본 발명은 판독 동작 정확도 및 메모리 기억 수명을 개선하기 위해 도 1의 타입의 메모리 셀들의 어레이의 판독 전류를 안정화하기 위한 기술이다. 판독 안정화 기술은 허용 불가능한 레벨의 RTN을 나타내는 메모리 어레이 내의 메모리 셀들을 검출하고 차단하기 위해 메모리 셀들의 어레이를 분석하는 것을 수반한다.
판독 안정화 기술은 메모리 어레이에 대한 컨트롤러 구성의 일부로서 구현되며, 이는 도 2에 예시된 바와 같은 예시적인 메모리 디바이스의 아키텍처로부터 더 잘 이해될 수 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(52a) 및 평면 B(52b))으로 분리될 수 있는, 비휘발성 메모리 셀들(10)의 어레이(50)를 포함한다. 메모리 셀들(10)은 도 1에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에, 어드레스 디코더들(예컨대, XDEC(54)), 소스 라인 드라이버(예컨대, SLDRV(56)), 컬럼 디코더(예컨대, YMUX(58)), 고전압 로우 디코더(예컨대, HVDEC(60)) 및 비트 라인 컨트롤러(예컨대, BLINHCTL(62))가 인접해 있으며, 이들은 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컬럼 디코더(58)는 판독 동작 동안 비트 라인들 상의 전류들을 측정하기 위한 회로를 포함하는 감지 증폭기를 포함한다. 컨트롤러(66)(제어 회로를 포함함)는 타겟 메모리 셀들에 대한 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다. 전하 펌프 CHRGPMP(64)는 컨트롤러(66)의 제어 하에서 메모리 셀들을 판독, 프로그래밍 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 컨트롤러(66)는 메모리 셀들(10)을 프로그래밍, 소거 및 판독하도록 메모리 디바이스를 동작시키도록 구성된다. 이러한 동작들의 일부로서, 컨트롤러(66)는 동일한 또는 상이한 라인들 상에서 제공되는 프로그램, 소거 및 판독 커맨드들과 함께, 메모리 셀들에 프로그래밍될 데이터인 착신 데이터에 대한 액세스를 제공받을 수 있다. 메모리 어레이로부터 판독된 데이터는 발신 데이터로서 제공된다.
판독 안정화 기술은 컨트롤러(66)가 허용 불가능한 레벨의 판독 전류 불안정성을 나타내는 메모리 셀들을 검출하고 차단하기 위해 메모리 셀들의 어레이를 분석하는 것을 수반한다. 이러한 기술은 메모리 셀들을 프로그래밍하는 것, 및 메모리 셀 임계 전압 파라미터(즉, 타겟 전류로 지칭되는, 소정 레벨의 소스/드레인 전류를 달성하기 위해 메모리 셀에 인가되는 최소 전압)의 다수의 측정을 행하는 것을 수반한다. 바람직한 임계 전압 파라미터는 Vtcg이며, 이는 제어 게이트(22)로부터 관찰되는 바와 같은 메모리 셀의 임계 전압이다. 구체적으로, 제어 게이트 임계 전압 Vtcg는, 채널 영역이 전도 경로인 것을 야기하고, 그에 따라 판독 동작의 판독 전위들이 선택 게이트(24) 및 드레인 영역(16)에 인가될 때 메모리 셀이 턴온(예를 들어, 1 ㎂)된 것으로 간주하기 위해 미리 결정된 양(Itarget)의 채널 영역 전류를 야기하는 제어 게이트 상의 전압이다. 제어 게이트 임계 전압 Vtcg는 메모리 셀의 프로그래밍 상태의 함수로서 변할 것이지만, 일단 메모리 셀이 특정 프로그래밍 상태로 프로그래밍되면, 시간 경과에 따른 Vtcg의 임의의 변화가 미리 결정된 양보다 아래일 것이 요구된다.
이러한 기술의 제1 실시예가 도 3에 예시되어 있으며, 메모리 셀들(10)을 소거하는 것에 의해 시작된다(단계 1). 이어서(단계 2), 모든 메모리 셀들에 대해 프로그래밍 동작이 수행되며, 따라서 Vtcg는, 모든 메모리 셀들에 대해, 컨트롤러(66)에 의해 사용되는 판독 동작에 대한 최소 레벨, 예를 들어 0V보다 크다. 단계 3에서, 이어서 각각의 셀에 대해 Vtcg가 2회 이상 측정된다(즉, 판독 동작에서 한 번 측정되고, 동일한 판독 동작 파라미터들을 사용하여 다른 판독 동작에서 다시 적어도 한 번 재측정된다). Vtcg를 측정하는 하나의 방식은, 도 4에 도시된 바와 같이, 선택 게이트(24) 및 드레인 영역(16) 상에 판독 전위들을 배치하고(단계 3a), 채널 영역(18)을 통한 전류가 소정 레벨의 전류 - 1 ㎂가 예임 - 에 도달할 때까지 제어 게이트(22) 상의 전압을 진폭에 있어서 램프업하는 것이다(즉, Vtcg는 판독 동작에서의 Itarget에 대응한다)(단계 3b). 각각의 셀에 대한 검출된 Vtcg 값은 Vtcg의 변동들이 60 ㎷와 같은, 미리 결정된 최대 값 ΔVtcg를 초과하는지를 결정하기 위해 분석된다. 예를 들어, 측정된 Vtcg와 재측정된 Vtcg가 ΔVtcg 초과만큼 서로 상이한지가 결정된다. 단계 4에서, ΔVtcg를 초과하는 Vtcg의 변동을 나타내는 메모리 셀들은 결함 있는 것으로 식별된다.
일단 메모리 셀들이 결함 있는 것으로 식별되면, 하나의 옵션은 그들이 정상 사용 동안 장래에 데이터를 저장하는 데 사용되지 않도록 임의의 적절한 방식으로 그들을 차단하는 것이다(단계 5). 예를 들어, 차단된(결함 있는) 메모리 셀들을 식별하는 정보는 컨트롤러(66)에 로컬에, 또는 컨트롤러(66)에 의해 액세스 가능한 메모리 디바이스 내의 다른 곳(예컨대, 메모리 어레이에 저장된 룩업 테이블)에 저장될 수 있으며, 이는 이어서 정상 프로그램 및 판독 동작들 동안 컨트롤러에 의해 액세스되고 사용되며, 따라서 그것은 장래에 결함 있는 메모리 셀들 중 임의의 것에서 데이터를 저장하거나 판독하려고 시도하지 않을 것이다(즉, 그들은 메모리 디바이스에 데이터를 저장하고 그로부터 데이터를 판독하는 데 사용되는 정상 프로그램 및 판독 동작들의 일부로서의 서비스로부터 본질적으로 제거된다). 본 명세서에서의 실시예들 중 임의의 것과 함께 사용될 수 있는 다른 공지된 차단 기술은 로우 또는 컬럼 리던던시(redundancy)이며, 여기서 메모리 어레이는 결함 있는 메모리 셀들을 포함하는 것으로 확인된 임의의 로우들 또는 컬럼들 대신에 사용되는 메모리 셀들의 여분의 로우들 또는 컬럼들을 포함한다. 임의의 적절한 차단 기술이 결함 있는 메모리 셀(들)을 사용되는 것으로부터 배제하는 데 사용될 수 있다. 결함 있는 메모리 셀들의 차단을 위한 다른 옵션은 그들이 동일한 메모리 어레이 내의 다른 메모리 셀들의 동작 동안 임의의 검출된 셀 전류에 기여하지 않도록 그들이 선택된 MLC 또는 아날로그 동작 범위를 훨씬 넘어서 깊게 프로그래밍될 수 있는 것이다(단계 6). 이러한 옵션에서, 결함 있는 메모리 셀들의 어드레스들은 임의의 다른 저장 디바이스에 영구적으로 저장될 필요가 없다 - 이러한 셀들은 다른 메모리 셀들과 함께 아날로그 프로그래밍 전에 매번 소거될 것이지만 -. 컨트롤러는 소거 전에 매번 각자의 판독 동작을 적용하여 깊게 프로그래밍된 결함 있는 메모리 셀들을 찾아내고 이어서 소거 후에 그리고 아날로그 프로그래밍 전에 그들을 다시 깊게 프로그래밍할 수 있다. 특히, (사용자 동작 범위 위의 Vtcg 레벨로 프로그래밍된) 특정 아날로그 데이터를 저장하는 데 사용되지 않는 양호한 셀들과 결함 있는 메모리 셀들을 구별하기 위해, 양호한 셀들은 결함 있는 셀들보다 더 낮은 Vtcg 레벨로, 그러나 판독 전류에 대한 그들의 기여를 배제하기에 충분히 깊게 프로그래밍될 수 있다. 위에 열거된 모든 차단 옵션들은 단독으로 그리고/또는 임의의 조합으로 적용될 수 있다.
판독 안정화 기술의 대안적인 실시예는 도 5에 예시된 단계들을 포함하며, 메모리 셀들(10)을 소거함으로써 시작된다(단계 1). 이어서(단계 2), 각각의 메모리 셀은 타겟 제어 게이트 임계 전압(Vtcg_target)(즉, 다음에 설명되는 후속 단계들에서 이어서 사용될 임의의 미리 결정된 임계 전압)을 나타내는(즉, 그에 대응하는) 원하는 프로그래밍 상태로 정밀하게 프로그래밍된다. 이어서(단계 3), 각각의 메모리 셀은 Vtcg_target + ΔVcg와 동일한 제어 게이트 전압 Vcg(즉, ΔVcg로 표시된 미리 결정된 포지티브 오프셋 값만큼 Vtcg_target으로부터 오프셋된 제어 게이트 전압)을 사용하여 1회 이상 판독되고, 기준 전류 값(또는 달리 타겟 전류 값) 또는 기준(타겟) 전류 값 범위와 비교되며, 기준 전류 값 또는 기준 전류 값 범위보다 낮은 판독 전류를, 적어도 한 번, 나타내는 그러한 메모리 셀들은 결함 있는 것으로 식별된다. 일 실시예에서, 기준 전류 값은 Vtcg_target 정의에 대한 예로서 본 명세서에서 사용되는 1 ㎂ 또는 1 ㎂를 포함하는 작은 범위이다. 위에서 설명된 바와 같이, 판독 동작 동안, Vcg는 제어 게이트에 인가되고, 포지티브 전압들이 선택 게이트 및 드레인 영역 각각에 인가된다. 안정된 메모리 셀들은 Vcg가 ΔVcg만큼 증가될 때 기준 전류 값 또는 기준(타겟) 전류 값 범위보다 높은 전류를 제공할 것이며, 이에 따라 메모리 셀이 Vcg = Vcg_target + ΔVcg일 때 적어도 한 번 기준 전류 값보다 낮은 전류를 생성하기에 충분히 불안정할 때, 메모리 셀은 차단된다.
단계 4에서, 각각의 메모리 셀은 Vtcg_target - ΔVcg와 동일한 Vcg(즉, 미리 결정된 양만큼 Vtcg_target으로부터 네거티브 방향으로 오프셋된 제어 게이트 전압)를 사용하여 1회 이상 다시 판독되고, 1 ㎂ 또는 1 ㎂를 포함하는 작은 범위와 같은, 기준 전류 값 또는 기준 전류 값 범위와 비교되며, 기준 전류 값 또는 기준 전류 값 범위보다 더 높은 판독 전류를, 적어도 한 번, 나타내는 그러한 메모리 셀들은 결함 있는 것으로 식별된다. 위에서 설명된 바와 같이, 판독 동작 동안, Vcg는 제어 게이트에 인가되고, 포지티브 전압들이 선택 게이트 및 드레인 영역 각각에 인가된다. 안정된 메모리 셀들은 Vcg가 ΔVcg만큼 감소될 때 기준 전류 값보다 낮은 전류를 제공할 것이며, 이에 따라 메모리 셀이 Vcg = Vcg_target - ΔVcg일 때, 적어도 한 번, 기준 전류 값 또는 기준(타겟) 전류 값 범위보다 높은 전류를 생성하기에 충분히 불안정할 때, 메모리 셀은 차단된다. 단계 3과 단계 4가 반대 순서로 수행될 수 있다. 게다가, 몇몇 응용들에 대해, 단계 3 또는 단계 4 중 단지 하나만이 둘 모두의 단계들 대신에 수행될 수 있지만, 이러한 옵션은 덜 효과적일 것이다. 마지막으로, 결함 있는 셀들은 옵션으로 전술된 바와 같이 차단(단계 5) 및/또는 깊게 프로그래밍(단계 6)될 수 있다. 판독 안정화 기술의 이러한 대안적인 실시예는 이전의 것과 비교하여 유리한데, 왜냐하면 그것이 빠르고, 어레이 내의 각각의 메모리 셀에 대한 Vtcg 데이터를 저장하기 위한 테스트 메모리를 요구하지 않으며, 플래시 메모리 디바이스들에서 전형적으로 사용되는 논리 데이터 판독 감지 계통도들에 의해 설계될 수 있기 때문이다. 다시 말해서, 과도한 판독 전류 불안정성을 갖는 메모리 셀들은 빠르고 효율적인 방식으로 논리 통과/실패 기준에 의해 차단될 것이다.
도 6은 메모리 셀들의 게이트들에 전압을 인가하는 추가적인 단계들이 도 3의 방법에 추가되는, 결함 있는 메모리 셀들을 식별하기 위한 다른 실시예를 예시한다. 이러한 수정된 방법에 의해, 메모리 셀들을 Vtcg_target으로 프로그래밍한 후에, 그러나 Vtcg의 측정 전에 메모리 셀들의 하나 이상의 게이트들(예를 들어, 제어 게이트, 소거 게이트, 선택 게이트)에 전압들이 인가된다. 구체적으로, 메모리 셀 게이트들에 인가된 포지티브 전압은 메모리 셀들의 게이트 산화물 상에 전기장 응력을 유도하며, 이러한 전기장 응력은 메모리 셀들의 게이트 산화물 - 채널 계면에 있는 트랩들 상에서의 전자 트랩핑을 자극한다. 유사하게, 메모리 셀 게이트들에 인가된 네거티브 전압은 메모리 셀들의 게이트 산화물 상에 전기장 응력을 유도하며, 이러한 전기장 응력은 계면 트랩들로부터의 전자들의 디트랩핑(detrapping)을 자극한다. 따라서, RTN을 생성하는 계면 트랩을 갖는 메모리 셀에 대해, 포지티브 전압은 전자들의 트랩핑을 자극하여, Vtcg를 더 높은 상태로 설정할 것이다. 그리고 반대로, 네거티브 전압은 전자들의 디트랩핑을 자극하여, Vtcg를 더 낮은 상태로 설정할 것이다. RTN이 불규칙한 거동을 갖기 때문에, 결함 있는 메모리 셀은 모든 판독 동작들 동안 단지 하나의 Vtcg 상태에 머무를 수 있다. 이 경우에 그것은 차단되지 않을 것이다. 따라서, 판독 전에 포지티브(1V 내지 7V) 및 네거티브(-1V 내지-7V) 전압들의 인가(각각의 판독 전에 하나의 극성)는 둘 모두의 Vtcg 상태들을 나타내도록 RTN을 갖는 메모리 셀들을 자극하고, 그에 의해, 차단 효율을 향상시킬 것이다. 메모리 셀들이 인가된 전압 하에서 취득된 그들의 RTN 상태를 "기억"하는 어떤 특성 시간이 있다. 전압 인가와 판독 동작 사이의 지연은 전형적인 전자 캡처 및 방출 시간(예로서, 실온에서 100ms)보다 길지 않아야 하며, 그렇지 않으면, 판독 동작들 전의 전압들의 인가는 덜 효율적일 것이다. 각각의 극성의 전압 - 각자의 판독 동작들이 이어짐 - 이 도 6에 예시된 바와 같이 한 번 인가될 수 있다. 각자의 판독 동작들이 이어지는 각각의 극성의 전압 인가들의 시퀀스는 또한 차단 효율을 향상시키기 위해 여러 번 사용될 수 있다. 더욱이, 전압들의 극성이 반전될 수 있다(즉, 단계들 3c/3d가 단계들 3a/3b 전에 수행될 수 있다).
판독 동작들 전에 메모리 셀들의 게이트들에 전압들을 인가하는 것이 또한 도 7에 예시된, 결함 있는 메모리 셀들을 식별하기 위한 방법의 다른 실시예로서 사용될 수 있다. 도 7의 방법은, Vtcg_target + ΔVcg와 동일한 Vcg에서의 판독(단계 3b) 전에 포지티브 전압이 인가되고(단계 3a), Vtcg_target - ΔVcg와 동일한 Vcg에서의 판독(단계 4b) 전에 네거티브 전압이 인가된다(단계 4a)는 점을 제외하고, 도 5에서의 방법과 동일하다. Vtcg_target + ΔVcg에서의 판독(단계 3b)은 판독 동안 (전자가 계면 트랩 상에서 트랩될 때) 더 높은 Vtcg 상태에 머무르는 셀들을 차단하도록 의도된다. 판독 전에 전자의 트랩핑을 자극하기 위해, 인가된 전압은 포지티브 극성을 가져야 한다. 그리고 반대로, Vtcg_target - ΔVcg에서의 판독(단계 4b)은 판독 동안 (전자가 계면 트랩으로부터 방출될 때) 더 낮은 Vtcg 상태에 머무르는 셀들을 차단하도록 의도된다. 판독 전에 전자의 디트랩핑을 자극하기 위해, 인가된 전압은 네거티브 극성을 가져야 한다. 단계 3과 단계 4가 반대 순서로 수행될 수 있다. 이전 실시예에서 언급된 바와 같이, 전압 인가와 판독 동작 사이의 지연은 전형적인 전자 캡처 및 방출 시간(예로서, 실온에서 100ms)보다 길지 않아야 하며, 그렇지 않으면, 판독 동작들 전의 전압들의 인가는 덜 효율적일 것이다. 각각의 극성의 전압 - 각자의 판독 동작(들)이 이어짐 - 이 도 7에 예시된 바와 같이 한 번 인가될 수 있다. 각자의 판독 동작(들)이 이어지는 각각의 극성의 전압 인가들의 시퀀스는 또한 차단 효율을 향상시키기 위해 여러 번 사용될 수 있다. 더욱이, 전압들의 극성이 반전될 수 있다(즉, 단계들 4a/4b가 단계들 3a/3b 전에 수행될 수 있다).
본 발명은 본 명세서에서 전술되고 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들과 관련된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 게다가, 청구항들 및 명세서로부터 명백한 바와 같이, 명시되지 않는 한 모든 방법 단계들은 예시된 또는 청구된 정확한 순서로 수행될 필요가 없다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 본 명세서에서 사용된 바와 같은 용어들 "형성하는" 및 "형성된"은 개시된 또는 청구된 바와 같은 재료를 제공함에 있어서 재료 퇴적, 재료 성장, 또는 임의의 다른 기술을 포함할 것이다. 마지막으로, 본 발명은 도 1에서의 게이트들보다 더 적은 게이트들을 갖는(예를 들어, 소거 게이트 없음) 메모리 셀들의 어레이에서 구현될 수 있다.

Claims (20)

  1. 메모리 디바이스로서,
    복수의 비휘발성 메모리 셀들;
    컨트롤러를 포함하며, 상기 컨트롤러는,
    상기 복수의 메모리 셀들을 소거하고,
    상기 메모리 셀들 각각을 프로그래밍하고,
    상기 메모리 셀들 각각에 대해,
    제1 판독 동작에서 상기 메모리 셀을 통한 타겟 전류에 대응하는 상기 메모리 셀에 인가된 임계 전압을 측정하고,
    제2 판독 동작에서 상기 메모리 셀을 통한 상기 타겟 전류에 대응하는 상기 메모리 셀에 인가된 임계 전압을 재측정하고,
    상기 측정된 임계 전압과 상기 재측정된 임계 전압 사이의 차이가 미리 결정된 양을 초과하는 경우 상기 메모리 셀을 결함 있는 것으로 식별하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트, 및
    상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 포함하는, 디바이스.
  3. 제2항에 있어서, 상기 메모리 셀들 각각은,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 디바이스.
  4. 제2항에 있어서, 상기 제1 판독 동작에서 상기 임계 전압을 측정하기 위해, 상기 컨트롤러는,
    상기 선택 게이트 및 상기 드레인 영역에 포지티브 전압들을 인가하고,
    상기 메모리 셀을 통한 상기 타겟 전류가 달성될 때까지 진폭에 있어서 램프업하는 전압을 상기 제어 게이트에 인가하도록 구성되는, 디바이스.
  5. 제4항에 있어서, 상기 제2 판독 동작에서 상기 임계 전압을 재측정하기 위해, 상기 컨트롤러는,
    상기 선택 게이트 및 상기 드레인 영역에 상기 포지티브 전압들을 인가하고,
    상기 메모리 셀을 통한 상기 타겟 전류가 달성될 때까지 진폭에 있어서 램프업하는 전압을 상기 제어 게이트에 인가하도록 구성되는, 디바이스.
  6. 제2항에 있어서, 상기 메모리 셀들 각각에 대해, 상기 측정된 임계 전압 및 상기 재측정된 임계 전압은 상기 제어 게이트에 인가되는, 디바이스.
  7. 제1항에 있어서, 결함 있는 것으로 식별된 상기 메모리 셀들 각각에 대해, 상기 컨트롤러는 상기 메모리 셀을 결함 있는 것으로 식별하는 정보를 상기 메모리 디바이스에 저장하도록 추가로 구성되는, 디바이스.
  8. 제1항에 있어서, 상기 컨트롤러는 결함 있는 것으로 식별된 상기 메모리 셀들을 깊게 프로그래밍하도록 추가로 구성되는, 디바이스.
  9. 제1항에 있어서, 상기 컨트롤러는 상기 메모리 셀들의 상기 프로그래밍 후에 그리고 상기 임계 전압들의 상기 측정 및 재측정 전에 상기 메모리 셀들의 게이트들에 포지티브 전압 또는 네거티브 전압을 인가하도록 추가로 구성되는, 디바이스.
  10. 제1항에 있어서, 상기 컨트롤러는 상기 메모리 셀들의 상기 프로그래밍 후에 그리고 상기 임계 전압들의 상기 측정 및 재측정 전에 상기 메모리 셀들의 게이트들에 포지티브 전압을 인가하도록 추가로 구성되고, 상기 컨트롤러는 상기 메모리 셀들의 상기 프로그래밍 후에 상기 메모리 셀들의 게이트들에 네거티브 전압을 인가하고, 이어서 상기 메모리 셀들 각각에 대해,
    제3 판독 동작에서 상기 메모리 셀을 통한 타겟 전류에 대응하는 상기 메모리 셀에 인가된 임계 전압을 측정하고,
    제4 판독 동작에서 상기 메모리 셀을 통한 상기 타겟 전류에 대응하는 상기 메모리 셀에 인가된 임계 전압을 재측정하고,
    상기 제3 판독 동작에서의 상기 측정된 임계 전압과 상기 제4 판독 동작에서의 상기 재측정된 임계 전압 사이의 차이가 미리 결정된 양을 초과하는 경우 상기 메모리 셀을 결함 있는 것으로 식별하도록 추가로 구성되는, 디바이스.
  11. 메모리 디바이스로서,
    복수의 비휘발성 메모리 셀들;
    컨트롤러를 포함하며, 상기 컨트롤러는,
    상기 복수의 메모리 셀들을 소거하고,
    상기 메모리 셀들 각각을 상기 메모리 셀의 미리 결정된 임계 전압에 대응하는 프로그램 상태로 프로그래밍하고,
    상기 메모리 셀들 각각에 대해,
    상기 미리 결정된 임계 전압으로부터 포지티브 또는 네거티브 오프셋 값만큼 오프셋된 상기 메모리 셀에 인가된 제1 판독 전압을 사용하여 제1 판독 동작에서 상기 메모리 셀을 통한 전류를 측정하고,
    상기 제1 판독 동작에서의 상기 측정된 전류가, 상기 오프셋 값이 포지티브인 경우에, 기준 전류 값 또는 기준 전류 값 범위보다 낮은 경우, 또는, 상기 오프셋 값이 네거티브인 경우에, 상기 기준 전류 값 또는 상기 기준 전류 값 범위보다 높은 경우 상기 메모리 셀을 결함 있는 것으로 식별하도록 구성되는, 메모리 디바이스.
  12. 제11항에 있어서, 상기 오프셋 값은 포지티브 오프셋 값이고, 상기 메모리 셀들 각각에 대해, 상기 메모리 셀은 상기 제1 판독 동작에서의 상기 측정된 전류가 상기 기준 전류 값 또는 상기 기준 전류 값 범위보다 낮은 경우 결함 있는 것으로 식별되는, 디바이스.
  13. 제12항에 있어서, 상기 컨트롤러는, 상기 메모리 셀들 각각에 대해,
    상기 미리 결정된 임계 전압으로부터 네거티브 오프셋 값만큼 오프셋된 상기 메모리 셀에 인가된 제2 판독 전압을 사용하여 제2 판독 동작에서 상기 메모리 셀을 통한 전류를 측정하고,
    상기 제2 판독 동작에서의 상기 측정된 전류가 상기 기준 전류 값 또는 상기 기준 전류 값 범위보다 높은 경우 상기 메모리 셀을 결함 있는 것으로 식별하도록 추가로 구성되는, 디바이스.
  14. 제11항에 있어서, 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트, 및
    상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 포함하는, 디바이스.
  15. 제14항에 있어서, 상기 메모리 셀들 각각은,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 디바이스.
  16. 제14항에 있어서, 상기 제1 판독 동작 동안, 상기 컨트롤러는,
    상기 선택 게이트 및 상기 드레인 영역에 포지티브 전압들을 인가하도록 구성되는, 디바이스.
  17. 제14항에 있어서, 상기 메모리 셀들 각각에 대해, 상기 제1 판독 전압은 상기 판독 동작에서 상기 제어 게이트에 인가되는, 디바이스.
  18. 제11항에 있어서, 결함 있는 것으로 식별된 상기 메모리 셀들 각각에 대해, 상기 컨트롤러는 상기 메모리 셀을 결함 있는 것으로 식별하는 정보를 상기 메모리 디바이스에 저장하도록 추가로 구성되는, 디바이스.
  19. 제11항에 있어서, 상기 컨트롤러는 결함 있는 것으로 식별된 상기 메모리 셀들을 깊게 프로그래밍하도록 추가로 구성되는, 디바이스.
  20. 제13항에 있어서, 상기 컨트롤러는,
    상기 메모리 셀들의 상기 프로그래밍 후에 그리고 상기 제1 판독 동작 전에 상기 메모리 셀들의 게이트들에 포지티브 전압을 인가하고,
    상기 메모리 셀들의 상기 프로그래밍 후에 그리고 상기 제2 판독 동작 전에 상기 메모리 셀들의 상기 게이트들에 네거티브 전압을 인가하도록 추가로 구성되는, 디바이스.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024520275A (ja) * 2021-06-02 2024-05-24 シリコン ストーリッジ テクノロージー インコーポレイテッド ランダムテレグラフノイズを呈するメモリセルに対するプログラム後調整によってアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
US11769558B2 (en) * 2021-06-08 2023-09-26 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
WO2022260692A1 (en) * 2021-06-08 2022-12-15 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
US12020762B2 (en) 2021-09-27 2024-06-25 Silicon Storage Technology, Inc. Method of determining defective die containing non-volatile memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187602A1 (en) * 2001-06-11 2002-12-12 Hitachi, Ltd. Method of manufacturing semiconductor device
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
KR20140076640A (ko) * 2011-11-09 2014-06-20 실리콘 스토리지 테크놀로지 인크 플로팅 게이트를 구비하는 비-휘발성 메모리 셀의 데이터 유지를 테스트하는 방법
WO2018048490A1 (en) * 2016-09-12 2018-03-15 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US20190057753A1 (en) * 2017-08-18 2019-02-21 Fujitsu Limited Memory controller, information processing system, and nonvolatile-memory defect determination method

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856366A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体記憶装置のスクリ−ニング方法
JPS6417300A (en) * 1987-07-09 1989-01-20 Nippon Electric Ic Microcomput Semiconductor storage device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3613072B2 (ja) * 1999-06-02 2005-01-26 株式会社デンソー 不揮発性半導体メモリの電荷保持寿命評価方法
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6618290B1 (en) 2000-06-23 2003-09-09 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a baking process
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP2002150783A (ja) 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
KR20030001607A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 테스트 방법
CN1220986C (zh) * 2001-08-17 2005-09-28 旺宏电子股份有限公司 非易失性内存的可靠性测试方法与电路
JP4034971B2 (ja) 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3721159B2 (ja) 2002-11-28 2005-11-30 株式会社東芝 不揮発性半導体記憶装置
US7324374B2 (en) 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
EP1503384A3 (en) 2003-07-21 2007-07-18 Macronix International Co., Ltd. Method of programming memory
TWI273600B (en) 2003-07-21 2007-02-11 Macronix Int Co Ltd Integrated circuit and manufacturing method thereof, memory cell and manufacturing method thereof, method for programming memory cell and method for programming memory array multiple times
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
JP4349886B2 (ja) 2003-11-07 2009-10-21 三洋電機株式会社 不揮発性メモリ装置
JP4322686B2 (ja) 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
US7209389B2 (en) 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US20050262970A1 (en) 2004-05-27 2005-12-01 Chih-Ching Hsien Reinforcement teeth for ratchet tools
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7251158B2 (en) 2004-06-10 2007-07-31 Spansion Llc Erase algorithm for multi-level bit flash memory
US7325177B2 (en) 2004-11-17 2008-01-29 Silicon Storage Technology, Inc. Test circuit and method for multilevel cell flash memory
TWI297154B (en) * 2005-01-03 2008-05-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4551284B2 (ja) * 2005-06-22 2010-09-22 シャープ株式会社 不揮発性半導体記憶装置
JP4764723B2 (ja) 2006-01-10 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7508693B2 (en) 2006-03-24 2009-03-24 Macronix International Co., Ltd. One-time-programmable (OTP) memory device and method for testing the same
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7839695B2 (en) * 2007-04-27 2010-11-23 Macronix International Co., Ltd. High temperature methods for enhancing retention characteristics of memory devices
KR101440568B1 (ko) 2007-06-14 2014-09-15 샌디스크 테크놀로지스, 인코포레이티드 반도체 메모리의 프로그램가능한 칩 인에이블 및 칩 어드레스
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
JP2010176750A (ja) * 2009-01-29 2010-08-12 Oki Semiconductor Co Ltd 不揮発性半導体メモリ及びそのリーク不良検出方法
US10229746B2 (en) * 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
JP5856366B2 (ja) 2010-09-30 2016-02-09 フジモリ産業株式会社 貼付体用セパレータ及びこれを用いた貼付体
JP5702573B2 (ja) * 2010-10-20 2015-04-15 スパンション エルエルシー 不揮発性半導体記憶装置およびそのデータ書き込み方法
US8842469B2 (en) 2010-11-09 2014-09-23 Freescale Semiconductor, Inc. Method for programming a multi-state non-volatile memory (NVM)
KR101190742B1 (ko) * 2010-12-06 2012-10-12 에스케이하이닉스 주식회사 메모리의 콘트롤러 및 이를 포함하는 스토리지 시스템, 메모리의 수명 측정 방법
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US20130031431A1 (en) 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
WO2013112332A1 (en) * 2012-01-24 2013-08-01 Apple Inc. Enhanced programming and erasure schemes for analog memory cells
JP6001093B2 (ja) * 2012-01-24 2016-10-05 アップル インコーポレイテッド アナログメモリセルのプログラミング及び消去の方式
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US8953398B2 (en) * 2012-06-19 2015-02-10 Sandisk Technologies Inc. Block level grading for reliability and yield improvement
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US9123401B2 (en) * 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
US9013920B2 (en) * 2013-04-03 2015-04-21 Western Digital Technologies, Inc. Systems and methods of write precompensation to extend life of a solid-state memory
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US20150262970A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device manufacturing method and semiconductor memory device
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US9569120B2 (en) 2014-08-04 2017-02-14 Nvmdurance Limited Adaptive flash tuning
US9455038B2 (en) * 2014-08-20 2016-09-27 Sandisk Technologies Llc Storage module and method for using healing effects of a quarantine process
CN105448346B (zh) * 2014-08-22 2018-09-25 中芯国际集成电路制造(上海)有限公司 存储单元可靠性的测试方法
US9830219B2 (en) 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US9378832B1 (en) * 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
US10430112B2 (en) * 2014-12-22 2019-10-01 Sandisk Technologies Llc Memory block cycling based on memory wear or data retention
US9842662B2 (en) 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US9899102B2 (en) 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
US20160307636A1 (en) * 2015-04-17 2016-10-20 Macronix International Co., Ltd. Method and apparatus for improving data retention and read-performance of a non-volatile memory device
TWI594239B (zh) 2015-05-27 2017-08-01 旺宏電子股份有限公司 改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置
JP6417300B2 (ja) 2015-09-02 2018-11-07 株式会社中電工 指定範囲監視システム
US9558846B1 (en) 2015-11-04 2017-01-31 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
EP3459114B1 (en) * 2016-05-17 2022-01-26 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
KR102051906B1 (ko) 2016-06-06 2019-12-04 도레이 카부시키가이샤 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치
US10134479B2 (en) 2017-04-21 2018-11-20 Sandisk Technologies Llc Non-volatile memory with reduced program speed variation
US10515008B2 (en) 2017-10-25 2019-12-24 Western Digital Technologies, Inc. Performance based memory block usage
US10515694B2 (en) * 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
CN110140174B (zh) * 2019-03-26 2021-02-19 长江存储科技有限责任公司 用于通过施加多个位线偏置电压在非易失性存储器器件中编程的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187602A1 (en) * 2001-06-11 2002-12-12 Hitachi, Ltd. Method of manufacturing semiconductor device
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
KR20140076640A (ko) * 2011-11-09 2014-06-20 실리콘 스토리지 테크놀로지 인크 플로팅 게이트를 구비하는 비-휘발성 메모리 셀의 데이터 유지를 테스트하는 방법
WO2018048490A1 (en) * 2016-09-12 2018-03-15 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US20190057753A1 (en) * 2017-08-18 2019-02-21 Fujitsu Limited Memory controller, information processing system, and nonvolatile-memory defect determination method

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