JP2024520275A

JP2024520275A - ランダムテレグラフノイズを呈するメモリセルに対するプログラム後調整によってアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法

Info

Publication number: JP2024520275A
Application number: JP2023565896A
Authority: JP
Inventors: マルコフ、ビクター; コトフ、アレキサンダー
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2021-06-02
Filing date: 2021-09-27
Publication date: 2024-05-24
Also published as: TWI832254B; EP4348651A1; TW202314724A; KR20230172027A; WO2022256030A1

Abstract

ゲートを有する不揮発性メモリセルのためのメモリデバイス及び方法であって、メモリセルを、ターゲット読み出し電流及び閾値電圧に対応する初期プログラム状態にプログラミングするステップを含み、第１の値を有するプログラム電圧をゲートに印加するステップと、第１の値をメモリに記憶するステップと、第１の読み出し電流を生成するように、ゲートに印加される、ターゲット閾値電圧より小さい読み出し電圧を使用して、第１の読み出し動作において、メモリセルを読み出すステップと、第１の読み出し電流がターゲット読み出し電流より大きいと判定することに応答して、メモリセルを追加のプログラミングに供するステップと、を含む、メモリデバイス及び方法。追加のプログラミングは、メモリから第１の値を取り出すステップと、第１の値より大きい第２の値を決定するステップと、第２の値を有するプログラム電圧をゲートに印加するステップを含む、選択された不揮発性メモリセルをプログラミングするステップと、を含む。【選択図】図４

Description

（優先権の主張）
本出願は、２０２１年６月２日出願の米国仮特許出願第６３／１９６，１３０号及び２０２１年９月２１日出願の米国特許出願第１７／４８１，２２５号の利益を主張するものである。

（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。

不揮発性メモリデバイスは、当該技術分野において周知である。例えば、米国特許第７，８６８，３７５号は、４ゲートメモリセル構造を開示し、あらゆる目的のために参照により本明細書に組み込まれる。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例解する。ソース領域１４は、ソースラインＳＬと称され得（なぜなら、通常、同じ行又は列の他のメモリセルの他のソース領域に接続されるからである）、ドレイン領域１６は、通常、ビットラインコンタクト２８によってビットラインに接続される。基板のチャネル領域１８は、ソース領域１４と、ドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に垂直に配設され、かつチャネル領域１８の第１の部分から絶縁されている（また、部分的にソース領域１４の上方に垂直であり絶縁されている）（並びに、チャネル領域１８の第１の部分の導電性を制御する）。制御ゲート２２は、浮遊ゲート２０の上方に垂直に配設され、かつ浮遊ゲート２０から絶縁されている。選択ゲート２４は、チャネル領域１８の第２の部分の上方に垂直に配設され、かつチャネル領域１８の第２の部分から絶縁されている（並びに、チャネル領域１８の第２の部分の導電性を制御する）。消去ゲート２６は、ソース領域１４の上方に垂直に配設され、かつソース領域１４から絶縁されており、浮遊ゲート２０に横方向に隣接している。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。

電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、並びに／又はソース及びドレイン領域１４／１６に印加されて、スプリットゲートメモリセル１０をプログラムし（すなわち、浮遊ゲートに電子を注入し）、スプリットゲートメモリセル１０を消去し（すなわち、浮遊ゲートから電子を除去し）、スプリットゲートメモリセル１０を読み出す（すなわち、チャネル領域１８の導電率を測定又は検出して、浮遊ゲート２０のプログラミング状態を判定する）。

スプリットゲートメモリセル１０は、デジタル様式で動作することができ、スプリットゲートメモリセル１０は、２つの可能な状態：プログラム状態及び消去状態のみのうちの１つに設定される。スプリットゲートメモリセル１０は、消去ゲート２６に高い正電圧、任意選択的に制御ゲート２２に負電圧を加えることによって消去され、浮遊ゲート２０から消去ゲート２６への電子のトンネリングを誘導する（浮遊ゲート２０をより正に帯電した状態－消去状態のままにする）。スプリットゲートメモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４、及びソース領域１４に正電圧を加え、ドレイン領域１６に電流を加えることによって、プログラムされ得る。次いで、電子は、いくつかの電子を加速及び加熱しながら、チャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、それによって、電子の一部は、ホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲート２０をより負に帯電した状態のままにする、つまりプログラム状態）。スプリットゲートメモリセル１０は、選択ゲート２４（選択ゲート２４の下のチャネル領域１８の部分をオンにする）及びドレイン領域１６上（並びに任意選択的に消去ゲート２６及び／又は制御ゲート２２上）に正電圧を加えることによって、並びにチャネル領域１８を通る電流の流れを検知することによって、読み出すことができる。浮遊ゲート２０が正に帯電している（すなわち、スプリットゲートメモリセル１０は消去されている）場合、スプリットゲートメモリセル１０はオンになり、電流は、ドレイン領域１６からソース領域１４へ流れる（すなわち、スプリットゲートメモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が負に帯電している（すなわち、スプリットゲートメモリセル１０はプログラムされている）場合、浮遊ゲート下のチャネル領域１８の部分はオフになり、それによって、かなりの電流を阻止する（すなわち、スプリットゲートメモリセル１０は、電流なし又は最小の電流であることに基づいて、そのプログラムされた「０」状態にあることを検知する）。

表１は、Ｖｃｃが電源電圧又は２．５Ｖなど別の正電圧である、消去電圧、プログラム電圧、及び読み出し電圧の非限定的な例を提供する。
表１

スプリットゲートメモリセル１０は、スプリットゲートメモリセル１０のメモリ状態（すなわち、浮遊ゲート２０上の電子の数などの電荷の量）を、完全に消去された状態（浮遊ゲート２０上の電子の数が最小）から完全にプログラムされた状態（浮遊ゲート２０上の電子の数が最大）までのどこでも連続的に、又はこの範囲の一部分のみを変更することができる、アナログ様式で交互に操作することができる。これは、スプリットゲートメモリセル１０記憶がアナログであることを意味し、スプリットゲートメモリセル１０のアレイ内の各スプリットゲートメモリセル１０の非常に精確かつ個々の調整を可能にする。代替的に、スプリットゲートメモリセル１０は、ＭＬＣ（マルチレベルセル）として動作することができ、多くの離散値（例えば１６個又は６４個の異なる値）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合において、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されている（その場合、プログラミングは停止する）か、又は達成されていない（その場合、プログラミングは継続する）かどうかを判定することができる。

アナログ様式で又はＭＬＣとして動作されるスプリットゲートメモリセル１０は、スプリットゲートメモリセル１０の正確性に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスにおける読み出し電流の不安定性の１つの原因は、ゲート酸化物とメモリセルチャネル領域との間の界面及び界面近傍に位置する酸化物トラップによる電子の捕捉及び放出である。ゲート酸化物は、浮遊ゲート２０をチャネル基板１２の領域１８から分離する絶縁層である。電子がインターフェーストラップで捕捉されると、読み出し動作中のチャネル導電率を低下させ、したがって、スプリットゲートメモリセル１０の閾値電圧Ｖｔ（すなわち、スプリットゲートメモリセル１０のチャネル領域１８をオンにして、所定のターゲット電流、例として１μＡを生じさせるために必要な制御ゲート２２の最小電圧）を増大させる。制御ゲート電圧が閾値電圧Ｖｔ以上である場合、ソース領域１４とドレイン領域１６との間に伝導経路が創出され、少なくとも所定のターゲット電流の電流が流れる。制御ゲート電圧が閾値電圧Ｖｔを下回るとき、伝導経路は創出されず、ソース領域１４とドレイン領域１６との間のいかなる電流も、サブ閾値電流又は漏れ電流とみなされる。インターフェーストラップで捕捉された電子は、インターフェーストラップから放出され得、メモリセルの閾値電流Ｖｔを低下させ、したがって、読み出し動作中のチャネル導電率を増大させる。インターフェーストラップによる電子の捕捉及び放出というこれらの単電子事象は、読み出し電流ノイズとして現れ、ランダムテレグラフノイズ（ＲＴＮ）と称される。概して、単一のインターフェーストラップによって生じるＲＴＮは、２つの状態、すなわち、電子がインターフェースから放出された場合の、より低いＶｔ状態（及びより高い読み出し電流状態）及び電子がインターフェーストラップによって捕捉された場合の、より高いＶｔ状態（及びより低い読み出し電流状態）によって特徴付けられる。上で説明されるように、読み出し中のスプリットゲートメモリセル１０の不安定性は、閾値電圧Ｖｔ、すなわち所定のターゲット電流に対応する制御ゲート電圧によって、又は所与の読み出し電圧条件下でのメモリセル電流によって特徴付けられる可能性がある。本実施例は、閾値電圧Ｖｔとしてのメモリセル読み出し不安定性に関連して特に説明されるが、所与の読み出し電圧下でのメモリセル電流の使用が具体的に企図される。

プログラミング中に発生するＲＴＮは、プログラム動作の一部として対処することができる。しかしながら、ＲＴＮの１つの問題点は、メモリセルのプログラミングが完了した後に、メモリセルの閾値電圧Ｖｔを望ましくないほど低下させる（したがって、読み出し動作中にチャネル導電率を望ましくないほど増加させる）電子放出が発生する可能性があることである。したがって、スプリットゲートメモリセル１０などの、アナログ及びＭＬＣ不揮発性メモリデバイスにおいて、限定されるものではないが、プログラム後のＲＴＮを補償するためにＲＴＮに対処する必要がある。

前述の問題及び必要性は、各々が第１のゲートを備える複数の不揮発性メモリセルと、制御回路とを備えるメモリデバイスによって対処される。制御回路は、
複数の不揮発性メモリセルのうちの選択された不揮発性メモリセルを、選択された不揮発性メモリセルの第１のゲートのためのターゲット閾値電圧を満たすか又は超える選択された不揮発性メモリセルの第１のゲートのための閾値電圧に対応する初期プログラム状態にプログラムすることであって、第１のゲートのためのターゲット閾値電圧は、ターゲット読み出し電流に対応し、選択された不揮発性メモリセルをプログラムすることは、第１の値を有するプログラム電圧を第１のゲートに印加することを含む、プログラムすることと、
第１の値をメモリに記憶することと、
第１の読み出し電流を生成するように、選択された不揮発性メモリセルの第１のゲートに印加される、第１のゲートに対するターゲット閾値電圧より小さい読み出し電圧を使用して、第１の読み出し動作において、選択された不揮発性メモリセルを読み出すことと、
第１の読み出し電流がターゲット読み出し電流より大きいという判定に応答して、選択された不揮発性メモリセルを追加のプログラミングに供することと、を行うように構成されており、追加のプログラミングは、
メモリから第１の値を取り出すことと、
第１の値より大きい第２の値を決定することと、
第２の値を有するプログラム電圧を第１のゲートに印加することを含む、選択された不揮発性メモリセルをプログラムすることと、を含む。

複数の不揮発性メモリセルのうちの選択された不揮発性メモリセルをプログラムする方法であって、複数の不揮発性メモリセルの各々は第１のゲートを含み、方法は、
選択された不揮発性メモリセルを、選択された不揮発性メモリセルの第１のゲートに対するターゲット閾値電圧を満たすか又は超えることに対応する初期プログラム状態にプログラムするステップであって、ターゲット閾値電圧は、ターゲット読み出し電流に対応し、プログラムすることは、第１の値を有するプログラム電圧を第１のゲートに印加するステップを含む、プログラムするステップと、
第１の値をメモリに記憶するステップと、
第１の読み出し電流を生成するように、選択された不揮発性メモリセルの第１のゲートに印加される、ターゲット閾値電圧より小さい読み出し電圧を使用して、第１の読み出し動作において、選択された不揮発性メモリセルを読み出すステップと、
第１の読み出し電流がターゲット読み出し電流より大きいと判定したことに応答して、選択された不揮発性メモリセルを追加のプログラミングに供するステップと、を含み、追加のプログラミングは、
メモリから第１の値を取り出すステップと、
第１の値より大きい第２の値を決定するステップと、
第２の値を有するプログラム電圧を第１のゲートに印加するステップを含む、選択された不揮発性メモリセルをプログラムするステップと、を含む。

他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

従来のメモリセルの側面断面図である。メモリデバイスの構成要素を例解する図である。メモリセルをプログラムするためのステップを示すフロー図である。メモリセルのプログラム後調整のためのステップを示すフロー図である。メモリセルのプログラム後調整のための第１の代替実施例のステップを示すフロー図である。

本実施例は、図１のスプリットゲートメモリセル１０などの、不揮発性メモリセルのプログラミングが完了した後に、読み出し動作精度を改善するためにプログラム後調整を実行することによってＲＴＮを補償するための技法を例解する。

メモリセルプログラミング及びプログラム後調整技法は、メモリアレイのための様々なデバイス要素を制御する制御回路６６の構成の一部として実装され、これは、図２に例解される例示的なメモリデバイスのアーキテクチャからより良好に理解することができる。メモリデバイスは、スプリットゲートメモリセル１０のアレイ５０を含み、それは、２つの分離した平面（平面Ａ５２ａ及び平面Ｂ５２ｂ）に隔離することができる。スプリットゲートメモリセル１０は、図１に示されるタイプのものであることができ、半導体基板１２で複数の行及び列に配置され、したがって単一のチップに形成されることができる。スプリットゲートメモリセル１０のアレイ５０のアレイには、アドレスデコーダ（例えばＸＤＥＣ５４）、ソース線ドライバ（例えばＳＬＤＲＶ５６）、列デコーダ（例えばＹＭＵＸ５８）、高電圧行デコーダ（例えばＨＶＤＥＣ６０）及びビット線コントローラ（例えばＢＬＩＮＨＣＴＬ６２）が隣接しており、これらは、アドレスをデコードし、アレイ５０の選択されたスプリットゲートメモリセル１０に対する読み出し動作、プログラム動作、及び消去動作中に、スプリットゲートメモリセル１０の様々なゲート及び領域に様々な電圧を供給するために使用される。列デコーダ５８は、読み出し動作中にビット線上の電流を測定するための回路を含むセンス増幅器を含む。制御回路６６は、本明細書で説明されるように、アレイ５０の選択されたスプリットゲートメモリセル１０に対して各動作（プログラム、消去、読み出し）を実施するために様々なデバイス要素を制御するように構成されている。電荷ポンプＣＨＲＧＰＭＰ６４は、制御回路６６の制御下にて、アレイ５０の選択されたスプリットゲートメモリセル１０の読み出し、プログラム、及び消去に使用される様々な電圧を提供する。制御回路６６は、メモリデバイスを動作させて、アレイ５０の選択されたスプリットゲートメモリセル１０をプログラムし、消去し、読み出すように構成されている。これらの動作の一部として、制御回路６６には、同じ又は異なる線に提供されるプログラム、消去コマンド及び読み出しコマンドと共に、アレイ５０の選択されたスプリットゲートメモリセル１０にプログラムされるデータである入力データへのアクセスが提供される可能性がある。アレイ５０から、すなわちアレイ５０の選択されたスプリットゲートメモリセル１０から読み出されるデータは、発信データとして提供される。制御回路６６は、以下で更に説明されるように、電圧値を記憶するためのランダムアクセスメモリ（random access memory、ＲＡＭ）７０などの別個のメモリを含むか、又はそれへのアクセスが提供される。

プログラム後調整技法は、制御回路６６が、メモリセルの初期プログラミングを実施し、続いて、初期プログラミングの後に、許容不能なレベルの読み出し電流不安定性を呈するメモリセルに対して、プログラム後調整を実施することを伴う。メモリセルプログラミングが最初に説明され、続いて、プログラム後調整が行われる。したがって、制御回路６６は、図４及び図５に関連して以下に説明される方法を行うために、ソフトウェア、すなわち、非一時的電子可読命令、又はファームウェアがロードされ、それによって、構成され得る。制御回路６６は、マイクロコントローラ、専用回路、プロセッサ、又はそれらの組み合わせによって実装され得る。

メモリセルプログラミングは、プログラミング電圧パルスを使用して、選択されたメモリセルを初期プログラミング状態にプログラミングすることを伴い、メモリセルの閾値電圧パラメータ（すなわち、ターゲット電流Ｉ_targetと称される所定のレベルのソース／ドレイン電流を達成するためにスプリットゲートメモリセル１０に印加される最小電圧）を測定するための読み出し動作が介在する。閾値電圧パラメータは、制御ゲート２２（本明細書では第１のゲートとも称される）から見たメモリセルの閾値電圧である制御ゲート閾値電圧Ｖｔｃｇである。具体的には、制御ゲート閾値電圧Ｖｔｃｇは、チャネル領域１８が導電路となり、したがって、読み出し動作の読み出し電位がセレクトゲート２４及びドレイン領域１６に印加されたときにメモリセルがオンになったとみなすためのターゲット電流（Ｉ_target）（例えば、１μＡ）としても知られる所定レベルのソース／ドレイン電流のチャネルを通る読み出し電流をもたらす制御ゲート２２に加えられる電圧である。制御ゲート閾値電圧Ｖｔｃｇは、スプリットゲートメモリセル１０のプログラミング状態の関数として変化するが、スプリットゲートメモリセル１０が特定のプログラミング状態にプログラムされると、制御ゲート閾値電圧Ｖｔｃｇの経時的な変動が所定量を下回ることが所望される。

初期メモリセルプログラミングは、図３のステップ１～４として例解されており、選択されたスプリットゲートメモリセル１０を、その特定の所望の初期プログラミング状態に関連付けられたターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetを有するように、特定の所望の初期プログラミング状態にプログラミングするように実施される。この技法は、ステップ１で、制御回路６６がアレイ５０の選択されたスプリットゲートメモリセル１０をプログラミングするところから始まる。上で説明されるように、このプログラミングステップは、選択されたスプリットゲートメモリセル１０にプログラミング電圧を限られた時間（すなわち、少なくとも１つのパルス）だけ印加することを伴い、その結果、浮遊ゲート２０に電子が注入される。ステップ１のプログラムにおいて、制御ゲート２２に印加される電圧Ｖｃｇは、制御ゲートプログラム電圧Ｖｃｇ_programの値を有する。ステップ２では、例えばＳＬＤＲＶ５６から選択されたスプリットゲートメモリセル１０に読み出し電圧を印加するステップと、列デコーダ５８及びビット線コントローラ６２を用いて、選択されたスプリットゲートメモリセル１０のチャネル領域１８を流れる電流Ｉｒｅａｄを測定するステップとを含む読み出し動作が実行される。この読み出し動作において、制御ゲート２２に印加される電圧Ｖｃｇは、ターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetである。ステップ３では、ステップ２の読み出し動作から、メモリセルの制御ゲート閾値電圧Ｖｔｃｇがターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetに達したか又は超えたか（すなわち、列デコーダ５８及びビット線コントローラ６２によって測定された読み出し電流Ｉ_readがターゲット電流Ｉ_target以下であるか否か、ここで、ターゲット電流Ｉ_targetに等しいＩ_readは、ターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetに達したメモリセルの制御ゲート閾値電圧Ｖｔｃｇを示す）が判定される。ステップ３の読み出し電流Ｉ_readは、本明細書では第２の読み出し電流とも称される。判定がいいえの場合（すなわち、制御ゲート閾値電圧Ｖｔｃｇがターゲット制御ゲート閾値電圧Ｖｔｃｇ_target以上でない）、ステップ４では、プログラミングに使用される制御ゲートプログラム電圧Ｖｃｇ_programが、メモリセルの前回のステップ１のプログラミングで使用されたものに対して増加され、次いで、増加された制御ゲートプログラム電圧Ｖｃｇ_programを使用してステップ１が繰り返される。ステップ３で、メモリセルの制御ゲート閾値電圧Ｖｔｃｇがターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetに達したか、又はそれを超えた（すなわち、読み出し電流Ｉ_readがターゲット電流Ｉ_target以下である）と判定されるまで、制御回路６６によって、ステップ１～４が順に繰り返される。その時点において、メモリセルは、その所望の初期プログラミング状態に（すなわち、そのターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetに）プログラムされたとみなされる。通常、従来のプログラミングが終了するのはこの時点である。

しかしながら、プログラミングが完了した後に、プログラムされたメモリセルがＲＴＮを呈する場合、界面トラップに捕捉された電子は、プログラミングの一部としてメモリセルの測定された制御ゲート閾値電圧Ｖｔｃｇに寄与する。プログラミングが終了した後に電子が界面トラップから放出される場合／とき、制御ゲート閾値電圧Ｖｔｃｇは、ターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetよりもΔＶｔｃｇ_maxを超えて降下する可能性があり、ここで、ΔＶｔｃｇ_maxは、制御ゲート閾値電圧Ｖｔｃｇ変動に関する最大許容読み出し誤差である。ΔＶｔｃｇ_maxを超える制御ゲートの閾値電圧降下は、その後の読み出し動作において許容不能なエラーとみなされる。したがって、プログラム後調整は、図４のステップ５から始まり、メモリセルをプログラムする際に使用された最大制御ゲートプログラム電圧Ｖｃｇ_program値（本明細書では第１の値とも称される）はメモリに記憶される（すなわち、特定のスプリットゲートメモリセルをプログラムする際に使用された最後の制御ゲートプログラム電圧Ｖｃｇ_program値、ステップ４の最後の反復では、ステップ１の初期制御ゲートプログラム電圧Ｖｃｇ_programによって、メモリセルの制御ゲート閾値電圧Ｖｔｃｇがターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetに達するか又は超える（すなわち、読み出し電流Ｉ_readがターゲット電流Ｉ_target以下である）ことがなければ、この場合、ステップ１の初期制御ゲートプログラム電圧Ｖｅｇ_programは、最大制御ゲートプログラム電圧Ｖｃｇ_program値である）。一実施例では、アナログプログラミングの直後にプログラム後調整が実行される場合、最大Ｖｃｇ_program値を記憶するために使用されるメモリは、ＲＡＭ７０である。しかしながら、ユーザがアナログプログラミングの後、いつかプログラム後調整を実行することを意図する場合、その代わりに、最大制御ゲートプログラム電圧Ｖｃｇ_program値をファイル（例えば、制御回路６６によってアクセス可能な不揮発性ストレージ内）に記憶して、より長い期間データを保存することができる。最大制御ゲートプログラム電圧Ｖｃｇ_program値を記憶することは、ステップ３に関連して上で説明されるように、スプリットゲートメモリセル１０がその所望の初期プログラム状態にプログラムされていることが判明した後に、制御回路６６によって実行される。

ステップ６では、スプリットゲートメモリセル１０は、ステップ２で使用されたターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetより小さい制御ゲート電圧Ｖｃｇを使用して読み出される（本明細書では第１の読み出し動作とも称される）。具体的には、この読み出し動作のために使用される制御ゲート電圧Ｖｃｇは、Ｖｔｃｇ_target－ΔＶ_tcgであり、ここで、ΔＶ_tcgは、制御ゲート閾値電圧の最大許容偏差（ΔＶｔｃｇ_max）であることができるが、そうである必要はない。非限定的な例として、ＡＶｔｃｇは、例えば、２０ｍＶであることができる。ステップ７では、ステップ６の読み出し動作から、読み出し電流Ｉ_readがターゲット読み出し電流Ｉ_targetより大きいか否かが判定される。ステップ６の読み出し電流Ｉ_readは、本明細書では第１の読み出し電流とも称される。メモリセルがプログラム後の許容不能なＲＴＮを呈しない場合、ステップ６の読み出し動作中の制御ゲート電圧ＶｃｇにおけるΔＶ_tcgの小さい減少は、Ｉ_targetを下回って、若しくは更に下回って、読み出し電流Ｉｒｅａｄを低下させるはずであり、ステップ７の判定は、いいえ、すなわち否定となるはずである。その場合、メモリセルは適切にプログラムされたとみなすことができ、プログラム後調整は不要である。しかしながら、任意選択的なステップ８に示されるように、ステップ６及び７を１回以上繰り返すことができ（ここで、繰り返される読み出し動作は、本明細書では第２の読み出し動作とも称される）、これにより、ステップ７で肯定的な判定があれば、以前に否定的な判定が何回あったとしても、以下で説明されるように、メモリセルは、別のプログラミングラウンドに供される。ステップ７の結果が最初は否定的であっても、ステップ６及び７を繰り返すことは、電子が必ずしも第１の読み出しの前にトラップから放出されるとは限らず、第１の読み出しの後にトラップから放出される可能性があり、第１の読み出し動作の後に電子放出がある場合、後続の読み出し動作において、ステップ７のはい、すなわち肯定的な判定が起こる可能性があるため、有利である。

メモリセルが許容不能なＲＴＮを呈する場合であってしかもこの読み出し動作の前又は間に界面トラップ電子放出がある場合、メモリセルの制御ゲート閾値電圧Ｖｔｃｇは降下し、その結果、読み出し電流Ｉ_readが上昇する。電流の上昇がＩ_targetを超える場合、ステップ７の判定ははい、すなわち肯定であり、選択されたスプリットゲートメモリセル１０は、ステップ９で始まる別のプログラミングラウンドに供され、ステップ５ですなわちＲＡＭ７０（又は他のメモリ）に記憶された最大制御ゲートプログラム電圧Ｖｃｇ_program値が取り出される。取り出された制御ゲートプログラム電圧Ｖｃｇ_program値は、プログラミングでの使用に備えて増加され（ステップ１０参照）（例えば、本明細書では第２の値とも称される、増加された値の制御ゲートプログラム電圧Ｖｃｇ_programを判定することによって）、判定された増加された制御ゲートプログラム電圧Ｖｃｇ_program値は、ＲＡＭ７０（又は他のメモリ）に記憶される（ステップ１１参照）。次いで、メモリセルは、（上で説明されるステップ１と同様の）ステップ１２で、増加した制御ゲートプログラム電圧Ｖｃｇ_program値を使用してプログラムされる。次いで、プロセスはステップ６に戻り、ステップ６に関して上で説明されるようにメモリセルがもう一度読み出され、続いて、上で説明されるようにステップ７の判定が行われる。ステップ７での後続の判定がはい、すなわち肯定である場合、ステップ９～１２が再び実行され、続いて、ステップ６での別の読み出し及びステップ７での判定が行われる。ステップ７での後続の判定がいいえ、すなわち否定である場合、プログラム後調整は終了することができ、又は、ステップ９～１２が１回以上実行されている場合であっても、任意選択的なステップ８に示されるように、ステップ６及び７を１回以上繰り返すことができる。読み出し動作及び判定動作（ステップ６及び７）の回数、及びプログラミングラウンド（ステップ９～１２）の回数に制限はない。ステップ６及び７並びに９～１２が繰り返される回数は、所望のプログラミング時間を考慮することによってユーザが定義することができる。プログラミング後調整プロセスは、プログラミング後調整の以前のインスタンスの後の時点において繰り返すこともでき、その場合、増加した制御ゲートプログラム電圧Ｖｃｇ_program値は、より長期の記憶のために、制御回路６６によってアクセス可能なハードドライブ又は他の不揮発性ストレージなどのより永久的なメモリに記憶することができる。

上で説明される技法の利点は、プログラミングが最初に完了した後にメモリセルが許容不能なＲＴＮを呈する場合、メモリセルは、他の場合よりも深くプログラムされる（すなわち、より高い制御ゲート閾値電圧Ｖｔｃｇを呈する）ことになり、制御ゲート閾値電圧Ｖｔｃｇがターゲット制御ゲート閾値電圧Ｖｔｃｇ_targetから所望されない量だけ変動することがなくなることである。上で説明される技法を利用することにより、電子放出が生じたとしても、スプリットゲートメモリセル１０の制御ゲート閾値電圧Ｖｔｃｇが、目標制御ゲート閾値電圧Ｖｔｃｇ_targetを下回って、許容レベルΔＶｔｃｇを超える量だけ降下する可能性はより低い。これは、スプリットゲートメモリセル１０がＶｔｃｇ_targetより上でより深くプログラムされ、将来の読み出し動作がΔＶｔｃｇ変動の許容レベル内でメモリセルの所望のプログラミング状態をより正確に反映するためである。

図５は、ステップ６の前にステップ６Ａが追加され、ステップ１２の後、プロセスがステップ６ではなくステップ６Ａに戻ることを除いて、上で説明され、図３及び図４に描示されたものと同じ方法であり、再度説明されない、第１の代替実施例を例解している。具体的には、ステップ６でメモリセルが読み出される前に、制御回路６６の制御の下、例えば、ＳＬＤＲＶ５６から供給される負電圧がメモリセルに印加され（例えば、制御ゲート２２、消去ゲート２６、及び／又は選択ゲート２４などのメモリセルの任意の非浮遊ゲートに印加され）、負電圧は、基板１２の電位に対して定義される。スプリットゲートメモリセル１０に印加されるこの負電圧は、スプリットゲートメモリセル１０のゲート酸化物に電界ストレスを誘起し、界面及び界面近傍の酸化物トラップからの電子のデトラップ（放出）を刺激する。一実施例では、負電圧は制御ゲート２２に印加されるが、それに追加的に又は代替的に、浮遊ゲート２０に容量結合されている任意のゲート又は端子に印加することができる。したがって、ＲＴＮを生じさせる酸化物トラップを有するスプリットゲートメモリセル１０の場合、負電圧は、電子のデトラップを刺激するのを助け、制御ゲート閾値電圧Ｖｔｃｇをより低い閾値電圧Ｖｔ状態に設定し、ステップ７の判定が肯定的になる（したがって、メモリセルが、追加のプログラミングに供される）可能性を増加させる。ＲＴＮは不規則的な挙動を有するので、欠陥メモリセルは、ステップ６の読み出し動作中であっても１つの制御ゲート閾値電圧Ｖｔｃｇ状態に留まり得、したがって、ステップ９～１２の追加プログラミングのために適切に識別されない。したがって、ステップ６の読み出し動作の前の負電圧（例えば、－１Ｖ～－７Ｖ）の印加は、ＲＴＮを有するメモリセルを刺激して、より低い制御ゲート閾値電圧Ｖｔｃｇ状態を呈し、それによって、追加のプログラミングのためにステップ７で識別され、プログラミング効率及び正確さを増強させることができる。ある特徴的な時間が存在し、その間に、メモリセルは、その除去後に印加電圧ストレス下で獲得されたそれらの制御ゲート閾値電圧Ｖｔｃｇ状態を維持する。したがって、ステップ６Ａの負電圧印加と、ステップ６の読み出し動作との間の遅延は、一実施例では、典型的な電子捕捉及び放出時間（例として、室温において１００ｍｓ）よりも長くはなく、そうでなければ、ステップ６の読み出し動作の前にステップ６Ａの負電圧を印加することは、あまり効率的でない場合がある。

上記は、本明細書において上で説明され、かつ例解した実施例に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における実施例又は本発明への任意の言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に関連するにすぎない。上で説明した材料、プロセス、及び数値の例は、単なる例であり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、特に指定のない限り、全ての方法ステップが例解又は特許請求されている厳密な順序で行われる必要はない。上で説明される技法で使用される閾値電圧Ｖｔｃｇの実施例は、制御ゲート２２から見たメモリセルの閾値電圧である。しかしながら、上で説明される技法は、浮遊していないスプリットゲートメモリセル１０内の任意の１つ以上のゲートから見た閾値電圧Ｖｔに関して実施され得る。追加的に、上記の説明は、図１のものよりも少ないゲート（例えば、消去ゲート及び／又は選択ゲートと組み合わされる制御ゲートがない）を有するメモリセルのアレイに実装され得る。

Claims

メモリデバイスであって、
各々が第１のゲートを備える複数の不揮発性メモリセルと、
制御回路と、を備え、前記制御回路は、
前記複数の不揮発性メモリセルのうちの選択された不揮発性メモリセルを、前記選択された不揮発性メモリセルの前記第１のゲートのためのターゲット閾値電圧を満たすか又は超える前記選択された不揮発性メモリセルの前記第１のゲートのための閾値電圧に対応する初期プログラム状態にプログラムすることであって、前記第１のゲートのための前記ターゲット閾値電圧は、ターゲット読み出し電流に対応し、前記選択された不揮発性メモリセルを前記プログラムすることは、第１の値を有するプログラム電圧を前記第１のゲートに印加することを含む、プログラムすることと、
前記第１の値をメモリに記憶することと、
第１の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加される、前記第１のゲートに対するターゲット閾値電圧より小さい読み出し電圧を使用して、第１の読み出し動作において、前記選択された不揮発性メモリセルを読み出すことと、
前記第１の読み出し電流が前記ターゲット読み出し電流より大きいという判定に応答して、前記選択された不揮発性メモリセルを追加のプログラミングに供することと、を行うように構成されており、前記追加のプログラミングは、
前記メモリから前記第１の値を取り出すことと、
前記第１の値より大きい第２の値を決定することと、
前記第２の値を有するプログラム電圧を前記第１のゲートに印加することを含む、前記選択された不揮発性メモリセルをプログラムすることと、を含む、メモリデバイス。
前記制御回路は、前記第２の値を前記メモリに記憶するように構成されている、請求項１に記載のメモリデバイス。
メモリデバイスであって、前記複数の不揮発性メモリセルの各々は、
半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在しているソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている浮遊ゲートと、
前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている選択ゲートと、を備え、
前記複数の不揮発性メモリセルの各々について、前記第１のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項１に記載のメモリデバイス。
前記複数の不揮発性メモリセルの各々は、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に備える、請求項３に記載のメモリデバイス。
メモリデバイスであって、前記制御回路は、
前記選択された不揮発性メモリセルにプログラミング電圧の少なくとも１つの第１のパルスを印加することと、
第２の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加される、前記第１のゲートに対する前記ターゲット閾値電圧に等しい、読み出し電圧を使用して、前記選択された不揮発性メモリセルを読み出すことと、
前記第２の読み出し電流が前記ターゲット読み出し電流以下ではないという判定に応答して、プログラミング電圧の少なくとも１つの第２のパルスを前記選択された不揮発性メモリセルに印加することと、によって前記選択された不揮発性メモリセルを前記初期プログラム状態にプログラムするように構成されている、請求項１に記載のメモリデバイス。
プログラミング電圧の前記少なくとも１つの第１のパルスは、前記第１のゲートに印加される第１のプログラム電圧を含み、プログラミング電圧の前記少なくとも１つの第２のパルスは、前記第１のプログラム電圧より大きい、前記第１のゲートに印加される第２のプログラム電圧を含む、請求項５に記載のメモリデバイス。
メモリデバイスであって、前記制御回路は、
第２の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加される、前記ターゲット閾値電圧より小さい読み出し電圧を使用して、前記第１の読み出し動作において、前記第１の読み出し電流が前記ターゲット読み出し電流より大きくないと判定されたことに応答して、行われる第２の読み出し動作において、前記選択された不揮発性メモリセルを読み出すことと、
前記第２の読み出し電流が前記ターゲット読み出し電流より大きくないという判定に応答して、前記選択された不揮発性メモリセルを前記追加のプログラミングに供することと、
前記第２の読み出し電流が前記ターゲット読み出し電流より大きくないという判定に応答して、前記選択された不揮発性メモリセルを前記追加プログラミングに供しないことと、を行うように構成されている、請求項１に記載のメモリデバイス。
前記制御回路は、前記選択された不揮発性メモリセルの初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記選択された不揮発性メモリセルの非浮遊ゲートに負電圧を印加するように構成されている、請求項１に記載のメモリデバイス。
前記制御回路は、前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するように構成されている、請求項１に記載のデバイス。
メモリデバイスであって、前記制御回路は、
前記選択された不揮発性メモリセルの前記初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記選択された不揮発性メモリセルの前記第１のゲートに負電圧を印加することと、
前記第１の読み出し動作において、前記第１の読み出し電流が前記ターゲット読み出し電流より大きくないと判定した後、かつ前記第２の読み出し動作の前に、前記選択された不揮発性メモリセルの前記第１のゲートに負電圧を印加することと、を行うように構成されている、請求項７に記載のメモリデバイス。
複数の不揮発性メモリセルのうちの選択された不揮発性メモリセルをプログラムする方法であって、前記複数の不揮発性メモリセルの各々は第１のゲートを含み、前記方法は、
前記選択された不揮発性メモリセルを、前記選択された不揮発性メモリセルの前記第１のゲートに対するターゲット閾値電圧を満たすか又は超えることに対応する初期プログラム状態にプログラムするステップであって、前記ターゲット閾値電圧は、ターゲット読み出し電流に対応し、前記プログラムすることは、第１の値を有するプログラム電圧を前記第１のゲートに印加するステップを含む、プログラムするステップと、
前記第１の値をメモリに記憶するステップと、
第１の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加される、前記ターゲット閾値電圧より小さい、読み出し電圧を使用して、第１の読み出し動作において、前記選択された不揮発性メモリセルを読み出すステップと、
前記第１の読み出し電流が前記ターゲット読み出し電流より大きいと判定したことに応答して、前記選択された不揮発性メモリセルを追加のプログラミングに供するステップと、を含み、前記追加のプログラミングは、
前記メモリから前記第１の値を取り出すステップと、
前記第１の値より大きい第２の値を決定するステップと、
前記第２の値を有するプログラム電圧を前記第１のゲートに印加するステップを含む、前記選択された不揮発性メモリセルをプログラムするステップと、を含む、方法。
前記第２の値を前記メモリに記憶するステップを含む、請求項１１に記載の方法。
前記複数の不揮発性メモリセルの各々は、
半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在しているソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている浮遊ゲートと、
前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている選択ゲートと、を更に備え、
前記複数の不揮発性メモリセルの各々について、前記第１のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項１１に記載の方法。
前記複数の不揮発性メモリセルの各々は、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に含む、請求項１３に記載の方法。
方法であって、前記選択された不揮発性メモリセルの前記初期プログラム状態への前記プログラミングは、
前記選択された不揮発性メモリセルにプログラミング電圧の少なくとも１つの第１のパルスを印加するステップと、
第２の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加される、前記ターゲット閾値電圧に等しい、読み出し電圧を使用して、前記選択された不揮発性メモリセルを読み出すステップと、
前記第２の読み出し電流が前記ターゲット読み出し電流より大きいと判定することに応答して、プログラミング電圧の少なくとも１つの第２のパルスを前記選択された不揮発性メモリセルに印加するステップと、を含む、請求項１１に記載の方法。
プログラミング電圧の前記少なくとも１つの第１のパルスは、前記第１のゲートに印加される第１のプログラム電圧を含み、プログラミング電圧の前記少なくとも１つの第２のパルスは、前記第１のプログラム電圧より大きい、前記第１のゲートに印加される第２のプログラム電圧を含む、請求項１５に記載の方法。
方法であって、第２の読み出し電流を生成するように、前記選択された不揮発性メモリセルの前記第１のゲートに印加され、前記ターゲット閾値電圧より小さい読み出し電圧を使用して、前記第１の読み出し動作において前記第１の読み出し電流が前記ターゲット読み出し電流より大きくないと判定されたことに応答して、行われる第２の読み出し動作において、前記選択された不揮発性メモリセルを読み出すステップと、
前記第２の読み出し電流が前記ターゲット読み出し電流より大きいと判定することに応答して、前記選択された不揮発性メモリセルを前記追加のプログラミングに供するステップと、
前記第２の読み出し電流が前記ターゲット読み出し電流より大きくないと判定することに応答して、前記選択された不揮発性メモリセルを前記追加プログラミングに供しないステップと、を含む、請求項１１に記載の方法。
前記選択された不揮発性メモリセルの前記初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記選択された不揮発性メモリセルの非浮遊ゲートに負電圧を印加するステップを更に含む、請求項１１に記載の方法。
前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップを更に含む、請求項１１に記載の方法。
前記選択された不揮発性メモリセルの前記初期プログラム状態への前記プログラミングの後、かつ前記第１の読み出し動作の前に、前記選択された不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップと、
前記第１の読み出し動作において、前記第１の読み出し電流が前記ターゲット読み出し電流より大きくないと判定した後、かつ前記第２の読み出し動作の前に、前記選択された不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップと、を含む、請求項１７に記載の方法。