JP7474876B2 - ランダムテレグラフノイズを呈するメモリセルのプログラム調整による、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法 - Google Patents

ランダムテレグラフノイズを呈するメモリセルのプログラム調整による、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法 Download PDF

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Description

（優先権の主張）
本出願は、２０２０年６月２９日に出願された、「Ｍｅｔｈｏｄ ｏｆ Ｉｍｐｒｏｖｉｎｇ Ｒｅａｄ Ｃｕｒｒｅｎｔ Ｓｔａｂｉｌｉｔｙ ｉｎ Ａｎａｌｏｇ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｂｙ Ｐｒｏｇｒａｍ Ａｄｊｕｓｔｍｅｎｔ ｆｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｅｘｈｉｂｉｔｉｎｇ Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｎｏｉｓｅ」と題された米国特許出願第１６／９１５，２８９号に対する優先権を主張する。
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、４ゲートのメモリセル構成を開示しており、かつ参照により本明細書に組み込まれる、米国特許第７，８６８，３７５号を参照されたい。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例示する。ソース領域１４は、ソース線ＳＬと称され得（なぜなら、通常、同じ行又は列の他のメモリセルの他のソース領域に接続されるからである）、ドレイン領域１６は、通常、ビット線コンタクト２８によってビット線に接続される。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、かつチャネル領域１８の第１の部分から絶縁されている（また、部分的にソース領域１４の上方にあり絶縁されている）（並びに、チャネル領域１８の第１の部分の導電性を制御する）。制御ゲート２２は、浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されている。選択ゲート２４は、チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁されている（並びに、チャネル領域１８の第２の部分の導電性を制御する）。消去ゲート２６は、ソース領域１４の上方に配設され、かつソース領域１４から絶縁されており、浮遊ゲート２０に横方向に隣接している。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、並びに／又はソース及びドレイン領域１４／１６に印加されて、メモリセルをプログラムし（すなわち、浮遊ゲートに電子を注入し）、メモリセルを消去し（すなわち、浮遊ゲートから電子を除去し）、メモリセルを読み出す（すなわち、チャネル領域１８の伝導率を測定又は検出して、浮遊ゲート２０のプログラミング状態を判定する）。
メモリセル１０は、デジタル様式で動作することができ、メモリセルは、２つの可能な状態：プログラム状態及び消去状態のみのうちの１つに設定される。メモリセルは、消去ゲート２６に高い正電圧、任意選択で制御ゲート２２上に負電圧をかけることによって消去され、浮遊ゲート２０から消去ゲート２６への電子のトンネリングを誘導する（浮遊ゲートをより正に帯電した状態－消去状態のままにする）。メモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４及びソース領域１４上に正電圧をかけ、ドレイン領域１６上に電流を流すことによってプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、チャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、それによって、電子の一部は、ホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲートをより負に帯電した状態のままにする、つまりプログラム状態）。メモリセル１０は、選択ゲート２４（選択ゲート２４の下のチャネル領域部分をオンにする）及びドレイン領域１６上（並びに任意選択で消去ゲート２６及び／又は制御ゲート２２上）に正電圧をかけることによって、及びチャネル領域１８を通る電流の流れを検知することによって読み出すことができる。浮遊ゲート２０が正に帯電している（メモリセルは消去されている）場合、メモリセルはオンになり、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が負に帯電している（メモリセルはプログラムされている）場合、浮遊ゲート下のチャネル領域はオフになり、それによって、あらゆる電流を阻止する（すなわち、メモリセル１０は、電流なしであることに基づいて、そのプログラムされた「０」状態を検知する）。
表１は、Ｖｃｃが電源電圧又は２．５Ｖなど別の正電圧である、消去電圧、プログラム電圧、及び読み出し電圧の非限定的な例を提供する。
表１
Figure 0007474876000001
メモリセル１０は、メモリセルのメモリ状態（すなわち、浮遊ゲートの電子の数などの電荷の量）を、完全に消去された状態（浮遊ゲートの電子が最小）から完全にプログラムされた状態（浮遊ゲートの電子の数が最大）までのどこでも連続的に、又はこの範囲の一部分のみを変えることができる、アナログ様式で交互に動作することができる。これは、セル記憶がアナログであることを意味し、メモリセルアレイ内の各メモリセルの非常に精確かつ個々の調整を可能にする。あるいは、メモリは、ＭＬＣ（マルチレベルセル）として動作することができ、多くの離散値（１６個又は６４個の異なる値など）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合において、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間のみ、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されている（その場合、プログラミングは停止する）か又は達成されていない（その場合、プログラミングは継続する）かどうかを判定することができる。
アナログ様式で又はＭＬＣとして動作されるメモリセル１０は、メモリデバイスの精度に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスの読み出し電流不安定性の１つの原因は、ゲート酸化物とメモリセルチャネル領域との間のインターフェース及び近位インターフェースに位置する酸化物トラップによる電子の捕獲及び放出である。ゲート酸化物は、基板１２の浮遊ゲート２０とチャネル領域１８とを分離する絶縁層である。電子がインターフェーストラップで捕獲されると、読み出し動作中のチャネル伝導率を低下させ、したがってメモリセルのスレッショルド電圧Ｖｔ（すなわち、メモリセルのチャネル領域をオンにして、特定レベルの電流、例えば１μＡを生成するために必要な制御ゲートの最小電圧）を増加させる。制御ゲート電圧がスレッショルド電圧以上であるとき、伝導経路は、ソース領域とドレイン領域との間に作成される。制御ゲート電圧がスレッショルド電圧未満であるとき、伝導経路は作成されず、任意のソース／ドレイン電流はサブスレッショルド又は漏れ電流とみなされる。インターフェーストラップで捕獲された電子は、トラップから放出され得、メモリセルのＶｔを減少させ、したがって、読み出し動作中のチャネル伝導率を増加させる。トラップによる電子の捕獲及び放出というこれらの単電子イベントは、読み出し電流ノイズとして現れ、他の場所でランダムテレグラフノイズ（random telegraph noise、ＲＴＮ）と称される。一般に、単一のインターフェーストラップによって生じるＲＴＮは、２つの状態、すなわち、電子がトラップから放出された場合の、より低いＶｔ状態（及びより高い読み出し電流状態）、及び電子がトラップによって捕獲された場合の、より高いＶｔ状態（及びより低い読み出し電流状態）を特徴とする。上に示すように、読み出し中のメモリセルの不安定性は、標的電流に対応するスレッショルド電圧、又は所与の読み出し電圧条件下でのメモリセル電流のいずれかを特徴とし得る。メモリセル読み出しの不安定性の特性を評価する好ましい方法は、「発明を実施するための形態」で使用されるスレッショルド電圧である。
メモリセルが特定の所望のプログラミング状態にプログラムされているときに、アナログ及びＭＬＣ不揮発性メモリデバイスのＲＴＮに対処する必要がある。
上記の問題及び必要性は、各々が第１のゲートを備える複数の不揮発性メモリセルと、コントローラと、を含む、メモリデバイスによって対処される。コントローラは、複数の不揮発性メモリセルのうちの１つの不揮発性メモリセルを、１つの不揮発性メモリセルの第１のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に１つの不揮発性メモリセルをプログラミングするステップであって、標的スレッショルド電圧が標的読み出し電流に対応する、プログラミングするステップ、１つの不揮発性メモリセルの第１のゲートに印加される、標的スレッショルド電圧より小さい読み出し電圧を使用して、第１の読み出し動作で１つの不揮発性メモリセルを読み出して、第１の読み出し電流を生成するステップ、及び第１の読み出し電流が標的読み出し電流より大きいという判定に応答して、１つの不揮発性メモリセルを追加のプログラミングに供するステップによってプログラムするように構成されている。
複数の不揮発性メモリセルのうちの１つの不揮発性メモリセルをプログラミングする方法であって、複数の不揮発性メモリセルの各々が第１のゲートを含む、方法は、１つの不揮発性メモリセルの第１のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に１つの不揮発性メモリセルをプログラミングするステップであって、標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップと、１つの不揮発性メモリセルの第１のゲートに印加される、標的スレッショルド電圧より小さい読み出し電圧を使用して、第１の読み出し動作で１つの不揮発性メモリセルを読み出して、第１の読み出し電流を生成するステップと、第１の読み出し電流が標的読み出し電流より大きいという判定に応答して、１つの不揮発性メモリセルを追加のプログラミングに供するステップと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
先行技術のメモリセルの側断面図である。 メモリデバイスの構成要素を例示する図である。 メモリセルをプログラミングするためのステップを示すフロー図である。 メモリセルをプログラミングするための第１の代替実施形態のステップを示すフロー図である。 メモリセルをプログラミングするための第２の代替実施形態のステップを示すフロー図である。
本発明は、図１のタイプのメモリセルをプログラミングするときにＲＴＮを補償して、読み出し動作精度を改善するための技術である。プログラム補償技術は、所定の許容可能レベルを超えるＲＴＮを呈するメモリアレイ内のメモリセルを検出し、それに応じてそれらのメモリセルのプログラミングを補償することを含む。
プログラム補償技術は、メモリアレイのコントローラ構成の一部として実装され、図２に図示された例示的なメモリデバイスのアーキテクチャからよりよく理解され得る。メモリデバイスは、不揮発性メモリセル１０のアレイ５０を含み、それは、２つの分離した平面（平面Ａ５２ａ及び平面Ｂ５２ｂ）に隔離され得る。メモリセル１０は、半導体基板１２に複数の行及び列で配置され、単一のチップ上に形成された、図１に例証されたタイプであり得る。不揮発性メモリセルのアレイには、アドレスをデコードし、選択されたメモリセルに対する読み出し動作、プログラム動作、及び消去動作中に、様々なメモリセルゲート及び領域に様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４）、ソース線ドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高圧行デコーダ（例えば、ＨＶＤＥＣ６０）、及びビット線コントローラ（例えば、ＢＬＩＮＨＣＴＬ６２）が隣接する。列デコーダ５８は、読み出し動作中にビット線上の電流を測定するための回路を含むセンス増幅器を含む。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセル上で実施する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、メモリデバイスを動作させてメモリセル１０をプログラムし、消去し、読み出すように構成されている。これらの動作の一部として、コントローラ６６には、同じ又は異なる線に提供されるプログラム、消去、及び読み出しコマンドと共に、メモリセルにプログラムされるデータである入力データへのアクセスが提供され得る。メモリアレイから読み出されたデータは、出力データとして提供される。
プログラム補償技術は、メモリセルプログラミングを実装するコントローラ６６を含み、特に、許容不能なレベルの読み出し電流不安定性を呈するメモリセルの追加のプログラミングを提供する。この技術は、最初にメモリセルを特定のプログラミング状態にプログラミングし、メモリセルスレッショルド電圧パラメータ（すなわち、標的電流Ｉtargetと称される、特定レベルのソース／ドレイン電流を達成するためにメモリセルに印加される最小電圧）を、１回又は複数回測定することを含む。好ましいスレッショルド電圧パラメータは、制御ゲート２２の観点からのメモリセルのスレッショルド電圧であるＶｔｃｇである。具体的には、制御ゲートスレッショルド電圧Ｖｔｃｇは、伝導経路であるチャネル領域をもたらす制御ゲートの電圧であり、したがって、選択ゲート２４及びドレイン領域１６に読み出し動作の読み出し電位が印加されたときに、メモリセルがオンになったとみなす所定量の、チャネルを通る読み出し電流（Ｉtarget、例えば、１μＡ）が生じる。制御ゲートスレッショルド電圧Ｖｔｃｇは、メモリセルのプログラミング状態に応じて変動するが、メモリセルが特定のプログラミング状態にプログラムされると、経時的なＶｔｃｇの任意の変動は所定の量未満であることが望ましい。
図３にプログラミング技術の実施形態が図示されており、これは、メモリセルを特定のプログラミング状態にプログラムして、メモリセルが標的スレッショルド電圧Ｖｔｃｇtargetを有するように実装される。この技術は、メモリセル（例えば、図１に示される構成を有するメモリセル１０）で実行されるプログラミングを伴うステップ１で始まる。上述のように、このプログラミング動作は、好ましくは、制限された時間（すなわち、１つ以上のパルスで）メモリセル１０にプログラミング電圧を印加することを含み、これにより、浮遊ゲート２０上に電子が注入される。ステップ２では、メモリセル１０に読み出し動作電圧を印加し、メモリセル１０のチャネル領域１８を通って流れる電流を測定することを含む、読み出し動作が実行される。この読み出し動作では、制御ゲート２２に印加される電圧Ｖｃｇは、標的スレッショルド電圧Ｖｔｃｇtargetである。ステップ３では、ステップ２の読み出し動作から、メモリセルのスレッショルド電圧Ｖｔｃｇが、標的スレッショルド電圧Ｖｔｃｇtargetに達したか又は標的スレッショルド電圧Ｖｔｃｇtargetを超えたかどうかが判定される（すなわち、チャネル電流Ｉreadが標的電流Ｉtarget以下かどうかが判定され、ここで、Ｉreadが標的電流Ｉtargetに等しいことは、メモリセルのスレッショルド電圧Ｖｔｃｇが標的スレッショルド電圧Ｖｔｃｇtargetに達していることを示す）。判定が「いいえ」（スレッショルド電圧Ｖｔｃｇが標的スレッショルド電圧Ｖｔｃｇtarget以上でない、すなわち標的スレッショルド電圧Ｖｔｃｇtarget未満）の場合、ステップ４で、プログラミングに使用される制御ゲートＶｃｇの電圧が任意選択で増加され、次いでステップ１が繰り返される。ステップ１～４は、ステップ３で、メモリセルのスレッショルド電圧Ｖｔｃｇが、標的スレッショルド電圧Ｖｔｃｇtargetに達したか又は標的スレッショルド電圧Ｖｔｃｇtargetを超えた（すなわち、チャネル電流Ｉreadが標的電流Ｉtarget以下である）と判定されるまで、繰り返される。その時点で、メモリセルは、最初にメモリセルの所望のプログラミング状態に（すなわち、メモリセルの標的スレッショルド電圧Ｖｔｃｇtargetに）プログラムされたとみなされる。通常は、この時点で従来のプログラミングは終了する。
しかしながら、本発明の目的では、ステップ１～４によって達成されるプログラミング状態は、追加のプログラミングを要求し得る初期プログラミング状態にすぎない。具体的には、プログラムされたメモリセルがＲＴＮを呈する場合、インターフェーストラップに捕獲された電子は、プログラミングの一部としてメモリセルの測定されたスレッショルド電圧Ｖｔｃｇに寄与する。プログラミング終了後に電子がインターフェーストラップから放出される場合／放出されると、スレッショルド電圧Ｖｔｃｇは、標的スレッショルド電圧ＶｔｃｇtargetよりもΔＶｔｃｇmaxを超えて降下する可能性があり、ここで、ΔＶｔｃｇmaxはＶｔｃｇ変動に関する最大許容読み出し誤差である。スレッショルド電圧がΔＶｔｃｇmaxを超えて降下する場合、これは読み出し動作中の許容不能誤差であるとみなされる。したがって、本発明によれば、（ステップ３で）標的スレッショルド電圧Ｖｔｃｇtargetに達したことを確認する読み出し動作があると、ステップ５で、メモリセルは再び読み出されるが、このときはステップ２で使用された標的スレッショルド電圧Ｖｔｃｇtargetより小さい制御ゲート電圧Ｖｃｇを使用する。具体的には、この読み出し動作に使用される制御ゲート電圧Ｖｃｇは、電圧Ｖｔｃｇtarget－ΔＶtcgであり、式中、ΔＶtcgは相対的に小さな量であり、最大許容読み出し誤差によって定義することができる。非限定的な例として、ΔＶtcgはΔＶｔｃｇmaxに等しい場合があり、これは、ここでは特定の製品及びその用途に依存し、一例として２０ｍＶであり得る。ステップ６では、ステップ５の読み出し動作から、読み出し電流Ｉreadが、標的読み出し電流Ｉtargetより大きいかどうかが判定される。メモリセルが許容可能なＲＴＮを呈さない場合、読み出し動作中の制御ゲート電圧Ｖｃｇの小さな減少は、読み出し電流Ｉreadを下回るべきであり、更にＩtargetを下回るべきであり、ステップ６の判定は「いいえ」であるべきである。その場合、メモリセルは正しくプログラムされたとみなすことができる。しかしながら、メモリセルが許容不能なＲＴＮを呈し、この読み出し動作の前又は最中にインターフェーストラップ電子放出がある場合、メモリセルのスレッショルド電圧Ｖｔｃｇは降下し、結果として読み出し電流Ｉreadは上昇する。電流のその上昇がＩtargetを超える場合、次いでメモリセルはステップ４で開始する別のラウンドのプログラミングに供され、再び再読み出しされて、メモリセルが十分にプログラムされていることを確認する。
上述の技術の利点は、メモリセルが許容不能なＲＴＮを呈する場合に、そうでない場合より、最終的により深くプログラムされる（すなわち、より高いＶｔｃｇになる）ことである。これは、電子放出が起こっても、メモリセルスレッショルド電圧Ｖｔｃｇが、ΔＶｔｃｇmaxの許容可能レベルを超えて標的スレッショルド電圧Ｖｔｃｇtarget未満に降下する可能性が低いことを意味する。これは、メモリセルがＶｔｃｇtargetを超えてより深くプログラムされ、将来の読み出し動作が、ΔＶｔｃｇ変動の許容可能レベル内でメモリセルの所望のプログラミング状態をより正確に反映するためである。
本発明者らは、特定の実施形態では、ステップ６における初期判定が否定である場合にステップ５及び６が繰り返されると、改善された結果が得られ得ると判断した。そうすることにより、メモリセルが許容不能なＲＴＮを呈するかどうか、ひいては追加のプログラミングに供されるべきであるかどうかを識別する可能性が増加する。したがって、ステップ５の第１の読み出し動作からの、ステップ６における初期判定が否定である場合、ステップ７及び８においてステップ５及び６が任意選択で繰り返され、これにより、第１の読み出し動作（ステップ５）でＩtargetより大きい読み出し電流がもたらされなかった場合はＶｃｇ＝Ｖｔｃｇtarget－ΔＶｔｃｇを使用してメモリセルの第２回目の読み出しが行われ（ステップ７）、ステップ８でＩreadがＩtargetを超えていると判定される場合、プログラミングに戻される。Ｖｔｃｇtargetより低いＶｃｇを使用してメモリセルが２回読み出され、ＩreadがＩtargetを２回下回る場合、メモリセルは標的電圧Ｖｔｃｇtargetに正しくプログラムされたとみなされて、プログラミングは完了する。更に、図３はステップ５及び６の１回の繰り返しを示しているが、特定の実施形態では、ステップ５及び６が、ユーザが行うと決めた回数だけ繰り返される場合は、更にいっそう改善された結果が達成され得、それによって、Ｖｃｇ＝Ｖｔｃｇtarget－ΔＶｔｃｇを使用する任意の単一の読み出し動作によりＩtargetを超える読み出し電流Ｉreadがもたらされる場合、メモリセルは、更なるプログラミングに供される。
図４は、第１の代替実施形態を図示し、ステップ３の後にステップ３Ａが追加されたこと以外は、上述され図３に示されたものと同じ方法である。具体的には、メモリセルが最初にその標的スレッショルド電圧Ｖｔｃｇtargetに達するようにプログラムされると（ステップ３での肯定判定）、メモリセル（例えば、制御ゲート、消去ゲート、及び／又は選択ゲート）に負電圧が印加される。メモリセルに印加されるこの負電圧は、メモリセルのゲート酸化物に対する電界ストレスを誘発し、インターフェース及びインターフェース付近の酸化物トラップからの電子のデトラップ（放出）を刺激する。好ましくは、負電圧は制御ゲートに印加されるが、追加的又は代替的に、負電圧は浮遊ゲートに容量結合された任意のゲート又は端子に印加され得る。したがって、ＲＴＮを生成する酸化物トラップを有するメモリセルの場合、負電圧は、電子のデトラップを刺激し、スレッショルド電圧Ｖｔｃｇをより低いＶｔ状態に設定し、ステップ６の判定が肯定になる（したがって、メモリセルが追加のプログラミングに供される）機会を増やす。ＲＴＮは不規則な挙動を有するため、欠陥メモリセルは、全ての読み出し動作中に１つのＶｔｃｇ状態に留まる場合があり、それにより追加のプログラミングのために正しく識別されない。したがって、ステップ５の読み出し動作の前に負電圧（例えば、－１Ｖ～－７Ｖ）を印加すると、ＲＴＮでメモリセルを刺激してより低いＶｔ状態を呈し、これによりステップ６で追加のプログラミングのために識別され、プログラミング効率及び精度が高まる。何らかの特性時間が存在し、この間メモリセルは、印加された電圧ストレスの下で取得したＶｔ状態を、電圧ストレスの除去後に維持する。したがって、ステップ３Ａの負電圧の印加とステップ５の読み出し動作との間の遅延は、好ましくは典型的な電子捕獲及び放出時間（例として、室温で１００ｍｓ）より長くあるべきではない。そうでなければ、読み出し動作前の負電圧印加の効率が低下する可能性がある。
図５は、第２の代替実施形態を図示し、これは、負電圧が、ステップ５の初期読み出し動作の直前に印加されるのみでなく、ステップ５の各繰り返し読み出し動作の前にも再び印加される（図４に示されるようにステップ５のみを繰り返す代わりに、ステップ３Ａ及びステップ５の両方を繰り返すステップ７を参照のこと）以外は、第１の代替実施形態について上述され図４に示されたものと同じ方法である。
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に関連するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、特に指定のない限り、全ての方法ステップが図示又は請求されている厳密な順序で行われる必要はない。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料増加、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。上述の技術で使用されるスレッショルド電圧Ｖｔの例にはＶｔｃｇがあり、これは制御ゲート２２の観点からのメモリセルのスレッショルド電圧である。しかしながら、上述の技術は、浮遊していないメモリセル内の任意の１つ以上のゲートの観点からのスレッショルド電圧Ｖｔに関して実装することが可能である。最後に、本発明は、図１のメモリセルより少ないゲートを有する（例えば、選択ゲートと組み合わされた消去ゲート及び／又は制御ゲートを有さない）メモリセルのアレイで実施され得る。

Claims (20)

  1. メモリデバイスであって、
    各々が第１のゲートを備える複数の不揮発性メモリセルと、
    コントローラであって、前記複数の不揮発性メモリセルのうちの１つの不揮発性メモリセルを、
    前記１つの不揮発性メモリセルの前記第１のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に前記１つの不揮発性メモリセルをプログラミングするステップであって、前記標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップ、
    前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第１の読み出し動作で前記１つの不揮発性メモリセルを読み出して、第１の読み出し電流を生成するステップ、及び
    前記第１の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルを追加のプログラミングに供するステップによってプログラムするように構成された、コントローラと、を備える、メモリデバイス。
  2. 前記複数の不揮発性メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている、選択ゲートと、を更に備え、
    前記複数の不揮発性メモリセルの各々について、前記第１のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項１に記載のデバイス。
  3. 前記複数の不揮発性メモリセルの各々は、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に備える、請求項２に記載のデバイス。
  4. 前記コントローラは、前記１つの不揮発性メモリセルを前記初期プログラム状態にする前記プログラミングを、
    前記１つの不揮発性メモリセルに、プログラミング電圧の少なくとも１つの第１のパルスを印加するステップ、
    前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧に等しい読み出し電圧を使用して、前記１つの不揮発性メモリセルを読み出して、第２の読み出し電流を生成するステップ、及び
    前記第２の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルに、プログラミング電圧の少なくとも１つの第２のパルスを印加するステップによって実行するように構成されている、請求項１に記載のデバイス。
  5. プログラミング電圧の前記第２のパルスの一部として前記第１のゲートに印加される電圧は、プログラミング電圧の前記第１のパルスの一部として前記第１のゲートに印加される電圧より大きい、請求項４に記載のデバイス。
  6. 前記コントローラは、
    前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという判定に応答して、前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第２の読み出し動作で前記１つの不揮発性メモリセルを読み出して、第２の読み出し電流を生成し、かつ
    前記第２の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルを追加のプログラミングに供するように更に構成されている、請求項１に記載のデバイス。
  7. 前記コントローラは、前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加するように更に構成されている、請求項１に記載のデバイス。
  8. 前記コントローラは、前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するように更に構成されている、請求項１に記載のデバイス。
  9. 前記コントローラは、
    前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加し、かつ
    前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第２の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加するように更に構成されている、請求項６に記載のデバイス。
  10. 前記コントローラは、
    前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加し、かつ
    前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第２の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するように更に構成されている、請求項６に記載のデバイス。
  11. 複数の不揮発性メモリセルのうちの１つの不揮発性メモリセルをプログラミングする方法であって、前記複数の不揮発性メモリセルの各々は、第１のゲートを含み、前記方法は、
    前記１つの不揮発性メモリセルの前記第１のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に前記１つの不揮発性メモリセルをプログラミングするステップであって、前記標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップと、
    前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第１の読み出し動作で前記１つの不揮発性メモリセルを読み出して、第１の読み出し電流を生成するステップと、
    前記第１の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルを追加のプログラミングに供するステップと、を含む、方法。
  12. 前記複数の不揮発性メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている、選択ゲートと、を更に備え、
    前記複数の不揮発性メモリセルの各々について、前記第１のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項１１に記載の方法。
  13. 前記複数の不揮発性メモリセルの各々は、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に備える、請求項１２に記載の方法。
  14. 前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミングは、
    前記１つの不揮発性メモリセルに、プログラミング電圧の少なくとも１つの第１のパルスを印加するステップと、
    前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧に等しい読み出し電圧を使用して、前記１つの不揮発性メモリセルを読み出して、第２の読み出し電流を生成するステップと、
    前記第２の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルに、プログラミング電圧の少なくとも１つの第２のパルスを印加するステップと、を含む、請求項１１に記載の方法。
  15. プログラミング電圧の前記第２のパルスの一部として前記第１のゲートに印加される電圧は、プログラミング電圧の前記第１のパルスの一部として前記第１のゲートに印加される電圧より大きい、請求項１４に記載の方法。
  16. 前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという判定に応答して、前記１つの不揮発性メモリセルの前記第１のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第２の読み出し動作で前記１つの不揮発性メモリセルを読み出して、第２の読み出し電流を生成するステップと、
    前記第２の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記１つの不揮発性メモリセルを追加のプログラミングに供するステップと、を更に含む、請求項１１に記載の方法。
  17. 前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加するステップを更に含む、請求項１１に記載の方法。
  18. 前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップを更に含む、請求項１１に記載の方法。
  19. 前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加するステップと、
    前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第２の読み出し動作の前に、前記１つの不揮発性メモリセルに負電圧を印加するステップと、を更に含む、請求項１６に記載の方法。
  20. 前記１つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第１の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップと、
    前記第１の読み出し電流が前記第１の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第２の読み出し動作の前に、前記１つの不揮発性メモリセルの前記第１のゲートに負電圧を印加するステップと、を更に含む、請求項１６に記載の方法。
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