CN115720672A - 通过对表现出随机电报噪声的存储器单元进行编程调整来提高模拟非易失性存储器中的读取电流稳定性的方法 - Google Patents

通过对表现出随机电报噪声的存储器单元进行编程调整来提高模拟非易失性存储器中的读取电流稳定性的方法 Download PDF

Info

Publication number
CN115720672A
CN115720672A CN202180046206.6A CN202180046206A CN115720672A CN 115720672 A CN115720672 A CN 115720672A CN 202180046206 A CN202180046206 A CN 202180046206A CN 115720672 A CN115720672 A CN 115720672A
Authority
CN
China
Prior art keywords
volatile memory
memory cell
read
gate
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180046206.6A
Other languages
English (en)
Inventor
V·马克夫
A·柯多夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN115720672A publication Critical patent/CN115720672A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开提供了一种用于对非易失性存储器单元进行编程的方法和设备，其中该非易失性存储器单元包括第一栅极。将该非易失性存储器单元编程到初始程序状态，该初始程序状态对应于达到或超过该非易失性存储器单元的该第一栅极的目标阈值电压。该目标阈值电压对应于目标读取电流。使用施加到该非易失性存储器单元的该第一栅极的读取电压在第一读取操作中读取该非易失性存储器单元以生成第一读取电流，该读取电压小于该目标阈值电压。响应于确定该第一读取电流大于该目标读取电流，使该非易失性存储器单元经受附加编程。

Description

通过对表现出随机电报噪声的存储器单元进行编程调整来提 高模拟非易失性存储器中的读取电流稳定性的方法
优先权声明
本专利申请要求于2020年6月29日提交并且标题为“Method of Improving ReadCurrent Stability in Analog Non-volatile Memory by Program Adjustment forMemory Cells Exhibiting Random Telegraph Noise”的美国专利申请第16/915,289号的优先权。
技术领域
本发明涉及非易失性存储器设备，并且更具体地涉及提高读取操作期间存储器单元电流的稳定性。
背景技术
非易失性存储器设备在本领域中是公知的。参见例如美国专利7,868,375，其公开了四栅极存储器单元配置，并且以引用方式并入本文。具体地，本申请的图1示出了具有在硅半导体衬底12中形成的间隔开的源极区14和漏极区16的分裂栅存储器单元10。源极区14可以被称为源极线SL(因为其通常连接到同一行或列中其他存储器单元的其他源极区)，并且漏极区16通常通过位线触点28连接到位线。衬底的沟道区18被限定在源极区14/漏极区16之间。浮栅20设置在沟道区18的第一部分上方并且与该第一部分绝缘(并且控制其导电性)(并且部分地位于源极区14上方并且与其绝缘)。控制栅极22设置在浮栅20上方并且与其绝缘。选择栅极24设置在沟道区18的第二部分上方并且与该第二部分绝缘(并且控制其导电性)。擦除栅极26设置在源极区14上方并且与其绝缘，并且与浮栅20侧向相邻。多个此类存储器单元可以按行和列排列以形成存储器单元阵列。
将各种组合的电压施加到控制栅极22、选择栅极24、擦除栅极26和/或源极区14/漏极区16，以对存储器单元进行编程(即，将电子注入到浮栅中)、擦除存储器单元(即，从浮栅移除电子)，以及读取存储器单元(即，测量或检测沟道区18的电导率以确定浮栅20的编程状态)。
存储器单元10可以数字方式操作，其中存储器单元被设置为仅两种可能的状态中的一种：编程状态和擦除状态。通过在擦除栅极26上施加高正电压并且可选地在控制栅极22上施加负电压来擦除存储器单元，以引起电子从浮栅20到擦除栅极26的隧穿(使浮栅处于带更多正电荷的状态—擦除状态)。可以通过在控制栅极22、擦除栅极26、选择栅极24和源极区14上施加正电压以及在漏极区16上施加电流来对存储器单元10进行编程。然后，电子将沿着沟道区18从漏极区16流向源极区14，其中电子变得加速并且变热，由此它们中的一部分通过热电子注入被注入到浮栅20上(使浮栅处于带更多负电的状态—编程状态)。可以通过在选择栅极24(导通选择栅极24下方的沟道区部分)和漏极区16(并且可选地在擦除栅极26和/或控制栅极22上)上施加正电压并且感测流过沟道区18的电流来读取存储器单元10。如果浮栅20带正电(存储器单元被擦除)，则存储器单元将被导通，并且电流将从源极区14流动到漏极区16(即，基于所感测的电流流动而感测到存储器单元10处于其擦除“1”状态)。如果浮栅20带负电(存储器单元被编程)，则浮栅下方的沟道区被关断，从而阻止任何电流流动(即，基于无电流流动而感测到存储器单元10处于其编程“0”状态)。
表1提供了擦除、编程和读取电压的非限制性示例，其中Vcc是电源电压或另外的正电压(诸如2.5V)。
表1
WL(SG) BL(漏极) 源极 EG CG
擦除 0V 0V 0V 11.5V 0V
编程 1V 1μA 4.5V 4.5V 10.5V
读取 Vcc 0.6V 0V 0V Vcc
存储器单元10可以另选地以模拟方式操作，其中存储器单元的存储器状态(即，浮栅上的电荷量，诸如电子数)可以在任何地方从完全擦除状态(浮栅上的电子最少)连续改变到完全编程状态(浮栅上的电子数最多)，或者只是该范围的一部分。这意味着单元存储是模拟的，这允许对存储器单元阵列中的每一个存储器单元进行非常精确和单独的调整。另选地，存储器可以作为MLC(多级单元)来操作，其中其被配置为被编程为许多离散值(诸如16或64个不同值)中的一个值。在模拟或MLC编程的情况下，编程电压仅在有限的时间内或作为一系列脉冲施加，直到实现期望的编程状态。在多个编程脉冲的情况下，可以使用编程脉冲之间的中间读取操作来确定期望的编程状态是否已经实现(在这种情况下编程停止)或尚未实现(在这种情况下编程继续)。
以模拟方式或作为MLC操作的存储器单元10可能对噪声和读取电流不稳定性更敏感，这会对存储器设备的准确度产生不利影响。模拟非易失性存储器设备中的读取电流不稳定性的一个来源是由位于栅极氧化物与存储器单元沟道区之间的界面和接近界面处的氧化物陷阱进行的电子捕获和发射。该栅极氧化物是隔离浮栅20和衬底12的沟道区18的绝缘层。当电子在界面陷阱上被捕获时，其减小了在读取操作期间的沟道电导率，并因此增加存储器单元的阈值电压Vt(即，导通存储器单元的沟道区以产生某一电流水平(例如1μA)所需的控制栅上的最小电压)。当控制栅极电压等于或高于阈值电压时，在源极区和漏极区之间形成导电路径。当控制栅极电压低于阈值电压时，不会产生导电路径，并且任何源极/漏极电流都被视为子阈值或漏电流。在界面陷阱上被捕获的电子可以从该陷阱中发射出来，从而降低存储器单元的Vt，并因此增加在读取操作期间的沟道电导率。由陷阱进行的电子捕获和发射的这些单电子事件表现为读取电流噪声，并且在其他地方被称为随机电报噪声(RTN)。通常，由单个界面陷阱产生的RTN通过两种状态来表征：电子从陷阱中发射出来时的较低Vt状态(和较高读取电流状态)和电子被陷阱捕获时的较高Vt状态(和较低读取电流状态)。如上所述，存储器单元在读取期间的不稳定性可以通过对应于目标电流的阈值电压或通过在给定读取电压条件下的存储器单元电流来表征。存储器单元读取不稳定性的优选表征方式是用于本发明的具体实施方式中的阈值电压。
当存储器单元被编程到某些期望的编程状态时，需要解决模拟和MLC非易失性存储器设备中的RTN。
发明内容
前述问题和需要通过一种存储器设备得到解决，该存储器设备包括：多个非易失性存储器单元，每个非易失性存储器单元包括第一栅极和控制器。该控制器被配置为通过以下方式对该多个非易失性存储器单元中的一个非易失性存储器单元进行编程：将该一个非易失性存储器单元编程到初始程序状态，该初始程序状态对应于达到或超过该一个非易失性存储器单元的该第一栅极的目标阈值电压，其中该目标阈值电压对应于目标读取电流；使用施加到该一个非易失性存储器单元的该第一栅极的读取电压在第一读取操作中读取该一个非易失性存储器单元以生成第一读取电流，该读取电压小于该目标阈值电压；以及响应于确定该第一读取电流大于该目标读取电流，使该一个非易失性存储器单元经受附加编程。
还公开了一种对多个非易失性存储器单元中的一个非易失性存储器单元进行编程的方法，其中该多个非易失性存储器单元中的每个非易失性存储器单元包括第一栅极，该方法包括：将该一个非易失性存储器单元编程到初始程序状态，该初始程序状态对应于达到或超过该一个非易失性存储器单元的该第一栅极的目标阈值电压，其中该目标阈值电压对应于目标读取电流；使用施加到该一个非易失性存储器单元的该第一栅极的读取电压在第一读取操作中读取该一个非易失性存储器单元以生成第一读取电流，该读取电压小于该目标阈值电压；以及响应于确定该第一读取电流大于该目标读取电流，使该一个非易失性存储器单元经受附加编程。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是现有存储器单元的侧面剖视图。
图2是示出存储器设备的部件的图。
图3是示出用于编程存储器单元的步骤的流程图。
图4是示出用于编程存储器单元的第一另选实施方案的步骤的流程图。
图5是示出用于编程存储器单元的第二另选实施方案的步骤的流程图。
具体实施方式
本发明是用于在编程图1类型的存储器单元时对RTN进行补偿以提高读取操作准确度的技术。编程补偿技术涉及检测存储器阵列中表现出高于预定容差水平的RTN的存储器单元，以及相应地补偿对那些存储器单元的编程。
编程补偿技术作为存储器阵列的控制器配置的一部分实现，其可以从如图2所示的示例性存储器设备的架构中更好地理解。存储器设备包括非易失性存储器单元10的阵列50，该阵列可以被分隔成两个单独的平面(平面A 52a和平面B 52b)。存储器单元10可以是图1中所示的类型的存储器单元，可以形成在单个芯片上，可以在半导体衬底12中按多行和多列布置。与非易失性存储器单元阵列相邻的是地址解码器(例如，XDEC54)、源线驱动器(例如，SLDRV 56)、列解码器(例如，YMUX58)、高压行解码器(例如，HVDEC 60)和位线控制器(例如，BLINHCTL 62)，它们用于在所选择的存储器单元的读取、编程和擦除操作期间解码地址并且向各种存储器单元栅和区供应各种电压。列解码器58包括读出放大器，该读出放大器包含用于在读取操作期间测量位线上的电流的电路。控制器66(包含控制电路)控制各种设备元件以实现目标存储器单元上的每个操作(编程、擦除、读取)。电荷泵CHRGPMP 64提供用于在控制器66的控制下读取、编程和擦除存储器单元的各种电压。控制器66被配置成操作存储器设备以对存储器单元10进行编程、擦除和读取。作为这些操作的一部分，可以向控制器66提供对传入数据(其为要编程到存储器单元的数据)，以及在相同或不同线上提供的编程、擦除和读取命令的访问。从存储器阵列读取的数据作为传出数据被提供。
编程补偿技术涉及控制器66实现存储器单元编程，并且具体地，为表现出不可容许的读取电流不稳定性水平的存储器单元提供附加编程。该技术涉及初始地将存储器单元编程到特定编程状态，以及对存储器单元阈值电压参数(即，为了实现某一源极/漏极电流水平(被称为目标电流Itarget)而施加到存储器单元的最小电压)进行一次或多次测量。优选的阈值电压参数是Vtcg，其为从控制栅22查看的存储器单元的阈值电压。具体地，控制栅阈值电压Vtcg是控制栅上的电压，当将读取操作的读取电位施加到选择栅24和漏极区16时，该电压使得沟道区成为导电路径，并从而使得通过沟道区的预定量的读取电流(Itarget)将存储器单元视为导通(例如，1μA)。控制栅阈值电压Vtcg将随存储器单元的编程状态而变化，但期望一旦存储器单元被编程为特定编程状态，Vtcg随时间推移的任何变化均低于预定量。
图3中示出了编程技术的实施方案，其被实现为将存储器单元编程为特定编程状态，使得其具有目标阈值电压Vtcgtarget。该技术开始于步骤1，其中对存储器单元(例如，具有图1所示配置的存储器单元10)执行编程。如上所述，该编程操作优选地涉及在有限时间内(即，在一个或多个脉冲中)将编程电压施加到存储器单元10，这使得将电子注入到浮栅20上。在步骤2中，执行读取操作，其涉及将读取操作电压施加到存储器单元10并测量流过存储器单元10的沟道区18的电流。在该读取操作中，施加到控制栅极22的电压Vcg是目标阈值电压Vtcgtarget。在步骤3中，根据步骤2的读取操作确定存储器单元的阈值电压Vtcg是否已达到或超过目标阈值电压Vtcgtarget(即，沟道电流Iread是否小于或等于目标电流Itarget，其中Iread等于目标电流Itarget指示存储器单元的阈值电压Vtcg达到目标阈值电压Vtcgtarget)。如果确定为否(即，阈值电压Vtcg不大于或等于，也就是小于目标阈值电压Vtcgtarget)，则在步骤4中，任选地增加用于编程的控制栅极Vcg上的电压，然后重复步骤1。按顺序重复步骤1-4，直到在步骤3中确定存储器单元的阈值电压Vtcg已达到或超过目标阈值电压Vtcgtarget(即，沟道电流Iread小于或等于目标电流Itarget)为止。此时，存储器单元被认为初始地编程到其期望的编程状态(即，编程到其目标阈值电压Vtcgtarget)。常规的编程通常在此时就结束了。
然而，出于本发明的目的，步骤1-4所实现的编程状态仅仅是可能需要附加编程的初始编程状态。具体地，如果所编程的存储器单元表现出RTN，则被捕获在界面陷阱中的电子作为编程的一部分对存储器单元的测得阈值电压Vtcg做出贡献。如果电子在编程结束之后从界面陷阱发射出来/当电子在编程结束之后从界面陷阱发射出来时，则阈值电压Vtcg可能降低了超过ΔVtcgmax而低于目标阈值电压Vtcgtarget，其中ΔVtcgmax是就Vtcg变化而言的最大可容许读取误差。阈值电压降低超过ΔVtcgmax被认为是读取操作期间不可容许的误差。因此，根据本发明，一旦有读取操作确认已初始地达到目标阈值电压Vtcgtarget(在步骤3中)，则在步骤5中，再次读取存储器单元，但这次使用的控制栅极电压Vcg小于步骤2中所使用的目标阈值电压Vtcgtarget。具体地，用于该读取操作的控制栅极电压Vcg是Vtcgtarget-ΔVtcg，其中ΔVtcg是相对小的量并且可以由最大可容许读取误差来定义。作为非限制性示例，ΔVtcg可以等于ΔVtcgmax，而Vtcgmax又取决于具体产品及其应用，并且可以是例如20mV。在步骤6中，根据步骤5的读取操作确定读取电流Iread是否大于目标读取电流Itarget。如果存储器单元未表现出不可容许的RTN，则控制栅极电压Vcg在读取操作期间的轻微降低应使读取电流Iread进一步降至低于Itarget，并且步骤6的确定应为否。在这种情况下，存储器单元可被认为是正确编程。然而，如果存储器单元确实表现出不可容许的RTN，并且如果在该读取操作之前或期间存在界面陷阱电子发射，则存储器单元的阈值电压Vtcg将下降，从而使得读取电流Iread升高。如果电流的升高超过Itarget，则存储器单元从步骤4开始经受另一轮的编程，并且被再次重新读取以确认其已充分编程。
上述技术的优点在于，如果存储器单元表现出不可容许的RTN，则其最终将会比原本情况更深入地编程(即，更高的Vtcg)。这意味着即使发生电子发射，存储器单元阈值电压Vtcg也将不太可能降至低于目标阈值电压Vtcgtarget，超过容差水平ΔVtcgmax。这是因为存储器单元越深入地编程到高于Vtcgtarget，未来的读取操作将越准确地反映存储器单元在ΔVtcg变化的容差水平内的期望编程状态。
本发明人已经确定，在某些实施方案中，如果在步骤6中的初始确定为否定的情况下重复步骤5和步骤6，则可以获得更好的结果。这样做增加了识别存储器单元是否表现出不可容许的RTN并且因此应经受附加编程的可能性。因此，如果在步骤6中根据步骤5的第一次读取操作的初始确定为否定的，则在步骤7和步骤8中，任选地重复步骤5和步骤6，以便在第一次读取操作(步骤5)未使得读取电流大于Itarget的情况下，使用Vcg＝Vtcgtarget-ΔVtcg第二次读取存储器单元(步骤7)，并且如果在步骤8中确定Iread超过Itarget，则返回至编程。如果两次使用低于Vtcgtarget的Vcg读取存储器单元并且Iread两次均保持在Itarget以下，则认为存储器单元被正确编程到目标电压Vtcgtarget并且编程完成。此外，虽然图3示出了步骤5和步骤6的单次重复，但在某些实施方案中，如果步骤5和步骤6重复的次数与用户决定进行的次数一样多，则可以实现甚至进一步的改进结果，由此如果使用Vcg＝Vtcgtarget-ΔVtcg的任何单次读取操作使得读取电流Iread超过Itarget，则存储器单元经受进一步的编程。
图4示出了第一另选实施方案，其与上文描述并在图3中示出的方法相同，区别在于在步骤3之后添加了步骤3A。具体地，一旦存储器单元被初始地编程为达到其目标阈值电压Vtcgtarget(步骤3中的肯定确定)，就将负电压施加到存储器单元(例如，施加到控制栅极、擦除栅极和/或选择栅极)。施加到存储器单元的该负电压在存储器单元的栅极氧化物上引起电场应力，从而刺激电子从界面和接近界面的氧化物陷阱脱离俘获(发射)。优选地，将负电压施加到控制栅极，但附加地或另选地，可将负电压施加到电容耦合到浮栅的任何栅极或端子。因此，对于具有产生RTN的氧化物陷阱的存储器单元，负电压将刺激电子脱离俘获，将阈值电压Vtcg设置为较低Vt状态，并且增加了步骤6的确定将为肯定的可能性(并且因此存储器单元将经受附加编程)。由于RTN具有不稳定的行为，因此有缺陷的存储器单元可能在所有读取操作期间保持在一个Vtcg状态，由此将无法正确识别其是否进行附加编程。因此，在步骤5的读取操作之前施加负电压(例如，-1V到-7V)将刺激具有RTN的存储器单元表现出较低Vt状态，从而在步骤6中被识别以进行附加编程，从而提高编程效率和准确性。存在一些特征时间，在这些特征时间期间，存储器单元在所施加电压应力移除之后“保持”其在该所施加电压应力下获得的Vt状态。因此，步骤3A的负电压施加和步骤5的读取操作之间的延迟优选地不应长于典型的电子捕获和发射时间(例如，室温下为100ms)，否则在读取操作之前施加负电压可能没那么有效。
图5示出了第二另选实施方案，其与上文描述并且在图4中示出的第一另选实施方案的方法相同，区别在于不仅紧接在步骤5的初始读取操作之前施加负电压，而且还在步骤5的每次重复读取操作之前再次施加负电压(参见步骤7，该步骤重复步骤3A和步骤5两个步骤，而不是如图4所示仅重复步骤5)。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在任何权利要求书的范围内的任何和所有变型形式。例如，本文中对本发明的提及并不旨在限制任何权利要求书或权利要求术语的范围，而是仅涉及可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，如从权利要求和说明书中显而易见的，并非所有方法步骤都需要按所示或所要求的具体顺序执行(除非另有说明)。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。如本文所用，术语“形成”和“形成的”应包括材料沉积、材料生长或用于提供所公开或要求保护的材料的任何其他技术。上述技术中所使用的阈值电压Vt的示例为Vtcg，其为从控制栅极22查看的存储器单元的阈值电压。然而，从存储器单元中非浮接的任何一个或多个栅极查看，上述技术可以相对于阈值电压Vt实现。最后，本发明可以在具有比图1中的那些栅极更少的栅极(例如，没有擦除栅极和/或控制栅极与选择栅极结合)的存储器单元阵列中实现。

Claims (20)

1.一种存储器设备，包括：
多个非易失性存储器单元，每个非易失性存储器单元包括第一栅极；和
控制器，所述控制器被配置为通过以下方式对所述多个非易失性存储器单元中的一个非易失性存储器单元进行编程：
将所述一个非易失性存储器单元编程到初始程序状态，所述初始程序状态对应于达到或超过所述一个非易失性存储器单元的所述第一栅极的目标阈值电压，其中所述目标阈值电压对应于目标读取电流，
使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压在第一读取操作中读取所述一个非易失性存储器单元以生成第一读取电流，所述读取电压小于所述目标阈值电压，以及响应于确定所述第一读取电流大于所述目标读取电流，使所述一个非易失性存储器单元经受附加编程。
2.根据权利要求1所述的设备，其中所述多个非易失性存储器单元中的每个非易失性存储器单元还包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于半导体衬底中，其中所述衬底的沟道区在所述源极区和所述漏极区之间延伸；
浮栅，所述浮栅竖直地设置在所述沟道区的第一部分上方并且与所述第一部分绝缘；和
选择栅极，所述选择栅极竖直地设置在所述沟道区的第二部分上方并且与所述第二部分绝缘；
其中对于所述多个非易失性存储器单元中的每个非易失性存储器单元，所述第一栅极竖直地设置在所述浮栅上方并且与所述浮栅绝缘。
3.根据权利要求2所述的设备，其中所述多个非易失性存储器单元中的每个非易失性存储器单元还包括：
擦除栅极，所述擦除栅极设置在所述源极区上方并且与所述源极区绝缘。
4.根据权利要求1所述的设备，其中所述控制器被配置为通过以下方式执行将所述一个非易失性存储器单元编程到所述初始程序状态：
向所述一个非易失性存储器单元施加至少一个第一编程电压脉冲；
使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压读取所述一个非易失性存储器单元以生成第二读取电流，所述读取电压等于所述目标阈值电压；以及
响应于确定所述第二读取电流大于所述目标读取电流，向所述一个非易失性存储器单元施加至少一个第二编程电压脉冲。
5.根据权利要求4所述的设备，其中作为所述第二编程电压脉冲的一部分施加到所述第一栅极的电压大于作为所述第一编程电压脉冲的一部分施加到所述第一栅极的电压。
6.根据权利要求1所述的设备，其中所述控制器被进一步配置为：
响应于确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流，使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压在第二读取操作中读取所述一个非易失性存储器单元以生成第二读取电流，所述读取电压小于所述目标阈值电压，以及
响应于确定所述第二读取电流大于所述目标读取电流，使所述一个非易失性存储器单元经受附加编程。
7.根据权利要求1所述的设备，其中所述控制器被进一步配置为在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元施加负电压。
8.根据权利要求1所述的设备，其中所述控制器被进一步配置为在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压。
9.根据权利要求6所述的设备，其中所述控制器被进一步配置为：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元施加负电压；以及
在确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流之后并且在所述第二读取操作之前，向所述一个非易失性存储器单元施加负电压。
10.根据权利要求6所述的设备，其中所述控制器被进一步配置为：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压；以及
在确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流之后并且在所述第二读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压。
11.一种对多个非易失性存储器单元中的一个非易失性存储器单元进行编程的方法，其中所述多个非易失性存储器单元中的每个非易失性存储器单元包括第一栅极，所述方法包括：
将所述一个非易失性存储器单元编程到初始程序状态，所述初始程序状态对应于达到或超过所述一个非易失性存储器单元的所述第一栅极的目标阈值电压，其中所述目标阈值电压对应于目标读取电流，
使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压在第一读取操作中读取所述一个非易失性存储器单元以生成第一读取电流，所述读取电压小于所述目标阈值电压，以及
响应于确定所述第一读取电流大于所述目标读取电流，使所述一个非易失性存储器单元经受附加编程。
12.根据权利要求11所述的方法，其中所述多个非易失性存储器单元中的每个非易失性存储器单元还包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区形成于半导体衬底中，其中所述衬底的沟道区在所述源极区和所述漏极区之间延伸；
浮栅，所述浮栅竖直地设置在所述沟道区的第一部分上方并且与所述第一部分绝缘；和
选择栅极，所述选择栅极竖直地设置在所述沟道区的第二部分上方并且与所述第二部分绝缘；
其中对于所述多个非易失性存储器单元中的每个非易失性存储器单元，所述第一栅极竖直地设置在所述浮栅上方并且与所述浮栅绝缘。
13.根据权利要求12所述的方法，其中所述多个非易失性存储器单元中的每个非易失性存储器单元还包括：
擦除栅极，所述擦除栅极设置在所述源极区上方并且与所述源极区绝缘。
14.根据权利要求11所述的方法，其中将所述一个非易失性存储器单元编程到所述初始程序状态包括：
向所述一个非易失性存储器单元施加至少一个第一编程电压脉冲；
使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压读取所述一个非易失性存储器单元以生成第二读取电流，所述读取电压等于所述目标阈值电压；以及
响应于确定所述第二读取电流大于所述目标读取电流，向所述一个非易失性存储器单元施加至少一个第二编程电压脉冲。
15.根据权利要求14所述的方法，其中作为所述第二编程电压脉冲的一部分施加到所述第一栅极的电压大于作为所述第一编程电压脉冲的一部分施加到所述第一栅极的电压。
16.根据权利要求11所述的方法，还包括：
响应于确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流，使用施加到所述一个非易失性存储器单元的所述第一栅极的读取电压在第二读取操作中读取所述一个非易失性存储器单元以生成第二读取电流，所述读取电压小于所述目标阈值电压，以及
响应于确定所述第二读取电流大于所述目标读取电流，使所述一个非易失性存储器单元经受附加编程。
17.根据权利要求11所述的方法，还包括：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元施加负电压。
18.根据权利要求11所述的方法，还包括：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压。
19.根据权利要求16所述的方法，还包括：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元施加负电压；以及
在确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流之后并且在所述第二读取操作之前，向所述一个非易失性存储器单元施加负电压。
20.根据权利要求16所述的方法，还包括：
在将所述一个非易失性存储器单元编程到所述初始程序状态之后并且在所述第一读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压；以及
在确定在所述第一读取操作中所述第一读取电流不大于所述目标读取电流之后并且在所述第二读取操作之前，向所述一个非易失性存储器单元的所述第一栅极施加负电压。
CN202180046206.6A 2020-06-29 2021-02-08 通过对表现出随机电报噪声的存储器单元进行编程调整来提高模拟非易失性存储器中的读取电流稳定性的方法 Pending CN115720672A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/915,289 2020-06-29
US16/915,289 US11309042B2 (en) 2020-06-29 2020-06-29 Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise
PCT/US2021/017007 WO2022005534A1 (en) 2020-06-29 2021-02-08 Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise

Publications (1)

Publication Number Publication Date
CN115720672A true CN115720672A (zh) 2023-02-28

Family

ID=74845105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180046206.6A Pending CN115720672A (zh) 2020-06-29 2021-02-08 通过对表现出随机电报噪声的存储器单元进行编程调整来提高模拟非易失性存储器中的读取电流稳定性的方法

Country Status (7)

Country Link
US (1) US11309042B2 (zh)
EP (1) EP4172989A1 (zh)
JP (1) JP7474876B2 (zh)
KR (1) KR20230002957A (zh)
CN (1) CN115720672A (zh)
TW (1) TWI773334B (zh)
WO (1) WO2022005534A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210255927A1 (en) * 2014-08-07 2021-08-19 Pure Storage, Inc. Granular Voltage Tuning
US11728000B1 (en) * 2017-12-13 2023-08-15 Board Of Trustees Of The University Of Alabama, For And On Behalf Of The University Of Alabama In Huntsville Systems and methods for detecting counterfeit or defective memory
CN114912154B (zh) * 2022-06-06 2024-03-15 山东大学 一种基于非易失存储器的加密存算一体的实现方法
KR20240017546A (ko) * 2022-08-01 2024-02-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
KR100769258B1 (ko) 2006-10-23 2007-10-22 삼성전자주식회사 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치
KR100799018B1 (ko) 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8223555B2 (en) 2009-05-07 2012-07-17 Micron Technology, Inc. Multiple level program verify in a memory device
JP2011070712A (ja) 2009-09-24 2011-04-07 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
KR101666941B1 (ko) * 2010-07-06 2016-10-17 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템
US8842469B2 (en) 2010-11-09 2014-09-23 Freescale Semiconductor, Inc. Method for programming a multi-state non-volatile memory (NVM)
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
GB201301622D0 (en) * 2013-01-30 2013-03-13 Ibm Method and apparatus for read measurement of a plurarity of resistive memory cells
EP2973583B1 (en) 2013-03-14 2019-05-01 Silicon Storage Technology Inc. Non-volatile memory program algorithm device and method
US8908441B1 (en) 2013-10-15 2014-12-09 Sandisk Technologies Inc. Double verify method in multi-pass programming to suppress read noise
KR20150109120A (ko) 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9343141B2 (en) 2014-07-15 2016-05-17 Sandisk Technologies Inc. Reprogramming memory with single program pulse per data state
US9830219B2 (en) * 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
JP6833873B2 (ja) * 2016-05-17 2021-02-24 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 不揮発性メモリアレイを使用したディープラーニングニューラルネットワーク分類器
US10460797B2 (en) 2017-09-08 2019-10-29 Macronix International Co., Ltd. Method for programming non-volatile memory and memory system
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
TW202025165A (zh) * 2018-12-22 2020-07-01 大陸商深圳大心電子科技有限公司 資料讀取方法、儲存控制器與儲存裝置

Also Published As

Publication number Publication date
TW202201408A (zh) 2022-01-01
US20210407602A1 (en) 2021-12-30
EP4172989A1 (en) 2023-05-03
JP7474876B2 (ja) 2024-04-25
US11309042B2 (en) 2022-04-19
TWI773334B (zh) 2022-08-01
WO2022005534A1 (en) 2022-01-06
KR20230002957A (ko) 2023-01-05
JP2023532022A (ja) 2023-07-26

Similar Documents

Publication Publication Date Title
CN114303199B (zh) 通过限制擦除和编程之间的时间间隙来提高模拟非易失性存储器中的读取电流稳定性的方法
TWI773334B (zh) 藉由對出現隨機電報雜訊之記憶體單元進行程式化調整而改善類比非揮發性記憶體中之讀取電流穩定性的方法
TWI832254B (zh) 記憶體裝置及程式化記憶體裝置的方法
US12080355B2 (en) Method of improving read current stability in analog non-volatile memory by post-program tuning for memory cells exhibiting random telegraph noise
CN117321689A (zh) 通过对表现出随机电报噪声的存储器单元进行编程后调谐来提高模拟非易失性存储器中的读取电流稳定性的方法
JP7496040B1 (ja) 不揮発性メモリにおけるランダムテレグラフノイズをメモリセルのグループ化及びスクリーニングによって低減する方法
WO2022260692A1 (en) Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination