JP2022545740A - メモリセルのスクリーニングによる、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法 - Google Patents

メモリセルのスクリーニングによる、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法 Download PDF

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Abstract

複数の不揮発性メモリセル及びコントローラを含む、メモリデバイス。コントローラは、複数のメモリセルを消去し、メモリセルの各々をプログラムし、メモリセルごとに、第１の読み出し動作において、メモリセルを通るターゲット電流に対応する、メモリセルに印加されるスレッショルド電圧を測定し、第２の読み出し動作において、メモリセルを通るターゲット電流に対応する、メモリセルに印加されるスレッショルド電圧を再測定し、測定されたスレッショルド電圧と再測定されたスレッショルド電圧との差が所定の量を超える場合にメモリセルを不良として識別するように構成されている。【選択図】図３

Description

（優先権の主張）
本出願は、２０１９年９月３日出願の米国特許仮出願第６２／８９５，４５８号及び２０２０年３月２４日出願の米国特許出願第１６／８２８，２０６号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、４ゲートメモリセル構成を開示する米国特許第７，８６８，３７５号を参照されたい。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例示する。ソース領域１４は、ソース線ＳＬと称され得（同じ行又は列内の他のメモリセルの他のソース領域に共通に接続されるため）、ドレイン領域１６は、ビット線コンタクト２８によってビット線に共通に接続される。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて配設される（また、チャネル領域１８の第１の部分の伝導率を制御し、ソース領域１４の上方に部分的に絶縁されて配設される）。制御ゲート２２は、浮遊ゲート２０の上方に絶縁されて配設される。選択ゲート２４は、チャネル領域１８の第２の部分の上方に絶縁されて配設される（また、チャネル領域１８の第２の部分の伝導率を制限する）。消去ゲート２６は、ソース領域１４の上方に絶縁されて配設され、浮遊ゲート２０に横方向に隣接する。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、並びに／又はソース領域１４及びドレイン領域１６に印加されて、メモリセルをプログラムし（すなわち、浮遊ゲートに電子を注入し）、メモリセルを消去し（すなわち、浮遊ゲートから電子を除去し）、メモリセルを読み出す（すなわち、チャネル領域１８の伝導率を測定又は検出して、浮遊ゲート２０のプログラミング状態を決定する）。
メモリセル１０は、デジタル様式で動作することができ、メモリセルは、２つのみの考えられる状態（プログラム状態及び消去状態）のうちの１つに設定される。メモリセルは、消去ゲート２６に正の高電圧、（かつ任意選択的に制御ゲート２２に負電圧）をかけて、浮遊ゲート２０から消去ゲート２６へと電子のトンネリングを生じさせることにより消去される（浮遊ゲートはより正に帯電した状態のままにする、つまり消去状態にする）。メモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流を流すことによりプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、チャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、それによって、電子の一部は、ホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲートをより負に帯電した状態のままにする、つまりプログラム状態にする）。メモリセル１０は、制御ゲート２４に正電圧をかけ（選択ゲート２４の下のチャネル領域部分をオンにする）、またドレイン領域１６（任意選択的に、消去ゲート２６及び／又は制御ゲート２２）に正電圧をかけ、チャネル領域１８を通る電流を検知することにより読み出され得る。浮遊ゲート２０が正に帯電する（メモリセルが消去される）場合、メモリセルはオンになり、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が負に帯電する（メモリセルがプログラムされる）場合、浮遊ゲート下のチャネル領域はオフになり、それによって、あらゆる電流を阻止する（すなわち、メモリセル１０は、電流なしであることに基づいて、そのプログラムされた「０」状態を検知する）。
表１は、Ｖｃｃが電源電圧又は２．５Ｖなど別の正電圧である、消去電圧、プログラム電圧、及び読み出し電圧の非限定的な例を提供する。
表１
Figure 2022545740000002
メモリセル１０は、交互にアナログ様式で動作し得、メモリセルのメモリ状態（すなわち、浮遊ゲートの電子の数など電荷の量）が、完全に消去された状態（浮遊ゲートの電子が最小数）から完全にプログラムされた状態（浮遊ゲートの電子が最大数）までの範囲で、又はこの範囲の一部のみで連続的に変化し得る。つまり、セル記憶はアナログであり、これによりメモリセルアレイ内の各メモリセルを非常に精密に、かつ個別に調整することができる。あるいは、メモリは、ＭＬＣ（マルチレベルセル）として動作することができ、多くの離散値（１６又は６４の異なる値など）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間のみ、又は一連のパルスとして印加される。多重プログラミングパルスの場合、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されたか（この場合、プログラミングは停止）、又は達成されていないか（この場合、プログラミングは継続）を判定することができる。
アナログ様式で、又はＭＬＣとして動作するメモリセル１０は、メモリデバイスの精度に悪影響を及ぼし得るノイズ及び読み出し電流の不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスにおける読み出し電流の不安定性の１つの原因は、ゲート酸化物－チャネルインターフェースの電子トラップによる電子の捕獲及び放出である。ゲート酸化物は、浮遊ゲート２０と基板１２のチャネル領域１８とを分離する絶縁層である。電子がインターフェーストラップで捕獲されると、読み出し動作中のチャネル伝導率を低下させ、したがってメモリセルのスレッショルド電圧Ｖｔ（すなわち、メモリセルのチャネル領域をオンにして、特定レベルの電流、例えば１μＡを生成するために必要な制御ゲートの最小電圧）を増加させる。制御ゲート電圧がスレッショルド電圧以上であると、ソース領域とドレイン領域との間に伝導路が形成される。制御ゲート電圧がスレッショルド電圧未満であると、伝導路は形成されず、全てのソース／ドレイン電流はサブスレッショルド又は漏れ電流と見なされる。インターフェーストラップで捕獲された電子は、トラップから放出され得、メモリセルのＶｔを減少させ、したがって、読み出し動作中のチャネル伝導率を増加させる。トラップによる電子の捕獲及び放出というこれらの単電子イベントは、読み出し電流ノイズとして現れ、他の場所でランダムテレグラフノイズ（ＲＴＮ）と称される。一般に、単一のインターフェーストラップによって生じるＲＴＮは、２つの状態、すなわち、電子がトラップから放出された場合の、より低いＶｔ状態（すなわち、より高い読み出し電流状態）及び電子がトラップによって捕獲された場合の、より高いＶｔ状態（すなわち、より低い読み出し電流状態）を特徴とする。上に示すように、読み出し中のメモリセルの不安定性は、ターゲット電流に対応するスレッショルド電圧、又は所与の読み出し電圧条件下でのメモリセル電流のいずれかを特徴とし得る。メモリセル読み出しの不安定性の特性を評価する好ましい方法は、「発明を実施するための形態」で使用されるスレッショルド電圧である。
アナログ及びＭＬＣ不揮発性メモリデバイスにおいてＲＴＮを低減する必要性が存在する。
上記の問題及び必要性は、複数の不揮発性メモリセル及びコントローラを含むメモリデバイスによって対処される。コントローラは、複数のメモリセルを消去し、メモリセルの各々をプログラムし、メモリセルごとに、第１の読み出し動作において、メモリセルを通るターゲット電流に対応する、メモリセルに印加されるスレッショルド電圧を測定し、第２の読み出し動作において、メモリセルを通るターゲット電流に対応する、メモリセルに印加されるスレッショルド電圧を再測定し、測定されたスレッショルド電圧と再測定されたスレッショルド電圧との差が所定の量を超える場合にメモリセルを不良として識別するように構成されている。
メモリデバイスは、複数の不揮発性メモリセル及びコントローラを含む。コントローラは、複数のメモリセルを消去し、メモリセルの各々をメモリセルの所定のスレッショルド電圧に対応するプログラム状態にプログラムし、次いで、メモリセルごとに、所定のスレッショルド電圧から正又は負のオフセット値だけオフセットされている、メモリセルに印加される第１の読み出し電圧を使用して、第１の読み出し動作においてメモリセルを通る電流を測定し、前記オフセット値が正である場合に第１の読み出し動作において測定された電流が基準電流値又は基準電流値範囲よりも低い場合、あるいは、前記オフセット値が負である場合に前記第１の読み出し動作において測定された電流が基準電流値又は基準電流値範囲よりも高い場合、メモリセルを不良として識別するように構成されている。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
先行技術のメモリセルの側断面図である。 メモリデバイスの構成要素を例示する図である。 不良メモリセルを識別するためのステップを示すフロー図である。 Ｖｔｃｇを測定するためのステップを示すフロー図である。 不良メモリセルを識別するための代替実施形態のステップを示すフロー図である。 不良メモリセルを識別するための代替実施形態のステップを示すフロー図である。 不良メモリセルを識別するための代替実施形態のステップを示すフロー図である。
本発明は、図１のタイプのメモリセルのアレイの読み出し電流を安定化して、読み出し動作の精度及びメモリ保持寿命を改善するための技術である。読み出し安定化技術は、メモリセルのアレイを分析して、許容不能なレベルのＲＴＮを呈するメモリアレイ内のメモリセルを検出し、排除することを含む。
読み出し安定化技術は、メモリアレイのコントローラ構成の一部として実装され、図２に示された例示的なメモリデバイスのアーキテクチャからよりよく理解され得る。メモリデバイスは、不揮発性メモリセル１０のアレイ５０を含み、アレイ５０は、２つの分離した平面（平面Ａ ５２ａ及び平面Ｂ ５２ｂ）に隔離され得る。メモリセル１０は、半導体基板１２に複数の行及び列で配置され、単一のチップ上に形成された、図１に例示されたタイプであり得る。不揮発性メモリセルのアレイには、アドレスをデコードし、選択されたメモリセルに対する読み出し動作、プログラム動作、及び消去動作中に、様々なメモリセルゲート及び領域に様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４）、ソース線ドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高圧行デコーダ（例えば、ＨＶＤＥＣ６０）、及びビット線コントローラ（例えば、ＢＬＩＮＨＣＴＬ６２）が隣接する。行デコーダ５８は、読み出し動作中にビット線４７の電流を測定するための回路を含むセンス増幅器を含む。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセルで実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、メモリデバイスを動作させてメモリセル１０をプログラムし、消去し、読み出すように構成されている。これらの動作の一部として、コントローラ６６には、同じ又は異なる線に提供されるプログラム、消去、及び読み出しコマンドと共に、メモリセルにプログラムされるデータである入力データへのアクセスが提供され得る。メモリアレイから読み出されたデータは、出力データとして提供される。
読み出し安定化技術は、コントローラ６６がメモリセルのアレイを分析して、許容不能なレベルの読み出し電流の不安定性を示すメモリセルを検出し、排除することを含む。この技術は、メモリセルをプログラムし、メモリセルスレッショルド電圧パラメータ（すなわち、ターゲット電流と称される、特定レベルのソース／ドレイン電流を実現するためにメモリセルに印加される最小電圧）を複数回測定することを含む。好ましいスレッショルド電圧パラメータは、制御ゲート２２から見たメモリセルのスレッショルド電圧であるＶｔｃｇである。具体的には、制御ゲートスレッショルド電圧Ｖｔｃｇは、伝導路であるチャネル領域をもたらす制御ゲートの電圧であり、したがって、読み出し動作の読み出し電位が選択ゲート２４及びドレイン領域１６に印加されたときに、メモリセルがオンになったと見なす所定量のチャネル領域電流（Ｉtarget、例えば、１μＡ）が生じる。制御ゲートスレッショルド電圧Ｖｔｃｇは、メモリセルのプログラミング状態に応じて変化するが、メモリセルが特定のプログラミング状態にプログラムされると、経時的なＶｔｃｇの任意の変動は所定の量未満であることが望ましい。
この技術の第１の実施形態は図３に例示され、（ステップ１）メモリセル１０を消去することによって開始する。次いで、（ステップ２）全てのメモリセルに対してプログラミング動作が実行され、その結果、Ｖｔｃｇは、全てのメモリセルに対して、コントローラ６６によって使用される読み出し動作の最小レベル、例えば０Ｖ、よりも大きくなる。ステップ３では、次いで、セルごとにＶｔｃｇを２回以上測定する（すなわち、読み出し動作で１回測定し、同じ読み出し動作パラメータを使用して別の読み出し動作で少なくとも１回再測定する）。Ｖｔｃｇを測定するための１つの方法は、選択ゲート２４及びドレイン領域１６に読み出し電位をかけ（ステップ３ａ）、図４に示すように、チャネル領域１８を通る電流が特定レベルの電流（例えば、１μＡ）に達する（すなわち、Ｖｔｃｇが読み出し動作におけるＩtargetに対応する）まで、制御ゲート２２の電圧の振幅を増加させる（ステップ３ｂ）ことである。セルごとに検出されたＶｔｃｇ値を分析して、Ｖｔｃｇの変動が、所定の最大値ΔＶｔｃｇ（６０ｍＶなど）を超えるかどうかを判定する。例えば、測定されたＶｔｃｇ及び再測定されたＶｔｃｇが、ΔＶｔｃｇを超えて互いに異なるかどうかを判定する。ステップ４では、ΔＶｔｃｇを超えるＶｔｃｇの変動を呈するメモリセルを不良として識別する。
メモリセルが不良として識別されると、１つのオプションは、通常の使用中にデータを記憶するために今後使用されないように、任意の適切な様式でそれらを排除することである（ステップ５）。例えば、排除された（不良の）メモリセルを識別する情報は、コントローラ６６にローカルに、又はコントローラ６６によってアクセス可能なメモリデバイス内の他の場所（例えば、メモリアレイに記憶されたルックアップテーブル）に記憶され得、この情報は、通常のプログラム動作及び読み出し動作中にコントローラによってアクセスされて使用される。そのため、今後、いずれの不良メモリセルに対してもデータの記憶又は読み出しを試みることはない（すなわち、それらは、データを記憶し、メモリデバイスからデータを読み出すために使用される通常のプログラム動作及び読み出し動作の一部としてのサービスから原則的に排除される）。本明細書の実施形態のいずれかで使用することができる別の既知のスクリーニング技術は、行又は列の冗長性であり、メモリアレイは、不良メモリセルを含むことが見出される任意の行又は列の代わりに使用される、メモリセルの予備の行又は列を含む。任意の適切なスクリーニング技術を使用して、不良メモリセルを使用されないように除外することができる。不良メモリセルのスクリーニングの別のオプションは、不良メモリセルが、同一メモリアレイ内の他のメモリセルの動作中に任意の検出されたセル電流に関与しないように、選択されたＭＬＣ又はアナログ動作範囲をはるかに超えてディーププログラミングされ得ることである（ステップ６）。このオプションでは、他のメモリセルと一緒にアナログプログラミングする前に不良メモリセルが毎回消去されるものの、これらのアドレスは、任意の他の記憶デバイスに恒久的に記憶される必要はない。コントローラは、消去前に各々の読み出し動作を毎回適用して、ディーププログラミングされた不良メモリセルを探し出すことができ、次いで、消去後かつアナログプログラミング前にそれらを再度ディーププログラミングすることができる。具体的には、特定のアナログデータを記憶するために使用されない良好なセル（ユーザ動作範囲よりも高いＶｔｃｇレベルにプログラムされている）と不良メモリセルとを区別するために、良好なセルは、不良セルよりも低いＶｔｃｇレベルにプログラムされ得るが、読み出し電流への関与を排除するのに十分にディーププログラミングされる。上に列挙した全てのスクリーニングオプションは、単独で、及び／又は任意の組み合わせで適用することができる。
読み出し安定化技術の代替実施形態は、図５に例示されたステップを含み、（ステップ１）メモリセル１０を消去することによって開始する。次いで、（ステップ２）各メモリセルを、ターゲット制御ゲートスレッショルド電圧（Ｖｔｃｇ＿ｔａｒｇｅｔ）（すなわち、次に記載する後続のステップで使用される任意の所定のスレッショルド電圧）を呈する所望のプログラミング状態に正確にプログラムする。次いで、（ステップ３）Ｖｔｃｇ＿ｔａｒｇｅｔ＋ΔＶｃｇに等しい制御ゲート電圧スレッショルド（すなわち、ΔＶｃｇで示される、所定の正のオフセット値だけＶｔｃｇ＿ｔａｒｇｅｔからオフセットされた制御ゲート電圧）を使用して、各メモリセルを１回以上読み出し、基準電流値（あるいはターゲット電流値）又は基準（ターゲット）電流範囲と比較し、基準電流値又は基準電流値範囲よりも低い読み出し電流を少なくとも１回呈したメモリセルを不良として識別する。一実施形態では、基準電流値は、Ｖｔｃｇ＿ｔａｒｇｅｔの定義の一例として本明細書で使用される１μＡ又は１μＡを包含する小範囲である。上で説明したように、読み出し動作中に、Ｖｃｇが制御ゲートに印加され、正電圧が選択ゲート及びドレイン領域の各々に印加される。安定したメモリセルは、ＶｃｇがΔＶｃｇだけ増加すると、基準電流値又は基準（ターゲット）電流値範囲よりも高い電流を提供する。したがって、Ｖｃｇ＝Ｖｃｇ＿ｔａｒｇｅｔ＋ΔＶｃｇであるときに、基準電流値よりも低い電流を少なくとも１回生成するほどに、メモリセルが十分に不安定である場合、メモリセルは排除される。
ステップ４では、Ｖｔｃｇ＿ｔａｒｇｅｔ－ΔＶｃｇに等しいＶｃｇ（すなわち、所定量だけＶｔｃｇ＿ｔａｒｇｅｔから負方向にオフセットされた制御ゲート電圧）を使用して各メモリセルを１回以上再度読み出し、１μＡ又は１μＡを包含する小範囲などの基準電流値又は基準電流値範囲と比較し、基準電流値又は基準電流値範囲よりも高い読み出し電流を少なくとも１回呈するメモリセルを不良として識別する。上で説明したように、読み出し動作中に、Ｖｃｇが制御ゲートに印加され、正電圧が選択ゲート及びドレイン領域の各々に印加される。安定したメモリセルは、ＶｃｇがΔＶｃｇだけ減少すると、基準電流値よりも低い電流を提供する。したがって、Ｖｃｇ＝Ｖｃｇ＿ｔａｒｇｅｔ－ΔＶｃｇであるときに、基準電流値又は基準（ターゲット）電流範囲よりも高い電流を少なくとも１回生成するほどに、メモリセルが十分に不安定である場合、メモリセルは排除される。ステップ３及び４は、逆の順序で実行することができる。更に、いくつかの用途では、ステップ３又はステップ４のうちの１つだけを両ステップの代わりに実行することができるが、このオプションは、効果が低くなるであろう。最後に、前述のように、不良セルを任意選択的に排除することができる（ステップ５）、及び／又は上記のようにディーププログラミングすることができる（ステップ６）。読み出し安定化技術のこの代替実施形態は、高速であり、アレイ内のメモリセルごとにＶｔｃｇデータを保存するための試験メモリを必要とせず、フラッシュメモリデバイスで典型的に使用される論理データ読み出し検知回路図によって設計することができるので、前述の実施形態と比較して有利である。換言すると、読み出し電流の不安定性を過剰に有するメモリセルは、迅速かつ効率的な方法で論理合格／不合格基準によって排除される。
図６は、不良メモリセルを識別するための別の実施形態を例示しており、メモリセルのゲートに電圧を印加する追加ステップが、図３の方法に追加される。この修正された方法によって、メモリセルをＶｔｃｇ＿ｔａｒｇｅｔにプログラミングした後で、かつ、Ｖｔｃｇを測定する前に、メモリセルの１つ以上のゲート（例えば、制御ゲート、消去ゲート、選択ゲート）に電圧を印加する。具体的には、メモリセルゲートに印加した正電圧は、メモリセルのゲート酸化物に対する電界ストレスを生じさせ、メモリセルのゲート酸化物－チャネルインターフェースにおけるトラップでの電子トラップを刺激する。同様に、メモリセルゲートに印加した負電圧は、メモリセルのゲート酸化物に対する電界ストレスを生じさせ、インターフェーストラップからの電子のデトラップを刺激する。したがって、ＲＴＮを生成するインターフェーストラップを有するメモリセルの場合、正電圧は電子のトラップを刺激し、Ｖｔｃｇをより高い状態にする。その反対に、負電圧は電子のデトラップを刺激し、Ｖｔｃｇをより低い状態にする。ＲＴＮは不安定な挙動をするため、不良メモリセルは、全ての読み出し動作中に１つのＶｔｃｇ状態のみに留まり得る。この場合、不良メモリセルは排除されない。したがって、読み出し前に正電圧（１Ｖ～７Ｖ）及び負電圧（－１Ｖ～－７Ｖ）を印加すること（各読み出し前に１つの極性）は、ＲＴＮを有するメモリセルを刺激して両方のＶｔｃｇ状態を提示させ、それによってスクリーニング効率を高める。メモリセルが印加された電圧の下で取得したＲＴＮ状態を「思い出す」特性時間が存在する。電圧の印加と読み出し動作との間の遅延は、典型的な電子捕獲及び放出時間（例として、室温で１００ｍｓ）よりも長くあるべきではない。そうでなければ、読み出し動作前の電圧印加の効率が低下する。各極性の電圧は、図６に例示するように１回印加することができ、その後に各々の読み出し動作が続く。各極性の一連の電圧印加を複数回行い、各回に後の読み出し動作を続けることを行うことにより、スクリーニング効率を向上させることがでる。更に、電圧の極性を逆にすることができる（すなわち、ステップ３ｃ／３ｄは、ステップ３ａ／３ｂの前に実行することができる）。
読み出し動作前のメモリセルのゲートへの電圧の印加はまた、図７に例示される不良メモリセルを識別するための方法の別の実施形態として使用することができる。図７の方法は、Ｖｔｃｇ＿ｔａｒｇｅｔ＋ΔＶｃｇに等しいＶｃｇで読み出す（ステップ３ｂ）前に、正電圧を印加する（ステップ３ａ）こと、及びＶｔｃｇ＿ｔａｒｇｅｔ－ΔＶｃｇに等しいＶｃｇで読み出す（ステップ４ｂ）前に、負電圧を印加する（ステップ４ａ）ことを除いて、図５の方法と同じである。Ｖｔｃｇ＿ｔａｒｇｅｔ＋ΔＶｃｇでの読み出し（ステップ３ｂ）は、読み出し中により高いＶｔｃｇ状態に留まる（電子がインターフェーストラップでトラップされたとき）セルを排除することを意図している。読み出し前の電子のトラップを刺激するために、印加電圧は正の極性を有するべきである。その反対に、Ｖｔｃｇ＿ｔａｒｇｅｔ－ΔＶｃｇでの読み出し（ステップ４ｂ）は、読み出し中により低いＶｔｃｇ状態に留まる（電子がインターフェーストラップから放出されたとき）セルを排除することを意図している。読み出し前の電子のデトラップを刺激するために、印加電圧は負の極性を有するべきである。ステップ３及び４は、逆の順序で実行することができる。前の実施形態で述べたように、電圧の印加と読み出し動作との間の遅延は、典型的な電子捕獲及び放出時間（例として、室温で１００ｍｓ）よりも長くあるべきではない。そうでなければ、読み出し動作前の電圧印加の効率が低下する。各極性の電圧は、図７に例示するように１回印加することができ、その後に各々の読み出し動作が続く。各極性の一連の電圧印加を複数回行い、それぞれ、その後に各々の読み出し動作が続くようにして、スクリーニング効率を向上させることができる。更に、電圧の極性を逆にすることができる（すなわち、ステップ４ａ／４ｂは、ステップ３ａ／３ｂの前に実行することができる）。
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に関連するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、特に指定のない限り、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料増加、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。最後に、本発明は、図１のメモリセルよりも少ないゲートを有する（例えば、消去ゲートを有さない）メモリセルのアレイで実施され得る。

Claims (20)

  1. メモリデバイスであって、
    複数の不揮発性メモリセルと、
    コントローラであって、
    前記複数のメモリセルを消去すること、
    前記メモリセルの各々をプログラムすること、
    前記メモリセルごとに、
    第１の読み出し動作において、前記メモリセルを通るターゲット電流に対応する、前記メモリセルに印加されるスレッショルド電圧を測定すること、
    第２の読み出し動作において、前記メモリセルを通る前記ターゲット電流に対応する、前記メモリセルに印加されるスレッショルド電圧を再測定すること、及び
    測定された前記スレッショルド電圧と再測定された前記スレッショルド電圧との差が所定の量を超える場合に前記メモリセルを不良として識別すること、を行うように構成されている、コントローラと、を備える、デバイス。
  2. 前記メモリセルの各々は、
    半導体基板内に形成された、離間したソース領域及びドレイン領域であって、間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の垂直方向上方に絶縁されて配設される浮遊ゲートと、
    前記チャネル領域の第２の部分の垂直方向上方に絶縁されて配設される選択ゲートと、
    前記浮遊ゲートの垂直方向上方に絶縁されて配設される制御ゲートと、を備える、請求項１に記載のデバイス。
  3. 前記メモリセルの各々は、
    前記ソース領域の上方に絶縁されて配設される消去ゲートを更に備える、請求項２に記載のデバイス。
  4. 前記第１の読み出し動作において前記スレッショルド電圧を測定するために、前記コントローラは、
    前記選択ゲート及び前記ドレイン領域に正電圧を印加すること、及び
    前記メモリセルを通る前記ターゲット電流が達成されるまで、振幅を増加させる電圧を前記制御ゲートに印加すること、を行うように構成されている、請求項２に記載のデバイス。
  5. 前記第２の読み出し動作において前記スレッショルド電圧を再測定するために、前記コントローラは、
    前記選択ゲート及び前記ドレイン領域に前記正電圧を印加すること、及び
    前記メモリセルを通る前記ターゲット電流が達成されるまで、振幅を増加させる電圧を前記制御ゲートに印加すること、を行うように構成されている、請求項４に記載のデバイス。
  6. 前記メモリセルごとに、測定される前記スレッショルド電圧及び再測定される前記スレッショルド電圧が、前記制御ゲートに印加される、請求項２に記載のデバイス。
  7. 不良として識別された前記メモリセルごとに、前記コントローラは、前記メモリセルを不良として識別する前記メモリデバイスに情報を記憶するように更に構成されている、請求項１に記載のデバイス。
  8. 前記コントローラは、不良として識別された前記メモリセルをディーププログラミングするように更に構成されている、請求項１に記載のデバイス。
  9. 前記コントローラは、前記メモリセルの前記プログラミング後、かつ前記スレッショルド電圧の前記測定及び前記再測定前に、前記メモリセルのゲートに正電圧又は負電圧を印加するように更に構成されている、請求項１に記載のデバイス。
  10. 前記コントローラは、前記メモリセルの前記プログラミング後、かつ前記スレッショルド電圧の前記測定及び前記再測定前に、前記メモリセルのゲートに正電圧を印加するように更に構成されており、前記コントローラは、前記メモリセルの前記プログラミング後に、前記メモリセルのゲートに負電圧を印加し、次いで、前記メモリセルごとに、
    第３の読み出し動作において、前記メモリセルを通るターゲット電流に対応する、前記メモリセルに印加されるスレッショルド電圧を測定すること、
    第４の読み出し動作において、前記メモリセルを通る前記ターゲット電流に対応する、前記メモリセルに印加されるスレッショルド電圧を再測定すること、及び
    前記第３の読み出し動作において測定された前記スレッショルド電圧と前記第４の読み出し動作において再測定された前記スレッショルド電圧との差が所定の量を超える場合に前記メモリセルを不良として識別すること、を行うように更に構成されている、請求項１に記載のデバイス。
  11. メモリデバイスであって、
    複数の不揮発性メモリセルと、
    コントローラであって、
    前記複数のメモリセルを消去すること、
    前記メモリセルの各々を、前記メモリセルの所定のスレッショルド電圧に対応するプログラム状態にプログラムすること、
    前記メモリセルごとに、
    前記所定のスレッショルド電圧から正又は負のオフセット値だけオフセットされている、前記メモリセルに印加される第１の読み出し電圧を使用して、第１の読み出し動作において前記メモリセルを通る電流を測定すること、及び
    前記オフセット値が正である場合に前記第１の読み出し動作において測定された電流が基準電流値又は基準電流値範囲よりも低い場合、あるいは、前記オフセット値が負である場合に前記第１の読み出し動作において測定された電流が前記基準電流値又は前記基準電流値範囲よりも高い場合、前記メモリセルを不良として識別することを行うように構成されている、コントローラと、を備える、デバイス。
  12. 前記オフセット値は正のオフセット値であり、前記メモリセルごとに、前記第１の読み出し動作において測定された電流が前記基準電流値又は前記基準電流値範囲よりも低い場合に、前記メモリセルは不良として識別される、請求項１１に記載のデバイス。
  13. 前記コントローラは、前記メモリセルごとに、
    前記所定のスレッショルド電圧から負のオフセット値だけオフセットされている、前記メモリセルに印加される第２の読み出し電圧を使用して、第２の読み出し動作において前記メモリセルを通る電流を測定すること、及び
    前記第２の読み出し動作において測定された電流が前記基準電流値又は前記基準電流値範囲よりも高い場合に、前記メモリセルを不良として識別すること、を行うように更に構成されている、請求項１２に記載のデバイス。
  14. 前記メモリセルの各々は、
    半導体基板内に形成された、離間したソース領域及びドレイン領域であって、間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の垂直方向上方に絶縁されて配設される浮遊ゲートと、
    前記チャネル領域の第２の部分の垂直方向上方に絶縁されて配設される選択ゲートと、
    前記浮遊ゲートの垂直方向上方に絶縁されて配設される制御ゲートと、を備える、請求項１１に記載のデバイス。
  15. 前記メモリセルの各々は、
    前記ソース領域の上方に絶縁されて配設される消去ゲートを更に備える、請求項１４に記載のデバイス。
  16. 前記第１の読み出し動作中に、前記コントローラは、
    正の電圧を前記選択ゲート及び前記ドレイン領域に印加するように構成されている、請求項１４に記載のデバイス。
  17. 前記メモリセルごとに、前記第１の読み出し電圧が、前記読み出し動作において前記制御ゲートに印加される、請求項１４に記載のデバイス。
  18. 不良として識別された前記メモリセルごとに、前記コントローラは、前記メモリセルを不良として識別する情報を前記メモリデバイスに記憶するように更に構成されている、請求項１１に記載のデバイス。
  19. 前記コントローラは、不良として識別された前記メモリセルをディーププログラミングするように更に構成されている、請求項１１に記載のデバイス。
  20. 前記コントローラは、
    前記メモリセルの前記プログラミング後、かつ前記第１の読み出し動作の前に、前記メモリセルのゲートに正電圧を印加すること、及び
    前記メモリセルの前記プログラミング後、かつ前記第２の読み出し動作の前に、前記メモリセルの前記ゲートに負電圧を印加すること、を行うように更に構成されている、請求項１３に記載のデバイス。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230172027A (ko) * 2021-06-02 2023-12-21 실리콘 스토리지 테크놀로지 인크 랜덤 텔레그래프 잡음을 나타내는 메모리 셀들에 대한 프로그래밍-후 튜닝에 의한 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법
US11769558B2 (en) 2021-06-08 2023-09-26 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
WO2022260692A1 (en) * 2021-06-08 2022-12-15 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6417300A (en) * 1987-07-09 1989-01-20 Nippon Electric Ic Microcomput Semiconductor storage device
JP2005141864A (ja) * 2003-11-07 2005-06-02 Sanyo Electric Co Ltd 不揮発性メモリ装置
JP2005196871A (ja) * 2004-01-07 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
US20120113714A1 (en) * 2010-11-09 2012-05-10 Choy Jon S Method for programming a multi-state non-volatile memory (nvm)
US20160077912A1 (en) * 2014-09-15 2016-03-17 HGST Netherlands B.V. Encoding scheme for 3d vertical flash memory
US20160293271A1 (en) * 2015-03-31 2016-10-06 SK Hynix Inc. Semiconductor device and operating method thereof
US20170206981A1 (en) * 2015-11-04 2017-07-20 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856366A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体記憶装置のスクリ−ニング方法
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6618290B1 (en) 2000-06-23 2003-09-09 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a baking process
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP2002150783A (ja) 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
US6815231B2 (en) * 2001-06-11 2004-11-09 Hitachi, Ltd. Method of testing and manufacturing nonvolatile semiconductor memory
KR20030001607A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 테스트 방법
JP4034971B2 (ja) 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3721159B2 (ja) 2002-11-28 2005-11-30 株式会社東芝 不揮発性半導体記憶装置
US7324374B2 (en) 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
TWI273600B (en) 2003-07-21 2007-02-11 Macronix Int Co Ltd Integrated circuit and manufacturing method thereof, memory cell and manufacturing method thereof, method for programming memory cell and method for programming memory array multiple times
EP1503384A3 (en) 2003-07-21 2007-07-18 Macronix International Co., Ltd. Method of programming memory
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7209389B2 (en) 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US20050262970A1 (en) 2004-05-27 2005-12-01 Chih-Ching Hsien Reinforcement teeth for ratchet tools
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7251158B2 (en) 2004-06-10 2007-07-31 Spansion Llc Erase algorithm for multi-level bit flash memory
US7325177B2 (en) 2004-11-17 2008-01-29 Silicon Storage Technology, Inc. Test circuit and method for multilevel cell flash memory
DE602006018808D1 (de) * 2005-01-03 2011-01-27 Macronix Int Co Ltd Nichtflüchtige Speicherzellen, Speicherarrays damit und Verfahren zum Betrieb der Zellen und Arrays
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4551284B2 (ja) * 2005-06-22 2010-09-22 シャープ株式会社 不揮発性半導体記憶装置
JP4764723B2 (ja) * 2006-01-10 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7508693B2 (en) 2006-03-24 2009-03-24 Macronix International Co., Ltd. One-time-programmable (OTP) memory device and method for testing the same
KR100816162B1 (ko) 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7839695B2 (en) * 2007-04-27 2010-11-23 Macronix International Co., Ltd. High temperature methods for enhancing retention characteristics of memory devices
WO2008157084A1 (en) 2007-06-14 2008-12-24 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US10229746B2 (en) * 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
JP5856366B2 (ja) 2010-09-30 2016-02-09 フジモリ産業株式会社 貼付体用セパレータ及びこれを用いた貼付体
JP5702573B2 (ja) * 2010-10-20 2015-04-15 スパンション エルエルシー 不揮発性半導体記憶装置およびそのデータ書き込み方法
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US20130031431A1 (en) * 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
US8576648B2 (en) 2011-11-09 2013-11-05 Silicon Storage Technology, Inc. Method of testing data retention of a non-volatile memory cell having a floating gate
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US8953398B2 (en) 2012-06-19 2015-02-10 Sandisk Technologies Inc. Block level grading for reliability and yield improvement
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US9123401B2 (en) 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
US9013920B2 (en) * 2013-04-03 2015-04-21 Western Digital Technologies, Inc. Systems and methods of write precompensation to extend life of a solid-state memory
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US20150262970A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device manufacturing method and semiconductor memory device
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US9569120B2 (en) 2014-08-04 2017-02-14 Nvmdurance Limited Adaptive flash tuning
US9455038B2 (en) * 2014-08-20 2016-09-27 Sandisk Technologies Llc Storage module and method for using healing effects of a quarantine process
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US9378832B1 (en) * 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
US20160180953A1 (en) 2014-12-22 2016-06-23 Sandisk Technologies Inc. Predicting memory data loss based on temperature accelerated stress time
US9842662B2 (en) 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US20160307636A1 (en) * 2015-04-17 2016-10-20 Macronix International Co., Ltd. Method and apparatus for improving data retention and read-performance of a non-volatile memory device
TWI594239B (zh) 2015-05-27 2017-08-01 旺宏電子股份有限公司 改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置
JP6417300B2 (ja) 2015-09-02 2018-11-07 株式会社中電工 指定範囲監視システム
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
CN109328385B (zh) * 2016-05-17 2023-03-21 硅存储技术公司 采用单独存储器单元读取、编程和擦除的存储器单元阵列
EP3471133A4 (en) 2016-06-06 2020-01-22 Toray Industries, Inc. MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE
US10008277B2 (en) 2016-09-12 2018-06-26 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US10134479B2 (en) 2017-04-21 2018-11-20 Sandisk Technologies Llc Non-volatile memory with reduced program speed variation
JP6414297B1 (ja) * 2017-08-18 2018-10-31 富士通株式会社 メモリコントローラ、情報処理システム、及び不揮発性メモリの不良判断方法
US10515008B2 (en) 2017-10-25 2019-12-24 Western Digital Technologies, Inc. Performance based memory block usage
US10515694B2 (en) * 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
WO2020191612A1 (en) * 2019-03-26 2020-10-01 Yangtze Memory Technologies Co., Ltd. Method for programming in non-volatile memory device by applying multiple bitline bias voltages

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6417300A (en) * 1987-07-09 1989-01-20 Nippon Electric Ic Microcomput Semiconductor storage device
JP2005141864A (ja) * 2003-11-07 2005-06-02 Sanyo Electric Co Ltd 不揮発性メモリ装置
JP2005196871A (ja) * 2004-01-07 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
US20120113714A1 (en) * 2010-11-09 2012-05-10 Choy Jon S Method for programming a multi-state non-volatile memory (nvm)
US20160077912A1 (en) * 2014-09-15 2016-03-17 HGST Netherlands B.V. Encoding scheme for 3d vertical flash memory
US20160293271A1 (en) * 2015-03-31 2016-10-06 SK Hynix Inc. Semiconductor device and operating method thereof
US20170206981A1 (en) * 2015-11-04 2017-07-20 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data

Also Published As

Publication number Publication date
US20210065811A1 (en) 2021-03-04
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