JP7238207B2 - 所定のプログラム状態における最終焼成を使用するアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法 - Google Patents

所定のプログラム状態における最終焼成を使用するアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法 Download PDF

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Description

（優先権の主張）
本出願は、２０１９年９月３日出願の米国特許仮出願第６２／８９５，４５８号及び２０２０年２月２７日出願の米国特許出願第１６／８０３，４０１号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、４ゲートのメモリセル構成を開示する米国特許第７，８６８，３７５号を参照。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例示する。ソース領域１４は、ソースラインＳＬと称され得（なぜなら、同じ行又は列の他のメモリセルの他のソース領域と共通に接続されるからである）、ドレイン領域１６は、ビットラインコンタクト２８によってビットラインと共通に接続される。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、かつチャネル領域１８の第１の部分から絶縁される（また、部分的にソース領域１４の上方にあり絶縁される）（並びに、チャネル領域１８の第１の部分の導電性を制御する）。制御ゲート２２は、浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されている。選択ゲート２４は、チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁される（並びに、チャネル領域１８の第２の部分の導電性を制御する）。消去ゲート２６は、ソース領域１４の上方に配設され、かつソース領域１４から絶縁され、浮遊ゲート２０に横方向に隣接する。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、並びに／又はソース及びドレイン領域１４／１６に印加されて、メモリセルをプログラムし（すなわち、浮遊ゲートに電子を注入し）、メモリセルを消去し（すなわち、浮遊ゲートから電子を除去し）、メモリセルを読み出す（すなわち、チャネル領域１８の導電性を測定又は検出して、浮遊ゲート２０のプログラミング状態を判定する）。
メモリセル１０は、デジタル様式で動作することができ、メモリセルは、２つの可能な状態：プログラム状態及び消去状態のみのうちの１つに設定される。メモリセルは、消去ゲート２６に高い正電圧、任意選択で制御ゲート２２に負電圧をかけることによって消去され、浮遊ゲート２０から消去ゲート２６への電子のトンネリングを誘導する（浮遊ゲートをより正に帯電した状態－消去状態のままにする）。メモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流を流すことによってプログラムされ得る。次に、電子はチャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、一部の電子は加速及び加熱され、それによって電子はホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲートを負に帯電した状態－プログラム状態のままにする）。メモリセル１０は、選択ゲート２４に正電圧をかけること（選択ゲート２４の下のチャネル領域部分をオンにすること）及びドレイン領域１６（並びに任意選択で消去ゲート２６及び／又は制御ゲート２２）に正電圧をかけることによって、及びチャネル領域１８を通る電流の流れを検知することによって読み出すことができる。浮遊ゲート２０が、正に帯電される（消去される）場合、メモリセルはオンになり、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が、負に帯電される（プログラムされる）場合、浮遊ゲート下のチャネル領域はオフにされ、それによって、あらゆる電流を阻止する（すなわち、メモリセル１０は、電流なしであることに基づいて、そのプログラムされた「０」状態であることが検知される）。
以下の表は、消去、プログラム、及び読み出し電圧の非限定的な例を提供する。
表１
Figure 0007238207000001
メモリセル１０は、メモリセルのメモリ状態（すなわち、浮遊ゲートの電子の数などの電荷の量）を、完全に消去された状態（浮遊ゲートの電子が最小）から完全にプログラムされた状態（浮遊ゲートの電子の数が最大）までのどこでも連続的に、又はこの範囲の一部のみを変更することができる、アナログ様式で交互に操作することができる。これは、セル記憶がアナログであることを意味し、メモリセルアレイ内の各メモリセルの非常に正確かつ個々のチューニングを可能にする。代替的に、メモリは、ＭＬＣ（ｍｕｌｔｉｌｅｖｅｌ ｃｅｌｌ、マルチレベルセル）として動作し得、ここで、多くの個別の値（１６又は６４の異なる値など）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合において、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間のみ、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されている（その場合、プログラミングは停止する）か又は達成されていない（その場合、プログラミングは継続する）かどうかを判定することができる。
アナログ様式で又はＭＬＣとして動作されるメモリセル１０は、メモリデバイスの精度に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスの読み出し電流不安定性の原因の１つは、ゲート酸化物－チャネル界面の電子トラップによる電子の捕捉と放出である。ゲート酸化物は、基板１２の浮遊ゲート２０とチャネル領域１８とを分離する絶縁層である。電子が界面トラップに捕捉されると、読み出し動作中のチャネル伝導率を低下させ、したがって、メモリセルの閾値電圧Ｖｔ（すなわち、メモリセルのチャネル領域をオンにして、例えば１μＡである特定のレベルの電流を生成するために必要な制御ゲートの最小電圧）を増大させる。制御ゲート電圧が閾値電圧以上であるとき、ソース領域とドレイン領域との間に伝導経路が作成される。制御ゲート電圧が閾値電圧未満であるとき、伝導経路は作成されず、任意のソース／ドレイン電流はサブ閾値又は漏れ電流とみなされる。電子トラップ再充電のこれらの単一イベントは、１）ランダム電信ノイズ（random telegraph noise、ＲＴＮ）、及び２）一方向閾値電圧（voltage、Ｖｔ）シフトをもたらし（読み出し動作チャネル電流の変化も引き起こし）、これは、緩和（リラクゼーション）又はＣＣＩ（ｃｅｌｌ ｃｕｒｒｅｎｔ ｉｎｓｔａｂｉｌｉｔｙ、セル電流不安定性）と称される。
そのような緩和は、メモリセルが室温で長時間保持された後、又は１つの状態において高温で焼成され、次いで異なる状態に変更された後に検出される。緩和は、前の状態に向かうメモリセルの新しい状態の小さなドリフトとして現れる。例えば、メモリセルがその消去状態（読み出し動作中に低い閾値電圧Ｖｔ及び高いチャネル電流を特徴とする）において一定時間保持された場合、その後、そのプログラム状態（読み出し動作中に高い閾値電圧Ｖｔ及び低いチャネル電流を特徴とする）にプログラムされ、閾値電圧Ｖｔはわずかに低下することが見出されており、読み出し動作中の読み出し電流は、同じ読み出し条件下で経時的に、わずかに増加することが見出される。Ｖｔ及び読み出し電流シフトは、デジタル様式で動作するメモリセルの１と０の状態間の典型的なセル電流動作窓と比較した場合、比較的小さい。しかしながら、これらのシフトは、ＭＬＣ（マルチレベルセル）として、又はアナログ様式で動作するメモリセルについては無視できない場合がある。
不揮発性メモリデバイスにおける読み出し電流不安定性を低減する必要がある。
前述の問題及び必要性は、複数の不揮発性メモリセルと、最小プログラム状態及び最大プログラム状態によって制限されたプログラミング状態の範囲内のメモリセルの各々をプログラムするように構成されたコントローラとを含むメモリデバイスの安定性を改善する方法によって対処される。この方法は、メモリセルが動作することを確認するためにメモリセルを試験するステップと、メモリセルの各々を中間プログラム状態にプログラムするステップと、メモリセルが中間プログラム状態にプログラムされている間にメモリデバイスを高温で焼成するステップと、を含む。メモリセルの各々について、メモリセルは、最小プログラム状態でプログラムされるときに第１の閾値電圧を有し、メモリセルは、最大プログラム状態でプログラムされるときに第２の閾値電圧を有し、メモリセルは、中間プログラム状態でプログラムされたときに第３の閾値電圧を有し、第３の閾値電圧は、第１の閾値電圧と第２の閾値電圧との間の実質的に中間点にある。
半導体基板のチャネル領域の上方に配設され、かつ半導体基板のチャネル領域から絶縁された浮遊ゲート、及び浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁された制御ゲートを少なくとも各々含む複数の不揮発性メモリセルと、最小プログラム状態及び最大プログラム状態によって制限されたプログラミング状態の範囲内のメモリセルの各々をプログラムし、制御ゲートに印加される読み出し電圧を使用してメモリセルの各々を読み出すように構成されたコントローラと、を含む、メモリデバイスの安定性を改善する方法。この方法は、メモリセルが動作することを確認するためにメモリセルを試験するステップと、メモリセルの各々を中間プログラム状態にプログラムするステップと、メモリセルが中間プログラム状態にプログラムされている間にメモリデバイスを高温で焼成するステップと、を含む。メモリセルの各々について、メモリセルは、最小プログラム状態でプログラムされるときに制御ゲートに印加された読み出し電圧を使用して読み出し動作中に第１の読み出し電流を生成し、メモリセルは、最大プログラム状態でプログラムされるときに制御ゲートに印加された読み出し電圧を使用して読み出し動作中に第２の読み出し電流を生成し、メモリセルは、中間プログラム状態でプログラムされるときに制御ゲートに印加された読み出し電圧を使用して読み出し動作中に第３の読み出し電流を生成し、第３の読み出し電流は、第１及び第２の読み出し電流間の実質的に対数中間点にある。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
先行技術のメモリセルの側断面図である。 メモリデバイスの構成要素を例示する図である。 サブスレッショルドの動作範囲内の読み出し電流及び閾値電圧Ｖｔに関してメモリセル動作範囲を例示するグラフである。 メモリセルをプログラム及び焼成するステップを示すフロー図である。 動作範囲内のメモリセルのＩ－Ｖ特性の例を示すグラフである。
本発明は、図１のタイプの不揮発性メモリセルの読み出し電流を安定化するための技術であり、読み出し動作精度及びメモリ保持寿命を改善する。読み出し安定化技術は、最終高温焼成プロセスを実行する前に、完成され且つ動作可能なメモリセルを所定のプログラム状態にプログラムするステップを含む。具体的には、メモリデバイス試験プロセス中に、デバイス内のメモリアレイは、様々なデータパターンで多くの熱操作を受け得る。しかしながら、メモリデバイス試験が完了すると、全てのメモリセルが所定の中間プログラム状態にプログラムされ、次いで、メモリデバイスの最終高温焼成が続く。メモリセルが中間プログラム状態にプログラムされている間に、この最終高温焼成を実行することによって、メモリセル閾値電圧（Ｖｔ）の経時的シフト、したがって、読み出し動作電流の経時的なドリフトが低減されることが見出された。
所望の中間プログラム状態は、メモリアレイのコントローラ構成の機能であり、これは、図２に示される例示的なメモリデバイスのアーキテクチャからよりよく理解され得る。メモリデバイスは、不揮発性メモリセル１０のアレイ５０を含み、それは、２つの分離した平面（平面Ａ ５２ａ及び平面Ｂ ５２ｂ）に隔離され得る。メモリセル１０は、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１に示されたタイプであり得る。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し、プログラム、及び消去の動作中、様々なメモリセルゲート及び領域に様々な電圧を供給するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４）、ソースラインドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高電圧行デコーダ（例えば、ＨＶＤＥＣ６０）及びビットラインコントローラ（ＢＬＩＮＨＣＴＬ６２）がある。列デコーダ５８は、読み出し動作中にビットラインの電流を測定するための回路を含むセンス増幅器を含む。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセルで実施する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、メモリデバイスを動作させてメモリセル１０をプログラムし、消去し、読み出すように構成されている。
それは、通常のユーザ動作中に使用可能なメモリセルの最小及び最大プログラム状態を決定するコントローラ６６である。最小プログラム状態は、最低数の電子が浮遊ゲート２０に位置し、メモリセルが通常の読み出し動作中に最高（最大）ソース／ドレイン電流を生成する通常のユーザ動作中に、コントローラ６６の制御下で、メモリセルの各々をプログラムすることができるプログラミング状態（すなわち、最も消去された状態）である。最大プログラム状態は、最高数の電子が浮遊ゲート２０に位置し、メモリセルが通常の読み出し動作中に最低（最小）ソース／ドレイン電流を生成する通常のユーザ動作中に、コントローラ６６の制御下で、メモリセルの各々をプログラムすることができるプログラミング状態である。
最終デバイス高温焼成動作中に使用される中間プログラム状態は、好ましくは、コントローラ６６によって決定されるような定義されたプログラミング動作範囲の最大及び最小プログラム状態についての、それぞれ、最小読み出し電流と最大読み出し電流との間の対数的に実質的な中間点である、読み出し電流を読み出し動作中に生成するプログラム状態である。中間プログラム状態は、パラメータとして閾値電圧Ｖｔ又は読み出し電流のいずれかによって決定され得る。メモリセルは、ＭＯＳＦＥＴトランジスタであり、したがって、Ｖｔ及び読み出し電流は、基本トランジスタ方程式を介して直接関連付けられているため、メモリセル動作範囲は、読み出し電流又はＶｔのいずれかに関して決定され得る。Ｖｔと読み出し電流との間の関係を示すメモリセル電流－電圧（Ｉ－Ｖ）特性の例が図３に示されており、ここで、２つの曲線は、それぞれ、メモリセルの最小及び最大プログラム状態のＩ－Ｖ特性を表す。この非限定的な例では、閾値電圧以上の電圧を制御ゲートに加えると、１μＡ以上である読み出し動作中に（ソース領域とドレイン領域との間に）読み出し電流が生じ、これは、この実施例における電流の量であるとみなされ、ソース／ドレイン領域間の導電経路が作成されることを示す。図３の１μＡでの電流－電圧（Ｉ－Ｖ）曲線の右方向の変曲は、制御ゲートの電圧が閾値電圧Ｖｔに達したときに達成される読み出し電流であることを示す。
図３の例では、右側の曲線（曲線Ａ）は、そのアナログ動作範囲の最大プログラム状態における例示的なメモリセルのＩ－Ｖ曲線であり、左側の曲線（曲線Ｂ）は、そのアナログ動作範囲の最小プログラム状態における例示的なメモリセルのＩ－Ｖ曲線である。このメモリセルのコントローラは、１．２Ｖの制御ゲートの読み出し電圧を使用するように構成され、これは、このメモリセルがスレッショルド未満の状態で読み取られる（すなわち、メモリセルのプログラム状態を検出するためのスレッショルド未満の電流を使用する）ことを意味する。最大プログラム状態及び最小プログラム状態の２つのＩ－Ｖ曲線を考慮すると、コントローラによって動作されるこのメモリセルの読み出し電流の動作範囲は、１００ｎＡ～１００ｐＡである。プログラミング状態の範囲は、約０．３ＶのＶｔの幅（約１．３Ｖ～約１．６Ｖ）に対応する。プログラムされたメモリセルの読み出し不安定性は、Ｖｔ変動、又は読み出し動作中の読み出し電流変動のいずれかに関して表すことができる。以下に記載されるように、Ｖｔ又は読み出し電流のいずれかをパラメータとして使用して、読み出し電流変動低減の解を定量化することができる。したがって、中間プログラム状態は、通常動作中に達成可能な最小及び最大プログラム状態のＶｔに関して実質的に中間（halfway）に対応し、また、それぞれ、最大及び最小プログラム状態の最小読み出し電流と最大読み出し電流との間の対数的に（対数軸上で）実質的な中間点（mid-point）に対応するプログラム状態として定義される。
図４に例示するように、この読み出し安定化技術を実施するための３つの主要な段階がある。第１に（ステップ１）、メモリセル１０及びそれらのコントローラ６６を含むメモリデバイスは、それらが動作可能である点に対して試験され、デバイスの試験を完了するために更なる高温焼成動作は必要とされない。第２に（ステップ２）、全てのメモリセル１０は、実質的に中間プログラム状態にプログラムされる。第３に（ステップ３）、中間プログラム状態にプログラムされた全てのメモリセル１０を含むメモリデバイスは、最終高温焼成プロセスに供される。図５は、実質的に中間プログラム状態にプログラムされた図３に関して上述したメモリセルのメモリセルＩ－Ｖ特性曲線（曲線Ｃ）の例を示す。その閾値電圧Ｖｔは、約１．４８Ｖであり、これは、それぞれ、最小及び最大プログラム状態のＶｔ－＿ｍｉｎとＶｔ＿ｍａｘとの間の実質的に中間点（mid-point）にある（すなわち、中間点閾値電圧は、Ｖｔ－＿ｍｉｎ及びＶｔ＿ｍａｘの間の実質的に中間（half way）である）。同様に、１．２Ｖの読み出し電圧が、読み出し動作中に制御ゲートに印加されるときのメモリセルの読み出し電流は、約３ｎＡであり、これは、それぞれ、最小及び最大プログラム状態の１００ｎＡ～１００ｐＡの対数的に実質的な中間点である（すなわち、中間点読み出し電流は、対数スケールで１００ｎＡ～１００ｐＡの間の実質的に中間（half way）である）。
高い焼成温度は、通常使用中にメモリデバイスが耐える最高動作温度を超える高温である。例えば、最終高温焼成プロセスは、ユーザ条件下での製品の最高動作温度の仕様が１５０℃である場合、１７５℃でメモリデバイスを２４時間焼成するステップを含み得る。最小焼成時間は焼成温度に依存し、より高い温度ではより短くなり得る。好ましくは、図１に示すメモリセルについて、焼成時間は、１７５℃の焼成温度で最大２４時間であり得る。一般に、焼成時間が長いほど、読み出し不安定性の低減に対する改善効果が良好である。実際の例として、選択したパッケージがそのような高温処理を可能にする場合、組み立てられた部品を１７５℃で１日焼成するように設定することができる。メモリデバイス、パッケージング並びに最終試験及び焼成が完了すると、メモリデバイスは、ユーザ条件下での改善された読み出し安定性で動作する。
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求項又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップを、特に指定のない限り例示又は特許請求されている厳密な順序で行う必要がない場合がある。

Claims (6)

  1. 複数の不揮発性メモリセルと、最小プログラム状態及び最大プログラム状態によって制限されたプログラミング状態の範囲内の前記メモリセルの各々をプログラムするように構成されたコントローラと、を含む、メモリデバイスの安定性を改善する方法であって、該方法は、
    前記メモリセルが動作することを確認するために前記メモリセルを試験するステップと、
    前記メモリセルの各々を中間プログラム状態にプログラムするステップと、
    前記メモリセルが前記中間プログラム状態にプログラムされている間に、前記メモリデバイスを高温で焼成するステップと、を含み、
    前記メモリセルの各々について、
    前記メモリセルは、前記最小プログラム状態でプログラムされるときに、第１の閾値電圧を有し、
    前記メモリセルは、前記最大プログラム状態でプログラムされるときに、第２の閾値電圧を有し、
    前記メモリセルは、前記中間プログラム状態でプログラムされるときに、第３の閾値電圧を有し、
    前記第３の閾値電圧は、前記第１の閾値電圧と前記第２の閾値電圧との間の実質的に中間点にある、方法。
  2. 前記メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域がその間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の垂直方向上方に配設され、かつ前記チャネル領域の第１の部分から絶縁された、浮遊ゲートと、
    前記チャネル領域の第２の部分の垂直方向上方に配設され、かつ前記チャネル領域の第２の部分から絶縁された、選択ゲートと、
    前記浮遊ゲートの垂直方向上方に配設され、かつ前記浮遊ゲートから絶縁された、制御ゲートと、を含む、請求項１に記載の方法。
  3. 前記メモリセルの各々は、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁された消去ゲートを更に含む、請求項２に記載の方法。
  4. 複数の不揮発性メモリセルであって、該複数の不揮発性メモリセルの各々が、半導体基板のチャネル領域の上方に配設され、かつ前記半導体基板のチャネル領域から絶縁された浮遊ゲート、及び前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁された制御ゲートを少なくとも含む複数の不揮発性メモリセルと、最小プログラム状態及び最大プログラム状態によって制限されたプログラミング状態の範囲内の前記メモリセルの各々をプログラムし、前記制御ゲートに印加される読み出し電圧を使用して、前記メモリセルの各々を読み出すように構成されたコントローラと、を含む、メモリデバイスの安定性を改善する方法であって、該方法は、
    前記メモリセルが動作することを確認するために前記メモリセルを試験するステップと、
    前記メモリセルの各々を中間プログラム状態にプログラムするステップと、
    前記メモリセルが前記中間プログラム状態にプログラムされている間に、前記メモリデバイスを高温で焼成するステップと、を含み、
    前記メモリセルの各々について、
    前記メモリセルは、前記最小プログラム状態でプログラムされるときに、前記制御ゲートに印加された前記読み出し電圧を使用して、読み出し動作中に第１の読み出し電流を生成し、
    前記メモリセルは、前記最大プログラム状態でプログラムされるときに、前記制御ゲートに印加された前記読み出し電圧を使用して、読み出し動作中に第２の読み出し電流を生成し、
    前記メモリセルは、前記中間プログラム状態でプログラムされるときに、前記制御ゲートに印加された前記読み出し電圧を使用して、読み出し動作中に第３の読み出し電流を生成し、
    前記第３の読み出し電流は、前記第１の読み出し電流と前記第２の読み出し電流との間の実質的に対数中間点にある、方法。
  5. 前記メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板の前記チャネル領域がその間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の第１の部分から絶縁された、前記浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の第２の部分から絶縁された選択ゲートと、を含む、請求項４に記載の方法。
  6. 前記メモリセルの各々は、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁された消去ゲートを更に含む、請求項５に記載の方法。
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