CN117079707A - 存储芯片扰码验证方法 - Google Patents
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Abstract
本发明提供了一种存储芯片扰码验证方法，包括：提供待扰码验证的存储芯片；对存储芯片的至少一存储单元持续执行编码操作，直至出现至少一个失效存储单元，并获取失效存储单元的电学地址；去除存储芯片的若干互连层以暴露靠近存储层的互连层，获取暴露的互连层中的失效结构，并以失效结构所在地址作为物理地址；根据失效存储单元的电学地址及物理地址，获得存储芯片的扰码验证方法。本发明中，通过对所选择的存储单元施加持续的编程电流直至其因此出现失效，其对应的失效结构出现在靠近存储层的互连层中，再去除失效结构上的互连层以暴露该失效结构，从而获得至少一对相匹配的电学地址和物理地址，以提高扰码验证的效率及准确性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种存储芯片扰码验证方法。
背景技术
嵌入式闪存(以下简称为“闪存”)是一种非易失性存储器，由于其具有断电后数据也不会丢失，能够反复擦除、读、写等优势，因此广泛应用于手机、数码照相机、平板电脑等电子设备中。
对于闪存器件，在其制造过程中可能会遇到各种各样的失效模式(单bit或者多bit失效等)，为看到真实、准确的失效现场，需要对闪存器件进行物理失效分析，即找到失效bit在芯片上的实际物理地址。在对存储器芯片物理解析时，首先需要进行扰码验证，即找到电学地址和物理地址的对应关系。通常扰码验证的方法是：使用激光在芯片正面进行物理破坏，然后测试电学失效地址，后面再通过多个样品的物理解析，确认物理和电学对应关系。
但随着闪存器件布线层次的增加，以及客户对闪存器件采取了加密保护措施，使得上述扰码验证过程存在较多困难。
发明内容
本发明的目的在于提供一种存储芯片扰码验证方法，用以高效地进行扰码验证。
为解决上述技术问题，本发明提供的存储芯片扰码验证方法，包括：
提供待扰码验证的存储芯片，其具有存储层及位于所述存储层上的若干互连层；
对所述存储芯片的至少一存储单元持续执行编码操作，直至出现至少一个失效存储单元，并获取所述失效存储单元的电学地址；
去除所述存储芯片的若干互连层以暴露靠近所述存储层的互连层，获取暴露的互连层中的失效结构，并以所述失效结构所在地址作为物理地址；
根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法。
可选的，获得所述电学地址的步骤包括：
将所述存储芯片与自动测试系统连接；
对所述存储芯片的至少一存储单元持续执行编码操作，直至从所述自动测试系统上读出至少一失效存储单元，并从所述自动测试系统获取所述失效存储单元的电学地址。
可选的，所述存储芯片包括NOR型闪存芯片，所述NOR型闪存芯片包括控制栅线、字线及位线；
对所述存储芯片的至少部分存储单元持续执行编码操作包括，对所述分栅闪存芯片的控制栅线及位线持续外灌高电平，以使至少一存储单元上的第一互连层失效。
可选的，对所述NOR型闪存芯片的控制栅线及位线输入直流高电平信号或者连续脉冲信号，所述持续脉冲信号中高电平及所述直流高电平信号的持续时间均大于正常编码时的高电平时间。
可选的，所述外灌高电平的电压大于或等于正常编码操作的电压。
可选的，所述互连层包括逐渐远离所述存储层的第一至第N互连层，所述第一互连层用于电性引出所述存储层，N为大于2的正整数；
采用研磨工艺和/或化学腐蚀损伤去除第二至第N互连层，以暴露所述第一互连层；
在暴露的第一互连层中，以所述第一互连层中存在的金属异常缺失作为失效结构，并以所述失效结构所在的行和列作为所述失效存储单元的物理地址。
可选的，获取第二互连层至所述存储芯片表面的厚度数据，利用所述厚度数据由所述存储芯片表面研磨至暴露所述第一互连层。
可选的，所述第一互连层包括连接线及连接于所述连接线上的连接柱，所述失效结构包括所述至少部分金属异常缺失的连接柱。
可选的，根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法的步骤包括：
依据存储芯片设计逻辑，获得至少一个预设的逻辑转换公式，用于电学地址和物理地址的相互转化；
选择其中一个所述预设的逻辑转换公式，由所述电学地址获得对应的理论物理地址；
对比所述理论物理地址和实际获得的所述物理地址，以进行扰码验证。
可选的，根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法的步骤包括：
依据存储芯片设计逻辑，获得至少一个预设的逻辑转换公式，用于电学地址和物理地址的相互转化；
选择其中一个所述预设的逻辑转换公式，由所述物理地址获得对应的理论电学地址；
对比所述理论电学地址和实际获得的所述电学地址，以进行扰码验证。
综上所述，本发明对存储芯片的至少一存储单元持续进行编码操作直至出现一个失效存储单元并获取其电学地址，再通过去除存储层上的若干互连层以暴露靠近存储层的互连层，获取暴露的互连层中的失效结构，并以失效结构所在地址作为物理地址，即可利用上述对应的电学地址和物理地址进行扰码验证，换言之，本发明通过对所选择的存储单元施加持续的编程电流直至其因此出现失效，其对应的失效结构出现在靠近存储层的互连层中，再去除失效结构上的互连层以暴露该失效结构，从而可高效且准确地获得至少一对相匹配的电学地址和物理地址，以提高扰码验证的效率及准确性。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1为本实施例提供的存储芯片扰码验证方法的流程图；
图2为本实施例提供的NOR型分栅闪存芯片；
图3为本实施例提供的第一互连层的剖视示意图；
图4为本实施例提供的物理地址示意图。
附图中：
10-衬底；21-第一位线；22-第二位线；23-第一控制栅；24-第二控制栅；25-第一字线；31-钨塞；32-第一连接线；33-第一连接柱；41-合格存储单元上的第一互连层；411-第一铜线；412-合格铜柱；42-失效存储单元上的第一互连层；421-第二铜线；422-失效铜柱。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图1为本申请实施例提供的存储芯片扰码验证方法的流程图。
如图1所示，本实施例提供的存储芯片扰码验证方法，包括：
S01：提供待扰码验证的存储芯片，其具有存储层及位于所述存储层上的若干互连层；
S02：对所述存储芯片的至少一存储单元持续执行编码操作，直至出现至少一个失效存储单元，并获取所述失效存储单元的电学地址；
S03：去除所述存储芯片的若干互连层以暴露靠近所述存储层的互连层，获取暴露的互连层中的失效结构，并以所述失效结构所在地址作为物理地址；
S04：根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法。
下面将结合流程图对存储芯片扰码验证方法进行详细介绍。
首先，执行步骤S01，提供待扰码验证的存储芯片，其具有存储层及位于存储层上的若干互连层。
本实施例中待扰码验证的存储芯片可为NOR型分栅闪存存储芯片，其包括衬底10、设于衬底10上存储层及位于存储层上的若干互连层。具体的，如图2所示，存储层可包括第一存储单元及第二存储单元，两者并列设置且共用一字线(例如第一字线25)，第一存储单元具有第一位线21及第一控制栅23，第二存储单元具有第二位线22及第二控制栅24；互连层包括逐渐远离存储层(由下至上)的第一至第N互连层，N为大于2的正整数。其中，存储层与第一互连层之间可设有钨塞31用于电性引出，第一互连层包括若干互连结构分别用于电性引出存储单元的字线、控制栅及位线，以图2中电性引出第一存储单元的第一互连层为例，其可包括电性引出第一位线21且由下至上依次连接的第一连接线32及第一连接柱33，电性引出第一控制栅23的第二连接线及第二连接柱(未示出)，电性引出第一字线25的第三连接线及第三连接柱(未示出)。在图2中仅示出了电性引出第一位线21的钨塞31、第一连接线32及第一连接柱33，其中，第一连接线32及第一连接柱33的材质均可包括铜。
接着，执行步骤S02，对存储芯片的至少一存储单元持续执行编码操作，直至出现至少一个失效存储单元，并获取失效存储单元的电学地址。
具体的，其步骤可包括：首先，将待扰码验证的存储芯片与自动测试系统连接。
接着，对存储芯片的至少一存储单元持续执行编码操作，直至从自动测试系统上读出至少一失效存储单元，并从自动测试系统获取失效存储单元的电学地址。其中，在持续执行编码操作之前，可对存储芯片执行电学测试，以便从电学测试结果中选择合格的存储单元，从而避免不合格的存储单元影响后续的扰码验证过程。
在一示例中，可从电学测试结果合格的存储单元中选择任一个存储单元，在已知其电学地址(逻辑地址，包括被扰码处理的一个行坐标及一个列坐标)的情况下，对其持续执行编码操作，以使其失效，即变为失效存储单元。在其他示例中，可从电学测试结果合格的存储单元中选择两个或两个以上的存储单元，该些存储单元可在其物理地址上相距较远使其较容易区分，从而在对该些存储单元持续执行编码操作后，获得两个或两个以上的失效存储单元，即通过获得两组或两组以上的电学地址和物理地址，以提高扰码验证的准确性及效率。当然，对两个或两个以上的存储单元持续执行编码操作后，仅获得部分(非全部的)失效存储单元，甚至仅一个失效存储单元，也是可行的。
本实施例中，对上述选择的存储单元进行持续执行编码操作，通过持续编码过程中的热量(大电流或持续电流)使对应互连层中薄弱之处(性质活泼、电阻或接触电阻较大等)失效。不难理解的是，越靠近存储层的互连层的电阻及接触电阻越大(金属层厚度越薄、金属线宽越细)，上述失效一般出现在最靠近存储层(存储单元)的第一互连层。以第一互连层的材质包括铜为例，铜相较于钨更为活泼，并且，铜柱的电阻远大于铜线，因此，正常情况下，上述失效通常出现在第一互连层的铜柱处。
在一示例中，可在编程操作时输入直流高电平信号(编程电流)，以持续执行编码操作，该直流高电平信号的持续时间大于正常编码时的高电平时间。在另一示例中，可在编程操作时输入连续脉冲信号，以持续执行编码操作，该连续脉冲信号每个脉冲中高电平时间及其脉冲个数均大于正常编码时的高电平时间及脉冲个数。此外，在编程操作时输入直流高电平信号或连续脉冲信号时，还可增大编程电流，即提供大于常编码时的高电平的编程电压。需要说明的是，若输入预设时间的直流高电平信号或连续脉冲信号后，在自动测试系统仍然未发现对应的失效(烧坏)，则可继续循环输入上述直流高电平信号或连续脉冲信号，直至可从自动测试系统中发现对应且较为明显的失效为止。
在一具体示例中，如图2所示的NOR型分栅闪存芯片及如图4所示的物理地址示意图，选择以第一位线21(例如BL0)、第一控制栅23(例如CG0)为地址的存储单元持续执行编码操作，在第一位线21接入(外灌)及第一控制栅23接入高电平(例如5V～10V)的直流信号，衬底10及第一字线25(例如WL0)接低电平，可在编程输入上述直流信号30秒～60秒之后，对存储芯片进行电学测试，从电学测试结果中寻找是否有新增明显失效(烧坏)的存储单元，若未发现，则继续执行直流信号，直至该存储单元出现明显失效。需说明的是，在选择存储单元持续执行编码操作时，并不知晓上述存储单元被扰码处理后的物理地址，在图2和图4中示出对应的物理地址仅为便于说明。
接着，执行步骤S03，去除存储芯片的若干互连层以暴露靠近存储层的互连层，获取暴露的互连层中的失效结构，并以失效结构所在地址作为物理地址。
具体的，其步骤可包括：采用物理方式和/或化学方式损伤互连层，去除第二至第N互连层，暴露第一互连层，即第一互连层的连接柱(例如铜柱)。其中，物理方式可包括研磨工艺，化学方式可包括腐蚀工艺，若第N互连层上还覆盖有绝缘层(例如钝化层)，则可先去除该绝缘层。在一优选示例中，可采用化学机械研磨以提高去除效率。当然，若可获得该存储芯片各膜层的厚度数据，即可从各膜层的厚度数据中获得第二互连层至存储芯片表面的厚度数据，并利用该厚度数据提高研磨停止于第一互连层表面的准确性。
接着，在暴露的第一互连层中，寻找其中金属异常缺失作为失效结构，并以失效结构所在的行和列作为失效存储单元的物理地址。如前述持续执行编码操作以形成失效存储单元可知，其利用持续的编程电流使第一互连层中的连接柱(例如铜柱)失效，例如使该连接柱出现金属异常缺失(例如Cu-missing)，因此，采用自动光学检测或在显微镜下人工观察即可找出上述金属异常缺失，并获取其所在行和列作为失效存储单元的物理地址。具体的，图3为合格存储单元及失效存储单元上的第一互连层的剖视示意图(仅显示铜材料，未显示其他材质，以便区分)，合格存储单元上的第一互连层41包括第一铜线411和合格铜柱412，失效存储单元上的第一互连层42包括第二铜线421和失效铜柱422(至少部分缺失)。
请参照图4，根据在第一互连层所找到的失效结构在实际存储阵列(存储层)中的位置，即可相应获取失效存储单元的物理地址。
由此，采用本实施例提供的扰码验证方法，可高效且准确地获得至少一对相匹配的电学地址和物理地址。而在一些相关技术中，例如直接采用电学测试获得若干失效单元再通过逐层解析(失效分析)的方法去寻找对应的失效结构以获得其物理地址，其除受限于如何逐层解析获取对应的失效结构之外，还受困于如何将多个失效存储单元和多个失效结构分别进行对应，不仅对解析工程师有着较高的要求，并且难于保证解析的准确性，还耗费人力物力。
接着，执行步骤S04，根据失效存储单元的电学地址及物理地址，获得存储芯片的扰码验证方法。
在获得至少一组对应的电学地址和物理地址后，可依据存储区的设计逻辑，获得至少一个预设的逻辑转换公式(可将电学地址和物理地址进行相互转换)，选择其中一预设的逻辑转换公式由电学地址转换得出理论物理地址，若该理论物理地址与上述实际获得的物理地址相同，则说明所选择的预设的逻辑转换公式通过验证，否则，则对其他预设的逻辑转换公式进行上述验证。在实际中，还可通过物理地址进行相应转换获得理论电学地址，再将理论电学地址和实际获得的电学地址进行比对以验证；特别的，还可选择至少两组对应的电学地址和物理地址进行上述验证，以提高扰码验证的可靠性。
综上所述，本发明对存储芯片的至少一存储单元持续进行编码操作直至出现一个失效存储单元并获取其电学地址，再通过去除存储层上的若干互连层以暴露靠近存储层的互连层，获取暴露的互连层中的失效结构，并以失效结构所在地址作为物理地址，即可利用上述对应的电学地址和物理地址进行扰码验证，换言之，本发明通过对所选择的存储单元施加持续的编程电流直至其因此出现失效，其对应的失效结构出现在靠近存储层的互连层中，再去除失效结构上的互连层以暴露该失效结构，从而可高效且准确地获得至少一对相匹配的电学地址和物理地址，以提高扰码验证的效率及准确性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种存储芯片扰码验证方法，其特征在于，包括：
提供待扰码验证的存储芯片，其具有存储层及位于所述存储层上的若干互连层；
对所述存储芯片的至少一存储单元持续执行编码操作，直至出现至少一个失效存储单元，并获取所述失效存储单元的电学地址；
去除所述存储芯片的若干互连层以暴露靠近所述存储层的互连层，获取暴露的互连层中的失效结构，并以所述失效结构所在地址作为物理地址；
根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法。
2.根据权利要求1所述的存储芯片扰码验证方法，其特征在于，获得所述电学地址的步骤包括：
将所述存储芯片与自动测试系统连接；
对所述存储芯片的至少一存储单元持续执行编码操作，直至从所述自动测试系统上读出至少一失效存储单元，并从所述自动测试系统获取所述失效存储单元的电学地址。
3.根据权利要求2所述的存储芯片扰码验证方法，其特征在于，所述存储芯片包括NOR型闪存芯片，所述NOR型闪存芯片包括控制栅线、字线及位线；
对所述存储芯片的至少部分存储单元持续执行编码操作包括，对所述分栅闪存芯片的控制栅线及位线持续外灌高电平，以使至少一存储单元上的第一互连层失效。
4.根据权利要求3所述的存储芯片扰码验证方法，其特征在于，对所述NOR型闪存芯片的控制栅线及位线输入直流高电平信号或者连续脉冲信号，所述持续脉冲信号中高电平及所述直流高电平信号的持续时间均大于正常编码时的高电平时间。
5.根据权利要求3或4所述的存储芯片扰码验证方法，其特征在于，所述外灌高电平的电压大于或等于正常编码操作的电压。
6.根据权利要求1所述的存储芯片扰码验证方法，其特征在于，所述互连层包括逐渐远离所述存储层的第一至第N互连层，所述第一互连层用于电性引出所述存储层，N为大于2的正整数；
采用研磨工艺和/或化学腐蚀损伤去除第二至第N互连层，以暴露所述第一互连层；
在暴露的第一互连层中，以所述第一互连层中存在的金属异常缺失作为失效结构，并以所述失效结构所在的行和列作为所述失效存储单元的物理地址。
7.根据权利要求6所述的存储芯片扰码验证方法，其特征在于，获取第二互连层至所述存储芯片表面的厚度数据，利用所述厚度数据由所述存储芯片表面研磨至暴露所述第一互连层。
8.根据权利要求6所述的存储芯片扰码验证方法，其特征在于，所述第一互连层包括连接线及连接于所述连接线上的连接柱，所述失效结构包括所述至少部分金属异常缺失的连接柱。
9.根据权利要求1所述的存储芯片扰码验证方法，其特征在于，根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法的步骤包括：
依据存储芯片设计逻辑，获得至少一个预设的逻辑转换公式，用于电学地址和物理地址的相互转化；
选择其中一个所述预设的逻辑转换公式，由所述电学地址获得对应的理论物理地址；
对比所述理论物理地址和实际获得的所述物理地址，以进行扰码验证。
10.根据权利要求1所述的存储芯片扰码验证方法，其特征在于，根据所述失效存储单元的电学地址及物理地址，获得所述存储芯片的扰码验证方法的步骤包括：
依据存储芯片设计逻辑，获得至少一个预设的逻辑转换公式，用于电学地址和物理地址的相互转化；
选择其中一个所述预设的逻辑转换公式，由所述物理地址获得对应的理论电学地址；
对比所述理论电学地址和实际获得的所述电学地址，以进行扰码验证。
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|---|---|---|---|---|
| CN117612592A (zh) * | 2024-01-23 | 2024-02-27 | 悦芯科技股份有限公司 | 一种用于存储芯片测试机向量产生器的突发绕码系统 |
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- 2023-07-28 CN CN202310944119.3A patent/CN117079707A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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