KR20070115593A - 반도체 집적 회로 시험 장치 및 방법 - Google Patents

반도체 집적 회로 시험 장치 및 방법 Download PDF

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Abstract

본 발명은, 시험 시간을 단축하고, 스루풋의 향상을 도모할 수 있는 반도체 집적 회로 시험장치 및 그 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 본 발명에서는 복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도체 집적 회로 시험 장치로서, 상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일 판정을 행하는 판정 수단과, 각 피시험 대상 디바이스의 핀에 대응하여, 상기 판정 수단에 의한 패스/페일 판정 결과를 개별적으로 기억하는 판정 결과 기억 수단과, 상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 판정 결과 기록 제어 수단를 구비한다.
반도체, 시험 시간, 출력핀, 비교, 스루풋, 패턴 발생, 카운터

Description

반도체 집적 회로 시험 장치 및 방법{SEMICONDUCTOR TEST SYSTEM AND THE METHOD THEREOF}
도 1은 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 구성 블록도이다.
도 2는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 동작을 나타낸 타이밍 챠트도이다.
도 3은 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치에 의한 패스/페일 판정 결과의 집계 결과를 나타낸 설명도이다.
도 4는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 변형예이다.
도 5는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 변형예의 동작을 나타낸 타이밍 차트도이다.
도 6은 종래 반도체 집적 회로 시험 장치의 구성 블록도이다.
도 7은 종래 반도체 집적 회로 시험 장치에 의한 패스/페일 판정 결과의 집계 결과를 나타낸 설명도이다.
[부호의 설명]
1: CPU(Central Processing Unit) 2: 패턴 발생기
3: 포맷터 4: 어드레스 발생기
5 ~ 10: 판정 회로 30 ~ 35: 페일 데이터 메모리
40 ~ 45: 페일 데이터 기록 제어부 50a ~ 50n, 13: OR 회로
60a ~ 60n: 페일 횟수 제어부 11, 12: 페일 데이터 로그 회로
14, 70a ~ 70n, 80a ~ 80n, 90a ~ 90n: AND 회로
15: 어드레스 기록 제어부 16: 어드레스 메모리
[특허 문헌 1] 일본국 특개 2004-348892호 공보
본 발명은, 반도체 집적 회로 시험 장치 및 방법에 관한 것으로서, 특히 메모리 IC의 시험을 행할 때 사용하는 반도체 집적 회로 시험 장치 및 방법에 관한 것이다.
주지하는 바와 같이, 반도체 집적 회로 시험 장치(이른바 메모리 테스터나 IC 테스터)는, 피시험 대상 디바이스로서의 반도체 집적 회로에 시험 패턴을 인가하여 얻어지는 신호와 사전에 정해져 있는 기대값이 일치하고 있는지(패스) 아닌지(페일)를 판정함으로써, 반도체 집적 회로의 우량품 또는 불량품을 시험하는 것이다. 반도체 집적 회로의 시험에 있어서는, 시험 효율을 향상시키기 위해 병렬적으로 복수개의 반도체 집적 회로에 대한 시험이 행하여진다.
복수개의 반도체 집적 회로를 병렬적으로 시험하기 위해서는, 복수개의 반도체 집적 회로 각각에 대해서 동일한 시험 패턴을 분배함과 동시에 인가하여, 각각의 반도체 집적 회로로부터 얻어지는 신호와 사전에 정해진 기대값을 각 반도체 집적 회로마다 비교하고, 이 비교 결과에 따라 패스·페일을 판정하여, 반도체 집적 회로 각각의 우량품 또는 불량품을 시험하고 있다. 이와 같이, 피시험 대상의 반 도체 집적 회로의 개수를 병렬적으로 증가시키는 만큼, 시험 효율의 향상을 도모할 수 있다.
도 6은, 종래의 반도체 집적 회로 시험 장치의 구성 블록도이다. 이 도면에 나타낸 바와 같이, 반도체 집적 회로 시험 장치는, CPU(Central Processing Unit)(1), 패턴 발생기(2), 포맷터(3), 어드레스 발생기(4), 판정 회로(5 ~ 10), 페일 데이터로그 회로(11 및 12), OR 회로(13), AND 회로(14), 어드레스 기록 제어부(15), 어드레스 메모리(16)로 구성되어 있다.
상기 반도체 집적 회로 시험 장치는, 복수개(n개의 피시험 대상 메모리(이하, DUT라 하다)(20a ~ 20n)의 불량 여부의 판정 시험을 행하는 것이다. 이들 DUT(20a ~ 20n)는, 도시하지 않은 DUT 보드를 통하여 반도체 집적 회로 시험 장치와 접속되어 있다. 그리고, 이하에서는 설명을 간략하게 하기 위해, 데이터 입력핀 및 데이터 출력핀을 2핀씩 구비하는 DUT를 상정하여 설명한다.
CPU(1)는, 소정의 제어 프로그램에 기초하여, 반도체 집적 회로 시험 장치의 전체 동작을 제어하는 것이다. 패턴 발생기(2)는, CPU(1)에 의한 제어하에, DUT(20a ~ 20n)에 대한 시험 패턴 신호를 생성하여, 포맷터(3)에 출력한다. 포맷터(3)는, 상기 시험 패턴 신호를, 예를 들면 RZ(Return to Zero) 신호, 또는 NRZ(Non Return to Zero) 신호로 파형을 정형하고, 해당 파형 정형 후의 시험 패턴 신호를 DUT(20a ~ 20n)의 데이터 입력 핀에 출력한다. 어드레스 발생기(4)는, CPU(1)에 의한 제어하에, 시험 패턴 신호를 기억시킬 곳의 어드레스를 생성하고, 상기 어드레스를 나타낸 어드레스 신호를 포맷터(3) 및 어드레스 메모리(16)의 데 이터 입력 핀에 출력한다. 또한, 포맷터(3)는, 상기 어드레스 발생기(4)로부터 입력되는 어드레스 신호를 파형 정형하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다.
DUT(20a ~ 20n)는, 상기 어드레스 발생기(4)에 의해 지정된 어드레스에 시험 패턴 신호를 기억시키는 한편, 상기 시험 패턴에 따른 데이터 신호를 데이터 출력 핀으로부터 출력한다.
판정 회로(5 ~ 10)는, DUT(20a ~ 20n)의 데이터 출력 핀과 1대 1로 대응되어 설치되어 있고, 각 데이터 출력 핀으로부터 출력되는 데이터 신호와 사전에 정해진 기대값을 비교하여, 데이터 신호에 대한 패스/페일 판정을 행한다. 보다 구체적으로는, 판정 회로(5)는, 아날로그 비교기(5a) 및 디지털 비교기(5b)로 구성되어 있다. 아날로그 비교기(5a)는, DUT(20a)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호와 소정의 기준 전압을 비교하고, 이 비교 결과를 나타낸 2치 신호(Hi 신호 또는 Lo 신호)를 디지털 비교기(5b)에 출력한다. 디지털 비교기(5b)는, 상기 2치 신호와 기대치를 비교하여 패스/페일 판정을 행하고, "패스"의 경우 Lo 신호를, 또 "페일"의 경우 Hi 신호를 판정 결과 신호로서 페일 데이터로그 회로(11)에 출력한다.
한편, 판정 회로(6)는, 판정 회로(5)와 마찬가지로 아날로그 비교기(6a) 및 디지털 비교기(6b)로 구성되며, DUT(20a)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회 로(12)에 출력한다.
마찬가지로 판정 회로(7)는, 아날로그 비교기(7a) 및 디지털 비교기(7b)로 구성되고, DUT(20b)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(11)에 출력한다. 또한, 판정 회로(8)는, 아날로그 비교기(8a) 및 디지털 비교기(8b)로 구성되며, DUT(20b)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(12)에 출력한다.
또한, 판정 회로(9)는, 아날로그 비교기(9a) 및 디지털 비교기(9b)로 구성되며, DUT(20n)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(11)에 출력한다. 또한, 판정 회로(10)는, 아날로그 비교기(10a) 및 디지털 비교기(10b)로 구성되고, DUT(20n)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(12)에 출력한다.
이와 같이, 각 DUT(20a ~ 20n)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정 결과는 페일 데이터로그 회로(11)에 출력되고, 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정 결과는 페일 데이터로그 회로(12)에 출력된다. 즉, 페일 데이터로그 회로는, DUT의 데이터 출력 핀수와 동일한 개수만큼 형성되어 있다.
페일 데이터로그 회로(11)는, 셀렉터(11a), 페일 데이터 메모리(11b) 및 페일 데이터 기록 제어부(11c)로 구성되어 있다. 셀렉터(11a)는, CPU(1)의 제어하에, 판정 회로(5, 7, 9)로부터 입력되는 판정 결과 신호(Hi 신호 또는 Lo 신호) 중 어느 하나를 선택적으로 페일 데이터 메모리(11b) 및 OR 회로(13)에 출력한다. 페일 데이터 메모리(11b)는, 페일 데이터 기록 제어부(11c)의 제어하에, 상기 셀렉터(11a)로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(11b)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(11c)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(11b)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(11c)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(11b)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(11c)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(11b)에 기억하는 패스/페일 판정 결과를 기록하는 기록 어드레스를 지정한다.
마찬가지로, 페일 데이터로그 회로(12)는, 셀렉터(12a), 페일 데이터 메모리(12b) 및 페일 데이터 기록 제어부(12c)로 구성되어 있다. 셀렉터(12a)는, CPU(1)의 제어하에, 판정 회로(6, 8, 10)로부터 입력되는 판정 결과 신호(Hi 신호 또는 Lo 신호) 중 어느 하나를 선택적으로 페일 데이터 메모리(12b) 및 OR 회로(13)에 출력한다. 페일 데이터 메모리(12b)는, 페일 데이터 기록 제어부(12c)의 제어하에, 상기 셀렉터(12a)로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결 과)를 기억한다. 또한, 상기 페일 데이터 메모리(12b)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(12c)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(12b)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(12c)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(12b)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(12c)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(12b)에 기억하는 패스/페일 판정 결과의 기록 어드레스를 지정한다.
OR 회로(13)는, 상기 셀렉터(11a 및 12a)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 AND 회로(14)에 출력한다. AND 회로(14)는, 도시하지 않는 클록 신호 발생기로부터 입력되는 소정의 클록 신호와, 상기 OR 회로(13)로부터 입력되는 신호의 AND 처리를 행하고, 그 처리 결과를 나타내는 신호를 어드레스 기록 제어부(15), 페일 데이터 기록 제어부(11c 및12c)에 출력한다.
어드레스 기록 제어부(15)는, AND 회로(14)의 출력 신호에 기초하여, 어드레스 메모리(16)의 기록 제어를 행한다. 보다 구체적으로는, 어드레스 기록 제어부(15)는, AND 회로(14)로부터의 Hi 신호가 출력된 경우에, 어드레스 메모리(16)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 어드레스 기록 제어부(15)는, 어드레스 포인터 기능을 가지고 있고, 어드레스 메모리(16)에 기억해야 할 어드레스(즉 DUT에 있어서 시험 패턴이 기억되어 있는 어드레스)의 기록 어드레 스를 지정한다. 어드레스 메모리(16)는, 상기 어드레스 기록 제어부(15)의 제어하에, 어드레스 발생기(4)로부터 입력되는 어드레스 신호(즉 DUT에 있어서 시험 패턴이 기억되어 있는 어드레스)를 기억한다. 또한, 상기 어드레스 메모리(16)는, CPU(1)의 제어하에, 기억하고 있는 어드레스를 CPU(1)에 출력한다.
다음에, 이와 같이 구성된 종래의 반도체 집적 회로 시험 장치의 동작에 대하여 설명한다. 먼저, CPU(1)는, 패턴 발생기(2) 및 어드레스 발생기(4)를 제어하여, 시험 패턴 및 상기 시험 패턴을 기억시킬 곳의 어드레스의 생성을 지시한다. 패턴 발생기(3)는, 생성한 시험 패턴 신호를 포맷터(3)를 통하여 DUT(20a ~ 20n)의 데이터 입력 핀에 출력한다. 한편, 어드레스 발생기(4)는, 생성한 어드레스 신호를 포맷터(3)를 통하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다. DUT(20a ~ 20n)는, 지정된 어드레스에 시험 패턴을 기억한다. 이와 같은 일련의 동작이 반복되어서, DUT(20a ~ 20n)의 모든 어드레스에 시험 패턴이 기억된다.
다음에, CPU(1)는, 어드레스 발생기(4)를 제어하여 어드레스(판독 어드레스)의 생성을 지시한다. 어드레스 발생기(4)는, 생성한 판독 어드레스를 나타낸 어드레스 신호를 어드레스 메모리(16), 및 포맷터(3)를 통하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다.
DUT(20a ~ 20n)는, 지정된 판독 어드레스에 기억되어 있는 시험 패턴에 대응하는 데이터 신호를 데이터 출력 핀 Po1 및 Po2로부터 각각 출력한다. 그리고, 판정 회로(5 ~ 10)에 의해, 각 데이터 신호에 대한 패스/페일 판정을 한다. 여기서, CPU(1)는, 셀렉터(11a 및 12a)에 대해서 DUT(20a)의 판정 결과 신호를 선택하도록 지시한다. 즉, 셀렉터(11a)는, 판정 회로(5)로부터 입력되는 판정 결과 신호를 선택하여 페일 데이터 메모리(11b) 및 OR 회로(13)에 출력하고, 또한, 셀렉터(12a)는, 판정 회로(6)로부터 입력되는 판정 결과 신호를 선택하여 페일 데이터 메모리(12b) 및 OR 회로(13)에 출력한다.
여기서, 예를 들면, 셀렉터(11a 및 12a)로부터 출력되는 판정 결과 신호가 Lo 신호의 경우(즉 DUT(20a)의 데이터 출력 핀 Po1 및 Po2로부터 출력된 데이터 신호가 '패스'로 판정된 경우), OR 회로(13)의 출력은 Lo 신호가 되어, AND 회로(14)의 출력은 Lo 신호가 된다. 따라서, 이 경우, 페일 데이터 기록 제어부(11c 및 12c)와 어드레스 기록 제어부(15)는 WE 신호를 출력하지 않으므로, 페일 데이터 메모리(11b 및 12b)는, 셀렉터(11a 및 12a)로부터 출력되는 페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 발생기(4)로부터 출력되는 어드레스를 기억하지 않는다.
한편, 셀렉터(11a 및 12a)로부터 출력되는 판정 결과 신호 중, 한쪽 또는 양쪽이 Hi 신호의 경우(즉 DUT(20a)의 데이터 출력 핀 Po1 및 Po2로부터 출력되는 데이터 신호 중, 한쪽 또는 양쪽을 '페일'로 판정한 경우), OR 회로(13)의 출력은 Hi 신호가 되어, AND 회로(14)의 출력은 Hi 신호가 된다. 따라서, 이 경우, 페일 데이터 기록 제어부(11c 및 12c)와 어드레스 기록 제어부(15)는 WE 신호를 출력하므로, 페일 데이터 메모리(11b 및 12b)는, 셀렉터(11a 및 12a)로부터 출력되는 패스/ 페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 발생기(4)로부터 출력되는 어드레스를 기억한다.
상기와 같은 동작이 DUT(20a)의 모든 어드레스에 대해서 행해지고, 그 결과 페일 데이터 메모리(11b)에는, DUT(20a)의 데이터 출력 핀 Po1으로부터 출력된 데이터 신호에 대한 패스/페일 판정 결과가 기억되고, 페일 데이터 메모리(12b)에는, DUT(20a)의 데이터 출력 핀 Po2로부터 출력된 데이터 신호에 대한 패스/페일 판정 결과가 기억되고, 또한, 어드레스 메모리(16)에는, '페일'로 판정된 어드레스가 기억된다. 도 7은, 페일 데이터 메모리(11b 및 12b), 어드레스 메모리(16)에 기억되는 데이터예를 나타낸 것이다. 그리고, 도 7에 있어서, '1'은 '페일'을 나타내고, '0'는 '패스'를 나타내고, 또한, 어드레스 X1, X2, X5의 데이터 신호는, 데이터 출력 핀 Po1 및 Po2 함께 '패스'로 판정되고, 각 메모리에 어드레스 및 패스/페일 판정 결과가 기억되어 있지 않은 경우를 나타내고 있다.
그리고, CPU(1)는, 상기와 같이 DUT(20a)에 대한 패스/페일 판정 결과의 집계가 종료되면, 각 메모리에 기억되어 있는 데이터를 판독하여, 집계 결과를 표시 장치(도시하지 않음)에 표시시키거나, 집계 결과에 기초하여 DUT(20a)의 불량 여부의 판정을 행하고, 그 결과를 표시시킨다. 이어서, CPU(1)는, 각 메모리를 초기화하고, 또한 셀렉터(11a 및 12a)에 대하여 DUT(20b)에 대한 패스/페일 판정 결과를 선택하도록 지시하고, 상기와 마찬가지로, DUT(20b)에 대한 페일 판정 결과의 집계 처리를 행한다. 이상과 같이, 종래의 반도체 집적 회로 시험 장치는, 상기 패스/ 페일 판정 결과의 집계 처리를 DUT(20n)에 까지 반복적으로 행함으로써, 복수개의 DUT의 불량 여부에 대한 판정 시험을 행하고 있다. 그리고, 종래의 반도체 집적 회로 시험 장치에 대한 것은, 예를 들면, 하기 특허 문헌 1에 자세히 기재되어 있다.
전술한 바와 같이, 종래의 반도체 집적 회로 시험 장치에서는, 복수개의 DUT의 시험을 행하는 경우, 패스/페일 판정 결과의 집계 처리를 DUT마다 차례로 전환하여 행할 필요가 있었다. 즉, 예를 들면, DUT를 32개 동시에 시험하는 경우, 상기 집계 처리에 소비하는 시간이 32배로 증대하게 되어, 스루풋(through put)의 대폭적인 저하를 초래하는 원인이 되고 있다.
본 발명은, 이와 같은 사정에 감안하여 이루어진 것이며, 시험 시간을 단축하고, 스르풋의 향상을 도모할 수 있는 반도체 집적 회로 시험 장치 및 그 방법을 제공하는 것을 목적으로 한다.
이하, 도면을 참조하여, 본 발명의 일실시예에 대하여 설명한다. 도 1은, 본 실시예에에 따른 반도체 집적 회로 시험 장치의 구성 블록도이다. 그리고, 도 1에 있어서, 도 6과 동일한 구성 요소에 대하여는 동일한 부호를 부여하고, 그에 대한 설명을 생략한다.
도 1에 나타낸 바와 같이, 본 실시예에서의 반도체 집적 회로 시험 장치는, 각 판정 회로(5 ~ 10)와 1 대 1로 대응되어 설치된 페일 데이터 메모리(30 ~ 35) 와, 이들 페일 데이터 메모리(30 ~ 35)의 기록 제어를 행하는 페일 데이터 기록 제어부(40 ~ 45), OR 회로(50a ~ 50n), 페일 횟수 제어부(60a ~ 60n)를 새롭게 구비하고 있다.
페일 데이터 메모리(30)는, 페일 데이터 기록 제어부(40)의 제어하에, 판정 회로(5)(구체적으로 디지털 비교기(5b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(30)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(40)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(30)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(40)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(30)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(40)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(30)에 기억하는 패스/페일 판정 결과의 기록 어드레스를 지정한다.
페일 데이터 메모리(31)는, 페일 데이터 기록 제어부(41)의 제어하에, 판정 회로(6)(구체적으로 디지털 비교기(6b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(31)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(41)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(31)의 기록 제어를 행한다.
페일 데이터 메모리(32)는, 페일 데이터 기록 제어부(42)의 제어하에, 판정 회로(7)(구체적으로 디지털 비교기(7b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(32)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(42)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(32)의 기록 제어를 행한다.
페일 데이터 메모리(33)는, 페일 데이터 기록 제어부(43)의 제어하에, 판정 회로(8)(구체적으로 디지털 비교기(8b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(33)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(43)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(33)의 기록 제어를 행한다.
페일 데이터 메모리(34)는, 페일 데이터 기록 제어부(44)의 제어하에, 판정 회로(9)(구체적으로 디지털 비교기(9b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(34)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(44)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(34)의 기록 제어를 행한다.
페일 데이터 메모리(35)는, 페일 데이터 기록 제어부(45)의 제어하에, 판정 회로(10)(구체적으로 디지털 비교기(10b))으로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(35)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(45)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(35)의 기록 제어를 행한다.
OR 회로(50a)는, 디지털 비교기(5b 및 6b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60a)에 출력한다. OR 회로(50b)는, 디지털 비교기(7b 및 8b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60b)에 출력한다. OR 회로(50n)는, 디지털 비교기(9b 및 10b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하여, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60n)에 출력한다.
페일 횟수 제어부(60a)는, 상기 OR 회로(50a)로부터 Hi 신호가 출력된 경우(DUT(20a)에 대응하는 판정 회로(5 및 6) 중, 하나 이상 '페일'로 판정한 경우)에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50a)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50a)의 출력 신호를 차단하여 OR 회로(13)에 대한 출력을 정지한다.
페일 횟수 제어부(60b)는, 상기 OR 회로(50b)로부터 Hi 신호가 출력된 경우에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50b)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50b)의 출력 신호를 차단하여 OR 회 로(13)에 대한 출력을 정지한다.
페일 횟수 제어부(60n)는, 상기 OR 회로(50n)로부터 Hi 신호가 출력된 경우에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50n)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50n)의 출력 신호를 차단하여 OR 회로(13)에 대한 출력을 정지한다.
이와 같이, 각 페일 횟수 제어부(60a ~ 60n)는, 각각 DUT(20a ~ 20n)와 1 대 1로 대응되어 형성되어 있다. 그리고, 도 1에 있어서, 페일 데이터 기록 제어부(40 ~ 45), OR 회로(13) 및 AND 회로(14)는, 본 발명에서의 판정 결과 기록 제어 수단을 구성하는 요소이다. 또한, 어드레스 기록 제어부(15), OR 회로(13) 및 AND 회로(14)는, 본 발명에서의 어드레스 기록 제어 수단을 구성하는 요소이다. 또한, 페일 횟수 제어부(60a ~ 60n) 및 OR 회로(50a ~ 50n)는, 본 발명에서의 페일 횟수 카운터를 구성하는 요소이다.
다음에, 상기와 같이 구성된 본 실시예에서의 반도체 집적 회로 시험 장치의 동작에 대하여, 도 2의 타이밍 차트를 사용하여 상세하게 설명한다. 그리고, 이하에서는 설명의 간략화를 위하여, DUT(20a 및 20b)를 대표적으로 사용하여 설명하고, 각 DUT(20a 및 20b)의 모든 어드레스에는, 종래와 같은 동작에 의해 시험 패턴이 기억되어 있는 것으로 가정한다.
CPU(1)는, 어드레스 발생기(4)를 제어하여 어드레스(판독 어드레스)를 생성할 것을 지시한다. 어드레스 발생기(4)는, 생성된 판독 어드레스를 나타낸 어드레 스 신호를 어드레스 메모리(16), 및 포맷터(3)를 통하여 DUT(20a 및 20b)의 어드레스 입력 핀에 출력한다. 이 때 지정된 어드레스를 'X0'라 하고, 상기 어드레스 'X0'에 기억되어 있는 시험 패턴에 따라 DUT(20a 및 20b)로부터 출력되는 데이터 신호에 대한 패스/페일 판정 처리를 행하는 기간을 사이클 A라 한다. 이하, 도 2에 나타낸 바와 같이, 어드레스가 'X1', X2'··의 차례로 선택되고, 각각의 어드레스에 대하여 행해지는 패스/페일 판정 처리의 기간을 사이클 B, C···라 한다.
또한, 도 2에 나타낸 바와 같이, DUT(20a)의 데이터 출력 핀 P01에 대응하는 판정 회로(5)(구체적으로 디지털 비교기(5b))로부터, 사이클 A, E, F, G에 있어서 '페일'을 나타낸 Hi 신호가 출력되고, 사이클 B, C, D에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 한편, DUT(20a)의 데이터 출력 핀 P02에 대응하는 판정 회로(6)(구체적으로 디지털 비교기(6b))로부터는, 사이클 B에 있어서 '페일'을 나타낸 Hi 신호가 출력되고, 그 외의 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 또한, DUT(20b)의 데이터 출력 핀 P01에 대응하는 판정 회로(7)(구체적으로는 디지털 비교기(7b))로부터는, 사이클 D에 있어서 '페일'을 나타낸 Hi신호가 출력되고, 그 외의 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 또한, DUT(20b)의 데이터 출력 핀 P02에 대응하는 판정 회로(8)(구체적으로는 디지털 비교기(8b))로부터는, 모든 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다.
＜사이클 A＞
먼저, 사이클 A에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(본 실시예에서는 예를 들면 '4'로 설정되어 있다)를 1만큼 감소시키는 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(본 실시예에서는 '4'로 설정되어 있다)를 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X0'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 A에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 페일 데이터 메모리(31 ~ 33)에는 '패스'를 나타낸 '0'가 기억된다. 여기서, 사이클 A에서의 패스/페일 결과 및 어드레스 'X0'는, 어드레스 포인터 '0'로 나타내는 기억 영역에 기억된다.
그리고, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)는, WE 신호의 하강에 동기하여 어드레스 포인터를 1만큼 증가시킨다.
＜사이클 B＞
다음에, 사이클 B에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '3')를 1만큼 감소시킴과 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므 로 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X1'을 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 B에 있어서, 페일 데이터 메모리(31)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 B에서의 패스/페일 결과 및 어드레스 'X1'은, 어드레스 포인터 '1'로 나타내는 기억 영역에 기억된다.
＜사이클 C＞
다음에, 사이클 C에 있어서, OR 회로(50a)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 감소시키지 않고 Lo 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Lo 신호가 출력되고, AND 회로(14)로부터는 Lo 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되지 않으므로, 페일 데이터 메모리(30 ~ 33) 는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 'X2'를 기억하지 않는다. 즉, 도 3에 나타낸 바와 같이, 사이클 C에 있어서 패스/페일 판정 결과 및 어드레스 'X2'는 기억되지 않는다.
＜사이클 D＞
다음에, 사이클 D에 있어서, OR 회로(50a)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 감소시키지 않고 Lo 신호를 출력한다. 또한, OR 회로(50b)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 1만큼 감소시키고 동시에 Hi 신호를 출력한다.
이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X3'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 D에 있어서, 페일 데이터 메모리(32)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 D에서의 패스/페일 결과 및 어드레스 'X3'는, 어드레스 포인터 '2'로 나타내는 기억 영역에 기억된다.
＜사이클 E＞
다음에, 사이클 E에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 1만큼 감소시키면서 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')을 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X4'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 E에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 E에서의 패스/페일 결과 및 어드레스 'X4'는, 어드레스 포인터 '3'으로 나타내는 기억 영역에 기억된다.
＜사이클 F＞
다음에, 사이클 F에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '1')를 1만큼 감소시키고 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')를 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X5'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 F에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 F에서의 패스/페일 결과 및 어드레스 'X5'는, 어드레스 포인터 '4'로 나타내는 기억 영역에 기억된다.
＜사이클 G＞
다음에, 사이클 G에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되지만, 페일 횟수 제어부(60a)는, 카운터의 규정치가 '0'가 되어 있으므로, 이후 OR 회로(13)에 대한 신호 출력을 정지한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')를 감소시키지 않고 Lo 신호를 출력한다.
이 때, OR 회로(13)로부터는 Lo 신호가 출력되고, AND 회로(14)로부터는 Lo 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되지 않으므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 'X6'를 기억하지 않는다. 즉, 도 3 에 나타낸 바와 같이, 사이클 G에 있어서 패스/페일 판정 결과 및 어드레스 'X6'는 기억되지 않는다.
CPU(1)는, 전술한 바와 같은 동작을 DUT의 모든 어드레스에 대하여 행한 후, 각 메모리에 기억되어 있는 데이터를 판독하고, 집계 결과를 표시 장치(도시하지 않음)에 표시시키거나, 집계 결과에 기초하여 각 DUT의 불량 여부의 판정을 행하고, 그 결과를 표시시킨다.
이상과 같이, 본 실시예에 의하면, 각 판정 회로와 1 대 1로 대응하여 패스/페일 판정 결과를 기억하는 페일 데이터 메모리를 설치하고, 모든 판정 회로 중, 하나 이상이 '페일'로 판정한 사이클의 경우에, 모든 페일 데이터 메모리에 대해서 패스/페일 판정 결과를 기억시킴으로써, DUT마다의 패스/페일 판정 결과를 동시에 입력할 수 있고, 그 결과, 시험 시간이 단축되어 스루풋의 향상을 도모할 수 있다. 또한, 모든 판정 회로에서 '패스'로 판정된 사이클에서의 패스/페일 판정 결과를 기억 해도 의미가 없기 때문에, 그와 같은 사이클은 기억하지 않으므로, 기억 용량이 작은 메모리를 사용할 수 있고, 장치 비용의 저감을 도모할 수 있다.
또한, 사이클 G에서 설명한 바와 같이, 본 실시예에서는, 페일 횟수 제어부에 의해, 각각의 DUT에 대응하는 판정 회로 중, 하나 이상이 '페일'로 판정한 횟수를 카운트하고, 상기 횟수가 규정치를 넘었을 경우, 이후는 상기 페일 횟수 제어부로부터의 신호 출력을 정지하고, 규정치를 넘은 DUT를 제외한 다른 DUT에 대응하는 판정 회로 중, 하나 이상이 '페일'로 판정한 경우에, 모든 페일 데이터 메모리에 대해서, 패스/페일 판정 결과를 기억하도록 지시한다. 이와 같은 구성을 채용함으 로써, 페일 횟수가 많은 특정 DUT에 영향을 받지 않고, 다른 페일 횟수가 적은 DUT에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있다. 이하, 이 이유에 대하여 상세하게 설명한다.
만일 페일 횟수 제어부를 설치하지 않는 경우를 상정하면, 본 실시예에서는, 모든 판정 회로 중, 하나 이상이 '페일'로 판정한 사이클의 경우에, 모든 페일 데이터 메모리에 대해서 패스/페일 판정 결과를 기억시키는 구성을 채용하고 있으므로, 예를 들면 DUT(20a)에서의 '페일'의 발생 빈도가 DUT(20b)와 비교하여 훨씬 큰 경우, 사이클의 이른 단계에서 페일 데이터 메모리(30 및 31)는 '페일' 데이터 용량 초과가 되고, 한편, 페일 데이터 메모리(32 및 33)는 '패스' 데이터 용량 초과가 된다. 이 때, 예를 들면 후반의 사이클에서 DUT(20b)에서의 '페일'의 발생 빈도가 상승한다하더라도, '페일' 데이터를 집계할 수 없고, DUT(20b)에 관한 정확한 시험을 행할 수 없다. 이와 같이, 시험 결과가 페일 횟수가 많은 특정 DUT에 의하여 영향을 받게 된다.
이 문제를 해결하기 위해서는, 대용량의 페일 데이터 메모리를 사용하는 방법이 고려될 수 있지만, 장치 비용의 증가를 초래하게 되어 바람직하지 않다. 따라서, 본 실시예와 같이, 페일 횟수를 카운트하여 상기 페일 횟수가 규정치을 넘은 DUT를 구제 불가능품이라고 보고, 이후는 규정치를 넘은 DUT를 제외한 다른 DUT에 대응하는 판정 회로중, 하나 이상이 '페일'로 판정한 경우에, 모든 페일 데이터 메모리에 대해서, 패스/페일 판정 결과를 기억하도록 지시함으로써, 페일 횟수가 많은 특정 DUT에 의하여 영향을 받지않고, 다른 페일 횟수가 적은 DUT에 대한 패스/ 페일 판정 결과를 정확하게 집계할 수 있다.
그리고, 대용량의 페일 데이터 메모리의 사용이 허가되는 경우는, 페일 횟수 제어부를 설치할 필요는 없다. 이 경우, 도 1에 있어서, OR 회로(50a ~ 50n), 및 페일 횟수 제어부(60a ~ 60n)를 설치하지 않고, 각 디지털 비교기의 출력을 OR 회로(13)에 직접 접속하면 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 이하와 같은 변형예를 고려할 수 있다.
도 4에서 본 실시예의 변형예를 나타낸다. 도 4에 있어서, 도 1과 상이한 점은, 각 페일 횟수 제어부(60a ~ 60n)의 후단에, 페일 횟수 제어부의 출력 신호와 선택 신호(DUT1EN ~ DUTNEN)의 AND 처리를 행하는 AND 회로(70a ~ 70n)가 설치되고, 또한, 각 DUT의 데이터 출력 핀 P01에 대응하는 판정 회로(5, 7, 9)의 출력 신호와 핀 선택 신호(PIN1EN)의 AND 처리를 행하는 AND 회로(80a ~ 80n)가 설치되고, 또한, 또한, 각 DUT의 데이터 출력 핀 P02에 대응하는 판정 회로(6, 8, 10)의 출력 신호와 핀 선택 신호(PIN2EN)의 AND 처리를 행하는 AND 회로(90a ~ 90n)가 형성되어 있다. 이들 AND 회로(70a ~ 70n)의 출력 신호는 OR 회로(13)에 입력되어 있다. 또한, AND 회로(80a 및 90a)의 출력 신호는 OR 회로(50a)에 입력되고, AND 회로(80b 및 90b)의 출력 신호는 OR 회로(50b)에 입력되고, 또한 AND 회로(80n 및 90n)의 출력 신호는 OR 회로(50n)에 입력되어 있다.
전술한 바와 같이, AND 회로(70a ~ 70n)를 형성함으로써, 페일 횟수 제어 부(60a ~ 60n)에서의 카운터 기능에 의한 카운트 결과의 사용/불사용을 선택할 수 있다. 즉, 도 5의 타이밍 차트에 나타낸 바와 같이, 선택 신호 DUT1EN를 'Lo', 다른 선택 신호(DUT2EN ~ DUTNEN)을 'Hi' 라 하면, 항상 AND 회로(70a)의 출력 신호는 'Lo'가되어, 페일 횟수 제어부(60a)는 '불사용'의 상태가 된다. 이와 같은 방법을 채용함으로써, 예를 들면 DUT(20a)가 처음부터 구제 불가능품으로 알고 있는 경우 등은, 사전에 페일 횟수 제어부(60a)를 '불사용' 상태로 선택함으로써, DUT(20a)의 페일 횟수에 영향을 받지 않고, 다른 DUT에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있다.
또한, AND 회로(80a ~ 80n, 90a ~ 90n)를 형성함으로써, 각 DUT의 특정 출력 핀에 대응하는 판정 회로에 의한 패스/페일 판정 결과만을 사용할 수 있다. 즉, 도 5의 타이밍 차트에 나타낸 바와 같이, 핀 선택 신호 PIN1EN을 'Hi', PIN2EN을 'Lo'라 하면, OR 회로(50a ~ 50n)로부터는, 항상 각 DUT의 데이터 출력 핀 P01에 대응하는 판정 회로(5, 7, 9)의 출력 신호의 OR 신호가 출력되게 된다. 즉, 페일 횟수 제어부는, 특정 출력 핀에 대응하는 판정 회로가 '페일'로 판정한 횟수만을 카운트하게 된다. 이와 같은 구성을 채용함으로써, 특정 출력 핀의 페일 횟수에 영향을 받지 않고, 다른 출력 핀에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있게 된다.
본 발명에 의하면, 복수개의 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터에 대한 패스/페일 판정 결과를, 각 피시험 대상 디바이스의 핀에 대응하여 개별적으로 기억하는 판정 결과 기억 수단을 구비하므로, 각 피시험 대상 디바이스의 패스/페일 판정 결과를 동시에 기록할 수 있고, 그 결과, 시험 시간을 단축하고, 스루풋의 향상을 도모할 수 있다.

Claims (9)

  1. 복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도체 집적 회로 시험 장치로서,
    상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일(pass/fail) 판정을 행하는 판정 수단과,
    각 피시험 대상 디바이스의 핀에 대응하여, 상기 판정 수단에 의한 패스/페일 판정 결과를 개별적으로 기억하는 판정 결과 기억 수단과,
    상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 판정 결과 기록 제어 수단
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  2. 제1항에 있어서,
    상기 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 횟수를 각 피시험 대상 디바이스마다 카운트하는 페일 횟수 카운터를 더 구비하고,
    상기 판정 결과 기록 제어 수단은, 상기 페일 횟수 카운터에 의해 카운트된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  3. 제2항에 있어서,
    상기 페일 횟수 카운터에서의 각 피시험 대상 디바이스에 대한 상기 횟수의 카운트 결과의 사용/불사용을 선택하는 선택 수단을 더 구비하고,
    상기 판정 결과 기록 제어 수단은, 상기 선택 수단에 의해 '사용'으로 선택된 피시험 대상 디바이스의 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스 및 상기 선택 수단에 의해 '불사용'으로 선택된 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정되는 경우에, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  4. 제1항에 있어서,
    피시험 대상 디바이스에서의, 상기 패스/페일 판정이 행해진 출력 데이터를 기억할 곳의 어드레스를 기억하는 어드레스 기억 수단과,
    상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정 된 경우에, 상기 어드레스 기억 수단에 대해서, 패스/페일 판정을 한 출력 데이터를 기억할 곳의 어드레스를 기억하도록 지시하는 어드레스 기록 제어 수단
    을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  5. 제4항에 있어서,
    상기 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 횟수를, 각 피시험 대상 디바이스마다 카운트하는 페일 횟수 카운터를 더 구비하고,
    상기 페일 횟수 카운터에 의해 카운트된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기록 제어 수단은, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 동시에, 상기 어드레스 기록 제어 수단은, 상기 어드레스 기억 수단에 대해서, 상기 기억할 곳의 어드레스를 기억하도록 지시하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  6. 제5항에 있어서,
    상기 페일 횟수 카운터에서의 각 피시험 대상 디바이스에 대한 상기 횟수의 카운트 결과의 사용/불사용을 선택하는 선택 수단을 더 구비하고,
    상기 선택 수단에 의해 '사용'으로 선택된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스 및 상기 선택 수단에 의해 '불사용'으로 선택된 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기록 제어 수단은, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 동시에, 상기 어드레스 기록 제어 수단은, 상기 어드레스 기억 수단에 대하여, 상기 기억할 곳의 어드레스를 기억하도록 지시하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  7. 제1항 또는 제4항에 있어서,
    상기 판정 결과 기록 제어 수단은, 각 피시험 대상 디바이스의 특정 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대하여, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  8. 제2항, 제3항, 제5항 또는 제6항에 있어서,
    상기 페일 횟수 카운터는, 특정 핀으로부터 출력되는 출력 데이터가 '페일'로 판정된 횟수를 카운트하는 것을 특징으로 하는 반도체 집적 회로 시험 장치.
  9. 복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도 체 집적 회로 시험 방법으로서,
    상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 출력 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일 판정을 행하고,
    하나 이상의 출력 데이터가 '페일'로 판정된 경우에, 각 피시험 대상 디바이스의 핀에 대응하여 개별적으로 패스/페일 판정 결과를 기억하는 것을 특징으로 하는 반도체 집적 회로 시험 방법.
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