JPH06283000A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH06283000A JPH06283000A JP5068499A JP6849993A JPH06283000A JP H06283000 A JPH06283000 A JP H06283000A JP 5068499 A JP5068499 A JP 5068499A JP 6849993 A JP6849993 A JP 6849993A JP H06283000 A JPH06283000 A JP H06283000A
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- memory
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 任意の形式の数値に基づいてフェイルカウン
トメモリの分割アドレスを指定することができる半導体
試験装置を提供する。 【構成】 被測定メモリから得られるフェイル情報を記
憶するフェイルカウントメモリを具備し、被測定メモリ
のアドレスを出力してこれによりフェイルカウントメモ
リをアドレス指定するアドレスポインタＰ１およびＰ２
を具備し、分割アドレスＡＤｎＲ或はＡＤｎＣを予め書
き込むセパレーションアドレスメモリＲＳＡＭおよびＣ
ＳＡＭを具備し、アドレスポインタのアドレス出力を選
択してセパレーションアドレスメモリにアドレスビット
を与えるセレクタＳ１およびＳ２を具備し、セパレーシ
ョンアドレスメモリの出力によりフェイルカウントメモ
リを分割アドレス指定するアドレス解解析装置を具備す
る半導体試験装置。
トメモリの分割アドレスを指定することができる半導体
試験装置を提供する。 【構成】 被測定メモリから得られるフェイル情報を記
憶するフェイルカウントメモリを具備し、被測定メモリ
のアドレスを出力してこれによりフェイルカウントメモ
リをアドレス指定するアドレスポインタＰ１およびＰ２
を具備し、分割アドレスＡＤｎＲ或はＡＤｎＣを予め書
き込むセパレーションアドレスメモリＲＳＡＭおよびＣ
ＳＡＭを具備し、アドレスポインタのアドレス出力を選
択してセパレーションアドレスメモリにアドレスビット
を与えるセレクタＳ１およびＳ２を具備し、セパレーシ
ョンアドレスメモリの出力によりフェイルカウントメモ
リを分割アドレス指定するアドレス解解析装置を具備す
る半導体試験装置。
Description
【０００１】
【産業上の利用分野】この発明は、アドレス解解析装置
を具備する半導体試験装置に関し、特に、不良ビット救
済構成を有するメモリの救済すべきアドレス解を求める
アドレス解解析装置を具備する半導体試験装置に関す
る。
を具備する半導体試験装置に関し、特に、不良ビット救
済構成を有するメモリの救済すべきアドレス解を求める
アドレス解解析装置を具備する半導体試験装置に関す
る。
【０００２】
【従来の技術】リダンダンシイ構成を有するメモリは本
来のメモリ領域に対してその領域の他に予備のメモリ領
域である行予備アドレスラインおよび列予備アドレスラ
インをそれぞれ複数本づつ具備しており、メモリ良否判
定試験において不良即ちフェイルが発生した場合、その
フェイルセルが存在するアドレスラインを行予備アドレ
スライン或は列予備アドレスラインの何れかと電気的に
接続置換して当該メモリを良品として使用することがで
きるものにする。
来のメモリ領域に対してその領域の他に予備のメモリ領
域である行予備アドレスラインおよび列予備アドレスラ
インをそれぞれ複数本づつ具備しており、メモリ良否判
定試験において不良即ちフェイルが発生した場合、その
フェイルセルが存在するアドレスラインを行予備アドレ
スライン或は列予備アドレスラインの何れかと電気的に
接続置換して当該メモリを良品として使用することがで
きるものにする。
【０００３】ところで、リダンダンシイ構成を有するメ
モリはその本来のメモリ領域を複数の領域に分割してい
るものがある。図６に示されるメモリは４分割された例
である。この場合、分割された一つの領域即ち救済領域
丸１、丸２、丸３、丸４毎に救済解析を実施する。行側
の各アドレス線についてのフェイル数は行フェイルカウ
ントメモリＲＦＣＭによりカウントし、列側の各アドレ
ス線についてのフェイル数は列フェイルカウントメモリ
ＣＦＣＭによりカウントし、そしてブロック内の全フェ
イル数は全フェイルカウントメモリによりカウントす
る。
モリはその本来のメモリ領域を複数の領域に分割してい
るものがある。図６に示されるメモリは４分割された例
である。この場合、分割された一つの領域即ち救済領域
丸１、丸２、丸３、丸４毎に救済解析を実施する。行側
の各アドレス線についてのフェイル数は行フェイルカウ
ントメモリＲＦＣＭによりカウントし、列側の各アドレ
ス線についてのフェイル数は列フェイルカウントメモリ
ＣＦＣＭによりカウントし、そしてブロック内の全フェ
イル数は全フェイルカウントメモリによりカウントす
る。
【０００４】図６に示されるが如きリダンダンシイ構成
を有するメモリの場合、図５に示されるアドレスポイン
タはメモリ全領域を連続的に読みだす様に動作するが、
各救済ブロック毎に別々にフェイル数を数え、行フェイ
ルカウントメモリＲＦＣＭ、列フェイルカウントメモリ
ＣＦＣＭ、および全フェイルカウントメモリのフェイル
の別々のアドレスに書き込まなければならない。そのた
めに、メモリを分割している分割アドレスビットに相当
するアドレスポインタのビットをマルチプレクサにより
選択し、行フェイルカウントメモリＲＦＣＭおよび列フ
ェイルカウントメモリＣＦＣＭのアドレス上位ビットお
よび全フェイルカウントメモリに接続する。この様にす
ることにより、行フェイルカウントメモリＲＦＣＭ、列
フェイルカウントメモリＣＦＣＭ、および全フェイルカ
ウントメモリ内は各救済ブロック毎にフェイル数が分か
れて書き込まれることになる。
を有するメモリの場合、図５に示されるアドレスポイン
タはメモリ全領域を連続的に読みだす様に動作するが、
各救済ブロック毎に別々にフェイル数を数え、行フェイ
ルカウントメモリＲＦＣＭ、列フェイルカウントメモリ
ＣＦＣＭ、および全フェイルカウントメモリのフェイル
の別々のアドレスに書き込まなければならない。そのた
めに、メモリを分割している分割アドレスビットに相当
するアドレスポインタのビットをマルチプレクサにより
選択し、行フェイルカウントメモリＲＦＣＭおよび列フ
ェイルカウントメモリＣＦＣＭのアドレス上位ビットお
よび全フェイルカウントメモリに接続する。この様にす
ることにより、行フェイルカウントメモリＲＦＣＭ、列
フェイルカウントメモリＣＦＣＭ、および全フェイルカ
ウントメモリ内は各救済ブロック毎にフェイル数が分か
れて書き込まれることになる。
【０００５】図５に示される半導体試験装置の従来例に
ついて更に具体的に説明すると、アドレスポインタＰ１
およびＰ２の出力は被測定メモリのアドレスを示し、こ
の出力アドレスは、図示される通り、行フェイルカウン
トメモリＲＦＣＭおよび列フェイルカウントメモリＣＦ
ＣＭのアドレスＡＳを直接指定する。フェイルデータは
当該アドレスにおけるメモリのフェイル情報であり、こ
れが出力されてくる。このデータがフェイルの場合、加
算器ＡＤＤにより行フェイルカウントメモリＲＦＣＭ、
列フェイルカウントメモリＣＦＣＭ、および全フェイル
カウントメモリＴＦＣＭのフェイル数が＋１加算され、
それぞれＤｉｎに書き込まれる。加算器ＡＤＤはフェイ
ルカウントメモリの現在のデータ出力をその一方の入力
としており、これに当該フェイル数が＋１加算される。
そして、分割アドレスＡＤはアドレスポインタの各ビッ
トをＮ ｔｏ １マルチプレクサＳ３および２to１マル
チプレクサＳ４により逓降して選択、指定している。
ついて更に具体的に説明すると、アドレスポインタＰ１
およびＰ２の出力は被測定メモリのアドレスを示し、こ
の出力アドレスは、図示される通り、行フェイルカウン
トメモリＲＦＣＭおよび列フェイルカウントメモリＣＦ
ＣＭのアドレスＡＳを直接指定する。フェイルデータは
当該アドレスにおけるメモリのフェイル情報であり、こ
れが出力されてくる。このデータがフェイルの場合、加
算器ＡＤＤにより行フェイルカウントメモリＲＦＣＭ、
列フェイルカウントメモリＣＦＣＭ、および全フェイル
カウントメモリＴＦＣＭのフェイル数が＋１加算され、
それぞれＤｉｎに書き込まれる。加算器ＡＤＤはフェイ
ルカウントメモリの現在のデータ出力をその一方の入力
としており、これに当該フェイル数が＋１加算される。
そして、分割アドレスＡＤはアドレスポインタの各ビッ
トをＮ ｔｏ １マルチプレクサＳ３および２to１マル
チプレクサＳ４により逓降して選択、指定している。
【０００６】上述の従来例においては、１個の救済ブロ
ック単位でフェイル数を行、列およびトータルそれぞれ
についてカウントする。フェイルしたセルの指定はブロ
ック内におけるアドレスＡＳにより示し、これが何れの
ブロックに属するかは分割アドレスＡＤにより示す。Ａ
Ｒ、ＢＲ・・・・・ＥＲは行方向のブロック分割点を示
し、ＡＣ、ＢＣ・・・・・ＥＣは列方向のブロック分割
点を示す。左下がりの斜線により示される領域は数字１
により指示される不良救済ブロックの一つを示してい
る。
ック単位でフェイル数を行、列およびトータルそれぞれ
についてカウントする。フェイルしたセルの指定はブロ
ック内におけるアドレスＡＳにより示し、これが何れの
ブロックに属するかは分割アドレスＡＤにより示す。Ａ
Ｒ、ＢＲ・・・・・ＥＲは行方向のブロック分割点を示
し、ＡＣ、ＢＣ・・・・・ＥＣは列方向のブロック分割
点を示す。左下がりの斜線により示される領域は数字１
により指示される不良救済ブロックの一つを示してい
る。
【０００７】
【発明が解決しようとする課題】ここで、上述した通り
図５に示されるアドレスポインタはメモリ全領域を連続
的に読みだす様に動作するが、各救済ブロック毎に別々
にフェイル数を数え、行フェイルカウントメモリＲＦＣ
Ｍ、列フェイルカウントメモリＣＦＣＭ、および全フェ
イルカウントメモリのフェイルの別々のアドレスに書き
込まなければならない。そのために、メモリを分割して
いる分割アドレスビットに相当するアドレスポインタの
ビットをマルチプレクサにより選択し、行フェイルカウ
ントメモリＲＦＣＭおよび列フェイルカウントメモリＣ
ＦＣＭのアドレス上位ビットおよび全フェイルカウント
メモリに接続する。この様にすることにより、行フェイ
ルカウントメモリＲＦＣＭ、列フェイルカウントメモリ
ＣＦＣＭ、および全フェイルカウントメモリ内は各救済
ブロック毎にフェイル数が分かれて書き込まれることに
なる。しかし、救済されるべきメモリのアドレスビット
を上述の如く分割アドレスとして使用しているために、
分割アドレスは２nの形式の数値以外の形式の数値をと
ることができないということになる。
図５に示されるアドレスポインタはメモリ全領域を連続
的に読みだす様に動作するが、各救済ブロック毎に別々
にフェイル数を数え、行フェイルカウントメモリＲＦＣ
Ｍ、列フェイルカウントメモリＣＦＣＭ、および全フェ
イルカウントメモリのフェイルの別々のアドレスに書き
込まなければならない。そのために、メモリを分割して
いる分割アドレスビットに相当するアドレスポインタの
ビットをマルチプレクサにより選択し、行フェイルカウ
ントメモリＲＦＣＭおよび列フェイルカウントメモリＣ
ＦＣＭのアドレス上位ビットおよび全フェイルカウント
メモリに接続する。この様にすることにより、行フェイ
ルカウントメモリＲＦＣＭ、列フェイルカウントメモリ
ＣＦＣＭ、および全フェイルカウントメモリ内は各救済
ブロック毎にフェイル数が分かれて書き込まれることに
なる。しかし、救済されるべきメモリのアドレスビット
を上述の如く分割アドレスとして使用しているために、
分割アドレスは２nの形式の数値以外の形式の数値をと
ることができないということになる。
【０００８】この発明は、不良ビット救済構成を有する
メモリの救済すべきアドレス解を求めるアドレス解解析
装置を具備する半導体試験装置であって上述の通りの問
題を解消した半導体試験装置を提供するものである。
メモリの救済すべきアドレス解を求めるアドレス解解析
装置を具備する半導体試験装置であって上述の通りの問
題を解消した半導体試験装置を提供するものである。
【０００９】
【課題を解決するための手段】不良ビット救済構成を有
する被測定メモリの救済すべきアドレス解を求めるアド
レス解解析装置を具備する半導体試験装置において、被
測定メモリから得られるフェイル情報を記憶するフェイ
ルカウントメモリを具備し、被測定メモリのアドレスを
出力してこれによりフェイルカウントメモリをアドレス
指定するアドレスポインタＰ１およびＰ２を具備し、分
割アドレスＡＤｎＲ或はＡＤｎＣを予め書き込むセパレ
ーションアドレスメモリＲＳＡＭおよびＣＳＡＭを具備
し、アドレスポインタのアドレス出力を選択してセパレ
ーションアドレスメモリにアドレスビットを与えるセレ
クタＳ１およびＳ２を具備し、セパレーションアドレス
メモリの出力によりフェイルカウントメモリを分割アド
レス指定するアドレス解解析装置を具備する半導体試験
装置を構成した。
する被測定メモリの救済すべきアドレス解を求めるアド
レス解解析装置を具備する半導体試験装置において、被
測定メモリから得られるフェイル情報を記憶するフェイ
ルカウントメモリを具備し、被測定メモリのアドレスを
出力してこれによりフェイルカウントメモリをアドレス
指定するアドレスポインタＰ１およびＰ２を具備し、分
割アドレスＡＤｎＲ或はＡＤｎＣを予め書き込むセパレ
ーションアドレスメモリＲＳＡＭおよびＣＳＡＭを具備
し、アドレスポインタのアドレス出力を選択してセパレ
ーションアドレスメモリにアドレスビットを与えるセレ
クタＳ１およびＳ２を具備し、セパレーションアドレス
メモリの出力によりフェイルカウントメモリを分割アド
レス指定するアドレス解解析装置を具備する半導体試験
装置を構成した。
【００１０】そして、不良ビット救済構成を有する被測
定メモリの救済すべきアドレス解を求めるアドレス解解
析装置を具備する半導体試験装置において、被測定メモ
リから得られるフェイル情報を記憶するフェイルカウン
トメモリを具備し、被測定メモリのアドレスを出力して
これによりフェイルカウントメモリをアドレス指定する
アドレスポインタＰ１およびＰ２を具備し、分割アドレ
スＡＤｎＲ或はＡＤｎＣを予め書き込むセパレーション
アドレスメモリＲＳＡＭおよびＣＳＡＭを具備し、ここ
でセパレーションアドレスメモリのデータビット幅を分
割アドレスと同一にすると共にアドレスの最小から最大
に至る全ての分割データを書き込んでおき、セパレーシ
ョンアドレスメモリの出力によりフェイルカウントメモ
リを分割アドレス指定するアドレス解解析装置を具備す
る半導体試験装置をも構成した。
定メモリの救済すべきアドレス解を求めるアドレス解解
析装置を具備する半導体試験装置において、被測定メモ
リから得られるフェイル情報を記憶するフェイルカウン
トメモリを具備し、被測定メモリのアドレスを出力して
これによりフェイルカウントメモリをアドレス指定する
アドレスポインタＰ１およびＰ２を具備し、分割アドレ
スＡＤｎＲ或はＡＤｎＣを予め書き込むセパレーション
アドレスメモリＲＳＡＭおよびＣＳＡＭを具備し、ここ
でセパレーションアドレスメモリのデータビット幅を分
割アドレスと同一にすると共にアドレスの最小から最大
に至る全ての分割データを書き込んでおき、セパレーシ
ョンアドレスメモリの出力によりフェイルカウントメモ
リを分割アドレス指定するアドレス解解析装置を具備す
る半導体試験装置をも構成した。
【００１１】
【実施例】この発明によるアドレス解解析装置を具備す
る半導体試験装置の実施例を図１を参照して説明する。
図５に示される従来例に、先ず行フェイルカウントメモ
リＲＦＣＭに対応してセパレーションアドレスメモリＲ
ＳＡＭを具備し、列フェイルカウントメモリＣＦＣＭに
対応してセパレーションアドレスメモリＣＳＡＭを具備
せしめる。これらセパレーションアドレスメモリの容量
はそれぞれ被測定メモリの行或は列の容量と同一である
ものとし、データビット数は分割アドレスＡＤがとり得
る最大ビット数と同一とする。更に、セパレーションア
ドレスメモリＳＡＭに与えるアドレスビットを選択する
セレクタＳ１を行フェイルカウントメモリＲＦＣＭに対
応して具備し、同様にセレクタＳ２を列フェイルカウン
トメモリＣＦＣＭに対応して具備する。
る半導体試験装置の実施例を図１を参照して説明する。
図５に示される従来例に、先ず行フェイルカウントメモ
リＲＦＣＭに対応してセパレーションアドレスメモリＲ
ＳＡＭを具備し、列フェイルカウントメモリＣＦＣＭに
対応してセパレーションアドレスメモリＣＳＡＭを具備
せしめる。これらセパレーションアドレスメモリの容量
はそれぞれ被測定メモリの行或は列の容量と同一である
ものとし、データビット数は分割アドレスＡＤがとり得
る最大ビット数と同一とする。更に、セパレーションア
ドレスメモリＳＡＭに与えるアドレスビットを選択する
セレクタＳ１を行フェイルカウントメモリＲＦＣＭに対
応して具備し、同様にセレクタＳ２を列フェイルカウン
トメモリＣＦＣＭに対応して具備する。
【００１２】セパレーションアドレスメモリＳＡＭには
分割アドレスＡＤｎＲ或はＡＤｎＣを予め書き込んでお
く。図２にその１６分割の例を示す。ＡＲ〜ＥＲ、ＡＣ
〜ＥＣは被測定メモリの分割アドレスと同一値にする。
データＡＤ１Ｒ〜ＡＤ４ＲはマルチプレクサＳ１により
選択され、データＡＤ１Ｃ〜ＡＤ４Ｃはマルチプレクサ
Ｓ２により選択されて、行フェイルカウントメモリＲＦ
ＣＭ、列フェイルカウントメモリＣＦＣＭ、および全フ
ェイルカウントメモリの分割アドレスとなる様にそれぞ
れ異なった値を書き込んでおく。図２の場合、これらの
値は例えば下記の通りにされる。
分割アドレスＡＤｎＲ或はＡＤｎＣを予め書き込んでお
く。図２にその１６分割の例を示す。ＡＲ〜ＥＲ、ＡＣ
〜ＥＣは被測定メモリの分割アドレスと同一値にする。
データＡＤ１Ｒ〜ＡＤ４ＲはマルチプレクサＳ１により
選択され、データＡＤ１Ｃ〜ＡＤ４Ｃはマルチプレクサ
Ｓ２により選択されて、行フェイルカウントメモリＲＦ
ＣＭ、列フェイルカウントメモリＣＦＣＭ、および全フ
ェイルカウントメモリの分割アドレスとなる様にそれぞ
れ異なった値を書き込んでおく。図２の場合、これらの
値は例えば下記の通りにされる。
【００１３】ＡＤ１Ｒ＝００；ＡＤ２Ｒ＝０１；ＡＤ３
Ｒ＝１０；ＡＤ４Ｒ＝１１ ＡＤ１Ｃ＝００；ＡＤ２Ｃ＝０１；ＡＤ３Ｃ＝１０；Ａ
Ｄ４Ｃ＝１１ 図３を参照するに、セレクタＳ１およびＳ２によりセパ
レーションアドレスメモリＳＡＭの動作アドレス範囲を
設定する。この設定はアドレスビット毎に独立に選択す
るか否かの何れかの設定をする。Ｓ３はＮ ｔｏ １マ
ルチプレクサであり、Ｎは以下の如き数値である。
Ｒ＝１０；ＡＤ４Ｒ＝１１ ＡＤ１Ｃ＝００；ＡＤ２Ｃ＝０１；ＡＤ３Ｃ＝１０；Ａ
Ｄ４Ｃ＝１１ 図３を参照するに、セレクタＳ１およびＳ２によりセパ
レーションアドレスメモリＳＡＭの動作アドレス範囲を
設定する。この設定はアドレスビット毎に独立に選択す
るか否かの何れかの設定をする。Ｓ３はＮ ｔｏ １マ
ルチプレクサであり、Ｎは以下の如き数値である。
【００１４】Ｎ＝ＲＤ＋ＣＤ＋ＲＳＡＭＤ＋ＣＳＡＭＤ 但し、ＲＤ；行アドレスのうち分割ビットに割当をする
ことができるビット数 ＣＤ；列アドレスのうち分割ビットに割当をすることが
できるビット数 ＲＳＡＭＤ；行側セパレーションアドレスメモリＲＳＡ
Ｍのビット幅 ＣＳＡＭＤ；列側セパレーションアドレスメモリＣＳＡ
Ｍのビット幅 である。Ｎ ｔｏ １マルチプレクサによりＳＡＭのデ
ータビットとアドレスポインタのビットを組み合わせる
ことにより、２n単位で繰り返し且つ繰り返し単位内が
任意の分割アドレスとなる構造の被測定メモリに対して
も対応することができる。
ことができるビット数 ＣＤ；列アドレスのうち分割ビットに割当をすることが
できるビット数 ＲＳＡＭＤ；行側セパレーションアドレスメモリＲＳＡ
Ｍのビット幅 ＣＳＡＭＤ；列側セパレーションアドレスメモリＣＳＡ
Ｍのビット幅 である。Ｎ ｔｏ １マルチプレクサによりＳＡＭのデ
ータビットとアドレスポインタのビットを組み合わせる
ことにより、２n単位で繰り返し且つ繰り返し単位内が
任意の分割アドレスとなる構造の被測定メモリに対して
も対応することができる。
【００１５】図１に示される実施例の動作について説明
をする。２進カウンタより成るアドレスポインタＰ１お
よびアドレスポインタＰ２において発生したアドレス
は、図示される通り、行フェイルカウントメモリＲＦＣ
Ｍおよび列フェイルカウントメモリＣＦＣＭのアドレス
ＡＳを直接に指定すると共に、セレクタＳ１およびセレ
クタＳ２により選択されて必要ビットのみが行側セパレ
ーションアドレスメモリＲＳＡＭおよび列側セパレーシ
ョンアドレスメモリＣＳＡＭのアドレスＡに供給され
る。このアドレス指定により、行側セパレーションアド
レスメモリＲＳＡＭおよび列側セパレーションアドレス
メモリＣＳＡＭからは上述された通りの予め設定されて
いるデータが出力される。行側セパレーションアドレス
メモリＲＳＡＭおよび列側セパレーションアドレスメモ
リＣＳＡＭの出力はＮｔｏ１マルチプレクサＳ３、２ t
o １マルチプレクサＳ４およびＳ５を介して行フェイル
カウントメモリＲＦＣＭおよび列フェイルカウントメモ
リＣＦＣＭのアドレスＡＤおよび全フェイルカウントメ
モリのアドレスＡの何れのビットに接続するか選択され
る。これは予め設定しておく。例えば、アドレスＡＲお
よびアドレスＡＣからスタートするものとすると、当初
は分割アドレスＡＤ１Ｒ＝００および分割アドレスＡＤ
１Ｃ＝００のデータが出力される。これらのデータはマ
ルチプレクサＳ３、Ｓ４およびＳ５を介して行フェイル
カウントメモリＲＦＣＭおよび列フェイルカウントメモ
リＣＦＣＭのアドレスＡＤおよび全フェイルカウントメ
モリのアドレスＡに接続される。
をする。２進カウンタより成るアドレスポインタＰ１お
よびアドレスポインタＰ２において発生したアドレス
は、図示される通り、行フェイルカウントメモリＲＦＣ
Ｍおよび列フェイルカウントメモリＣＦＣＭのアドレス
ＡＳを直接に指定すると共に、セレクタＳ１およびセレ
クタＳ２により選択されて必要ビットのみが行側セパレ
ーションアドレスメモリＲＳＡＭおよび列側セパレーシ
ョンアドレスメモリＣＳＡＭのアドレスＡに供給され
る。このアドレス指定により、行側セパレーションアド
レスメモリＲＳＡＭおよび列側セパレーションアドレス
メモリＣＳＡＭからは上述された通りの予め設定されて
いるデータが出力される。行側セパレーションアドレス
メモリＲＳＡＭおよび列側セパレーションアドレスメモ
リＣＳＡＭの出力はＮｔｏ１マルチプレクサＳ３、２ t
o １マルチプレクサＳ４およびＳ５を介して行フェイル
カウントメモリＲＦＣＭおよび列フェイルカウントメモ
リＣＦＣＭのアドレスＡＤおよび全フェイルカウントメ
モリのアドレスＡの何れのビットに接続するか選択され
る。これは予め設定しておく。例えば、アドレスＡＲお
よびアドレスＡＣからスタートするものとすると、当初
は分割アドレスＡＤ１Ｒ＝００および分割アドレスＡＤ
１Ｃ＝００のデータが出力される。これらのデータはマ
ルチプレクサＳ３、Ｓ４およびＳ５を介して行フェイル
カウントメモリＲＦＣＭおよび列フェイルカウントメモ
リＣＦＣＭのアドレスＡＤおよび全フェイルカウントメ
モリのアドレスＡに接続される。
【００１６】アドレスポインタＰ１およびアドレスポイ
ンタＰ２が進捗し、分割アドレスＢＲ或はＢＣに到達す
ると、行側セパレーションアドレスメモリＲＳＡＭおよ
び列側セパレーションアドレスメモリＣＳＡＭの出力は
ＡＤ２Ｒ＝０１或はＡＤ２Ｃ＝０１に変化する。このデ
ータが行フェイルカウントメモリＲＦＣＭ或は列フェイ
ルカウントメモリＣＦＣＭのアドレスＡＤを変化させ、
行フェイルカウントメモリＲＦＣＭ、列フェイルカウン
トメモリＣＦＣＭおよび全フェイルカウントメモリ内の
ブロックが切り替わる。これにより任意のアドレスでブ
ロック分割された被測定メモリのブロック毎に行アドレ
スラインフェイル数、列アドレスラインフェイル数、お
よびブロック内全フェイル数をカウントすることができ
る。
ンタＰ２が進捗し、分割アドレスＢＲ或はＢＣに到達す
ると、行側セパレーションアドレスメモリＲＳＡＭおよ
び列側セパレーションアドレスメモリＣＳＡＭの出力は
ＡＤ２Ｒ＝０１或はＡＤ２Ｃ＝０１に変化する。このデ
ータが行フェイルカウントメモリＲＦＣＭ或は列フェイ
ルカウントメモリＣＦＣＭのアドレスＡＤを変化させ、
行フェイルカウントメモリＲＦＣＭ、列フェイルカウン
トメモリＣＦＣＭおよび全フェイルカウントメモリ内の
ブロックが切り替わる。これにより任意のアドレスでブ
ロック分割された被測定メモリのブロック毎に行アドレ
スラインフェイル数、列アドレスラインフェイル数、お
よびブロック内全フェイル数をカウントすることができ
る。
【００１７】この発明の他の実施例として、セレクタＳ
１およびセレクタＳ２を省略し、セパレーションアドレ
スメモリのデータビット幅を分割アドレスＡＤと同一に
し、アドレスの最小から最大に至る全ての分割データを
書き込んでおく様に構成することができる。この場合、
アドレスポインタからＮ ｔｏ １マルチプレクサへの
接続が不要となり、Ｎの値を小さくすることができる。
１およびセレクタＳ２を省略し、セパレーションアドレ
スメモリのデータビット幅を分割アドレスＡＤと同一に
し、アドレスの最小から最大に至る全ての分割データを
書き込んでおく様に構成することができる。この場合、
アドレスポインタからＮ ｔｏ １マルチプレクサへの
接続が不要となり、Ｎの値を小さくすることができる。
【００１８】
【発明の効果】以上の通りであって、この発明によるア
ドレス解解析装置を具備する半導体試験装置は、行フェ
イルカウントメモリＲＦＣＭに対応してセパレーション
アドレスメモリＲＳＡＭを具備し、列フェイルカウント
メモリＣＦＣＭに対応してセパレーションアドレスメモ
リＣＳＡＭを具備して、ここに設定される任意の形式の
数値に基づいてフェイルカウントメモリの分割アドレス
を指定することができ、従って任意のアドレスでブロッ
ク分割された被測定メモリのブロック毎に行アドレスラ
インフェイル数、列アドレスラインフェイル数、および
ブロック内全フェイル数をカウントすることができる。
ドレス解解析装置を具備する半導体試験装置は、行フェ
イルカウントメモリＲＦＣＭに対応してセパレーション
アドレスメモリＲＳＡＭを具備し、列フェイルカウント
メモリＣＦＣＭに対応してセパレーションアドレスメモ
リＣＳＡＭを具備して、ここに設定される任意の形式の
数値に基づいてフェイルカウントメモリの分割アドレス
を指定することができ、従って任意のアドレスでブロッ
ク分割された被測定メモリのブロック毎に行アドレスラ
インフェイル数、列アドレスラインフェイル数、および
ブロック内全フェイル数をカウントすることができる。
【図１】この発明の実施例を説明する図。
【図２】ＳＡＭへの分割アドレスの書き込みを示す図。
【図３】ＳＡＭの動作アドレス範囲の設定を説明する
図。
図。
【図４】ＦＣＭのアドレスを示す図。
【図５】従来例を説明する図。
【図６】救済ブロックを示す図。
Ｐ１、Ｐ２ アドレスポインタ ＲＦＣＭ 行フェイルカウントメモリ ＣＦＣＭ 列フェイルカウントメモリ ＡＤＤ 加算器 ＴＦＣＭ 全フェイルカウントメモリ Ｓ３ Ｎ ｔｏ １マルチプレクサ Ｓ４ ２to１マルチプレクサ ＡＳ アドレス ＡＤ 分割アドレス ＡＲ、ＢＲ・・ＥＲ 行方向のブロック分割点 ＡＣ、ＢＣ・・ＥＣ 列方向のブロック分割点 ＲＳＡＭ セパレーションアドレスメモリ ＣＳＡＭ セパレーションアドレスメモリ Ｓ１、Ｓ２ セレクタ
Claims (2)
- 【請求項１】 不良ビット救済構成を有する被測定メモ
リの救済すべきアドレス解を求めるアドレス解解析装置
を具備する半導体試験装置において、被測定メモリから
得られるフェイル情報を記憶するフェイルカウントメモ
リを具備し、被測定メモリのアドレスを出力してこれに
よりフェイルカウントメモリをアドレス指定するアドレ
スポインタを具備し、分割アドレスを予め書き込むセパ
レーションアドレスメモリを具備し、アドレスポインタ
のアドレス出力を選択してセパレーションアドレスメモ
リにアドレスビットを与えるセレクタを具備し、セパレ
ーションアドレスメモリの出力によりフェイルカウント
メモリを分割アドレス指定することを特徴とするアドレ
ス解解析装置を具備する半導体試験装置。 - 【請求項２】 不良ビット救済構成を有する被測定メモ
リの救済すべきアドレス解を求めるアドレス解解析装置
を具備する半導体試験装置において、被測定メモリから
得られるフェイル情報を記憶するフェイルカウントメモ
リを具備し、被測定メモリのアドレスを出力してこれに
よりフェイルカウントメモリをアドレス指定するアドレ
スポインタを具備し、分割アドレスを予め書き込むセパ
レーションアドレスメモリを具備し、ここでセパレーシ
ョンアドレスメモリのデータビット幅を分割アドレスと
同一にすると共にアドレスの最小から最大に至る全ての
分割データを書き込んでおき、セパレーションアドレス
メモリの出力によりフェイルカウントメモリを分割アド
レス指定することを特徴とするアドレス解解析装置を具
備する半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068499A JPH06283000A (ja) | 1993-03-26 | 1993-03-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068499A JPH06283000A (ja) | 1993-03-26 | 1993-03-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283000A true JPH06283000A (ja) | 1994-10-07 |
Family
ID=13375457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5068499A Withdrawn JPH06283000A (ja) | 1993-03-26 | 1993-03-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283000A (ja) |
-
1993
- 1993-03-26 JP JP5068499A patent/JPH06283000A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |