KR20000056612A - 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 - Google Patents

반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 테스터의 테스트 방법 및 그 장치를 공개한다. 그 방법은 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 불량정보를 해석하는 반도체 메모리 장치의 테스터의 테스트 방법에 있어서, 반도체 메모리 장치의 테스트하고자 원하는 크기의 최소값 및 최대값을 설정하는 단계, 설정된 최소값으로부터 최대값까지를 계수하는 계수단계, 계수값이 최대값이 되면 계수값과 최대값을 비교하여 캐리신호를 발생하는 단계, 및 만일 캐리신호가 발생되면 계수값을 리셋하는 단계로 이루어져 반도체 메모리 장치의 어드레스를 발생한다. 그리고, 그 장치는 반도체 메모리 장치의 테스트하고자 원하는 크기의 어드레스의 최소값과 최대값을 저장하기 위한 최소값 및 최대값 어드레스 저장부, 최소값으로부터 상승 계수하여 어드레스를 발생하기 위한 어드레스 계수부, 및 어드레스 계수부로부터 출력되는 어드레스와 최대값 어드레스 저장부의 출력신호가 동일하면 캐리신호를 발생하여 어드레스 계수부를 리셋하기 위한 캐리신호 발생부로 구성되어 있다. 따라서, 반도체 메모리 장치의 크기가 불규칙적이더라도 해당 크기의 어드레스를 정확하게 발생할 수 있고, 테스트 프로그램을 재작성하지 않아도 된다.

Description

반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치{Test method of tester of a semiconductor memory device and apparatus thereof}
본 발명은 반도체 메모리 장치의 테스터에 관한 것으로, 특히 2n단위로 규칙적으로 용량이 증가하지 않는 메모리 셀들을 구비한 반도체 메모리 장치를 테스트할 경우에 테스터를 사용하는 사용자가 테스트 프로그램을 수정하지 않고 테스트를 수행할 수 있는 반도체 메모리 장치의 테스터의 테스트 방법 및 그 장치에 관한 것이다.
종래의 반도체 메모리 장치의 테스터는 2n단위로 규칙적으로 용량이 증가하는 반도체 메모리 장치를 테스트할 수 있도록 어드레스를 발생하였다. 즉, 종래의 반도체 메모리 장치의 테스터는 2n단위로 규칙적으로 용량이 증가하지 않는 반도체 메모리 장치를 테스트하는 경우에, 예를 들면, 메모리 셀의 용량이 2n에서 2n+1사이범위의 2n+α인 경우에는 리드, 라이트, 및 리프레쉬 어드레스를 발생하는 카운터가 2n+α까지를 계수할 수 없고 2n+1까지를 계수하여야만 반도체 메모리 장치의 전 메모리 셀들을 테스트할 수 있었다.
그런데, 이와같이 2n단위로 규칙적이지 않는 반도체 메모리 장치를 테스트하기 위해서는 테스터 사용자가 테스트 프로그램을 다시 작성해주어야 하는데, 이 테스트 프로그램을 재작성하는데에 시간과 노력이 많이 들고, 테스트된 메모리 장치의 신뢰성에 대해서도 그다지 만족할 만한 것이 못된다.
본 발명의 목적은 2n단위로 규칙적으로 증가하지 않는 반도체 메모리 장치를 테스트하는 경우에 원하는 크기의 어드레스를 정확하게 발생할 수 있고, 테스트 프로그램을 재작성하지 않아도 되는 반도체 메모리 장치의 테스터의 테스트 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 테스터를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스터의 테스트 방법은 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 상기 불량정보를 해석하는 반도체 메모리 장치의 테스터의 테스트 방법에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 최소값 및 최대값을 설정하는 단계, 상기 설정된 최소값으로부터 최대값까지를 계수하는 계수단계, 상기 계수값이 최대값이 되면 상기 계수값과 최대값을 비교하여 캐리신호를 발생하는 단계, 및 만일 상기 캐리신호가 발생되면 상기 계수값을 리셋하는 단계를 구비하여 상기 반도체 메모리 장치의 어드레스를 발생하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스터는 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 상기 불량정보를 해석하는 반도체 메모리 장치의 테스터에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 어드레스의 최소값과 최대값을 저장하기 위한 최소값 및 최대값 어드레스 저장수단, 상기 최소값으로부터 상승 계수하여 어드레스를 발생하기 위한 어드레스 계수수단, 및 상기 어드레스 계수수단으로부터 출력되는 어드레스와 상기 최대값 어드레스 저장수단의 출력신호가 동일하면 캐리신호를 발생하여 상기 어드레스 계수수단을 리셋하기 위한 캐리신호 발생수단을 구비한 것을 특징으로 한다.
도1은 일반적인 반도체 메모리 장치의 테스터의 블록도이다.
도2는 도1에 나타낸 테스트 패턴 발생기의 블록도이다.
도3은 종래의 반도체 메모리 장치의 테스터의 어드레스 발생회로의 블록도이다.
도4는 도3에 나타낸 어드레스 발생회로의 실시예의 회로도이다.
도5는 종래의 반도체 메모리 장치의 테스터의 어드레스 발생방법을 설명하기 위한 메모리 블록을 나타내는 것이다.
도6은 본 발명의 반도체 메모리 장치의 테스터의 어드레스 발생회로의 블록도이다.
도7은 도6에 나타낸 어드레스 발생회로의 실시예의 회로도이다.
도8은 본 발명의 반도체 메모리 장치의 테스터의 어드레스 발생방법을 설명하기 위한 메모리 블록을 나타내는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 테스터 및 테스트 방법을 설명하기 전에 종래의 반도체 메모리 장치의 테스터를 설명하면 다음과 같다.
도1은 일반적인 반도체 메모리 장치의 테스터의 블록도로서, 반도체 메모리 장치(100), 및 비교 회로(10), 테스트 패턴 발생기(12), 불량 해석 메모리(14), 및 제어장치(16)로 구성된 테스터(200)로 구성되어 있다.
상술한 바와 같이 구성된 각 블록의 기능을 설명하면 다음과 같다.
테스트 패턴 발생기(12)는 반도체 메모리 장치(100)에 기입할 시험 패턴과 그의 기입 위치를 지정하는 어드레스, 및 제어신호를 출력한다. 또한, 테스트 패턴 발생기(12)는 비교 회로(10)로 기대치 패턴을 출력한다. 비교 회로(10)는 반도체 메모리 장치(100)로부터 출력되는 시험 패턴과 테스트 패턴 발생기(12)로부터 출력되는 기대치 패턴을 비교한다. 비교 회로(10)는 불일치를 검출할 때마다, 그 불량정보를 불량해석 메모리(14)의 불량이 난 해당 어드레스에 기입하고, 불량 해석 메모리(14)에 불량 셀의 위치 정보를 기억한다. 제어장치(16)는 제어신호를 비교 회로(10), 패턴 발생기(12), 및 불량 해석 메모리(14)에 인가하여 제어한다.
반도체 메모리 장치(100)를 시험할 때는 제어장치(16)의 제어하에 어드레스를 지정하고 반도체 메모리 장치(100)에 테스트 패턴 발생기(12)로부터 출력된 시험 패턴을 기입한다. 반도체 메모리 장치(100)로부터 독출된 시험 패턴은, 테스트 패턴 발생기(12)로부터 출력된 기대치 패턴과 함께 비교 회로(10)에 인가된다. 패턴이 불일치되는 불량을 검출하면, 불량 해석 메모리(14)의 해당 어드레스에 불량 정보를 기입한다. 반도체 메모리 장치(100)에 대한 불량 정보의 기입이 종료되면, 시험이 종료된 반도체 메모리 장치(100)의 불량 정보는 불량 해석 메모리(14)로부터 제어장치(16)로 독출되고, 제어장치(16)는 반도체 메모리 장치(100)의 불량 해석을 수행한다.
도2는 도1에 나타낸 테스트 패턴 발생기의 구성을 나타내는 블록도로서, 명령어 저장 메모리(20), 어드레스 발생회로(22), 데이터 발생회로(24), 제어신호 발생회로(26), 타이밍 신호 발생회로(28), 및 시퀀스 제어회로(30)로 구성되어 있다.
상술한 바와 같이 구성된 테스트 패턴 발생기의 각 부 기능을 설명하면 다음과 같다.
명령어 저장 메모리(20)는 어드레스, 데이터, 제어신호, 및 타이밍 발생회로를 제어하기 위한 제어신호를 발생한다. 어드레스 발생회로(22)는 명령어 저장 메모리(20)로부터의 제어신호에 응답하여 어드레스를 발생한다. 데이터 발생회로(24)는 명령어 저장 메모리(20)로부터의 제어신호에 응답하여 어드레스 발생회로(22)로부터의 어드레스에 해당하는 데이터를 출력한다. 제어신호 발생회로(26)는 명령어 저장 메모리(20)로 부터의 제어신호에 응답하여 리드(R), 라이트(W), 및 제어신호(C)를 발생한다. 타이밍 신호 발생회로(28)는 명령어 저장 메모리(20)로 부터의 제어신호에 응답하여 타이밍 신호(TS)를 발생한다. 시퀀스 제어회로(30)는 제어장치(16)로 부터의 제어신호에 응답하여 명령어 저장 메모리(20)를 제어하여 제어신호를 출력한다.
도3은 종래의 어드레스 발생회로의 구성을 나타내는 블록도로서, X, Y어드레스 최소값 레지스터들(40, 50), X, Y어드레스 최대값 레지스터(42, 52), X, Y어드레스 카운터들(44, 54), 및 최상위 비트 전송 게이트들(46, 56)로 구성되어 있다.
상술한 바와 같이 구성된 어드레스 발생회로의 각 부 기능을 설명하면 다음과 같다.
X, Y어드레스 최소값 레지스터들(40, 42)은 X, Y어드레스의 최소값들(Xmin, Ymin)을 각각 저장한다. X, Y어드레스 최대값 레지스터들(42, 52)은 X, Y어드레스의 최대값들(Xmax, Ymax)을 각각 저장한다. 최소값들(Xmin, Ymin) 및 최대값들(Xmax, Ymax)은 프로그램에 의해서 설정된다. X어드레스 카운터(44)는 로드 신호(LOAD)에 응답하여 레지스터(40)에 저장된 최소값(Xmin)을 입력하고, 클리어 신호(CLEAR)에 응답하여 리셋되고, 클럭신호(XCLK)에 응답하여 상승 계수하여 i비트의 X어드레스(XAi)를 발생한다. Y어드레스 카운터(54)는 로드 신호(LOAD)에 응답하여 레지스터(50)에 저장된 최소값(Ymin)을 입력하고, 클리어 신호(CLEAR)에 응답하여 리셋되고, 클럭신호(YCLK)에 응답하여 상승 계수하여 i비트의 Y어드레스(YAi)를 발생한다. 최상위 비트 전송 게이트(46)는 레지스터(42)에 저장된 최상위 비트 신호에 응답하여 카운터(44)의 출력신호를 X캐리신호(XCARRY)로 발생하고, X어드레스 카운터(44)를 리셋한다. 최상위 비트 전송 게이트(56)는 레지스터(52)에 저장된 최상위 비트 신호에 응답하여 카운터(54)의 출력신호를 Y캐리신호(YCARRY)로 발생하고, Y어드레스 카운터(54)를 리셋한다.
즉, X, Y어드레스 최대값 레지스터들(42, 52)에는 테스트되는 반도체 메모리 장치의 X, Y어드레스의 최대값이 1080이라고 하면, 최대값 레지스터들에 1080을 저장하도록 프로그램하는 것이 아니라 2048을 저장하도록 프로그램한다. 즉, 최대값 레지스터들(42, 52)에 "(MSB)100000000000(LSB)"이 저장된다. 최상위 비트 전송 게이트들(46)은 X, Y어드레스 카운터들(44, 54)이 2048을 계수하면 X, Y캐리신호들(XCARRY, YCARRY)을 각각 발생한다.
도4는 도3에 나타낸 어드레스 발생회로의 실시예의 회로도로서, 16비트의 X, Y어드레스를 발생하기 위한 어드레스 발생회로의 구성을 나타내는 것이다.
도4에서, 레지스터들(40, 42, 50, 52)은 16비트 레지스터들을 각각 나타내고, X, Y어드레스 카운터들(44, 54)은 17비트 카운터들을 각각 나타낸다. 최상위 비트 전송 게이트(46)는 X어드레스 최대값 레지스터(42)의 출력신호에 각각 응답하여 온되어 카운터(44)의 17비트 출력 데이터를 비트 단위로 각각 전송하기 NMOS전송 게이트들(XN1, XN2, ..., XN17)과, NMOS전송 게이트들의 출력신호를 논리합하여 X캐리신호(XCARRY)를 발생하기 위한 OR게이트(OR1)로 구성되어 있다.
그리고, 최상위 비트 전송 게이트(56)는 Y어드레스 최대값 레지스터(52)의 출력신호에 각각 응답하여 온되어 카운터(54)의 17비트 출력 데이터를 비트 단위로 각각 전송하기 위한 NMOS전송 게이트들(YN1, YN2, ..., YN17)과, NMOS전송 게이트들의 출력신호를 논리합하여 Y캐리신호(YCARRY)를 발생하기 위한 OR게이트(OR2)로 구성되어 있다.
상술한 바와 같이 구성된 어드레스 발생회로의 동작을 설명하면 다음과 같다.
먼저, 테스트 프로그램에 의해서 설정된 X, Y어드레스의 최소값들(Xmin, Ymin)과 최대값들(Xmax, Ymax)이 레지스터들(40, 42, 50, 52)에 각각 저장된다. 그리고, 로드 신호(LOAD)가 인가되면 카운터들(44, 54)은 최소값 레지스터들(40, 50)에 저장된 최소값을 각각 저장한다.
만일, X어드레스의 최대값(Xmax)이 1080이고, Y어드레스의 최대값(Ymax)이 1080인 반도체 메모리 장치를 X스캔 방법으로 테스트를 수행한다고 하면, 테스트 프로그램에 의해서 최소값들(Xmin, Ymin)은 각각 0으로, 최대값들(Xmax, Ymax)은 각각 2048로 설정하게 된다. 이때, 만일 최대값들(Xmax, Ymax)을 각각 1080으로 설정하게 되면 X, Y캐리신호들(XCARRY, YCARRY)을 정확하게 발생할 수 없게 된다.
X스캔 방법으로 테스트를 수행하는 경우에 카운터(44)는 클럭신호(XCLK)에 응답하여 1씩 증가하면서 발생되고, 카운터(54)는 최소값(Ymin)을 유지한다. 카운터(44)는 클럭신호(XCLK)에 응답하여 1023까지를 상승 계수한다. 그리고, 카운터(44)가 1024를 계수하면 레지스터(42)의 출력신호에 응답하여 온상태를 유지하는 NMOS트랜지스터(N11)에 의해서 1의 신호가 전송되고, OR게이트(OR1)는 1의 신호를 X캐리신호(XCARRY)로 발생한다. X캐리신호(XCARRY)가 발생되면 카운터(44)는 리셋되고, Y어드레스를 증가하기 위하여 클럭신호(YCLK)를 발생한다.
그러면, Y어드레스 카운터(54)가 상승 계수하여 Y어드레스를 1증가하고, X어드레스 카운터(44)는 X클럭신호(XCLK)에 응답하여 X어드레스를 상승 계수한다.
상술한 바와 같은 동작을 반복적으로 수행함에 의해서 테스트되는 반도체 메모리 장치에 대한 어드레스를 X스캔 방법으로 발생한다.
그리고, Y스캔 방법으로 어드레스를 발생하는 경우에는 X어드레스가 고정된 상태에서 Y어드레스를 증가하면서 어드레스를 발생하게 된다. 즉, Y어드레스 카운터(54)가 클럭신호(YCLK)에 응답하여 Y어드레스를 최대값(Ymax)까지 상승 계수하고, Y캐리신호(YCARRY)가 발생하면 클럭신호(XCLK)에 응답하여 X어드레스를 상승 계수한다. 이러한 동작을 반복적으로 수행함에 의해서 테스트되는 반도체 메모리 장치에 대한 어드레스를 Y스캔 방법으로 발생한다.
즉, 종래의 반도체 메모리 장치의 테스터는 최상위 비트 전송 게이트들(46, 56)의 구성이 최상위 비트만을 전송하도록 구성되어 있었기 때문에 테스트되는 반도체 메모리 장치의 크기가 (2n+α)×(2n+β)인 경우에는 최대값으로 2n+1을 지정하고 카운터가 2n+1까지를 계수하여야만 (2n+α)×(2n+β)의 크기의 반도체 메모리 장치를 테스트할 수가 있도록 구성되어 있었다.
따라서, 도5에 나타낸 바와 같은 (2n+α)×(2n+β)의 크기를 가진 반도체 메모장치를 테스트하기 위하여 종래의 어드레스 발생회로는 도5에 점선으로 표시한 2n+1×2n+1까지의 어드레스를 발생하여야 한다는 문제점이 있었다.
도5에서, X방향으로 표시된 화살표가 X스캔 방법에 의한 어드레스 발생으로, Y방향으로 표시된 화살표가 Y스캔 방법에 의한 어드레스 발생을 각각 나타낸다.
물론, 상술한 바와 같이 테스트하지 않고, 메인 셀 어레이 블록(도5의 ①)과 스페어 셀 어레이 블록들(도5의 ②, ③, ④)을 별도로 테스트할 수도 있다.
그러나, 이 경우에도 스페어 셀 어레이 블록들의 크기가 규칙적이지 못할 경우에는 스페어 셀 어레이 블록(도5의 ②)을 테스트하기 위하여는 스페어 셀 어레이 블록(도5의 ②)과 블록(도5의 ⑤)에 대한 어드레스를 모두 발생하여야 하기 위한 최소값과 최대값 어드레스를 테스트 프로그램에 의해서 지정하고, 스페어 셀 어레이 블록(도5의 ③)을 테스트하기 위하여는 스페어 셀 어레이 블록(도5의 ③)과 블록(도5의 ⑥)에 대한 어드레스를 모두 발생하기 위한 최소값과 최대값 어드레스를 테스트 프로그램에 의해서 지정하고, 스페어 셀 어레이 블록(도5의 ④)을 테스트하기 위하여는 스페어 셀 어레이 블록(도5의 ④)과 블록(도5의 ⑦)에 대한 어드레스를 모두 발생하기 위한 최소값과 최대값 어드레스를 테스트 프로그램에 의해서 지정하여야 한다.
예를 들어 설명하면, 만일 스페어 셀 어레이 블럭(도5의 ②)에 대한 테스트를 수행하기 위하여는 α×2n의 크기에 해당하는 어드레스를 지정하는 것이 아니라, 2m×2n의 크기에 해당하는 어드레스를 지정하여야 한다. 다시 설명하면, α의 값이 156인 경우에 최소값으로 2n의 값을 최소값으로, 2n+155의 값을 최대값으로 저장하는 것이 아니라 2n+(2m-1)의 값을 최대값으로 지정하여야 한다.
즉, 종래의 반도체 메모리 장치의 테스터는 X, Y어드레스 발생회로들을 구성하는 최대값 레지스터들에 규칙적인 크기의 최상위 비트 1비트만 1인 최대값을 입력하여 카운터가 최대값을 출력하면 캐리신호를 발생하도록 구성되어 있었다. 즉, 최대값으로 2n단위로 증가하는 어드레스를 입력하여 카운터가 이 값을 계수하면 캐리신호를 발생하도록 구성되어 있었다.
따라서, 종래의 반도체 메모리 장치의 테스터는 2n단위로 증가하는 크기의 어드레스를 발생할 수 밖에 없도록 구성되어 있었다.
도6은 본 발명의 반도체 메모리 장치의 테스터의 실시예의 어드레스 발생회로의 블록도로서, X, Y어드레스 최소값 발생회로들(40, 50), X, Y어드레스 최대값 발생회로들(42, 52), X, Y어드레스 카운터들(44, 54), 및 비교회로들(60, 62)로 구성되어 있다.
즉, 도6에 나타낸 어드레스 발생회로는 도3에 나타낸 종래의 어드레스 발생회로의 구성의 최상위 비트 전송 게이트들(46, 56)을 비교회로들(60, 62)로 구성한 것이 상이하다.
상술한 바와 구성된 반도체 메모리 장치의 테스터의 어드레스 발생회로의 동작을 설명하면 다음과 같다.
먼저, 테스트 프로그램에 의해서 설정된 X, Y어드레스의 최소값들(Xmin, Ymin)이 X, Y어드레스 최소값 레지스터들(40, 50)에 각각 저장되고, X, Y어드레스의 최대값들(Xmax, Ymax)이 X, Y어드레스 최대값 레지스터들(42, 52)에 각각 저장된다. 이때, 최대값 레지스터들(42, 52)에 저장되는 최대값들은 반도체 메모리 장치의 크기에 해당하는 X, Y어드레스의 최대값이 된다. 예를 들어, 반도체 메모리 장치의 X어드레스의 최대값이 2n+α이고, Y어드레스의 최대값이 2n+β라면, 최대값 레지스터들(40, 50)에 각각 (2n+α)-1, (2n+β)-1을 각각 저장한다.
그리고, X, Y어드레스 카운터들(44, 54)은 로드 신호(LOAD)에 응답하여 최소값을 입력하고, 클리어 신호(CLEAR)에 응답하여 리셋되고, 각각 클럭신호들(XCLK, YCLK)에 응답하여 최소값으로부터 상승 계수한다. 비교회로들(60, 62)은 X, Y어드레스 카운터들(44, 54)의 계수 출력들이 각각 X, Y어드레스의 최대값들(Xmax, Ymax)이 되면 X, Y캐리신호들(XCARRY, YCARRY)을 각각 발생한다. 이때, 발생되는 X, Y캐리신호들(XCARRY, YCARRY)은 X, Y어드레스 카운터들(44, 54)을 리셋한다.
따라서, 본 발명의 반도체 메모리 장치의 테스터의 어드레스 발생회로들은 최대값 레지스터들(42, 52)에 최대값에서 1을 뺀 어드레스를 저장하고, X, Y어드레스 카운터들(44, 54)이 최대값에서 1을 뺀 어드레스까지를 계수하면 X, Y캐리신호들(XCARRY, YCARRY)을 발생하고, 카운터들(44, 54)을 각각 리셋한다.
어드레스의 발생 방법은 상술한 바와 같은 X스캔 또는 Y스캔 방법으로 발생될 수도 있으며, 그 외의 다른 방법으로도 발생될 수 있다.
따라서, 본 발명의 반도체 메모리 장치의 테스터의 어드레스 발생회로는 테스트되는 반도체 메모리 장치의 크기가 불규칙적이라 하더라고 불규칙적인 크기에 해당하는 어드레스를 계수하여 테스트를 수행할 수 있게 된다.
도7은 도6에 나타낸 어드레스 발생회로의 실시예의 회로도로서, 16비트의 X, Y어드레스를 발생하는 어드레스 발생회로의 구성을 나타낸 것이다.
도7에서, 레지스터들(40, 42, 50, 52)은 17비트 레지스터들을 각각 나타내고, X, Y어드레스 카운터들(44, 54)은 17비트 카운터들을 각각 나타낸다.
비교회로(60)는 카운터(40)의 출력 데이터의 각 비트와 최대값 레지스터(42)의 출력 데이터의 각 비트를 비배타 논리합하기 위한 XEXOR게이트들(XEXOR1, XEXOR2, ..., XEXOR17)과 XEXOR게이트들의 출력신호들을 논리곱하기 위한 AND게이트(AND1)로 구성되어 있다.
비교회로(62)는 카운터(50)의 출력 데이터의 각 비트와 최대값 레지스터(52)의 출력 데이터의 각 비트를 비배타 논리합하기 위한 YEXOR게이트들(YEXOR1, YEXOR2, ..., YEXOR17)과 YEXOR게이트들의 출력신호들을 논리곱하기 위한 AND게이트(AND2)로 구성되어 있다.
상술한 바와 같이 구성된 반도체 메모리 장치의 테스터의 어드레스 발생회로의 동작을 설명하면 다음과 같다.
먼저, 테스트 프로그램에 의해서 설정된 X, Y어드레스의 최소값들(Xmin, Ymin)과 최대값들(Xmax, Ymax)이 레지스터들(40, 42, 50, 52)에 각각 저장된다. 그리고, 로드 신호(LOAD)가 인가되면 카운터들(44, 54)은 최소값 레지스터들(40, 50)에 저장된 최소값을 각각 저장한다.
만일, X어드레스의 최대값(Xmax)이 1080이고, Y어드레스의 최대값(Ymax)이 1080인 반도체 메모리 장치를 X스캔 방법으로 테스트를 수행한다고 하면, 테스트 프로그램에 의해서 최소값들(Xmin, Ymin)은 각각 0으로, 최대값들(Xmax, Ymax)은 각각 1079로 설정하게 된다.
X스캔 방법으로 테스트를 수행하는 경우에 카운터(44)는 클럭신호(XCLK)에 응답하여 1씩 증가하면서 계수하고, 카운터(54)는 최소값(Ymin)을 유지한다. 카운터(44)는 클럭신호(XCLK)에 응답하여 1078까지를 상승 계수한다. 그리고, 카운터(44)가 1079를 계수하면 XEXOR게이트들(XEXOR1, XEXOR2, ..., XEXORn)의 출력신호들이 모두 "1"이 된다. AND게이트(AND1)는 XEXOR게이트들의 출력신호들이 모두 "1"이 되면 "1"의 플래그 신호(FLAG)를 발생한다. X캐리신호(XCARRY)가 발생되면 카운터(40)는 리셋되고, Y어드레스를 증가하기 위하여 클럭신호(YCLK)가 발생된다.
그러면, Y어드레스 카운터(54)가 상승 계수하여 Y어드레스를 1증가하고, X어드레스 카운터(44)는 X클럭신호(XCLK)에 응답하여 X어드레스를 상승 계수한다.
상술한 바와 같은 동작을 반복적으로 수행함에 의해서 Y어드레스 카운터(50)가 최대값을 계수할 때까지 동작이 수행되면 비교회로(62)는 "1"의 Y캐리신호(YCARRY)를 발생한다. 따라서, 전 메모리 셀에 대한 어드레스의 억세스가 가능하게 된다.
그리고, Y스캔 방법으로 어드레스를 발생하는 경우에는 X어드레스가 고정된 상태에서 Y어드레스를 증가하면서 어드레스를 발생하게 된다. 즉, Y어드레스 카운터(54)가 클럭신호(YCLK)에 응답하여 Y어드레스를 최대값(Ymax)인 1079까지 상승 계수하고, Y캐리신호(YCARRY)가 발생하면 클럭신호(XCLK)에 응답하여 X어드레스를 상승 계수한다. 이러한 동작을 X어드레스 카운터(40)가 최대값(Xmax)인 1079까지 상승 계수할 때까지 반복적으로 수행하게 된다.
그리고, 메인 셀 어레이 블록(도8의 ①)과 스페어 셀 어레이 블록들(도8의 ②, ③, ④)을 별도로 테스트할 수도 있다. 이 경우에 메인 셀 어레이 블록(도8의 ①)을 테스트하는 경우에는 블록(도8의 ①)에 해당하는 최소값과 최대값을 테스트 프로그램에 의해서 지정하고, 스페어 셀 어레이 블록들(도8의 ②, ③, ④)을 각각 테스트하는 경우에는 각 블록에 해당하는 최소값과 최대값을 테스트 프로그램에 의해서 지정하여 테스트를 수행하면 된다.
따라서, 본 발명의 반도체 메모리 장치의 테스터는 도8에 나타낸 바와 같은 (2n+α)×(2n+β)의 크기를 가진 반도체 메모리 장치를 테스트할 때 테스트되는 반도체 메모리 장치의 크기에 해당하는 어드레스를 발생할 수 있다.
즉, 본 발명의 반도체 메모리 장치의 테스터는 불규칙인 크기를 가지는 반도체 메모리 장치를 테스트할 때에도 정확한 크기의 어드레스를 발생할 수 있다.
상술한 실시예에서는 테스터의 행, 및 열 어드레스 발생회로에 대한 것을 설명하였지만, 리프레쉬 어드레스를 발생하는 경우에도 본 발명의 어드레스 발생방법이 적용된다.
본 발명은 상술한 실시예에만 국한되지 않으며, 본 발명의 사상과 정신을 벗어나지 않는 범위내에서 다양한 변경과 수정이 가능하다.
본 발명의 반도체 메모리 장치의 테스터는 반도체 메모리 장치의 크기가 불규칙적이더라도 해당 크기의 어드레스를 정확하게 발생할 수 있다.
따라서, 테스터 사용자가 테스트 프로그램을 재작성하지 않아도 되므로 테스트하기가 용이하고, 테스트 결과에 대한 신뢰성이 향상된다.

Claims (15)

  1. 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 상기 불량정보를 해석하는 반도체 메모리 장치의 테스터의 테스트 방법에 있어서,
    상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 최소값 및 최대값을 설정하는 단계;
    상기 설정된 최소값으로부터 최대값까지를 계수하는 계수단계;
    상기 계수값이 최대값이 되면 상기 계수값과 최대값을 비교하여 캐리신호를 발생하는 단계; 및
    만일 상기 캐리신호가 발생되면 상기 계수값을 리셋하는 단계를 구비하여 상기 반도체 메모리 장치의 어드레스를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 테스터의 테스트 방법.
  2. 제1항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위의 규칙적인 크기인 것을 특징으로 하는 반도체 메모리 장치의 테스터의 테스트 방법.
  3. 제1항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위의 규칙적인 크기가 아닌 것을 특징으로 하는 반도체 메모리 장치의 테스터의 테스트 방법.
  4. 반도체 메모리 장치로 어드레스 및 상기 어드레스에 해당하는 테스트 패턴을 발생하기 위한 테스트 패턴 발생수단;
    상기 테스트 패턴 발생수단으로부터 발생되는 기대치 패턴 및 상기 반도체 메모리 장치로부터 발생되는 데이터를 비교하기 위한 비교수단;
    상기 비교수단의 결과 데이터를 저장하기 위한 불량 해석 메모리; 및
    상기 테스트 패턴 발생수단, 비교수단, 및 불량 해석 메모리를 제어하기 위한 제어수단을 구비한 반도체 메모리 장치의 테스터에 있어서,
    상기 테스트 패턴 발생수단이
    상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 X, Y어드레스 각각의 최소값과 최대값을 저장하기 위한 X, Y최소값 및 최대값 어드레스 저장수단;
    상기 X, Y최소값으로부터 각각 상승 계수하여 X, Y어드레스를 발생하기 위한 X, Y어드레스 계수수단; 및
    상기 X, Y어드레스 계수수단으로부터 출력되는 X, Y어드레스 각각과 상기 최대값 어드레스 저장수단 각각의 출력신호가 동일하면 X, Y캐리신호를 각각 발생하여 상기 X, Y어드레스 계수수단 각각을 리셋하기 위한 X, Y캐리신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  5. 제4항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위의 규칙적인 크기인 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  6. 제4항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위의 규칙적인 크기가 아닌 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  7. 제4항에 있어서, 상기 X, Y캐리신호 발생수단 각각은
    상기 X, Y어드레스 계수수단의 출력신호와 상기 최대값 어드레스 저장수단의 X, Y최대값들 각각의 비트 데이터를 비배타 논리합하기 위한 X, Y비배타 논리합 수단; 및
    상기 X, Y비배타 논리합 수단 각각의 출력신호들을 각각 논리곱하여 X, Y캐리신호들을 각각 발생하기 위한 X, Y논리곱 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  8. 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 상기 불량정보를 해석하는 반도체 메모리 장치의 테스터에 있어서,
    상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 X, Y어드레스 각각의 최소값과 최대값을 저장하기 위한 X, Y최소값 및 최대값 어드레스 저장수단;
    상기 X, Y최소값으로부터 각각 상승 계수하여 X, Y어드레스를 발생하기 위한 X, Y어드레스 계수수단; 및
    상기 X, Y어드레스 계수수단으로부터 출력되는 X, Y어드레스 각각과 상기 최대값 어드레스 저장수단 각각의 출력신호가 동일하면 X, Y캐리신호를 각각 발생하여 상기 X, Y어드레스 계수수단 각각을 리셋하기 위한 X, Y캐리신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  9. 제8항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위로 규칙적인 크기인 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  10. 제8항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위로 규칙적인 크기가 아닌 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  11. 제8항에 있어서, 상기 X, Y캐리신호 발생수단 각각은
    상기 X, Y어드레스 계수수단의 출력신호와 상기 최대값 어드레스 저장수단의 X, Y최대값들 각각의 비트 데이터를 비배타 논리합하기 위한 X, Y비배타 논리합 수단; 및
    상기 X, Y비배타 논리합 수단 각각의 출력신호들을 각각 논리곱하여 X, Y캐리신호들을 각각 발생하기 위한 X, Y논리곱 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  12. 반도체 메모리 장치에 테스트 패턴을 기입하고, 기입된 테스트 패턴을 독출해서 기대치 패턴과 비교하고, 그 비교결과로부터 상기 반도체 메모리 장치의 불량정보를 검출하고 상기 불량정보를 해석하는 반도체 메모리 장치의 테스터에 있어서,
    상기 반도체 메모리 장치의 테스트하고자 원하는 크기의 어드레스의 최소값과 최대값을 저장하기 위한 최소값 및 최대값 어드레스 저장수단;
    상기 최소값으로부터 상승 계수하여 어드레스를 발생하기 위한 어드레스 계수수단; 및
    상기 어드레스 계수수단으로부터 출력되는 어드레스와 상기 최대값 어드레스 저장수단의 출력신호가 동일하면 캐리신호를 발생하여 상기 어드레스 계수수단을 리셋하기 위한 캐리신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  13. 제12항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위로 규칙적인 크기인 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  14. 제12항에 있어서, 상기 반도체 메모리 장치의 테스트하고자 원하는 크기가
    2n(n은 정수)단위로 규칙적인 크기가 아닌 것을 특징으로 하는 반도체 메모리 장치의 테스터.
  15. 제12항에 있어서, 상기 캐리신호 발생수단은
    상기 어드레스 계수수단의 출력신호와 상기 최대값 어드레스 저장수단의 최대값의 비트 데이터를 비배타 논리합하기 위한 비배타 논리합 수단; 및
    상기 비배타 논리합 수단의 출력신호들을 논리곱하여 캐리신호를 발생하기 위한 논리곱 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스터.
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