JPS6180600A - メモリの試験方法 - Google Patents
メモリの試験方法Info
- Publication number
- JPS6180600A JPS6180600A JP59203180A JP20318084A JPS6180600A JP S6180600 A JPS6180600 A JP S6180600A JP 59203180 A JP59203180 A JP 59203180A JP 20318084 A JP20318084 A JP 20318084A JP S6180600 A JPS6180600 A JP S6180600A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- memory
- address
- circuit
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子１通信装置等に実装されるメモリ素子の
良否判定を行うメモリの試験方法に関するものである。
良否判定を行うメモリの試験方法に関するものである。
電子１通信装置等にメモリ素子が数多く用いられている
。゛装置を運用する時には、まずメモリ素子の試験を行
うことが必ず必要となる。しかも運用中のメモリ素子は
、エラーを検出する奇偶検査（パリティチェック）とか
エラを検査して修正を行う（ＥＲＲＯＲＣＩＩＥＣＫ
ＡＮＤ Ｃ０ＲＲＥＣＴＩＯＮ即ちＥＣＣ）等を用いて
いる。メモリ素子を搭載する装置の運用開始に先立ち、
メモリ素子の試験を簡単に行えるメモリの試験方法が要
望されている。
。゛装置を運用する時には、まずメモリ素子の試験を行
うことが必ず必要となる。しかも運用中のメモリ素子は
、エラーを検出する奇偶検査（パリティチェック）とか
エラを検査して修正を行う（ＥＲＲＯＲＣＩＩＥＣＫ
ＡＮＤ Ｃ０ＲＲＥＣＴＩＯＮ即ちＥＣＣ）等を用いて
いる。メモリ素子を搭載する装置の運用開始に先立ち、
メモリ素子の試験を簡単に行えるメモリの試験方法が要
望されている。
上記したように、従来装置の運用開始に当たって、既存
のパリティチェックとか、ＥＣＣｉ構を用いてメモリ素
子の試験を行っている。即ち、メモリの試験部運用試験
を行って、パリティチェック。
のパリティチェックとか、ＥＣＣｉ構を用いてメモリ素
子の試験を行っている。即ち、メモリの試験部運用試験
を行って、パリティチェック。
ＥＣＣ機構によってこの試験を行うこととなる。従って
、メモリ素子に入出力されるデータ及び回路を含む試験
となり、メモリ素子のエラを区別するに労力を必要とす
ることとなる。
、メモリ素子に入出力されるデータ及び回路を含む試験
となり、メモリ素子のエラを区別するに労力を必要とす
ることとなる。
上記したパリティチェックとか、ＥＣＣｉ構を用いたメ
モリ素子の試験方法はメモリ素子を試験するといった目
的を達成しているが、本来のメモリの試験と云う点から
不都合であると云う問題がある。
モリ素子の試験方法はメモリ素子を試験するといった目
的を達成しているが、本来のメモリの試験と云う点から
不都合であると云う問題がある。
本発明は、上記問題点を解消した簡単に試験の行えるメ
モリの試験方法を提供するものである。
モリの試験方法を提供するものである。
その手段は、メモリ素子を搭載し書込み／読取り機能を
有する装置に計数回路と比較回路とを設け、前記メモリ
素子の昇順アドレスの奇数／偶数アドレスに相反する論
理値の書込みを行い、該メモリ素子を最大アドレスまで
読取り前記計数回路に入力して、該計数回路の計数値と
前記最大アドレスとを前記比較回路に入力し比較結果に
よってメモリ素子の良否を判定するメモリの試験方法に
よってなされる。
有する装置に計数回路と比較回路とを設け、前記メモリ
素子の昇順アドレスの奇数／偶数アドレスに相反する論
理値の書込みを行い、該メモリ素子を最大アドレスまで
読取り前記計数回路に入力して、該計数回路の計数値と
前記最大アドレスとを前記比較回路に入力し比較結果に
よってメモリ素子の良否を判定するメモリの試験方法に
よってなされる。
上記メモリの試験方法は、メモリ素子を搭載し書込み／
読取りを行う装置に計数回路と比較回路とを設け、昇順
に最大アドレスまで奇数／偶数アドレスに相反する論理
値の書込みを行い、このメモリ素子を読取り読取った信
号を計数し、計数と最大アドレス数とを比較してメモリ
素子の良否を試験するのである。
読取りを行う装置に計数回路と比較回路とを設け、昇順
に最大アドレスまで奇数／偶数アドレスに相反する論理
値の書込みを行い、このメモリ素子を読取り読取った信
号を計数し、計数と最大アドレス数とを比較してメモリ
素子の良否を試験するのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
図は本発明の一実施例のブロック図である。装置はメモ
リ素子１とアドレスレジスタ２と書込み／読取り制御回
路３とで構成されている。このメモリ素子１はアドレス
レジスタ２によってアドレス指定が行われ、更に、書込
み／読取り制御回路３によって書込みと読取りの制御が
行われる。上記の装置に計数回路として働くカウンタ４
と比較回路５と最大アドレスを保持するレジスタ６とメ
モリ素子のエラを表示する表示部７とを付設しである。
リ素子１とアドレスレジスタ２と書込み／読取り制御回
路３とで構成されている。このメモリ素子１はアドレス
レジスタ２によってアドレス指定が行われ、更に、書込
み／読取り制御回路３によって書込みと読取りの制御が
行われる。上記の装置に計数回路として働くカウンタ４
と比較回路５と最大アドレスを保持するレジスタ６とメ
モリ素子のエラを表示する表示部７とを付設しである。
メモリ素子１を試験するのに、まず書込み／読取り制御
回路３を書込み状態として、書込みを行う。書込みはア
ドレスの昇順に行い、最大アドレスまで行う。書込みは
奇数アドレスと偶数アドレスにそれぞれ対応して、例え
ば論理値“０′ と“１゛ とを書込む。この際に、メ
モリの最大アドレスをレジスタ６に保持する。
回路３を書込み状態として、書込みを行う。書込みはア
ドレスの昇順に行い、最大アドレスまで行う。書込みは
奇数アドレスと偶数アドレスにそれぞれ対応して、例え
ば論理値“０′ と“１゛ とを書込む。この際に、メ
モリの最大アドレスをレジスタ６に保持する。
次に、書込み／読取り制御回路３を読取り状態として、
メモリ素子１の読取りを行う。読取った信号をデータを
カウンタ４に入力する。カウンタ４は論理値“ｌ”によ
って歩進し、論理値′１゛の数を計数することとなる。
メモリ素子１の読取りを行う。読取った信号をデータを
カウンタ４に入力する。カウンタ４は論理値“ｌ”によ
って歩進し、論理値′１゛の数を計数することとなる。
このカウンタ値とレジスタ６の最大アドレスを比較回路
５に入力して比較を行う。カウンタ値が最大アドレスの
１／２であれば、メモリ素子は正常であり、１／２で無
ければメモリ素子は異常である。此の異常状態は表示部
７ （例えば発光ダイオード回路）に表示されるう 〔発明の効果〕 以上説明したように本発明によれば、ハリティチェック
、或いはＥＣＣＮ３ｊ構を用いず、メモリのみの試験が
簡単に行え、特にパリティチェック及びＥＣＣ機構の無
い装置のメモリを試験する上で利点の多いものとなる。
５に入力して比較を行う。カウンタ値が最大アドレスの
１／２であれば、メモリ素子は正常であり、１／２で無
ければメモリ素子は異常である。此の異常状態は表示部
７ （例えば発光ダイオード回路）に表示されるう 〔発明の効果〕 以上説明したように本発明によれば、ハリティチェック
、或いはＥＣＣＮ３ｊ構を用いず、メモリのみの試験が
簡単に行え、特にパリティチェック及びＥＣＣ機構の無
い装置のメモリを試験する上で利点の多いものとなる。
図は本発明の一実施例のブロック図である。 図におい
て、ｌはメモリ素子、４はカウンタ、５は比較回路をそ
れぞれ示す。
て、ｌはメモリ素子、４はカウンタ、５は比較回路をそ
れぞれ示す。
Claims (1)
- メモリ素子を搭載し書込み／読取り機能を有する装置
に計数回路と比較回路とを設け、前記メモリ素子の昇順
アドレスの奇数／偶数アドレスに相反する論理値の書込
みを行い、該メモリ素子を最大アドレスまで読取り前記
計数回路に入力して、該計数回路の計数値と前記最大ア
ドレスとを前記比較回路に入力し比較結果によってメモ
リ素子の良否を判定することを特徴とするメモリの試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203180A JPS6180600A (ja) | 1984-09-27 | 1984-09-27 | メモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203180A JPS6180600A (ja) | 1984-09-27 | 1984-09-27 | メモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180600A true JPS6180600A (ja) | 1986-04-24 |
Family
ID=16469782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203180A Pending JPS6180600A (ja) | 1984-09-27 | 1984-09-27 | メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305679B1 (ko) * | 1999-02-24 | 2001-09-26 | 윤종용 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
-
1984
- 1984-09-27 JP JP59203180A patent/JPS6180600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305679B1 (ko) * | 1999-02-24 | 2001-09-26 | 윤종용 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
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