DE60302747T2

DE60302747T2 - Schaltkreis zur Reparatur von Subspalten

Info

Publication number: DE60302747T2
Application number: DE60302747T
Authority: DE
Inventors: Yann Tellier
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-10-07
Filing date: 2003-05-28
Publication date: 2006-08-17
Anticipated expiration: 2023-05-29
Also published as: DE60302747D1; DE60306290T2; EP1408513A1; DE60306290D1

Description

Halbleiterspeicher sind binäre Datenspeicher, in welchen eine Vielzahl von Speicherzellen vorgesehen ist. Die Speicherellen sind mittels Wortleitungen und Bitleitungen adressierbar. Der Hauptspeicher weist eine Matrix von vielen Speicherzellen auf, die mit Adressdekodiereinrichtungen und Leseverstärkern verbunden sind. Adressieren einer Speicherzelle, das heißt die Auswahl einer Speicherzelle, wird durch Aktivieren von Wortleitungen ausgeführt, welche mit Adressdekodiereinrichtungen verbunden sind. Die in den adressierten Speicherzellen gespeicherten Daten werden von Eingabe-/Ausgabeeinheiten ausgelesen, welche Leseverstärker zur Verstärkung des ausgelesenen Datensignals aufweisen. Die Eingabe-/Ausgabeeinheiten sind mit einem Datenbus verbunden, mittels welchem Daten aus dem Speicher ausgelesen oder in den Speicher eingeschrieben werden können.
Wenn ein Speicher mit wahlfreiem Zugriff hergestellt wird, kann es vorkommen, dass einige der Speicherzellen innerhalb der Matrix fehlerhaft sind. Dementsprechend wird der hergestellte Speicherchip geprüft, und es wird entschieden, ob er reparierbar ist. Zu diesem Zweck ist üblicherweise ein On-Chip-Schaltungsaufbau zur Testdurchführung auf dem Speicherchip vorgesehen. Der eingebaute Selbsttest (BIST = Built In Self Test) ist im Wesentlichen die Implementierung einer Logik, die in den Speicherchip eingebaut ist, um ein Prüfen ohne die Verwendung eines Testers für Datenmustererzeugung zu Vergleichszwecken auszuführen.
1 zeigt die Architektur eines Speicherchips gemäß dem Stand der Technik. Der Speicherchip weist einen Hauptspeicher mit einer Vielzahl von Speicherzellen und eine Redundanzlogik mit einer eingebauten Selbsttestvorrichtung auf. Der Speicherchip ist mit einem Adressbus, einem Steuerbus und einem Datenbus verbunden. In einem Testmodus werden die Adressen der fehlerhaften Speicherzellen erfasst. Die Redundanzlogik ersetzt die fehlerhaften Speicherzellen innerhalb des Hauptspeichers mit Speicherzellen in der Gestalt von redundanten Registern innerhalb der Redundanzlogik. Zu diesem Zweck programmiert die Redundanzlogik Fuses in einer Fusebox. Die auf den Adressbus aufgebrachte Adresse wird mit den Adressen der erfassten fehlerhaften Speicherzellen verglichen, und wenn es eine Übereinstimmung gibt, ordnet die Redundanzlogik die fehlerhafte Adresse einer Adresse einer Adressregisterzelle innerhalb der Redundanzlogik zu, um die fehlerhafte Speicherzelle zu ersetzen. Wenn Daten aus dem Speicherchip ausgelesen werden, steuert die Redundanzlogik einen Multiplexer, der mit dem Datenbus in Verbindung steht. Wenn auf Daten mit einer Adresse einer fehlerhaften Speicherzelle zugegriffen wird, werden die Daten aus dem Register ausgelesen, welches die Speicherzelle innerhalb der Redundanzlogik ersetzt.
2 zeigt die Architektur eines Hauptspeichers innerhalb des Speicherchips nach dem Stand der Technik. In diesem Beispiel ist der Hauptspeicher ein 8k × 16 großer Speicher mit 16 Eingabe-/Ausgabeeinheiten und Wortleitungs-Adressdekodern (XDEC) zur Dekodierung der Wortleitungsadresse oder X-Adresse der Speicherzellen Die Eingabe-/Ausgabeeinheiten sind mit der Speicherzellmatrix mittels vertikaler Bitleitungen verbunden. Die Eingabe-/Ausgabeeinheiten empfangen die Bitleitungsadresse oder Y-Adresse der ausgewählten Speicherzelle.
Der in 2 dargestellte Hauptspeicher nach dem Stand der Technik ist in zwei Speicherhälften untergliedert, wobei die X-Adressdekoder in der Mitte angeordnet sind. Mit dieser Architektur ist die Länge der Wortleitungen vergleichsweise kurz, so dass die parasitäre Kapazität der Wortleitungen minimiert werden kann. Jede Eingabe-/Ausgabeeinheit ist an die 16 Bitleitungen zum Auslesen von Daten aus der adressierten Speicherzelle und zum Einschreiben von Daten in eine adressierte Speicherzelle angeschlossen.
3 zeigt die Architektur einer Eingabe-/Ausgabeeinheit nach dem Stand der Technik. Zum Auslesen von Daten weist die Eingabe-/Ausgabeeinheit Multiplexer auf, welche mit den Bitleitungen der Speicherzellmatrix verbunden sind. In dem dargestellten Beispiel ist jede Speicherzelle mit einem Multiplexer über eine Doppelbitleitung oder ein Paar von Bitleitungen BL, BL verbunden, um ein differenzielles Signal an dem Eingang des Multiplexers bereitzustellen. In dem gezeigten Beispiel weist jeder Multiplexer N Signaleingänge auf. Auf der Ausgangsseite ist jeder Multiplexer an einen Differenzverstärker und einen Inverter zur Verstärkung des ausgelesenen Datensignals und zur Lieferung der Daten zu einem Datenbus angeschlossen. Die Multiplexer werden durch die aufgebrachte Y-Adresse gesteuert. Jede Eingabe-/Ausgabeeinheit (IO) besitzt einen Spaltendekoder und einen Lese-/Schreibverstärker.
In einem herkömmlichen Speicher sind entweder redundante Register, redundante Bitleitungen und/oder Wortleitung vorgesehen, um einen Speicherchip in dem Fall zu reparieren, in dem fehlerhafte Speicherzellen beim Testen des Speicherchips erfasst werden.
Wenn der herkömmliche Speicherchip redundante Register aufweist, ist die Anzahl von fehlerhaften Adressen durch die Anzahl von redundanten Registern begrenzt, die innerhalb der Redundanzlogik vorgesehen sind. Wenn zum Beispiel zehn redundante Register vorhanden sind, ist es nur möglich, zehn fehlerhafte Adressen zu reparieren. Wenn eine Adresse "fehlerhaft" ist, wird die Adresse in einem redundanten Register gespeichert. Da die Anzahl von fehlerhaften Adressen, die von dem Hauptspeicher erfasst werden, vor einem Testen nicht bekannt ist, muss eine beträchtliche Anzahl von Registern innerhalb der Redundanzlogik vorgesehen werden, um die Reparatur des Chips zu gewährleisten, auch wenn viele Speicherzellen als fehlerhaft erfasst werden.
In dem Fall, in welchem der Speicherchip redundante Bitleitungen und/oder Wortleitungen aufweist, ist das Reparaturverfahren viel umfangreicher, da alle Fehler im Voraus bekannt sein müssen, bevor das Fehlermuster diagnostiziert werden kann und eine optimale Reparaturlösung errechnet werden kann. Speicherung von erfassten Speichern mit einem herkömmlichen Verfahren bedingt ein sehr großes Array.
Ein solches Array benötigt viel Platz auf dem Speicherchip, wobei auf diese Weise Kosten bei Herstellung des Speicherchips ansteigen.
In der am 7. Oktober 2002 eingereichten europäischen Patentanmeldung EP 02022312.9 ( EP 1408512 ) sind ein Verfahren zum Speichern von erfassten Fehlern in einem separaten Diagnosearray mit einem minimalen Speicherraum und ein Speicherchip beschrieben, der ein Diagnosearray mit einem minimalen Speicherraum zur Speicherung von erfassten Fehlern eines Hauptspeichers innerhalb des Speicherchips aufweist.
Wie aus 4 ersichtlich ist, besitzt der Speicherchip wie in EP 02022312.9 beschrieben einen Speicher mit einer eingebauten Redundanz auf. Der Speicher weist eine Vielzahl von Speicherzellen auf, die mittels Wortleitungen und Bitleitungen adressierbar sind. Der Speicher weist redundante Wortleitungen und redundante Bitleitungen auf, welche zur Reparatur von fehlerhaften Speicherzellen vorgesehen sind. Der Speicher ist mit einem Steuerblock, einer BIST-Einheit und einer Reparatureinheit verbunden. Die Reparatureinheit steht mit programmierbaren Fuses in Verbindung, welche dazu vorgesehen sind, Wortleitungen durch redundante Wortleitungen und Eingabe-/Ausgabeeinheiten durch redundante Eingabe-/Ausgabeeinheiten innerhalb des Speichers zu ersetzen.
Die eingebaute Selbsttesteinheit führt einen Test des Speichers innerhalb des Chips 1 aus und prüft, ob es irgendwelche Speicherzellen gibt, die defekt sind. Die Diagnoseeinheit besteht aus einer Steuereinheit und aus einem Diagnosearray. Das Diagnosearray ist zur Speicherung von logisch erfassten Fehlern innerhalb des Hauptspeichers vorgesehen, welche von der eingebauten Selbsttestvorrichtung in einem Testmodus gefunden wurden. Die Steuereinheit steuert die Speicherung von erfassten Fehlern in dem Diagnosearray und analysiert die gespeicherten Fehler, um Wortleitungen und Eingabe-/Ausgabeeinheiten innerhalb des Speichers auszuwählen, die durch redundante Wortleitungen und redundante Eingabe-/Ausgabeeinheiten zu ersetzen sind. In Abhängigkeit von dem Analyseergebnis programmiert die Reparatureinheit Fuses in einer Fusebox, die mit dem Hauptspeicher verbunden ist. Auf einer Basis des Dateninhalts der Speichertabelle innerhalb des Diagnosearrays führt die Reparatureinheit einen Prefuse-Vorgang der Fuses aus, um Wortleitungen und die Eingabe-/Ausgabeeinheiten von fehlerhaften Speicherzellen durch redundante Wortleitungen und redundante Eingabe-/Ausgabeeinheiten zu ersetzen. Im nächsten Verfahrensschritt wird der provisorisch reparierte Speicher erneut getestet, und wenn keine weiteren Fehler erfasst werden, werden die Fuses in der Fusebox zerstört bzw. aufgetrennt.
5 stellt ein Speicherarray innerhalb eines Speicherchips nach 4 dar. Der Speicher ist in zwei Speicherhälften A, B unterteilt, von denen jede eine Matrix von Speicherzellen aufweist. Die Speicherzellen sind an X-Adressdekoder (XDEC) und an Eingabe-/Ausgabeeinheiten I/O angeschlossen. Die Eingabe-/Ausgabeeinheiten stehen mit Dateneingabe-/ausgabepads des Speicherchips in Verbindung. Jede Eingabe-/Ausgabeeinheit I/O ist zum Beispiel mit 16 Bitleitungen des Speicherzellarrays verbunden.
Wie aus 5 ersichtlich ist, weist der Speicher weiterhin redundante X-Adressdekoder XDEC und redundante Eingabe-/Ausgabeeinheiten I/O red auf. Weiterhin ist eine Steuer- und Komparatoreinheit vorgesehen, die über Steuerleitungen an den Adressbus und an die Fusebox angeschlossen ist.
US 6,151,263 beschreibt eine integrierte Schaltung mit einem Speicherblock, der eine Vielzahl von Speicherzellen enthält, die in Zellen und Spalten angeordnet sind, welche sich längs einer jeweiligen Zeilenrichtung und Spaltenrichtung erstrecken. Die integrierte Schaltung weist weiterhin einen Zeilendekoder auf, welcher in dem Speicherblock eine Zeile in Abhängigkeit eines Zeilenadressensignals auswählt. Spalte- und Auswahlleitungen wählen eine Spalte in dem Speicherblock aus. Die integrierte Schaltung weist weiterhin einen Spaltendekoder auf, welcher die Spaltenauswahlleitung in Abhängigkeit von einem Spaltenadressensignal aktiviert. Der Spaltenschalter schaltet Dateneingabe in die und Datenausgabe aus der ausgewählten Speicherzelle in Abhängigkeit von der Spaltenauswahlleitung, wobei sich die Spaltenauswahlleitung entlang der Zeilenrichtung erstreckt. Dateneingabe- und Datenausgabeleitungen sind zur Dateneingabe in eine und zur Datenausgabe aus einer Speicherzelle vorgesehen, welche von dem Zeilendekoder und von dem Spaltendekoder ausgewählt ist, wobei der Spaltendekoder auf einer Seite des Speicherblocks angeordnet ist. Die Dateneingabe- und Datenausgabeleitungen erstrecken sich in der Spaltenrichtung über der Vielzahl von Speicherzellen. Dementsprechend ist die Größe und der Stromverbrauch der Speichervorrichtung reduziert, die in US 6,151,263 beschrieben ist.
6 zeigt die Architektur der Eingabe-/Ausgabeeinheiten I/O in dem in EP 02022312.9 beschriebenen Speicherchip. Wie aus 6 ersichtlich ist, ist eine redundante Eingabe-/Ausgabeeinheit I/O vorgesehen, welche von den programmierten Fuses aktiviert werden kann. Die Fusebox ist über Steuerleitungen mit Multiplexern MUX A, B, C innerhalb einer Multiplexerstufe verbunden. Die Fusebox weist die Informationsdaten für die Eingabe-/Ausgabeeinheit I/O auf, die durch die redundante Eingabe-/Ausgabeeinheit I/O zu ersetzen ist. Ein Steuersignal wird an die Multiplexerstufe geliefert, um die Eingabe-/Ausgabeeinheit I/O zu blockieren, welche mit einer fehlerhaften Speicherzelle innerhalb des Speichers verbunden ist, und für welche entschieden ist, dass sie von dem korrespondierenden Datenpad ersetzt werden soll. Die redundante Eingabe-/Ausgabeeinheit I/OR ist an Datenpad C als ein Ersatz angeschlossen. Die redundante Eingabe-/Ausgabeeinheit I/OR wird von den Fuses aktiviert. Ein Vorsehen der zusätzlichen Multiplexerstufe hat fast keinen Einfluss auf die Signalverzögerung.
Wie in 6 gezeigt ist, weist der Speicherchip ein Speicherzellarray mit verschiedenen Speicherspalten auf. Jede Spalte besitzt acht bis sechzehn Bitleitungen BL, die mit einer zweistufigen Multiplexereinheit verbunden sind. 7 zeigt den Aufbau einer zweistufigen Multiplexereinheit in größerem Detail. Die zum Beispiel 16 Bitleitungen BL aufweisende Speicherspalte ist mit der ersten Stufe von Multiplexern verbunden, von denen jeder vier Eingänge besitzt. Die Ausgangsanschlüsse der Multiplexer sind an einen weiteren Multiplexer mit vier Eingängen und einem Ausgang angeschlossen. Die vier Multiplexer der ersten Stufe werden von einem Vordekodiersignal gesteuert, welches einen der vier Eingänge in Abhängigkeit von einem durch einen Spaltendekoder erzeugten Vordekodiersteuersignal auf die zweite Multiplexerstufe schaltet. Der Multiplexer der zweiten Stufe der zweistufigen Multiplexereinheit wird von einem Nachdekodiersteuersignal gesteuert, welches von dem Spaltendekoder erzeugt wird. Die erste Stufe der zweistufigen Multiplexereinheit weist vier Multiplexer auf, welche die von den Speicherzellen kommenden Daten vorwählen. Die zweite Stufe der Multiplexereinheit ist zum Nachdekodieren vorgesehen, wobei sie einen weiteren Multiplexer mit einem Latch für die Ausgabedaten aufweist.
Das Vordekodier- und Nachdekodiersteuersignal wird von dem Spaltendekoder auf der Grundlage einer aufgebrachten y-Adresse erzeugt. Zu diesem Zweck ist der Spaltendekoder mit dem Adressbus verbunden und erhält die y-Adresse.
Der Ausgang der zweistufigen Multiplexereinheit ist an einen Leseverstärker zur Verstärkung des Bitleitungssiqnals angeschlossen. Das verstärkte Signal wird auf einen ersten Eingang eines Multiplexers geleitet, welcher zum Schieben bzw. Shifting einer vollständigen Speicherspalte mit sechzehn Bitleitungen zu einem anderen Datenausgang für den Fall vorgesehen ist, wenn festgestellt wird, dass eine Speicherspalte mindestens eine fehlerhafte Bitleitung aufweist. Die Shift-Stufe weist verschiedene Multiplexer auf, von denen jeder zwei Eingänge und einen Ausgang besitzt. Die Multiplexer der Shift-Stufe werden von einem Fusedatensignal gesteuert, welches von einer Fusebox aufgebracht wird, die programmierbare Fuses aufweist. Wenn festgestellt wird, dass die Speicherspalte mindestens eine Bitleitung enthält, die fehlerhaft ist, werden die Fuses in der Fusebox programmiert oder zerstört, um das Speicherzellarray zu reparieren.
Wenn zum Beispiel erfasst wird, dass die Speicherspalte B wie in 7 gezeigt eine fehlerhafte Bitleitung aufweist, wird der Ausgang der Multiplexereinheit B von dem Ausgabedatenpad B blockiert, indem der Multiplexer A der Shift-Stufe auf den ersten Eingang geschaltet wird, der mit der Multiplexereinheit A verbunden ist, und der Multiplexer B der Shift-Stufe auf den Ausgang der Multiplexereinheit C geschaltet wird, die zu der benachbarten Speicherspalte C gehört. Die Speicherspalte A wird dann auf die nächste benachbarte Speicherspalte und so weiter geschaltet, bis eine redundante Speicherspalte erreicht wird, die innerhalb des Speicherzellarrays vorgesehen ist.
Ein Nachteil dieses Aufbaus wie in 7 dargestellt besteht darin, dass nur eine Bitleitung BL innerhalb einer Speicherspalte erfasst wird, eine vollständige Speicherspalte blockiert und auf den Ausgabedatenpfad der benachbarten Speicherspalte geschaltet wird. Der Reparatur nur eines Bitleitungsfehlers entsprechend ist es demgemäß notwendig, eine vollständige redundante Speicherspalte vorzusehen, die sechzehn Bitleitungen besitzt. Das Vorsehen einer redundanten Speicherspalte mit sechzehn Bitleitungen belegt viel Platz auf dem Chip und erhöht somit Herstellungskosten.
Demgemäß besteht die Aufgabe der Erfindung darin, eine Reparaturschaltung zu schaffen, welche einen minimalen Bereich auf dem Chip benötigt, aber welche trotzdem einen Bitleitungsfehler verlässlich repariert.
Diese Aufgabe wird durch eine Speichervorrichtung mit den Merkmalen von Hauptanspruch 1 gelöst.
Die Erfindung schafft eine Speichervorrichtung mit einer Speicherspalte und einer Subspalten-Reparaturschaltung, welche mit der Hauptspalte (26) zur Reparatur mindestens einer fehlerhaften Bitleitung (BL) innerhalb einer Speicher-Subspalte der Speicherspalte verbunden ist, wobei jede Speicherspalte k Speicher-Subspalten aufweist, von denen jede n Bitleitungen besitzt, wobei die Spalten-Reparaturschaltung Folgendes aufweist:

– eine erste Multiplexerstufe, welche k Multiplexer aufweist, wobei jeder Multiplexer n Multiplexereingänge, die mit n Bitleitungen (BL) einer Speicher-Subspalte verbunden sind, und einen Multiplexerausgang aufweist, wobei die Multiplexer der ersten Multiplexerstufe in Abhängigkeit von einem Vordekodiersignal geschaltet werden;
– eine zweite Multiplexerstufe, welche k Multiplexer aufweist, wobei jeder Multiplexer der zweiten Multiplexerstufe Folgendes aufweist: einen ersten Multiplexereingang, der mit einem Multiplexerausgang eines Multiplexers der ersten Multiplexerstufe verbunden ist, die zu einer ersten Speicher-Subspalte gehört; einen zweiten Multiplexereingang, der mit einem Multiplexerausgang eines Multiplexers der ersten Multiplexerstufe verbunden ist, die zu einer zweiten Speicher-Subspalte gehört, welche benachbart zur ersten Speicher-Subspalte angeordnet ist; und einen Multiplexerausgang, wobei die Multiplexer der zweiten Multiplexerstufe in Abhängigkeit von einem Fusedatensignal zum Ersatz einer fehlerhaften Speicher-Subspalte durch eine benachbarte Speicher-Subspalte geschaltet werden;
– eine dritte Multiplexerstufe, welche mindestens einen Multiplexer mit k Multiplexereingängen, die mit den Multiplexerausgängen der Multiplexer der zweiten Multiplexerstufe verbunden sind, und einen Multiplexerausgang aufweist, der mit einem Datenpad des Speichers verbunden ist, wobei der Multiplexer der dritten Multiplexerstufe in Abhängigkeit von einem Nachdekodiersignal geschaltet wird.

Der Kerngedanke der Erfindung besteht darin, das Verschieben bzw. Shifting oder die Reparatur nach der ersten Stufe der zweistufigen Multiplexereinheit auszuführen, anstatt das Shifting nach der zweiten Stufe der zweistufigen Multiplexereinheit wie in 7 gezeigt auszuführen. Folglich werden nur vier aufeinander folgende Bitleitungen BL durch eine redundante Speicher-Subspalte ersetzt anstelle von acht oder sechzehn Bitleitungen. Dieses neue Konzept weist die großen Vorteile auf, um Chipfläche zum Ersatz von Bitleitungsfehlern einzusparen.
Die Ertragssteigerung zwischen vier aufeinander folgendem Bitleitungsersatz und sechzehn aufeinander folgendem Bitleitungsersatz ist nicht signifikant. Dementsprechend ist es nicht notwendig, eine solche hohe Redundanz wie in 7 gezeigt vorzusehen, sondern es ist ausreichend, eine Redundanz von zum Beispiel vier Bitleitungen vorzusehen, die zu einer Speicher-Subspalte korresponaieren.
Mit der Subspalten-Reparaturschaltung mit den Merkmalen von Hauptanspruch 1 wird der Datenpfad nur um vier Kernzellen anstatt um sechzehn Speicherzellen wie in der Schaltung von 7 verschoben. Auf diese Weise ist nur eine Spalte, die zum Beispiel aus vier Wortleitungen besteht, zur Bitleitungsredundanz erforderlich, und es wird eine große Speicherchipfläche eingespart.
Ein weiterer Vorteil der Subspalten-Reparaturschaltung gemäß der vorliegenden Erfindung besteht darin, dass es möglich ist, einen fehlerhaften Leseverstärker zu ersetzen.
In einer bevorzugten Ausführungsform gemäß der vorliegenden Erfindung weist die Spalten-Reparaturschaltung eine Leseverstärkerstufe mit mehreren Leseverstärkern auf.
In einer bevorzugten Ausführungsform verstärkt jeder Leseverstärker das Ausgabesignal eines Multiplexers der ersten Multiplexerstufe.
In einer bevorzugten Ausführungsform werden das Vordekodiersignal und das Nachdekodiersignal von einem Spaltendekoder erzeugt, welcher ein aufgebrachtes y-Adressensignal dekodiert.
In einer weiteren bevorzugten Ausführungsform wird das Fusedatensignal von einer Fusebox mit Fuses aufgebracht, welche programmierbar sind.
In einer bevorzugten Ausführungsform der Spalten-Reparaturschaltung gemäß der vorliegenden Erfindung ist der Multiplexerausgang der dritten Multiplexerstufe mit einem Ausgabedatenpuffer verbunden.
In einer bevorzugten Ausführungsform sind die Bitleitungen und die Leitungen, welche die Multiplexerstufen verbinden, als Differenzsignalleitungen ausgebildet.
Die Leseverstärker sind in einer bevorzugten Ausführungsform als Differenzleseverstärker ausgebildet.
Die Erfindung schafft einen Speicherchip mit einem Speicherzellarray mit mehreren Speicherspalten, wobei jede k Speicher-Subspalten aufweist, und mit mindestens einer redundanten Speicher-Subspalte und weiterhin eine Subspalten-Reparaturschaltung mit den Merkmalen von Hauptanspruch 1.
Eine bevorzugte Ausführungsform des Verfahrens gemäß der vorliegenden Erfindung und des Speicherchips gemäß der vorliegenden Erfindung wird mit Bezugnahme auf die beigefügten Zeichnungen erläutert. Hierbei zeigt:
1 einen Speicherchip mit einer Redundanzlogik nach dem Stand der Technik;
2 den Hauptspeicher innerhalb eines Speicherchips nach dem Stand der Technik;
3 eine Eingabe-/Ausgabeeinheit nach dem Stand der Technik;
4 die Architektur eines Speicherchips wie in EP 2022312 beschrieben;
5 einen Hauptspeicher innerhalb eines Speicherchips mit einer Redundanz wie in EP 2022312 beschrieben;
6 eine Eingabe-/Ausgabeeinheit innerhalb eines Speicherchips wie in EP 2022312 beschrieben;
7 die zweistufigen Multiplexereinheiten innerhalb einer Eingabe-/Ausgabeeinheit nach 6 in größerem Detail;
8 ein Blockdiagramm zur Erläuterung der Reparatureinrichtung wie in EP 02022312 beschrieben;
9 eine bevorzugte Ausführungsform einer Subspalten-Reparaturschaltung gemäß der vorliegenden Erfindung;
10 ein Blockdiagramm zur Erläuterung der Funktionalität der Subspalten-Reparaturschaltung gemäß der vorliegenden Erfindung;
11 den Multiplexeraufbau einer ersten Multiplexerstufe gemäß der vorliegenden Erfindung;
12 den Multiplexeraufbau einer zweiten Multiplexerstufe der vorliegenden Erfindung.
9 zeigt eine bevorzugte Ausführungsform der Subspalten-Reparaturschaltung gemäß der vorliegenden Erfindung. Der Speicherchip weist ein Speicherzellarray mit mehreren Speicherspalten auf. In 9 sind zwei Speicherspalten i, i + 1 gezeigt. Jede Speicherspalte weist sechzehn Bitleitungen BL auf, welche mit einer korrespondierenden Subspalten-Reparaturschaltung 1 in Verbindung stehen. Die Speicherspalten sind mit vier Speicher-Subspalten aufgebaut, von denen jede vier Bitleitungen BL besitzt. Die Speicher-Subspalte innerhalb einer Speicherspalte ist an einen Multiplexer in der ersten Multiplexerstufe der Subspalten-Reparaturschaltung 1 angeschlossen.
Wie aus 9 ersichtlich ist, weist die Subspalten-Reparaturschaltung 1 eine erste Multiplexerstufe 2 mit Multiplexern 2a, 2b, 2c, 2d auf. Jeder Multiplexer 2a, 2b, 2c, 2d ist mit vier Bitleitungen BL einer Speicher-Subspalte verbunden. Eine Subspalten-Reparaturschaltung 1 weist k Multiplexer auf. Jeder Multiplexer besitzt n Multiplexereingänge, die mit n Bitleitungen BL einer Speicher-Subspalte verbunden sind, und einen Multiplexerausgang. In der in 9 dargestellten Ausführurgsform beträgt die Anzahl von Multiplexern in der ersten Stufe vier und die Anzahl von Eingängen, die an die Bitleitungen BL angeschlossen sind, beträgt ebenfalls vier. Die Multiplexer 2a, 2b, 2c, 2d der ersten Multiplexerstufe 2 werden in Abhängigkeit von einem Vordekodiersignal geschaltet, das über Steuerleitungen 3 aufgebracht wird. Das Vordekodiersignal wird von einem Spaltendekoder 4 erzeugt und ist über Adressensignalleitungen 5 mit einem Adressbus verbunden. Die y-Adresse wird an den Spaltendekoder 4 geliefert, welcher das Adressensignal dekodiert und ein Vordekodiersignal und ein Nachdekodiersignal erzeugt. Die Ausgangsanschlüsse der Multiplexer 2a, 2b, 2c, 2d der ersten Multiplexerstufe 2 sind mit korrespondierenden Leseverstärkern 6a, 6b, 6c, 6d innerhalb der Subspalten-Reparaturschaltung 1 verbunden. Die Leseverstärker 6a, 6b, 6c, 6d bilden eine Leseverstärkerstufe 6. Die Anzahl von Leseverstärkern korrespondiert zu der Anzahl von Multiplexern 2a, 2b, 2c, 2d innerhalb der ersten Multiplexerstufe 2 der Subspalten-Reparaturschaltung 1. Die Ausgangsanschlüsse der Leseverstärker 6a, 6b, 6c, 6d sind über Datensignalleitungen 7a, 7b, 7c, 7d an Eingänge 8a, 8b, 8c, 8d von Multiplexern 9a, 9b, 9c, 9d angeschlossen, welche eine zweite Multiplexerstufe 9 innerhalb der Subspalten-Reparaturschaltung 1 bilden. Jeder Multiplexer 9a, 9b, 9c, 9d weist einen weiteren Eingang 10a, 10b, 10c, 10d auf, der jeweils an den Ausgang des benachbarten Leseverstärkers angeschlossen ist. Die Ausgänge der Multiplexer 9a, 9b, 9c, 9d sind über Datenleitungen 11a, 11b, 11c, 11d mit Eingangsanschlüssen 12a, 12b, 12c, 12d eines weiteren Multiplexers 13 innerhalb der Subspalten-Reparaturschaltung 1 verbunden. Der Multiplexer 13 bildet eine dritte Multiplexerstufe innerhalb der Subspalten-Reparaturschaltung 1. Der Ausgangsanschluss des Multiplexers 13 ist über eine Ausgangsdatenleitung 14 mit einem korrespondierenden Ausgabedatenpuffer 15 verbunden, welcher von einer Inverterschaltung gebildet ist. Der Ausgang der Inverterschaltung 15 ist an ein Datenpad 16 des Speicherchips angeschlossen. Das Datenpad 16 ist mit einem externen Datenbus 17 verbunden.
Wie aus 9 ersichtlich ist, weist die Subspalten-Reparaturschaltung 1 gemäß der vorliegenden Erfindung drei Multiplexerstufen auf: eine erste Multiplexerstufe 2, eine zweite Multiplexerstufe 9 und eine dritte Multiplexerstufe 13. Die erste Multiplexerstufe 2 beinhaltet vier Multiplexer 2a, 2b, 2c, 2d, welche von einem Vordekodiersignal gesteuert werden, das von dem Spaltendekoder 4 erzeugt wird. Der einzelne Multiplexer 13 der dritten Multiplexerstufe wird über eine Steuerleitung 18 in Abhängigkeit von einem Nachdekodiersignal gesteuert, das ebenfalls von dem Spaltendekoder 4 erzeugt wird.
Die zweite Multiplexerstufe 9 ist eine Verschiebe- bzw. Shift-Stufe, welche zur Reparatur einer Speicher-Subspalte vorgesehen ist, die mindestens eine fehlerhafte Bitleitung aufweist. Die Multiplexer 9a, 9b, 9c, 9d der Subspalten-Reparaturschaltung 1 werden von einem Fusedatensignal gesteuert. Das Fusedatensignal wird über Steuerleitungen 19 von Fuses innerhalb einer Fusebox 20 aufgebracht. Die Fusebox 20 weist programmierbare Fuses auf.
Das Speicherzellarray wird getestet, indem ein Datentestmuster aufgebracht wird, um fehlerhafte Bitleitungen herauszufinden. Wenn ein Bitleitungsfehler erfasst ist, wird analysiert, in welcher Subspalte des Speichers der Bitleitungsfehler auftritt. Fuses innerhalb der Fusebox 20 werden auf eine solche Weise programmiert oder zerstört, dass die Subspalte, in welcher der Bitleitungsfehler aufgetreten ist, durch eine redundante Speicher-Subspalte 21 wie in 9 gezeigt ersetzt wird. Die Speicher-Subspalte 21 weist die gleiche Anzahl von Bitleitungen BL wie die verbleibenden Speicher-Subspalten innerhalb des Speicherzellarrays auf. Die redundante Speicher-Subspalte 21 ist mit einem Multiplexer 22 verbunden, welcher vier Eingänge und eine Ausgang besitzt. Auf der Ausgangsseite des Multiplexers 22 ist der Leseverstärker 23 zur Verstarkung des Datensignals der Bitleitungen der redundanten Speicher-Subspalte 21 vorgesehen. Der Ausgang des Leseverstärkers 23 ist über Leitung 24 an den Eingang 10a des ersten Multiplexers 9a der Subspalten-Reparaturschaltung 1 angeschlossen.
Wenn zum Beispiel, wie in 9 gezeigt ist, die dritte Speicher-Subspalte innerhalb Speicherspalte 1 mindestens eine fehlerhafte Bitleitung BL_f aufweist, werden Fuses innerhalb der Fusebox 20 auf eine solche Weise programmiert, dass das Ausgabesignal des Multiplexers 2c und des Leseverstärkers 6c zum Ausgabedatenpad 16 blockiert ist. Zu diesem Zweck wird der erste Multiplexer 9a von Eingang 8a auf Eingang 10a geschaltet, wodurch auf diese Weise die redundante Speicher-Subspalte 21 aktiviert wird. Weiterhin wird der Eingang des Multiplexers 9b von Eingang 8b auf Eingang 10b geschaltet. Der dritte Multiplexer 9c wird von Eingang 8c auf 10c geschaltet. Multiplexer 9d behält den Eingang 8d bei, der mit Ausgang 11d verbunden ist. Auf diese Art und Weise wird Ausgangsleitung 7c zu Leitung 11c durch Multiplexer 9c und zu Leitung 11d durch Multiplexer 9d blockiert. Die mit Multiplexer 9c verbundene fehlerhafte Speicher-Subspalte ist zum Datenbus blockiert. In einer bevorzugten Ausführungsform sind die Bitleitungen, die das Speicherzellarray mit der ersten Multiplexerstufe verbinden, und die Verbindungsleitungen, welche die Multiplexerstufen 2, die Leseverstärkerstufe 6 und Multiplexer 9 und 13 verbinden, auch Differenzialsignalleitungen. In dieser Ausführungsform sind die Leseverstärker als Differenzleseverstärker ausgebildet.
Der Vorteil der in 9 gezeigten Subspalten-Reparaturschaltung 1 besteht darin, dass nur eine redundante Speicher-Subspalte mit vier Bitleitungen vorgesehen werden muss, um eine fehlerhafte Bitleitung innerhalb des Speicherzellarrays zu reparieren. Folglich wird Chipfläche im Vergleich zu dem in 7 dargestellten Aufbau eingespart.
10 zeigt ein Blockdiagramm eines Speicherchips 25 gemäß der vorliegenden Erfindung. Der Speicherchip 25 weist ein Speicherzellarray 26 mit vier Speicherspalten 26a, 26b, 26c, 26d auf. Zur Reparatur einer fehlerhaften Speicher-Subspalte weist das Speicherzellarray 26 weiterhin eine redundante Speicher-Subspalte 21 auf. Für jede Speicherspalte 26a, 26b, 26c, 26d ist eine korrespondierende Subspalten-Reparaturschaltung 1 gemäß der vorliegenden Erfindung vorgesehen. In dem in 10 gezeigten Speicherchip 25 sind vier Subspalten-Reparaturschaltungen 1a, 1b, 1c, 1d vorgesehen. Jede Subspalten-Reparaturschaltung 1 ist mit einer korrespondierenden Eingabe-/Ausgabeeinheit 27a, 27b, 27c, 27d mit einem Ausgabedatenpuffer 15 und einem Datenpad 16 wie in 9 gezeigt verbunden. Die Eingabe-/Ausgabeeinheiten 27a bis 27d sind an den Datenbus 17 angeschlossen. In dem Fall, dass eine Subspeicherspalte mit vier Bitleitungen innerhalb der dritten Speicher-Subspalte 26c wie in 10 fehlerhaft ist, wird die Fusebox 20 auf eine solche Art und Weise programmiert, dass die redundante Speicher-Subspalte 21 diese fehlerhafte Speicher-Subspalte innerhalb der dritten Speicherspalte 26c ersetzt. Die vorgesehene Redundanz ist vergleichsweise gering aber ausreichend zur verlässlichen Reparatur von Bitleitungsfehlern. Der wie in 10 gezeigte Speicherchip 25 ist in einer bevorzugten Ausführungsform ein SRAM-Speicher. Der in der Speicher-Subspalte lokalisierte Bitleitungsfehler wird durch einen Verschiebe- bzw. Shift-Mechanismus ersetzt. Die fehlerhafte Speicher-Subspalte wird ausgeschaltet und von der benachbarten Subspalte ersetzt, bis die redundante Speicher-Subspalte 21 erreicht ist.
11 zeigt eine bevorzugte Ausführungsform eines Multiplexers 2-i der ersten Multiplexerstufe 2 innerhalb der Subspalten-Reparaturschaltung 1-i, die in 9 dargestellt ist. Die Gates der MOS-Transistoren T₀ bis T₃ werden von dem vom Spaltendekoder 4 erzeugten Vordekodiersignal gesteuert. In Abhängigkeit von dem Vordekodiersignal wird eine der vier Bitleitungen BL₀ bis BL₃ einer Speicher-Subspalte zu dem ansprechenden Leseverstärker 6-i durchgeschaltet. Wenn zum Beispiel Bitleitung BL₀ gelesen wird, ist Transistor T₀ eingeschaltet und die übrigen Transistoren T₁, T₂, T₃ sind ausgeschaltet, wobei die Kapazität an dem Eingangsknoten des Leseverstärkers 6-i wie folgt beträgt: CA = CIN + CT1 OFF + CT2 OFF + CT3 OFF
Wobei C_IN die Eingangskapazität des Leseverstärkers ist.
Dementsprechend ist die Kapazität der Eingangsseite des Leseverstärkers:
wobei n die Anzahl von ausgeschalteten MOS-Transistoren ist.
Anstelle der Verwendung eines Multiplexers mit 16 Eingängen ist die Subspalten-Reparaturschaltung 1 wie in 9 gezeigt in zwei Stufen aufgebaut, wobei jeder Multiplexer der ersten Multiplexerstufe 2 nur vier Eingangsanschlüsse aufweist, die mit Bitleitungen BL₀ bis BL₃ verbunden sind. Dies hat den Vorteil, dass die Kapazität der ausgeschalteten Transistoren T_i vergleichsweise so niedrig ist, dass die Geschwindigkeit des Multiplexers 2-i erhöht ist.
12 zeigt eine bevorzugte Ausführungsform des Multiplexers 13 innerhalb der Subspalten-Reparaturschaltung wie in 9 gezeigt. Der Multiplexer 13 weist Schaltkreise 13a, 13b, 13c, 13d auf, welche mit den Ausgangsanschlüssen mit einem weiteren Latchschaltkreis 13e verbunden sind. Der Dateneingang von jedem Latchschaltkreis 13a bis 13d ist über Leitung 11a bis 11d mit dem Ausgang des korrespondierenden Multiplexers 9a bis 9d der Shift-Stufe verbunden. Die Latchschaltkreise 13a bis 13d weisen einen Takteingang auf, welcher mit einem korrespondierenden AND-Gatter verbunden ist, welches das von Steuerleitung 18 gelieferte Nachdekodiersignal mit dem Taktsignal CLK kombiniert. Latchschaltkreis 13e ist mit den Ausgangsanschlüssen von Latchschaltkreisen 13a bis 13d verbunden und weist einen Takteingang auf, welcher das Taktsignal erhält, das von einer Inverterschaltung INV invertiert wird. Der Ausgabeanschluss von Latchschaltkreis 13e ist über Leitung 14 an den Ausgabedatenpuffer 15 angeschlossen.

1: Subspalten-Reparaturschaltung
2: Erste Multiplexerstufe
3: Vorkodiersteuerleiturg
4: Spaltendekoder
5: y-Adressenleitungen
6: Leseverstärker
7: Datenleitungen
8: Multiplexereingang
9: Zweite Multiplexerstufe
10: Multiplexereingang
11: Leitung
12: Multiplexereingang
13: Dritte Multiplexerstufe
14: Ausgabeleitung
15: Ausgabedatenpuffer
16: Ausgabedatenpad
17: Datenbus
18: Nachdekodiersteuerleitung
19: Fusedatensteuerleitung
20: Fusebox
21: Redundante Speicher-Subspalte
22: Multiplexer
23: Leseverstärker
24: Datenleitung
25: Speicherchip
26: Speicher-Subspalten
27: Eingabe-/Ausgabeinheiten

Claims

Speichervorrichtung mit einer Speicherspalte (26) und einer Subspalten-Reparaturschaltung (1), welche mit der Speicherspalte (26) zur Reparatur mindestens einer fehlerhaften Bitleitung (BL) innerhalb einer Speicher-Subspalte der Speicherspalte (26) verbunden ist, wobei jede Speicherspalte (26) k Speicher-Subspalten aufweist, von denen jede n Bitleitungen besitzt, wobei die Spalten-Reparaturschaltung (1) Folgendes aufweist: (a) eine erste Multiplexerstufe (2), welche k Multiplexer (2a, 2b, 2c, 2d) aufweist, wobei jeder Multiplexer n Multiplexereingänge, die mit n Bitleitungen (BL) einer Speicher-Subspalte verbunden sind, und einen Multiplexerausgang aufweist, wobei die Multiplexer (2a, 2b, 2c, 2d) der ersten Multiplexerstufe (2) in Abhängigkeit von einem Vordekodiersignal geschaltet werden; (b) eine zweite Multiplexerstufe (9), welche k Multiplexer aufweist, wobei jeder Multiplexer (9a, 9b, 9c, 9d) der zweiten Multiplexerstufe (9) Folgendes aufweist: einen ersten Multiplexereingang (8a, 8b, 8c, 8d), der mit einem Multiplexerausgang eines Multiplexers (2a, 2b, 2c, 2d) der ersten Multiplexerstufe (2) verbunden ist, die zu einer ersten Speicher-Subspalte gehört; einen zweiten Multiplexereingang (10a, 10b, 10c, 10d), der mit einem Multiplexerausgang eines Multiplexers der ersten Multiplexerstufe (2) verbunden ist, die zu einer zweiten Speicher-Subspalte gehört, welche benachbart zu der ersten Speicher-Subspalte angeordnet ist; und einen Multiplexerausgang, wobei die Multiplexer (9a, 9b, 9c, 9d) der zweiten Multiplexerstufe (9) in Abhängigkeit von einem Fusedatensignal zum Ersatz einer fehlerhaften Speicher-Subspalte durch eine benachbarte Speicher-Subspalte geschaltet werden; (c) eine dritte Multiplexerstufe (13), welche mindestens einen Multiplexer mit k Multiplexereingängen, die mit den Multiplexerausgängen der Multiplexer (9a, 9b, 9c, 9d) der zweiten Multiplexerstufe (9) verbunden sind, und einen Multiplexerausgang aufweist, der mit einem Datenpad (16) des Speichers verbunden ist, wobei der Multiplexer der dritten Multiplexerstufe (13) in Abhängigkeit von einem Nachdekodiersignal geschaltet wird.
Speichervorrichtung nach Anspruch 1, wobei die Subspalten-Reparaturschaltung (1) eine Leseverstärkerstufe (6) mit k Leseverstärkern (6a, 6b, 6c, 6d) aufweist.
Speichervorrichtung nach Anspruch 2, wobei jeder Leseverstärker (6a, 6b, 6c, 6d) das Ausgabesignal eines Multiplexers (2a, 2b, 2c, 2d) der ersten Multiplexerstufe (2) verstärkt.
Speichervorrichtung nach Anspruch 1, wobei das Vordekodiersignal und das Nachdekodiersignal von einem Spaltendekoder erzeugt werden, welcher ein aufgebrachtes y-Adressensignal dekodiert.
Speichervorrichtung nach Anspruch 1, wobei das Fusedatensignal von einer Fusebox (20) mit Fuses aufgebracht wird, welche programmierbar sind.
Speichervorrichtung nach Anspruch 1, wobei der Multiplexerausgang des Multiplexers der dritten Multiplexerstufe (13) mit einem Ausgabedatenpuffer (15) verbunden ist.
Speichervorrichtung nach Anspruch 1, wobei die Bitleitungen (BL) und die Leitungen, welche die Multiplexerstufen (2, 9, 13) verbinden, als Differenzsignalleitungen ausgebildet sind.
Speichervorrichtung nach Anspruch 2, wobei die Leseverstärker (6a, 6b, 6c, 6d) als Differenzleseverstärker ausgebildet sind.
Speicherchip (25) mit: einem Speicherzellarray (26) mit mehreren Speichervorrichtungen nach Anspruch 1 und mit mindestens einer redundanten Speicher-Subspalte (21).