JPH0547196A - 冗長アドレスロールコール回路 - Google Patents
冗長アドレスロールコール回路Info
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- JPH0547196A JPH0547196A JP3224767A JP22476791A JPH0547196A JP H0547196 A JPH0547196 A JP H0547196A JP 3224767 A JP3224767 A JP 3224767A JP 22476791 A JP22476791 A JP 22476791A JP H0547196 A JPH0547196 A JP H0547196A
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- JP
- Japan
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- circuit
- block
- address
- redundant
- roll call
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Abstract
(57)【要約】
【目的】 各ブロックごとに複数個配設されている冗長
回路のうち、どの冗長回路がそのアドレスで使われてい
るのかを、チップ面積を増大させることなく検出するこ
とができるようにする。 【構成】 冗長アドレス設定用ＲＯＭ５のアドレスＳ2
と実際にアクセスされるアドレスＳ3 とを比較する一致
検出回路Ａを設けるとともに、上記一致検出回路Ａにお
ける比較結果と複数のブロックのそれぞれに対応するブ
ロック検出用信号ＳB との論理積をとるブロック検出回
路Ｂを設け、注目するブロック以外のブロックを上記ブ
ロック検出回路Ｂでマスクすることにより、ワイヤード
オアという最も簡単な回路構成で冗長アドレスロールコ
ールを行うことができるようにする。
回路のうち、どの冗長回路がそのアドレスで使われてい
るのかを、チップ面積を増大させることなく検出するこ
とができるようにする。 【構成】 冗長アドレス設定用ＲＯＭ５のアドレスＳ2
と実際にアクセスされるアドレスＳ3 とを比較する一致
検出回路Ａを設けるとともに、上記一致検出回路Ａにお
ける比較結果と複数のブロックのそれぞれに対応するブ
ロック検出用信号ＳB との論理積をとるブロック検出回
路Ｂを設け、注目するブロック以外のブロックを上記ブ
ロック検出回路Ｂでマスクすることにより、ワイヤード
オアという最も簡単な回路構成で冗長アドレスロールコ
ールを行うことができるようにする。
Description
【０００１】
【産業上の利用分野】本発明は冗長アドレスロールコー
ル回路に係わり、特に、一括置換型でない冗長構成のメ
モリで使用されるものに用いて好適なものである。
ル回路に係わり、特に、一括置換型でない冗長構成のメ
モリで使用されるものに用いて好適なものである。
【０００２】
【従来の技術】周知の通り、半導体メモリでは歩留りを
向上させるために冗長構成が採用されることが多い。こ
れは、不良ビットや不良ワード線、或いは不良ビット線
などを、予め設置しておいた予備のメモリセル（ワード
線，ビット線）と置換することにより、少しの不良でメ
モリ全体が使用できなくなってしまう無駄を無くすこと
ができるからである。このような冗長構成が採用されて
いるメモリにおいて、信頼性試験での不良や市場不良等
の解析を行う際に、その不良ビットが冗長を用いたもの
かどうかをモールドの状態で知りたいという要求が強く
ある。
向上させるために冗長構成が採用されることが多い。こ
れは、不良ビットや不良ワード線、或いは不良ビット線
などを、予め設置しておいた予備のメモリセル（ワード
線，ビット線）と置換することにより、少しの不良でメ
モリ全体が使用できなくなってしまう無駄を無くすこと
ができるからである。このような冗長構成が採用されて
いるメモリにおいて、信頼性試験での不良や市場不良等
の解析を行う際に、その不良ビットが冗長を用いたもの
かどうかをモールドの状態で知りたいという要求が強く
ある。
【０００３】この要求に応えるために、アドレスロール
コール回路と呼ばれる回路が設置される。上記アドレス
ロールコール回路は、ヒューズＲＯＭ等に記憶されたフ
ェイルアドレスと外部からのアドレスや、内部カウンタ
によるアドレス等とを比較し、その比較結果が一致した
場合にそれを外部に出力する回路である。
コール回路と呼ばれる回路が設置される。上記アドレス
ロールコール回路は、ヒューズＲＯＭ等に記憶されたフ
ェイルアドレスと外部からのアドレスや、内部カウンタ
によるアドレス等とを比較し、その比較結果が一致した
場合にそれを外部に出力する回路である。
【０００４】ところで、最近の半導体メモリの構成は次
のような傾向にある。すなわち、最近のビット構成は、
従来の（×１）から（×４）、（×８）等のように多ビ
ット化へと進んでいる。また、メモリ内部の構成はアク
セスタイムの高速化と低消費電力化のために、ブロック
分割化へと進んでいる。
のような傾向にある。すなわち、最近のビット構成は、
従来の（×１）から（×４）、（×８）等のように多ビ
ット化へと進んでいる。また、メモリ内部の構成はアク
セスタイムの高速化と低消費電力化のために、ブロック
分割化へと進んでいる。
【０００５】このように、多ビットで構成されるととも
にブロック分割されたメモリでは、一般的には、２つ以
上のブロックが入出力のビット幅に対応するようになさ
れている。つまり、例えば（×４）構成でかつ４分割の
構成ならば、１つのブロックから２ビットが対応して、
４つのブロックのうちの２ブロックが同時に動作して
（×４）構成に対応するようになっている。このとき、
先に述べた冗長構成の回路では、分割された各ブロック
ごとに予備行および予備列が設置される。また、冗長設
定用のヒューズＲＯＭも各ブロックごとに設置されるこ
とが多い。
にブロック分割されたメモリでは、一般的には、２つ以
上のブロックが入出力のビット幅に対応するようになさ
れている。つまり、例えば（×４）構成でかつ４分割の
構成ならば、１つのブロックから２ビットが対応して、
４つのブロックのうちの２ブロックが同時に動作して
（×４）構成に対応するようになっている。このとき、
先に述べた冗長構成の回路では、分割された各ブロック
ごとに予備行および予備列が設置される。また、冗長設
定用のヒューズＲＯＭも各ブロックごとに設置されるこ
とが多い。
【０００６】このような多ビットメモリの冗長構成例を
図６に示す。この多ビットメモリは、第１から第４のメ
モリブロック１〜４によって構成されている。また、各
メモリブロック１〜４はメモリアレイ９、行デコーダ１
０、列デコーダ１１、および冗長行として用いられる予
備行１２や、冗長列として用いられる予備列１３等によ
って構成されている。そして、これらの行デコーダ１０
および列デコーダ１１に、行アドレスバッファ１４およ
び列アドレスバッファ１５から、行アドレス信号Ｓ5,Ｓ
6 がそれぞれ与えられる。また、図６の５０は、多ビッ
トメモリの各ブロック１〜４のそれぞれに設けられた冗
長検出回路であり、この冗長検出回路５０はヒューズＲ
ＯＭおよび比較回路（共に図示せず）等により構成され
ている。
図６に示す。この多ビットメモリは、第１から第４のメ
モリブロック１〜４によって構成されている。また、各
メモリブロック１〜４はメモリアレイ９、行デコーダ１
０、列デコーダ１１、および冗長行として用いられる予
備行１２や、冗長列として用いられる予備列１３等によ
って構成されている。そして、これらの行デコーダ１０
および列デコーダ１１に、行アドレスバッファ１４およ
び列アドレスバッファ１５から、行アドレス信号Ｓ5,Ｓ
6 がそれぞれ与えられる。また、図６の５０は、多ビッ
トメモリの各ブロック１〜４のそれぞれに設けられた冗
長検出回路であり、この冗長検出回路５０はヒューズＲ
ＯＭおよび比較回路（共に図示せず）等により構成され
ている。
【０００７】
【発明が解決しようとする課題】さて、このように構成
された冗長構成の回路に冗長アドレスロールコール回路
を設置しようとすると、以下に述べるような問題が生じ
る。すなわち、最も簡単な構成にしようとすると、各ブ
ロックの一致信号（比較回路での比較結果）の論理和を
とって出力することである。なお、この場合に行と列と
を分けてもよいし、最後で論理和をとってもよい。とい
うのは、比較結果である一致信号をブロックごとに外に
出そうとすると、配線の引き廻しが増大してしまう問題
があるし、しかも、ブロック分割数が増加することによ
りその数が更に増加してしまうからである。
された冗長構成の回路に冗長アドレスロールコール回路
を設置しようとすると、以下に述べるような問題が生じ
る。すなわち、最も簡単な構成にしようとすると、各ブ
ロックの一致信号（比較回路での比較結果）の論理和を
とって出力することである。なお、この場合に行と列と
を分けてもよいし、最後で論理和をとってもよい。とい
うのは、比較結果である一致信号をブロックごとに外に
出そうとすると、配線の引き廻しが増大してしまう問題
があるし、しかも、ブロック分割数が増加することによ
りその数が更に増加してしまうからである。
【０００８】上記したように単純に論理和をとるように
した場合には回路構成を簡素化することができるが、単
純に論理和をとってしまうとどのブロックで実際に置換
が行われたのか判らなくなってしまう不都合が生じる。
すなわち、例えば（×４）のあるビットが不良になった
とする。そこで、アドレスロールコールを行って一致信
号が得られたとしても、それがその不良ビットを含むブ
ロックの一致信号とは限らないからである。これでは、
どのブロックで冗長回路への置換が行われているのかを
検出するためのアドレスロールコール回路を付加した意
味がなくなってしまう。本発明は上述の問題点に鑑み、
各ブロックごとに複数配設された冗長回路のうち、どの
回路がそのアドレスで使われているのかを、チップ面積
を増大させることなく知ることができるようにすること
を目的とする。
した場合には回路構成を簡素化することができるが、単
純に論理和をとってしまうとどのブロックで実際に置換
が行われたのか判らなくなってしまう不都合が生じる。
すなわち、例えば（×４）のあるビットが不良になった
とする。そこで、アドレスロールコールを行って一致信
号が得られたとしても、それがその不良ビットを含むブ
ロックの一致信号とは限らないからである。これでは、
どのブロックで冗長回路への置換が行われているのかを
検出するためのアドレスロールコール回路を付加した意
味がなくなってしまう。本発明は上述の問題点に鑑み、
各ブロックごとに複数配設された冗長回路のうち、どの
回路がそのアドレスで使われているのかを、チップ面積
を増大させることなく知ることができるようにすること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の冗長アドレスロ
ールコール回路は、冗長アドレス設定用ＲＯＭのアドレ
スと実際にアクセスされるアドレスとを比較してこれら
両アドレスの一致を検出する一致検出回路と、上記一致
検出回路から出力される比較結果と、複数のブロックの
それぞれを特定可能なブロック検出用信号との論理積を
とって、冗長回路への置換がどのブロックで行われたの
かを検出するブロック検出回路Ｂとを具備している。
ールコール回路は、冗長アドレス設定用ＲＯＭのアドレ
スと実際にアクセスされるアドレスとを比較してこれら
両アドレスの一致を検出する一致検出回路と、上記一致
検出回路から出力される比較結果と、複数のブロックの
それぞれを特定可能なブロック検出用信号との論理積を
とって、冗長回路への置換がどのブロックで行われたの
かを検出するブロック検出回路Ｂとを具備している。
【００１０】
【作用】一致検出回路から出力される比較結果と、複数
のブロックのそれぞれに対応するブロック検出用信号と
の論理積をとることにより、注目するブロック以外のブ
ロックを確実にマスクすることが可能となり、ワイヤー
ドオアという最も簡単な回路構成で冗長アドレスロール
コールを行うことができるようになる。
のブロックのそれぞれに対応するブロック検出用信号と
の論理積をとることにより、注目するブロック以外のブ
ロックを確実にマスクすることが可能となり、ワイヤー
ドオアという最も簡単な回路構成で冗長アドレスロール
コールを行うことができるようになる。
【００１１】
【実施例】図１は、本発明の一実施例を示す冗長アドレ
スロールコール回路の構成図であり、列方向および行方
向のそれぞれに設けられている。以下の実施例では、例
えば列方向に設けられている場合について説明する。図
１から明らかなように、本実施例の冗長アドレスロール
コール回路は一致検出回路Ａと、ブロック検出回路Ｂと
によって構成されている。
スロールコール回路の構成図であり、列方向および行方
向のそれぞれに設けられている。以下の実施例では、例
えば列方向に設けられている場合について説明する。図
１から明らかなように、本実施例の冗長アドレスロール
コール回路は一致検出回路Ａと、ブロック検出回路Ｂと
によって構成されている。
【００１２】一致検出回路Ａは、ヒューズＲＯＭ５およ
び比較回路６により構成され、ヒューズＲＯＭ５にはフ
ェイルアドレスがプログラムされる。そして、このヒュ
ーズＲＯＭ５から出力されるＲＯＭアドレス信号Ｓ2 と
実際にアクセスされるアクセスアドレス信号Ｓ3 とが比
較回路６により比較される。この比較の結果、これらの
両アドレス信号Ｓ2 ，Ｓ3 が一致したときには、比較回
路６から一致信号Ｓ1 が出力される。
び比較回路６により構成され、ヒューズＲＯＭ５にはフ
ェイルアドレスがプログラムされる。そして、このヒュ
ーズＲＯＭ５から出力されるＲＯＭアドレス信号Ｓ2 と
実際にアクセスされるアクセスアドレス信号Ｓ3 とが比
較回路６により比較される。この比較の結果、これらの
両アドレス信号Ｓ2 ，Ｓ3 が一致したときには、比較回
路６から一致信号Ｓ1 が出力される。
【００１３】この一致信号Ｓ1 は、通常は列デコーダに
入力され、通常のアクセスを禁止して冗長列へと切換え
る働きを持つが、本実施例においてはアンド回路７の一
方の端子に与えられる。このアンド回路７の他方の端子
にはデータバスＤＢ０〜３の内の１本からブロック検出
用信号ＳB が入力されており、これらの両入力Ｓ1 ，Ｓ
B が一致したときには、複数のブロック１〜４の内の１
つを特定するブロック特定信号Ｓ4 がアンド回路７から
導出される。
入力され、通常のアクセスを禁止して冗長列へと切換え
る働きを持つが、本実施例においてはアンド回路７の一
方の端子に与えられる。このアンド回路７の他方の端子
にはデータバスＤＢ０〜３の内の１本からブロック検出
用信号ＳB が入力されており、これらの両入力Ｓ1 ，Ｓ
B が一致したときには、複数のブロック１〜４の内の１
つを特定するブロック特定信号Ｓ4 がアンド回路７から
導出される。
【００１４】このブロック特定信号Ｓ4 は、そのドレイ
ン−ゲートがロールコール信号線φＲＣと接地との間に
接続されているＭＯＳトランジスタＱ3 のゲートに与え
られ、このＭＯＳトランジスタＱ3 をオン動作させる。
一方、ロールコール信号線φＲＣは予め“Ｈ”レベルに
プリチャージされていて、ブロック特定信号Ｓ4 が与え
られてトランジスタＱ3 が動作するとこのロールコール
信号線φＲＣはトランジスタＱ3 を介して接地され、そ
の電位が“Ｌ”レベルに引かれる。すなわち、アンド回
路７から出力される一致信号Ｓ1 がロールコール信号線
φＲＣに現れることになる。
ン−ゲートがロールコール信号線φＲＣと接地との間に
接続されているＭＯＳトランジスタＱ3 のゲートに与え
られ、このＭＯＳトランジスタＱ3 をオン動作させる。
一方、ロールコール信号線φＲＣは予め“Ｈ”レベルに
プリチャージされていて、ブロック特定信号Ｓ4 が与え
られてトランジスタＱ3 が動作するとこのロールコール
信号線φＲＣはトランジスタＱ3 を介して接地され、そ
の電位が“Ｌ”レベルに引かれる。すなわち、アンド回
路７から出力される一致信号Ｓ1 がロールコール信号線
φＲＣに現れることになる。
【００１５】図２の回路構成図に示すように、ロールコ
ール信号線φＲＣはワイヤードオア回路により構成され
る検出信号取出し回路Ｃに接続されている。この検出信
号取出し回路Ｃは、ｐＭＯＳトランジスタＱ1 とｎＭＯ
ＳトランジスタＱ2 とからなるＣＭＯＳトランジスタに
よって構成されていて、ロールコール信号線φＲＣは共
通に接続されているソースに接続される。
ール信号線φＲＣはワイヤードオア回路により構成され
る検出信号取出し回路Ｃに接続されている。この検出信
号取出し回路Ｃは、ｐＭＯＳトランジスタＱ1 とｎＭＯ
ＳトランジスタＱ2 とからなるＣＭＯＳトランジスタに
よって構成されていて、ロールコール信号線φＲＣは共
通に接続されているソースに接続される。
【００１６】ＣＭＯＳトランジスタの出力信号はインバ
ータ８を通して出力されるようになされている。また、
このインバータ８および各トランジスタＱ1，Ｑ2 のゲ
ートには、ロールコールイネーブル信号を反転させた信
号であるロールコール実施信号ＳR が与えられる。そし
て、ロールコールモードにおいてはロールコール実施信
号ＳR が“Ｌ”レベルとなる。したがって、この場合に
はサイズが小さいトランジスタＱ1 でロールコール信号
線φＲＣをプルアップすることが可能である。
ータ８を通して出力されるようになされている。また、
このインバータ８および各トランジスタＱ1，Ｑ2 のゲ
ートには、ロールコールイネーブル信号を反転させた信
号であるロールコール実施信号ＳR が与えられる。そし
て、ロールコールモードにおいてはロールコール実施信
号ＳR が“Ｌ”レベルとなる。したがって、この場合に
はサイズが小さいトランジスタＱ1 でロールコール信号
線φＲＣをプルアップすることが可能である。
【００１７】このとき、各ブロック１〜４のどこかでロ
ールコール信号線φＲＣが“Ｌ”レベルに放電されれ
ば、それが検出信号取出し回路Ｃによって取り出され、
ロールコール出力ＲＣOUT が導出される。さて、ここ
で、アドレスロールコールを行う際にデータ入力信号Ｄ
inを使って行う場合には、各ブロック１〜４のうち、ロ
ールコールを行いたいブロックに対応したデータバスの
み“１”とし、他は“０”となる信号を与えてやる。こ
のようにすると、データバスＤＢが“１”レベルとなっ
ているブロック以外で一致信号Ｓ1 が“Ｈ”レベルにな
っても、そのブロックにおいてはデータバスが“０”レ
ベルなので、ロールコール信号線φＲＣは放電されな
い。すなわち、データバスＤＢが“１”のブロックのみ
一致信号Ｓ1 によってロールコール信号線φＲＣを放電
することができる。
ールコール信号線φＲＣが“Ｌ”レベルに放電されれ
ば、それが検出信号取出し回路Ｃによって取り出され、
ロールコール出力ＲＣOUT が導出される。さて、ここ
で、アドレスロールコールを行う際にデータ入力信号Ｄ
inを使って行う場合には、各ブロック１〜４のうち、ロ
ールコールを行いたいブロックに対応したデータバスの
み“１”とし、他は“０”となる信号を与えてやる。こ
のようにすると、データバスＤＢが“１”レベルとなっ
ているブロック以外で一致信号Ｓ1 が“Ｈ”レベルにな
っても、そのブロックにおいてはデータバスが“０”レ
ベルなので、ロールコール信号線φＲＣは放電されな
い。すなわち、データバスＤＢが“１”のブロックのみ
一致信号Ｓ1 によってロールコール信号線φＲＣを放電
することができる。
【００１８】このようにして、データ入力信号Ｄinを使
って注目するブロック以外のブロックをマスクすること
により、ワイヤードオアという最も簡単な回路構成でも
って各ブロック１〜４ごとに、冗長アドレスロールコー
ルを行うことができるようになる。また、冗長アドレス
ロールコールモード以外では、ロールコール実施信号Ｓ
R を“Ｈ”レベルとすれば、通常の回路動作には全く影
響を与えないようにすることができる。したがって、こ
の検出信号取出し回路Ｃは専用の端子等を設けなくても
構成することができる利点がある。なお、このような検
出信号取出し回路は上記実施例の構成の他に、種々の回
路を用いることができる。
って注目するブロック以外のブロックをマスクすること
により、ワイヤードオアという最も簡単な回路構成でも
って各ブロック１〜４ごとに、冗長アドレスロールコー
ルを行うことができるようになる。また、冗長アドレス
ロールコールモード以外では、ロールコール実施信号Ｓ
R を“Ｈ”レベルとすれば、通常の回路動作には全く影
響を与えないようにすることができる。したがって、こ
の検出信号取出し回路Ｃは専用の端子等を設けなくても
構成することができる利点がある。なお、このような検
出信号取出し回路は上記実施例の構成の他に、種々の回
路を用いることができる。
【００１９】図３は、本実施例の冗長アドレスロールコ
ール回路を図６に示した多ビットメモリの冗長構成の列
側に適用した例を示している。図３に示したように、冗
長検出回路１６は各ブロック１〜４ごとにそれぞれ設け
られていて、データバスＤＢおよび入出力回路１８を介
してデータ入力信号Ｄinが各冗長検出回路１６に与えら
れるとともに、これらのデータバスＤＢおよび入出力回
路１８を介してデータ出力信号ＤOUT が各冗長検出回路
１６から出力される。
ール回路を図６に示した多ビットメモリの冗長構成の列
側に適用した例を示している。図３に示したように、冗
長検出回路１６は各ブロック１〜４ごとにそれぞれ設け
られていて、データバスＤＢおよび入出力回路１８を介
してデータ入力信号Ｄinが各冗長検出回路１６に与えら
れるとともに、これらのデータバスＤＢおよび入出力回
路１８を介してデータ出力信号ＤOUT が各冗長検出回路
１６から出力される。
【００２０】このように構成された冗長アドレスロール
コール回路においては、各メモリブロック１〜４のう
ち、ロールコールしたいメモリブロックに対応したデー
タバスＤＢのみを“１”とし、他を“０”となる信号を
与えてやる。このようにすると、データバスＤＢが
“１”であるブロック以外で一致信号Ｓ1 が“Ｈ”レベ
ルになっても、そのブロックにおいてはデータバスＤＢ
が“Ｌ”レベルであるのでロールコール信号線φＲＣは
放電されない。そして、データバスＤＢが“１”となっ
ているブロックのみ、一致信号Ｓ1 によりロールコール
信号線φＲＣを放電することができる。
コール回路においては、各メモリブロック１〜４のう
ち、ロールコールしたいメモリブロックに対応したデー
タバスＤＢのみを“１”とし、他を“０”となる信号を
与えてやる。このようにすると、データバスＤＢが
“１”であるブロック以外で一致信号Ｓ1 が“Ｈ”レベ
ルになっても、そのブロックにおいてはデータバスＤＢ
が“Ｌ”レベルであるのでロールコール信号線φＲＣは
放電されない。そして、データバスＤＢが“１”となっ
ているブロックのみ、一致信号Ｓ1 によりロールコール
信号線φＲＣを放電することができる。
【００２１】本実施例の冗長アドレスロールコール回路
は、このようにしてデータ入力信号Ｄinを用い、注目す
るブロック以外のブロックをマスクすることにより、ワ
イヤードオアという最も簡単な構成でブロックごとに冗
長アドレスロールコールを行うことができるようにして
いる。なお、上記構成において冗長アドレスロールコー
ルモード以外の動作モードにおいては、ロールコール実
施信号ＳR の論理レベルを“Ｈ”レベルにすれば通常の
回路動作には全く影響がないようにすることができ、専
用の端子等を設けることなくアドレスロールコールを実
施する回路の構成が可能となる。
は、このようにしてデータ入力信号Ｄinを用い、注目す
るブロック以外のブロックをマスクすることにより、ワ
イヤードオアという最も簡単な構成でブロックごとに冗
長アドレスロールコールを行うことができるようにして
いる。なお、上記構成において冗長アドレスロールコー
ルモード以外の動作モードにおいては、ロールコール実
施信号ＳR の論理レベルを“Ｈ”レベルにすれば通常の
回路動作には全く影響がないようにすることができ、専
用の端子等を設けることなくアドレスロールコールを実
施する回路の構成が可能となる。
【００２２】次に、図４および図５に従って本発明の冗
長アドレスロールコール回路の第２実施例を詳述する。
図４の構成図は、冗長アドレスロールコール回路を（×
８）構成のビデオメモリに適用した例を示しており、こ
れはシリアル入出力専用のアドレスカウンタ内蔵型であ
る。このメモリの場合も４つのブロック１〜４から構成
され、各ブロックから２ビットのデータが入出力する。
また、冗長は各ブロックごとに２行２列に設置されてい
るが、この例では列冗長アドレスロールコールについて
のみ説明する。
長アドレスロールコール回路の第２実施例を詳述する。
図４の構成図は、冗長アドレスロールコール回路を（×
８）構成のビデオメモリに適用した例を示しており、こ
れはシリアル入出力専用のアドレスカウンタ内蔵型であ
る。このメモリの場合も４つのブロック１〜４から構成
され、各ブロックから２ビットのデータが入出力する。
また、冗長は各ブロックごとに２行２列に設置されてい
るが、この例では列冗長アドレスロールコールについて
のみ説明する。
【００２３】アドレスカウンタ２０からのアドレスは、
各ブロック１〜４に設けられている一致検出回路Ａの比
較回路（２つずつある）に入力されて比較される。そし
て、この比較が一致した場合にはシリアル入出力部２１
においてフェイルを含むデータと予備列のデータとの置
換等が行われる。
各ブロック１〜４に設けられている一致検出回路Ａの比
較回路（２つずつある）に入力されて比較される。そし
て、この比較が一致した場合にはシリアル入出力部２１
においてフェイルを含むデータと予備列のデータとの置
換等が行われる。
【００２４】このように構成されたメモリにおいては、
本発明を次のように適用している。すなわち、図５の構
成図に示すように、各ブロックの一致信号Ｈ１，Ｈ２を
オア回路２２に与えて論理和をとる。そして、この論理
和信号とデータ入力信号ＤIN０〜ＤIN７のうち、各ブロ
ックに対応する信号（２つずつある）の一方との論理積
をとる。この論理積信号Ｓ23を全ブロックにわたって論
理和を取る方法は、上述した例と同様にワイヤードオア
と検出信号取出し回路でもって構成することができる。
本発明を次のように適用している。すなわち、図５の構
成図に示すように、各ブロックの一致信号Ｈ１，Ｈ２を
オア回路２２に与えて論理和をとる。そして、この論理
和信号とデータ入力信号ＤIN０〜ＤIN７のうち、各ブロ
ックに対応する信号（２つずつある）の一方との論理積
をとる。この論理積信号Ｓ23を全ブロックにわたって論
理和を取る方法は、上述した例と同様にワイヤードオア
と検出信号取出し回路でもって構成することができる。
【００２５】このように本発明の冗長アドレスロールコ
ール回路は、アドレスカウンタ内蔵型の場合でも、シリ
アルメモリであっても簡単に適用することができ、かつ
大きな効果が得られる。なお、上記実施例ではロールコ
ールを行うブロック以外のブロックをマスクするための
信号としてデータ入力信号ＤINを用いた例を示したが、
上記マスクするための信号としてはアドレス設定に関係
のない他の信号、例えばアウトプットイネーブル信号や
ライトイネーブル信号、或いは空きピン等を利用しても
よい。
ール回路は、アドレスカウンタ内蔵型の場合でも、シリ
アルメモリであっても簡単に適用することができ、かつ
大きな効果が得られる。なお、上記実施例ではロールコ
ールを行うブロック以外のブロックをマスクするための
信号としてデータ入力信号ＤINを用いた例を示したが、
上記マスクするための信号としてはアドレス設定に関係
のない他の信号、例えばアウトプットイネーブル信号や
ライトイネーブル信号、或いは空きピン等を利用しても
よい。
【００２６】
【発明の効果】本発明は上述したように、冗長アドレス
設定用ＲＯＭのアドレスと実際にアクセスされるアドレ
スとを比較する一致検出回路を設けるとともに、上記一
致検出回路における比較結果と、複数のブロックのそれ
ぞれに対応するブロック検出用信号との論理積をとるブ
ロック検出回路を設け、注目するブロック以外のブロッ
クを上記ブロック検出回路でマスクするようにしたの
で、例えばワイヤードオアという最も簡単な回路構成で
冗長アドレスロールコールを行うことができるようにな
る。したがって、たった１本の配線と僅かな付属回路を
設けるだけで、各ブロックごとに複数設置された冗長回
路のうちのどれがそのアドレスで使われているのかを特
定することが可能となり、必要な機能を完全に持たせる
ために増加するチップ面積は、事実上はほとんど無視す
ることができる程度に少なくすることができる。
設定用ＲＯＭのアドレスと実際にアクセスされるアドレ
スとを比較する一致検出回路を設けるとともに、上記一
致検出回路における比較結果と、複数のブロックのそれ
ぞれに対応するブロック検出用信号との論理積をとるブ
ロック検出回路を設け、注目するブロック以外のブロッ
クを上記ブロック検出回路でマスクするようにしたの
で、例えばワイヤードオアという最も簡単な回路構成で
冗長アドレスロールコールを行うことができるようにな
る。したがって、たった１本の配線と僅かな付属回路を
設けるだけで、各ブロックごとに複数設置された冗長回
路のうちのどれがそのアドレスで使われているのかを特
定することが可能となり、必要な機能を完全に持たせる
ために増加するチップ面積は、事実上はほとんど無視す
ることができる程度に少なくすることができる。
【図１】本発明の一実施例を示す冗長アドレスロールコ
ール回路の構成図である。
ール回路の構成図である。
【図２】検出信号取出し回路の構成図である。
【図３】冗長アドレスロールコール回路の全体構成を示
す概略構成図である。
す概略構成図である。
【図４】変形例を示すメモリの全体構成図である。
【図５】図４におけるシリアル入出力部の一例を示す構
成図である。
成図である。
【図６】従来技術の一例を示し、多ビットメモリの冗長
構成例を示す構成図である。
構成例を示す構成図である。
５ ヒューズＲＯＭ ６ 比較回路 ７ アンド回路 Ａ 一致検出回路 Ｂ ブロック検出回路 Ｓ1 一致信号 Ｓ2 ＲＯＭアドレス信号 Ｓ3 アクセスアドレス信号 Ｓ4 ブロック特定信号 ＳB ブロック検出用信号 ＤＢ データバス φＲＣ ロールコール信号線
Claims (1)
- 【請求項１】 冗長アドレス設定用ＲＯＭのアドレスと
実際にアクセスされるアドレスとを比較してこれら両ア
ドレスの一致を検出する一致検出回路と、 上記一致検出回路から出力される比較結果と、複数のブ
ロックのそれぞれを特定可能なブロック検出用信号との
論理積をとって、冗長回路への置換がどのブロックで行
われたのかを検出するブロック検出回路Ｂとを具備する
ことを特徴とする冗長アドレスロールコール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224767A JPH0547196A (ja) | 1991-08-09 | 1991-08-09 | 冗長アドレスロールコール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224767A JPH0547196A (ja) | 1991-08-09 | 1991-08-09 | 冗長アドレスロールコール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547196A true JPH0547196A (ja) | 1993-02-26 |
Family
ID=16818909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224767A Pending JPH0547196A (ja) | 1991-08-09 | 1991-08-09 | 冗長アドレスロールコール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547196A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072736A (en) * | 1998-11-10 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JP2003016797A (ja) * | 2001-07-03 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US6531778B1 (en) | 1998-12-28 | 2003-03-11 | Nec Corporation | Semiconductor device and method of production thereof |
| KR100490666B1 (ko) * | 1998-12-15 | 2005-09-12 | 윈본드 일렉트로닉스 코포레이션 | 리던던트메모리블럭을가지는메모리장치 |
| US7286419B2 (en) | 2004-09-14 | 2007-10-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device outputting identifying and roll call information |
| US9230686B2 (en) | 2013-03-25 | 2016-01-05 | Micron Technology, Inc. | Semiconductor device having roll call circuit |
| US9704597B2 (en) | 2013-08-27 | 2017-07-11 | Micron Technology, Inc. | Apparatuses and methods for outputting addresses of defective memory cells of a semiconductor device including a roll call circuit |
-
1991
- 1991-08-09 JP JP3224767A patent/JPH0547196A/ja active Pending
Cited By (8)
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| US9704597B2 (en) | 2013-08-27 | 2017-07-11 | Micron Technology, Inc. | Apparatuses and methods for outputting addresses of defective memory cells of a semiconductor device including a roll call circuit |
| US10068662B2 (en) | 2013-08-27 | 2018-09-04 | Micron Technology, Inc. | Semiconductor device including a roll call circuit for outputting addresses of defective memory cells |
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