KR20020014731A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판 상에서 라인 및 스페이스 폭이 다른 두개의 라인 및 스페이스 패턴 세트를 접속하는 영역의 배선 패턴으로서, 라인 및 스페이스 폭이 작은 영역 라인 패턴의 짝수번의 것은 라인 및 스페이스 폭이 큰 영역 라인 패턴으로 접속함과 함께 길이 방향 도중에 라인 폭을 스텝형으로 굵게 하고, 라인 및 스페이스 폭이 작은 영역의 라인 패턴의 홀수번의 것은 그 종단 위치를 접속 영역에서 각각 다르게 한다. 이에 따라, 접속 영역에 포토리소그래피를 이용하여 미세한 배선 패턴을 형성할 때의 해상도나 초점 심도의 악화가 억제된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURE METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 피치가 다른 배선을 접속하는 영역에서의 배선 패턴 및 그 형성 방법 및 그것에 사용되는 반도체 장치 패턴 노광용 마스크에 관한 것이다. 본 발명은, 예를 들면 반도체 기억 장치의 메모리 셀 어레이 영역과 메모리 셀 주변 회로 영역과의 경계 영역에 적용된다.
반도체 메모리나 마이크로 프로세서 등의 반도체 장치의 제조에는 포토리소그래피가 이용되는 것이 일반적이다. 포토리소그래피란, 패턴을 형성한 패턴 노광용 마스크에 광선을 조사하고, 광학계를 통해 반도체 기판 상의 포토레지스트에 광선을 투영하고, 포토레지스트를 노광하여 마스크의 패턴을 반도체 기판 상에 전사하는 기술이다.
반도체 장치는 고집적화, 저비용화 등을 목적으로 하여 미세화가 진행되고 있지만, 그로 인해서 포토리소그래피에 의해 형성되는 패턴의 미세화를 실현하는 것이 우선 필요하다.
일반적으로, 포토리소그래피에 있어서의 해상도(resolution) R과 초점 심도(depth of focus) DOF는 이하의 레일리(Rayleigh)의 식으로 나타낸다.
R=k1(λ/NA)
DOF=k2(λ/NA2)
여기서, λ : 조사 광의 파장, NA : 개구율(numerical aperture), k1, k2 : 프로세스 등에 따르는 상수이다.
상기 식으로부터 알 수 있듯이, 미세한 패턴을 전사하기 위해서는 조사 광의 파장을 짧게 하는 것이 유효하다. 노광 장치의 광원으로서, 종래에는 파장 365㎚의 i 선이 일반적으로 이용되어 왔지만, 더욱 미세한 패턴을 형성하기 위해 현재에는 파장 248㎚의 KrF 엑시머(eximer) 레이저가 일반적으로 사용된다.
보다 미세화를 진행시키기 위해서는, 보다 단파장의 광원을 이용하는 것, k1, k2를 작게 하는 것, 개구율 NA를 증가시키는 것(고NA화)이 필요하다. 단파장의 광원으로는 파장 193㎚의 ArF 엑시머 레이저가 유망하지만, ArF 엑시머 레이저용의 광학계나 포토레지스트 등을 포함시키는 개발이 곤란하고, 아직 실용화에 이르지는 못했다. 또한, k1, k2는 레지스트나 프로세스의 개량에 의해 작게 할 수 있지만, 일반적으로는 0.4∼0.5 정도가 한계로 되어 있다. 또한, 고NA화에 관해서는 대면적을 노광할 수 있는 고NA 렌즈의 가공이 곤란하기 때문에 실용적이지 않다. 또한, 실제의 노광으로는 초점 심도를 어느 정도이상 확보할 필요가 있지만, 상기 레일리의 식으로부터 분명히 알 수 있듯이, 고NA화를 진행시키면 초점 심도가 저하하기 때문에, 이 점으로부터도 고NA화는 곤란하다.
상술된 바와 같이, 파장, 개구율, 프로세스의 개선만으로는 해상도의 향상에 한계가 있다. 그래서, 해상도를 더욱 높이는 기술로서, 하프톤 위상 시프트 마스크(attenuated phase shifting mask)를 사용하는 방법이나, 마스크 패턴의 노광에 있어서 변형 조명(off-axisillumination)을 사용하는 방법 등, 소위 초해상(super resolution) 기술이 이용되어 왔다. 여기에서 초해상 기술에 대해 간단히 설명한다.
하프톤 위상 시프트 마스크에서는, 라인 패턴부에서도 완전하게 광을 차단하지 않고, 크롬(chromium) 등을 대신하여 일반적으로 투과 계수(transmittance) 3∼10%의 반투명(translucent)인 막을 형성하여 광을 투과시키고, 또한 투과광의 위상을 180도 변이되도록 한다. 이 때, 라인 패턴부를 투과하는 광과 스페이스 패턴부를 투과하는 광 사이에 생기는 간섭(coherence)에 의해 라인 패턴과 스페이스 패턴의 경계에서 광 강도 분포가 급격해지도록 하여 해상도를 향상시키는 것이다. 이에 대해, 통상의 마스크에서 라인 패턴부는 일반적으로 포토레지스트가 노광되지 않도록 크롬등으로 광을 차단하도록 되어 있다.
또한, 변형 조명법으로는 광원의 중심 부근을 차광하는 개구를 설치함으로써, 경사 방향으로 입사하는 광만을 마스크에 조사한다. 이러한 변형 조명법을 사용한 경우, 회절광(diffracted light) 내의 ±1차광 중 하나는 투영되지 않고, 남은 한쪽의 회절광이 투영된다. 이러한 0차광과 ±1차광 중 두 개의 광속을 이용하여 결상시키는 방법에 따라 해상도를 향상시킬 수 있다.
이에 대해, 통상의 조명 방법으로는 광원으로부터 마스크에 조사된 광은 0차광과 회절에 의해 생긴 ±1차광의 3개의 광속(luminous flux)이 투영됨으로써 반도체 기판 상에 광학상이 결상된다.
그러나, 상술된 바와 같은 초해상 기술은 주기적으로 배치된 밀한 패턴에 대해서는 매우 유효하지만, 밀한 패턴과 동시에 성긴 패턴을 형성하는 것이 곤란하다. 즉, 초해상 기술을 이용함으로써 메모리 셀 어레이 영역에서의 미세화가 가능해도 메모리 셀 어레이 영역과 주변 회로 영역 사이의 배선 접속 영역에서는 원하는대로 패턴을 형성하는 것이 곤란하다. 경우에 따라서는, 이 접속 영역의 패턴 부분에 의해 메모리 셀 어레이의 피치가 제한되며, 반도체 메모리의 칩 사이즈 증대와 연결된다고 하는 문제가 있었다.
이와 같이 종래의 반도체 메모리는 노광 장치의 광원의 파장 이하와 같은 미세한 피치로 라인 및 스페이스의 배선 패턴이 형성되는 메모리 셀 어레이 영역과, 그것보다는 큰 피치로 배선 패턴이 형성되어 있는 주변 회로 영역의 경계 영역에서, 포토리소그래피를 이용한 배선 패턴 형성 시의 광의 간섭 등에 의해 해상도나 초점 심도가 악화되기 쉽고, 원하는 패턴이 형성되지 않아 배선의 단선이나 쇼트가 발생하기 쉽다는 문제가 있었다.
본 발명의 제1 목적은 피치가 다른 배선을 접속하는 영역에서의 배선 패턴의 단선이나 쇼트를 방지할 수 있고, 고집적화가 가능해지는 반도체 장치를 제공하는 것을 목적으로 한다. 보다 상세하게는 노광 장치(exposure system)의 광원의 파장이하의 미세한 스페이스를 두고 라인 및 스페이스의 배선 패턴이 형성되어 있는 제1 영역과, 그것보다는 큰 스페이스를 두고 배선 패턴이 형성되어 있는 제2 영역과의 경계 영역에서의 포토리소그래피를 이용한 배선 패턴 형성 시의 해상도나 초점 심도의 악화를 억제하는 것을 목적으로 한다.
본 발명의 제2 목적은 반도체 기억 장치의 메모리 셀 어레이 단부에서의 치수 변동에 기인하는 불량을 억제하고, 고수율 및 고신뢰성을 실현할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 반도체 기억 장치의 일반적인 레이아웃을 나타내는 도면.
도 2는 도 1 내의 메모리 셀 어레이 영역과 주변 회로 영역을 접속하는 배선 패턴이 형성된 패턴 노광용 마스크의 일부를 나타내는 평면도.
도 3은 도 2에 나타낸 배선 패턴이 형성된 패턴 노광용 마스크를 이용하여 반도체 기판 상의 레지스트에 노광했을 때에 얻어지는 레지스트 패턴을 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 4는 본 발명의 제1 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 5는 도 4의 마스크 패턴의 일부를 추출하여 확대하여 나타내는 평면도.
도 6은 도 4의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 7은 본 발명의 제2 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 8은 도 7의 마스크 패턴의 일부를 추출하여 확대하여 나타내는 평면도.
도 9는 도 7의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 10은 본 발명의 제3 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 11은 도 10의 마스크 패턴의 일부를 추출하여 확대하여 나타내는 평면도.
도 12는 도 10의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 13은 본 발명의 제4 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 14는 도 13의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 15는 본 발명의 제5 실시예를 설명하기 위해, NAND형 플래시 메모리의 메모리 셀 어레이에 있어서의 워드선 방향으로 배열된 2 블록분을 추출하여 나타내는 등가 회로도.
도 16은 도 15의 NAND형 플래시 메모리의 메모리 셀 어레이에 있어서의 워드선 방향으로 배열된 3 블록분을 추출하여 나타내는 평면 패턴도.
도 17은 본 발명의 제5 실시예에 따르는 반도체 장치 패턴 노광용 마스크에형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 18은 도 17의 마스크 패턴의 일부를 추출하고 확대하여 나타내는 평면도.
도 19는 도 17의 마스크 패턴의 일부를 추출하여 NAND형 플래시 메모리 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 20은 본 발명의 제6 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도.
도 21은 도 20의 마스크 패턴을 사용하여 NAND형 플래시 메모리 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내는 도면.
도 22a 또는 도 22b는 종래 기술에 따른 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고,
도 22b는 그 평면도,
도 22a는 도 22b의 22A-22A선을 따라 자른 단면도.
도 23 내지 도 27(각각 이 도면들은 a, b로 나누어져 있음)은 도 22a 또는 도 22b의 반도체 기억 장치의 제조 공정을 단계적으로 나타내는 도면이고, a가 붙은 도면은 도 22a에 대응하고, b가 붙은 도면은 도 22b에 대응하는 도면.
도 28a 또는 도 28b는 도 22a 또는 도 22b에 나타내는 반도체 기억 장치의 제조 공정에서 이용되는 레티클 상의 패턴의 주요부를 나타내는 평면도이고, 도 28a는 도 23b의 포토레지스트 패턴(230)을 반도체 기판(210) 상에 전사하는 레티클을 나타내고, 도 28b는 도 26b의 포토레지스트 패턴(234)을 반도체 기판(210) 상에 전사하는 레티클을 나타내는 도면.
도 29는 반도체 기억 장치의 제조 공정에서 발생할 수 있는 문제점을 나타내는 단면도이고, 도 23b와 동일한 공정에 대응하는 도면.
도 30은 반도체 기억 장치의 제조 공정에서 발생할 수 있는 다른 문제점을 나타내는 단면도이고, 도 23b와 동일한 공정에 대응하는 도면.
도 31은 도 30의 다음 공정을 나타내는 단면도.
도 32는 반도체 기억 장치의 제조 공정에서의 또 다른 문제점을 나타내는 단면도이고, 도 26a와 동일한 공정에 상당하는 도면.
도 33은 반도체 기억 장치의 제조 공정에서의 또 다른 문제점을 나타내는 단면도이고, 도 27a와 동일한 공정에 상당하는 도면.
도 34a 또는 도 34b는 본 발명의 제7 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 34b는 그 단면도, 도 34a는 도 34b의 34A-34A선을 따라 자른 단면도.
도 35 내지 도 39(각각 a, b로 나누어져 도시됨)는 도 34a 또는 도 34b의 반도체 기억 장치의 제조 공정을 나타내는 도면이고, 각 a가 붙은 도면은 도 34a에 대응하는 단면도, 각 b가 붙은 도면은 도 34b에 대응하는 평면도.
도 40a는 도 35b의 포토레지스트 패턴(330)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면.
도 40b는 도 38b의 포토레지스트 패턴(334)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면.
도 41a 또는 도 41b는 본 발명의 제8 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 41b는 그 평면도, 도 41a는 도 41b의 41A-41A선을 따라 자른 단면도.
도 42a는 도 41a의 소자 영역(312) 및 소자 분리 영역(316)을 규정하는 포토레지스트 패턴을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면.
도 42b는 도 41a의 부유 게이트 전극(318)을 규정하는 포토레지스트 패턴을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면.
도 43a 또는 도 43b는 본 발명의 제9 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 43b는 그 평면도, 도 43a는 도 43b의 43A-43A선을 따라 자른 단면도.
도 44 내지 도 48(각각 a, b로 나누어져 도시됨)은 제9 실시예의 반도체 기억 장치의 제조 공정을 나타내는 도면이고, 각 a가 붙은 도면은 도 43a에 대응하는 단면도, 각 b가 붙은 도면은 도 43b에 대응하는 평면도.
도 49a 또는 도 49b는 본 발명의 제10 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 49b는 그 평면도, 도 49a는 도 49b의 49A-49A선을 따라 자른 단면도.
도 50a 또는 도 50b는 본 발명의 제11 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 50b는 그 평면도, 도 50a는도 50b의 50A-50A선을 따라 자른 단면도.
도 51a 또는 도 51b는 본 발명의 제12 실시예에 따르는 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 51b는 그 평면도, 도 51a는 도 51b의 51A-51B선을 따라 자른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이 영역
2: 주변 회로 영역
3: 접속 영역
11~13 : 마스크 영역
101~108: EEPROM 셀
111~118: 라인 패턴
210: 반도체 기판
218: 게이트 전극
220: 게이트간의 절연막
222: 제어 게이트 전극
226: 버퍼 산화막
228: 질화 실리콘막
230: 포토레지스트 패턴
본 발명의 제1 양상의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상의 적어도 제1 영역에서 각각 라인 폭 L을 갖는 도전체로 이루어지는 제1, 제2, 제3, 제4 라인 패턴이 각각 라인간 스페이스 S를 두고 순서대로 배열하도록 형성된 제1 라인 및 스페이스 패턴 세트와, 상기 반도체 기판 상의 제2 영역에서 각각 라인 폭 L 이상을 갖는 도전체로 이루어지는 제5, 제6 라인 패턴이 라인간 스페이스 S 이상을 두고 순서대로 배열하도록 형성된 제2 라인 및 스페이스 패턴 세트와, 상기 반도체 기판 상의 상기 제1 영역과 제2 영역 사이에 존재하는 제3 영역에서, 상기 제1 라인 패턴과 상기 제5 라인 패턴에 연속해 있는 도전체로 이루어지는 제7 라인 패턴 및 상기 제3 라인 패턴과 상기 제6 라인 패턴에 연속해 있는 도전체로 이루어지는 제8 라인 패턴이 형성된 제3 라인 및 스페이스 패턴 세트를 포함하고, 상기 제2 라인 패턴은 상기 제1 영역과 제3 영역과의 경계 위치에서 종단(終端)되어 있고, 상기 제4 라인 패턴은 상기 제3 영역과 제2 영역과의 경계 위치까지 연장되어 종단되어 있으며, 상기 제7 라인 패턴은 제3 영역 내의 길이 방향 도중에 라인 폭이 변화하고, 상기 제1 라인 패턴측보다도 상기 제5 라인 패턴측이 라인 폭이 굵게 되도록 형성되어 있다.
<실시예>
실시예의 설명에 앞서, 반도체 기억 장치의 메모리 셀 영역과 주변 회로 영역의 접속 영역에서의 문제에 대해 설명한다.
도 1은 반도체 기억 장치의 일반적인 패턴 배치를 나타내고 있다. 메모리셀 어레이 영역(1)을 둘러싸도록 메모리 셀 어레이를 구동하는 주변 회로 영역(2)이 배치된다. 메모리 셀 어레이 영역(1)의 게이트선이나 금속 배선 등은 일반적으로 단순한 라인·앤드·스페이스와 같은 주기적으로 배치된 밀한 패턴으로 형성되지만, 주변 회로 영역(2)의 게이트선이나 금속 배선은 메모리 셀 어레이 영역보다는 성긴 패턴으로 형성되어 있다.
또한, 주변 회로 영역(2)에서의 게이트선이나 금속 배선은 어느 정도의 주기성은 갖지만, 메모리 셀 어레이 영역(1)보다도 복잡한 패턴으로 되어 있다. 그리고, 메모리 셀 어레이 영역(1)의 게이트선이나 금속 배선은 그대로 메모리 셀 어레이 영역(1) 밖으로 연장되며, 접속 영역(3)을 지나 주변 회로 영역(2)의 게이트선이나 금속 배선에 접속된다.
그러나, 이러한 메모리 셀 어레이 영역(1)과 주변 회로 영역(2) 사이의 접속 영역(3)에서는 메모리 셀 어레이 영역(1) 내의 미세한 라인·앤드·스페이스의 패턴이 그대로 연장되는데다가 패턴의 주기성이 무너지므로, 상기 접속 영역(3)에서의 해상도나 초점 심도가 악화되기 쉽다. 그 결과, 원하는대로 패턴이 형성되지 않고, 배선의 단선이나 쇼트 회로의 원인이 된다.
도 2는 도 1 내의 메모리 셀 어레이 영역(1)과 주변 회로 영역(2)을 접속하는 배선 패턴이 형성된 패턴 노광용 마스크를 나타낸다.
도 2에서, 메모리 셀 어레이 영역(1)에는 라인 폭 L, 라인간 스페이스 S, 피치(L+S)의 배선 패턴이 형성되어 있고, 주변 회로 영역(2)에는 피치가 2×(L+S)의 배선 패턴이 형성되어 있고, 접속 영역(3)에는 메모리 셀 어레이 영역(1)의, 예를들면 홀수번의 배선 패턴을 주변 회로 영역(2)의 배선 패턴에 접속하기 위한 배선 패턴이 형성되어 있다. 이 경우, 메모리 셀 어레이 영역(1)이 나머지(짝수번)의 각 배선 패턴은 하나의 단부가 접속 영역(3)과의 경계선 상에서 종단되어 있고, 타단에서 다른 주변 회로 영역에 접속하기 위한 배선 패턴(도시되지 않음)에 접속되어 있다. 또한, 접속 영역(3)의 각 배선 패턴은 라인 폭이 2단계로 변화하고, 각각의 변화 위치는 동일선 상에 다 맞추어져 있다.
도 3은 도 2에 나타낸 패턴 노광용 마스크를 이용하여 반도체 기판 상의 레지스트에 노광했을 때에 얻어지는 레지스트 패턴을 시뮬레이션에 의해 구해진 결과를 나타낸다. 여기서, 레지스트 패턴은 광 강도 분포를 구하고, 같은 강도의 분포를 나타낸 것으로, 레지스트 패턴 중 3개의 선은 배선 치수가 원하는대로 생기는 광 강도와, 그보다 ±10%의 광 강도 각각에서의 레지스트의 패턴을 나타낸다.
상기 시뮬레이션의 계산의 조건으로, 반도체 기판 상의 배선의 라인 폭, 라인간 스페이스는 모두 반도체 기판 상에서 0.15㎛이고, 광원은 파장λ=248㎚의 KrF 엑시머 레이저, 개구율 NA=0.6, 코히어런트 계수(coherence factor)σ=0.75로 하고, 광원의 중앙 부분을 피복하는 (면적 비율로 광원 전체의 3분의 2를 피복함) 고리 모양의 조명(annular illumination)을 사용하였다.
또한, 패턴 노광용 마스크로 하여, 투과율 6%, 위상을 180도 회전시키는 하프톤형 위상 시프트 마스크(attenuated phase shifting mask)를 사용하였다. 또한, 초점 심도를 확보할 수 있는지의 여부를 조사하기 위해 최적 포커스로부터 0.4㎛ 변이된 조건으로 노광된다고 가정하였다.
그러나, 도 3에 나타낸 3개의 시뮬레이션 결과 중 가장 라인 폭이 가는 것, 즉 노광량이 최적치보다 10% 증가한 경우에 배선의 단선이 생기는 것을 알 수 있다(원으로 표시된 D). 즉, 실제의 노광으로는 노광량의 변동이나 레지스트 감도 등에 기인하여 배선의 단선이 발생할 가능성이 있으며, 이는 오동작의 원인이 된다. 이와 같이 배선의 주기성이 도중에 끊긴 부분에서 원하는 패턴이 형성되지 않은 것은 배선의 종단부 혹은 배선의 라인 폭이 변화하는 부분에서 생긴 회절광(diffracted light)이 인접 패턴에 영향을 미치게 하기 때문이다.
본 발명은 상기된 문제를 해결하기 위해 이루어진 것으로, 이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
(제1 실시예)
도 4는 본 발명의 제1 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다. 도 5는 도 4의 마스크 패턴의 일부를 추출하여 확대하여 나타내고 있다.
도 4 또는 도 5에 나타내는 마스크 패턴은 반도체 메모리의 패턴 노광용 마스크이고, 참조 번호 11은 메모리 셀 어레이 영역에 대응하는 제1 마스크 영역, 참조 번호 12는 주변 회로 영역에 대응하는 제2 마스크 영역, 참조 번호 13은 메모리 셀 어레이 영역과 주변 회로 영역과의 경계 영역(접속 영역)에 대응하는 제3 마스터 영역을 나타내고 있다. 그리고, 사선부는 차광부(차광체 패턴 opaque pattern), 흰 바탕부는 투광부를 나타내고 있고, 각각 대응하여 반도체 기판 상에 라인 패턴, 스페이스 패턴을 전사하기 위한 것이다.
제1 마스크 영역(11)에는 제1 라인 패턴(111), 제2 라인 패턴(112), 제3 라인 패턴(113) 및 제4 라인 패턴(114)이 각각 라인 폭 L을 지니고, 각각 라인간 스페이스 S를 두고 순서대로 배열(배선 피치는 L+S임)되고, 또한 이들 라인 패턴(111∼114)의 세트가 적어도 2 세트 이상 주기적으로 반복하도록 배치된 제1 라인 및 스페이스 패턴 세트가 형성되어 있다.
제2 마스크 영역(12)에는 각각 라인 폭 L 이상을 갖는 제5 라인 패턴(121) 및 제6 라인 패턴(122)이 라인간 스페이스 S 이상을 두고 배열, 또는 이들 라인 패턴(121, 122)의 세트가 적어도 2 세트 이상 주기적으로(피치는 4(L+S)임) 반복하도록 배치된 제2 라인 및 스페이스 패턴 세트가 형성되어 있다.
상기 제1 마스크 영역(11)에서의 라인 패턴(111∼114) 내의 제1 라인 패턴(111) 및 제3 라인 패턴(113)의 각 하나의 단부측은 연장되고, 제3 마스크 영역(13)에서의 제7 라인 패턴(131) 및 제8 라인 패턴(132)을 지나 제2 마스크 영역(12)에서의 제5 라인 패턴(121) 및 제6 라인 패턴(122)에 접속되어 있다.
이에 대해, 상기 제1 마스크 영역(11)에 있어서 라인 패턴(1111∼114) 중 제2 라인 패턴(112)은 제1 마스크 영역(11)과 제3 마스크 영역(13)과의 경계 위치에서 종단되어 있다. 제4 라인 패턴(114)은 제3 마스크 영역(13)과 제2 마스크 영역(12)과의 경계 위치까지 연장되어 종단되고 있다.
즉, 제3 마스크 영역(13)에는 제1 라인 패턴(111)과 제5 라인 패턴(121)에 연속해 있는 제7 라인 패턴(131)과, 제3 라인 패턴(113)과 제6 라인 패턴(122)에 연속해 있는 제8 라인 패턴(132)과, 제4 라인 패턴(114)이 배열되어 있다.
또, 제1 마스크 영역(11)의 타단측(제3 마스크 영역의 반대측)에도, 도 4 중에 나타낸 제3 마스크 영역(13) 및 제2 마스크 영역(12)과 대칭적으로, 도시하지 않은 제3 마스크 영역 및 제2 마스크 영역이 존재하고 있다. 그리고, 제1 마스크 영역(11)에서의 제1 라인 패턴(111) 및 제3 라인 패턴(113)의 각 타단측은 도시하지 않은 제3 마스크 영역에서 종단되어 있다. 또한, 제1 마스크 영역(11)에 있어서의 제2 라인 패턴(112) 및 제4 라인 패턴(114)의 각 타단측은 연장되고, 도시하지 않은 제3 마스크 영역 내를 거쳐 도시하지 않은 제2 마스크 영역의 라인 패턴으로 접속되어 있다. 이렇게 해서, 제1 마스크 영역(11)의 모든 라인 패턴(111∼114)이 제2 마스크 영역에 접속되도록 한다.
또한, 제3 마스크 영역(13) 내에서 제7 라인 패턴(131)은 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제1 라인 패턴(111)측보다도 제5 라인 패턴(121)측이 라인 폭이 단형으로 굵게 되도록 형성되어 있다. 마찬가지로, 제8 라인 패턴(132)은 제3 마스크 영역(13) 내의 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제3 라인 패턴(113)측보다도 제6 라인 패턴(122)측이 라인 폭이 단형으로 굵게 되도록 형성되어 있다.
제7 라인 패턴(131) 및 제8 라인 패턴(132)의 라인 폭이 단형으로 변화하는 위치는, 제3 마스크 영역(13)과 제1 마스크 영역(11)과의 경계 위치로부터 길이 방향으로 S 이상, 또한 제3 마스크 영역(13)과 제2 마스크 영역(12)과의 경계 위치로부터 길이 방향으로 L 이상의 위치로 할 수 있다.
제1 실시예에서는 제7 라인 패턴(131)의 일부로 하여 제1 라인 패턴(111)이그 라인 폭 그대로 제3 마스크 영역(13)에 대한 패턴 길이 방향으로 거리 S의 부분까지 연장되며, 이 거리 S의 부분에서 제7 라인 패턴(131)의 라인 폭이 넓어진다. 마찬가지로, 제8 라인 패턴(132)의 일부로서, 제3 라인 패턴(113)이 그 라인 폭 그대로 제3 마스크 영역(13)에 대한 패턴 길이 방향으로 거리 S의 부분까지 연장되며, 이 거리 S의 부분에서 제8 라인 패턴(132)의 라인 폭이 넓어진다.
또한, 제7 라인 패턴(131) 및 제8 라인 패턴(132)과 평행하게, 제1 마스크 영역(11)에서의 제4 라인 패턴(114)이 그 라인 폭 L 대로 연장된다.
또, 제7 라인 패턴(131) 및 제8 라인 패턴(132)의 라인 폭이 단형으로 변화하는 위치는, 제3 마스크 영역(13)과 제1 마스크 영역(11)과의 경계 위치로부터 S보다 커도 상관없지만, 너무 크게 하면, 패턴의 점유 면적이 커지므로, 제작하려고 하는 반도체 장치의 비용 증가를 초래하여 바람직하지 않다. 그래서, 이 부분의 거리는 S로 하는 것이 적당하다.
상술된 마스크 패턴에 있어서, 마스크 상의 최소 스페이스는 S이고, 이 마스크 상의 최소 스페이스 S는 라인 및 스페이스 패턴의 최소 스페이스 S와 정합하는 것이 바람직하다. 그 이유를 이하에 설명한다.
마스크의 제조 공정에서, 더스트(dust) 등에 기인하여 마스크의 패턴이 원하는 것과는 달라질 가능성이 있다. 그래서, 마스크 상에 패턴을 형성한 후, 결함의 유무를 검사할 필요가 있다. 결함의 검사는, 레이저 현미경 등, 광을 이용한 검사 장치에서 행해지므로, 검사 가능한 패턴의 크기는 검사 장치의 광원의 파장에 의해 제한된다. 결함 검사를 완전하게 행하기 위해서는 패턴의 치수를 어느 정도 큰 값으로 해 둘 필요가 있다.
메모리 셀 어레이 영역과 주변 회로 영역을 동시에 형성하기 위한 마스크로는, 일반적으로 어느 한 마스크 내에 존재하는 가장 치수가 작은 패턴은 메모리 셀 어레이 영역 내의 패턴에 대응한다. 따라서, 마스크 내의 모든 패턴의 배선 라인 폭 및 배선간 스페이스를, 메모리 셀 어레이 영역의 배선의 라인 폭과 배선간 스페이스에 각각 합해 두면, 마스크 내의 결함의 검사를 완전하게 행할 수게 된다.
또한, 반도체 기억 장치의 게이트선이나 배선을 형성한 후에, 상기 마스크의 라인간 스페이스에 대응하는 패턴 부분은 나중에 층간 절연막으로 매립되지만, 이 때, 게이트선간이나 배선간의 스페이스가 너무 작으면, 이 부분에 층간 절연막을 매립할 수 없을 우려가 있다. 그러면, 이 부분에 이물이 남고, 메모리의 오동작의 원인이 될 우려가 있다. 이와 같이 층간 절연막의 매립을 완전하게 행하기 위해서도, 게이트선이나 배선의 스페이스는 메모리 셀 어레이 영역의 최소 스페이스에 맞추는 것이 바람직하다.
또, 포토리소그래피에서는, 일반적으로 축소 투영 노광(reduction projection exposure)이 이용되므로, 마스크 패턴의 치수는 반도체 기판 상에 형성되어 있는 레지스트 패턴의 치수의 4배 혹은 5배 등의 값이 된다. 즉, 예를 들면 0.15㎛의 레지스트 패턴을 형성하기 위한 마스크의 치수는 0.6㎛나 0.75㎛ 등이 된다. 이하, 설명을 간단하게 하기 위해, 마스크 패턴의 치수를 레지스트 패턴과 동일한 것으로 설명한다.
도 6은, 도 4의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다.
보다 상세하게는, 상기 마스크 라인 패턴에 대응하는 라인 패턴의 라인 폭, 라인간 스페이스가 모두 반도체 기판 상에서 0.15㎛이고, 광원의 파장 λ=248㎚의 KrF 엑시머 레이저, 개구율 NA=0.6, 코히어런트 계수 σ=0.75로 하고, 광원의 중앙 부분을 광원 전체의 면적에 대해 3분의 2 정도 피복하는 고리 모양의 조명을 적용하고, 차광부에는 투과율 6%, 위상을 180도 회전시키는 하프톤형 위상 시프트 마스크를 사용한 경우에 대해 계산한 것이다.
또한, 실제의 노광시에는, 노광 장치의 스테이지 높이의 어긋남이나, 반도체 기판의 휘어짐 등에 기인하는 단차, 기판 상의 단차 등에 의한 포커스의 어긋남을 고려할 필요가 있으며, 포커스의 어긋남을 0.4㎛로 하여 계산한다.
도 6은, 상기된 조건 하에서 광학 시뮬레이션에 의해 반도체 기판 상의 광 강도 분포를 구하고, 강도의 분포를 나타낸 것이고, 도면 내의 3개의 선은 배선 치수가 원하는대로 0.15㎛가 되는 광 강도와, 그것보다 ±10%의 광 강도의 각각에 있어서의 레지스트의 패턴을 나타낸다.
도 6에 나타낸 레지스트 패턴은, 도 4의 마스크 패턴에 대응하여 형성되어 있고, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 도 3에 나타낸 종래의 레지스트 패턴과 비교하면, 배선의 종단부나 배선의 라인 폭이 변화하는 부분끼리의 거리가 적절히 떨어져 배치되므로, 그와 같은 부분에서 생기는 회절광의 영향에의해 인접하는 배선 패턴에 문제점이 생기기 어려워지는 것을 알 수 있다. 따라서, 도 4의 마스크 패턴을 이용하여 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도, 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것으로 예상된다.
이어서, 도 4의 마스크를 사용하여 반도체 기판 상의 포토레지스트에 패턴을 전사하고, 배선 패턴을 형성하는 방법에 대해 간단히 설명한다.
우선, 반도체 기판 상에 피착된 도전체막(금속막 혹은 반도체막) 상에 포토레지스트를 도포하고, 이 포토레지스트에 대해 도 4의 마스크를 이용하여 포토 리소그래피에 의해 패턴 노광을 행한다. 이어서, 노광 후의 포토레지스트의 일부를 박리하고, 도전체막의 노출부를 에칭 제거하여 패터닝을 행한다. 이 때, 노광 공정은 통상 조명법을 이용해도 좋지만, 변형 조명법(off-axis illumination)을 이용할 수도 있다. 또한, 도 4의 마스크의 각 차광부(opaque portion)의 위상을 변화시키는 반투명한 재료로 바꾼 하프톤 위상 시프트 마스크를 사용하는 것도 가능하다.
제1 실시예의 마스크의 변형예로서, 제1 실시예에 따르는 마스크의 라인 및 스페이스 패턴의 차광부와 투광부를 반대로 한 반전 마스크를 구성해도 좋다.
이어서, 이 반전 마스크를 사용하여 반도체 기판 상의 포토레지스트에 패턴을 전사하고, 배선 패턴을 형성하는 방법에 대해 간단히 설명한다.
우선, 반도체 기판 상의 절연막 상에 포토레지스트를 도포하고, 이 포토레지스트에 대해 상기 반전 마스크를 이용하여 포토리소그래피에 의해 패턴 노광을 행한다. 이어서, 상기 노광 후의 포토레지스트의 일부를 박리하고, 절연막의 노출부를 에칭 제거하여 배선 형성용의 홈을 형성한다. 이 후, 배선 형성용의 홈의 내부에 도전체를 매립하여 형성한다. 이 때, 노광 공정은, 통상 조명법을 이용해도 좋지만, 변형 조명법을 이용하는 것도 가능하다. 또한, 반전 마스크의 각 차광부를 위상을 변화시키는 반투명한 재료를 대신한 하프톤 위상 시프트 마스크를 사용하는 것도 가능하다.
(제2 실시예)
도 7은, 본 발명의 제2 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다. 도 8은, 도 7의 마스크 패턴의 일부를 추출하여 확대하여 나타내고 있다.
도 7 또는 도 8에 나타내는 마스크 패턴은, 도 4 또는 도 5를 참조하여 상술한 제1 실시예에 따르는 마스크 패턴에 비해, (1) 제2 마스크 영역(12) 내에서 제5 라인 패턴(121a)의 위치가 도면의 하측 방향으로 조금 시프트하고 있고, 결과적으로 제3 마스크 영역(13) 내에서 제7 라인 패턴(131a)이 단형으로 굴곡하는 점, (2) 제2 마스크 영역(12) 내에서 제6 라인 패턴(122a)의 위치가 도면의 상측 방향(제5 라인 패턴(121a)의 시프트 방향과는 역방향)으로 조금 시프트하고 있고 (제5 라인 패턴(121a)과의 간격은 S이상), 결과적으로 제3 마스크 영역(13) 내에서 제8 라인 패턴(132a)이 단형으로 굴곡하는 점이 다르고, 기타는 동일하므로 도 4 또는 도 5내와 동일 부호를 붙인다.
즉, 제3 마스크 영역(13)에서, 제7 라인 패턴(131a)은 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제1 라인 패턴(111)측보다도 제5 라인 패턴(121a)측이 라인 폭이 단형으로 굵게 되도록 형성되어 있다. 마찬가지로, 제8 라인 패턴(132a)은 제3 마스크 영역(13) 내의 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제3 라인 패턴(113)측보다도 제6 라인 패턴(122a)측이 라인 폭이 단형으로 굵게 되도록 형성되어 있다.
상기 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)이 굴곡하는 방향은, 각각이 상호 접근하는 방향으로 되어 있다. 또한, 굴곡하는 부분의 배선의 라인 폭은 L 이다. 이 부분의 라인 폭은 L보다 커도 괜찮지만, 점유 면적의 증대에 연결되기 때문에 바람직하지 않고, L로 하는 것이 적당하다.
또한, 상기 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)과 평행하게, 제4 라인 패턴(114)이 라인 폭 L로 형성되어 있다. 상기 제7 라인 패턴(131a), 제8 라인 패턴(132a) 및 제4 라인 패턴(114)의 라인간 스페이스는 S로 되어 있지만, S보다 커도 상관없다.
상기 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)의 라인 폭이 단형으로 굴곡하는 위치는, 제3 마스크 영역(13)과 제1 마스크 영역(11)과의 경계 위치로부터 길이 방향으로 상기 S 이상(본 예에서는 S), 또한 제3 마스크 영역(13)과 제2 마스크 영역(12)과의 경계 위치로부터 길이 방향으로 상기 L 이상(본 예에서는 L)의 위치이다.
본 예에서는 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)은 상기 제1 라인 패턴(111) 및 제3 라인 패턴(113)이 그 라인 폭 그대로 제3 마스크 영역(13) 내에패턴 길이 방향으로 거리 S의 부분까지 연장되며, 이 부분에서 라인 폭이 넓어진다.
또, 상기 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)의 라인 폭이 단형으로 굴곡하는 위치는, 제3 마스크 영역(13)과 제1 마스크 영역(11)과의 경계 위치로부터 S보다 커도 상관없지만, 너무 크게 하면 패턴의 점유 면적이 커져, 제작하려고 하는 반도체 장치의 비용 증가를 초래하여 바람직하지 않다. 그래서, 이 부분의 거리는 S로 하는 것이 적당하다.
상술된 마스크 패턴에 있어서, 마스크 상의 최소 스페이스는 S이고, 이 마스크 상의 최소 스페이스 S는 라인 및 스페이스 패턴의 최소 스페이스 S와 정합하는 것이 바람직하다. 그 이유는 제1 실시예에서 상술한 바와 같다.
도 9는, 도 7의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다. 이 시뮬레이션시에, 광원의 조건 등은 제1 실시예와 마찬가지이다.
도 9에 나타내는 레지스트 패턴은 도 7의 마스크 패턴에 대응하여 형성되며, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 따라서, 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것으로 예상된다.
또, 제2 실시예에 따르는 반도체 장치의 제법은 상술된 제1 실시예에 준하여 실시하면 좋으며, 또한 도 7의 마스크 패턴의 반전 마스크를 사용하여 제조하는 것도 가능하다.
(제3 실시예)
도 10은 본 발명의 제3 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다. 도 11는, 도 10의 마스크 패턴의 일부를 추출하여 확대하여 나타내고 있다.
도 10 또는 도 11에 나타내는 마스크 패턴은, 도 7 또는 도 8을 참조하여 상술한 제2 실시예에 따르는 마스크 패턴과 비해, 제4 라인 패턴(114)의 종단 위치가 제7 라인 패턴(131a) 혹은 제8 라인 패턴(132a)의 굴곡 부분보다도 더욱 제2 영역(12)에 근접하는 점이 다르고, 기타는 동일하므로 도 4 또는 도 5와 동일한 부호를 붙인다.
바꾸어 말하면, 제4 라인 패턴(114)의 종단 위치는 제3 영역(13)과 제2 영역(12)과의 경계 위치이고, 이 경계 위치로부터 제3 영역의 내측의 라인 방향으로 L 이상 떨어진 위치에서 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)의 라인 폭 방향의 하나의 단부측이 단형으로 굴곡하며, 이 굴곡 위치로부터 더욱 길이 방향으로 L의 위치에서 제7 라인 패턴(131a) 및 제8 라인 패턴(132a)의 라인 폭 방향의 다른 단부측이 단형으로 굴곡하고 있다.
도 12는, 도 10의 마스터 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다. 이 시뮬레이션시에, 광원의 조건 등은 제1 실시예와 마찬가지이다.
도 12에 나타내는 레지스트 패턴은, 도 10의 마스크 패턴에 대응하여 형성되고, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 따라서, 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도, 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것으로 예상된다.
또한, 도 10의 마스크를 사용한 경우에는, 제2 실시예에 따르는 도 7의 마스크를 사용한 경우와 비교하여, 제4 라인 패턴(114)의 종단부 부근에서 생긴 회절광과, 마스크의 제7 라인 패턴(131a)의 굴곡부 부근 및 제8 라인 패턴(132a)의 굴곡부 부근에서 생긴 회절광과의 간섭을 작게 할 수 있으며, 배선의 단선이나 쇼트를 방지하는 효과를 더욱 높일 수 있다.
또한, 제3 실시예에 따르는 반도체 장치의 제법은 상술된 제1 실시예에 준하여 실시하면 좋고, 또한 도 10의 마스크 패턴의 반전 마스크를 사용하여 제조하는 것도 가능하다.
(제4 실시예)
도 13은, 본 발명의 제4 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다.
도 13에 나타내는 마스크 패턴은, 도 10 또는 도 11을 참조하여 상술한 제3 실시예에 따르는 마스크 패턴과 비교하여, 제2 영역(12)에서의 제5 라인 패턴(121b) 및 제6 라인 패턴(122b)의 라인 폭이 제3 영역(13)과 제2 영역(12)과의 경계 위치 및 그 근방에서 단형으로 변화하며, 제5 라인 패턴(121b) 및 제6 라인 패턴(122b)이 상호 접근하는 방향에 단형으로 굵어지는 점이 다르며, 기타는 동일하므로 도 4 또는 도 5와 동일한 부호를 붙인다.
바꾸어 말하면, 제5 라인 패턴(121b) 및 제6 라인 패턴(122b)의 라인 폭 방향의 하나의 단부(상호 떨어진 쪽의 양측단)측에 스텝형의 보조 패턴이 부가되어 있다.
도 14는, 도 13의 마스크 패턴을 사용하여 반도체 장치 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다. 이 시뮬레이션시에, 광원의 조건 등은 제1 실시예와 마찬가지이다.
도 14에 나타내는 레지스트 패턴은, 도 13의 마스크 패턴에 대응하여 형성되며, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 따라서, 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도, 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것이라 예상된다.
그러나, 도 13의 마스크를 사용한 경우에는, 제3 실시예에 따르는 도 10의 마스크를 사용한 경우와 비교하여, 제2 영역(12)에서의 제5 라인 패턴(121b) 및 제6 라인 패턴(122b)의 라인 폭이 제3 영역(13)과 제2 영역(12)과의 경계 위치 및 그 근방에서 단형으로 넓어지며, 이 근방에서 생긴 회절광과 제4 라인 패턴(114)의 종단부 부근에서 생긴 회절광의 간섭을 작게 할 수 있고, 배선의 단선이나 쇼트를 방지하는 효과를 더욱 높일 수 있다.
또, 제4 실시예에 따르는 반도체 장치의 제법은, 상술된 제1 실시예에 준하여 실시하면 좋고, 또한 도 13의 마스크 패턴의 반전 마스크를 사용하여 제조하는것도 가능하다.
여기서, 제1 내지 제4 실시예에 따르는 반도체 장치의 패턴의 특징을 요약하면, (a) 반도체 기판 상의 적어도 제1 영역에서, 각각 라인 폭 L을 갖는 도전체로 이루어지는 제1, 제2, 제3, 제4 라인 패턴이 각각 라인간 스페이스 S를 두고 순서대로 배열하도록 형성된 제1 라인 및 스페이스 패턴 세트와, (b) 반도체 기판 상의 제2 영역에서, 각각 라인 폭 L 이상을 갖는 도전체로 이루어지는 제5, 제6 라인 패턴이 각각 라인간 스페이스 S 이상을 두고 배열하도록 형성된 제2 라인 및 스페이스 패턴 세트와, (c) 반도체 기판 상의 제1 영역과 제2 영역 사이에 존재하는 제3 영역에서, 상기 제1 라인 패턴과 상기 제5 라인 패턴에 연속해 있는 도전체로 이루어지는 제7 라인 패턴과, 제3 라인 패턴과 제6 라인 패턴에 연속해 있는 도전체로 이루어지는 제8 라인 패턴이 형성된 제3 라인 및 스페이스 패턴 세트를 포함하고 있다. 그리고, (d) 제2 라인 패턴은 제1 영역과 제3 영역과의 경계 위치에서 종단되어 있고, 제4 라인 패턴은 제3 영역과 제2 영역과의 경계 위치에서 종단되어 있고, (e) 제7 라인 패턴은, 제3 영역 내의 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제1 라인 패턴측보다도 제5 라인 패턴측이 라인 폭이 단형으로 굵게 되도록 형성되어 있고, (f) 제8 라인 패턴은, 제3 영역 내의 길이 방향 도중에 라인 폭이 단형으로 변화하고, 제3 라인 패턴측보다도 제6 라인 패턴측이 라인 폭이 단형으로 굵게 되도록 형성되어 있고, (g) 제1 내지 제3 라인 및 스페이스 패턴은 각각 대응하는 영역에서 적어도 2 세트 이상 주기적으로 반복하도록 배치되어 있다.
제1∼제4 실시예에서는, 마스크의 제1 영역(11)에서의 제1 라인 및 스페이스패턴은, 라인 폭 L 이상을 갖는 라인 패턴이 각각 라인간 스페이스 S를 두고 순서대로 배열하도록 형성되며, 제2 영역(12)에서의 제2 라인 및 스페이스 패턴은 라인 폭 L 이상을 갖는 라인 패턴이 각각 라인간 스페이스 S 이상을 두고 순서대로 배열하도록 형성되어 있는 경우를 나타내었다.
이 제1∼제4 실시예의 변형예로서, 제1 라인 및 스페이스 패턴은 라인 패턴이 피치 P에서 순서대로 배열하도록 형성되며, 제2 라인 및 스페이스 패턴은 라인 패턴이 P보다도 큰 피치로 순서대로 배열하도록 형성된 경우라도 제1∼제4 실시예와 거의 동일한 효과를 얻을 수 있다.
또한, 이 변형예에 따른 마스크 패턴의 반전 마스크를 사용하여 제조하는 것도 가능하다.
(제5 실시예)
제5 실시예에 따르는 마스크는 EEPROM의 일종인 NAND형 플래시 메모리의 패턴 노광용 마스크이다.
여기서, NAND형 플래시 메모리에 대해 간단히 설명한다. 불휘발성 반도체 기억 장치의 일종인 EEPROM은, 통상은 부유 게이트와 제어 게이트가 적층된 MOS 구조의 메모리 셀(EEPROM 셀)을 이용하며, 전기적으로 재기록 가능하다. NAND형 플래시 메모리는 상기 EEPROM 셀을 여러개 직렬 접속한 NAND 셀의 어레이를 갖는 것으로, 고집적화에 적합하다.
도 15는, NAND형 플래시 메모리의 메모리 셀 어레이에서의 워드선 방향으로 배열된 2 블록분을 추출하여 등가 회로를 나타내고 있다.
8개의 EEPROM 셀(101∼108), 참조 번호 201∼208이 직렬로 접속되어 각각 NAND 셀을 구성하고 있으며, 이들의 NAND 셀의 드레인측은 드레인측 선택 트랜지스터 SG-1D, SG-2D를 통해 비트선 BL1, BL2에 접속되고, 소스측은 소스측 선택 트랜지스터 SG-1S, SG-2S를 통해 소스선 SL에 접속되어 있다.
상기 드레인측 선택 트랜지스터 하나, NAND 셀 하나, 소스측 선택 트랜지스터 하나를 조합한 것을 1 블록으로 하는 여러개의 블록에 의해 메모리 셀 어레이가 구성되어 있다. 또, NAND 셀을 구성하는 EEPROM 셀의 개수는 8개에 한하지 않고, 4개, 16개, 32개등 몇개라도 상관없다.
도 17은, NAND형 플래시 메모리의 메모리 셀 어레이에 있어서의 워드선 방향으로 배열된 3 블록분을 추출하여 평면 패턴을 나타내고 있다.
NAND 셀의 제어 게이트 전극은 워드선 WL1∼WL8에 접속되어 있고, 상기 워드선 WL1∼WL8은 인접하는 NAND 셀의 제어 게이트 전극에 공통으로 접속되어 있다. 또한, 인접하는 드레인측 선택 트랜지스터 SG-1D, SG-2D의 게이트 전극은 공통으로 드레인측 선택 게이트선 SG(D)에 접속되며, 인접하는 소스측 선택 트랜지스터 SG-1S, SG-2S의 게이트 전극은 공통으로 소스측 선택 게이트선 SG(S)에 접속되어 있다.
도 17은, 본 발명의 제5 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다. 도 18은, 도 17의 마스크 패턴의 일부를 추출하여 확대하여 나타내고 있다.
도 17 또는 도 18에 나타내는 마스크 패턴에 있어서, 참조 번호 11은 NAND형플래시 메모리의 메모리 셀 어레이 영역에 대응하는 제1 마스크 영역, 참조 번호 12는 주변 회로 영역에 대응하는 제2 마스크 영역, 참조 번호 13은 메모리 셀 어레이 영역과 주변 회로 영역과의 경계 영역(접속 영역)에 대응하는 제3 마스크 영역을 나타내고 있다. 그리고, 사선부는 차광부(차광 패턴), 흰 바탕부는 투광부를 나타내고 있으며, 각각 대응하여 반도체 기판 상에 라인 패턴, 스페이스 패턴을 전사하기 위한 것이다.
제1 마스크 영역(11)에는 각각 라인 폭 L을 갖는 제1 라인 패턴(111)∼제8 라인 패턴(118)이 각각 라인간 스페이스 S를 두고 순서대로 배열(배선 피치는 L+S 임)되고, 또한 상기 라인 패턴(111∼118)의 세트가 적어도 2 세트 이상 주기적으로 반복하도록 배치된 제1 라인 및 스페이스 패턴 세트가 형성되어 있다. 이 경우, 상기 라인 패턴(111∼118)은 NAND 셀의 8개의 워드선 WL1∼WL8에 대응하는 것이고, 이 라인 패턴(111∼118)의 각 세트의 상호간에 상기 NAND 셀의 드레인측 선택 게이트선 SG (D) 및 소스측 선택 게이트선 SG(S)에 대응하는 라인 패턴(110 및 119)이 배치되고 형성되어 있다. 상기 드레인측 선택 게이트선에 대응하는 라인 패턴(110) 중 하나의 단부측은 그 라인 폭 그대로 연장되고, 제3 마스크 영역(13) 내를 지나 제2 마스크 영역(12)에서 라인 패턴(120)에 접속되어 있다.
제2 마스크 영역(12)에는 각각 라인 폭 L 이상을 갖는 제9 라인 패턴(121)∼제12 라인 패턴(124)이 각각 라인간 스페이스 S 이상을 두고 배열(배선 피치는 2×(L+S)임)되고, 또한 상기 라인 패턴(121∼124)의 세트가 적어도 2 세트이상 주기적으로 반복하도록 배치된 제2 라인 및 스페이스 패턴 세트가 형성되어 있다.이 경우, 상기 라인 패턴(121∼124)의 각 세트의 상호간에 상기 드레인측 선택 게이트선에 대응하는 라인 패턴(120)이 배치되어 있다.
그리고, 제1 마스크 영역(11)에서 라인 패턴(111∼118) 내의 예를 들면 짝수번째의 제2, 제4, 제6, 제8 라인 패턴(112, 114, 116, 118)의 각 하나의 단부측은 연장되고, 제3 마스크 영역(13) 내를 거쳐 제2 마스크 영역(12)에서의 라인 패턴(121∼124)에 접속되어 있다.
이에 대해, 제1 마스크 영역(11)에서의 라인 패턴(111∼118) 중 남은 홀수번째의 제1, 제3, 제5, 제7 라인 패턴(111, 113, 115, 117)의 각 하나의 단부측은, 제3 마스크 영역(13)에서 종단되어 있다. 이 경우, 제1 라인 패턴(111)은 제1 마스크 영역(11)과 제3 마스크 영역(13)과의 경계 위치에서 종단되어 있고, 제3 라인 패턴(113) 및 제7 라인 패턴(117)은 그 라인 폭 그대로 연장되며, 제3 마스크 영역(13)의 중간 위치에서 종단되어 있고, 제5 라인 패턴(115)은 제3 마스크 영역(13)과 제2 마스크 영역(12)과의 경계 위치까지 그 라인 폭 그대로 연장되어 종단되어 있다.
바꾸어 말하면, 제1 라인 및 스페이스 패턴 내에서 제2 라인 및 스페이스 패턴에 연속해 있지 않은 4개의 각 라인 패턴(제1, 제3, 제5, 제7 라인 패턴(111, 113, 115, 117))은, 제1 영역(11)과 제3 영역(13)과의 경계 위치, 제3 영역(13)과 제2 영역(12)과의 경계 위치, 제3 영역(13) 중 어느 하나의 위치에서 종단되며, 또한 제1 라인 및 스페이스 패턴 배열의 중앙부에 위치할수록 종단 위치가 제2 영역(12)에 근접하고 있다.
즉, 제3 마스크 영역(13)에는 제2 라인 패턴(112)과 제9 라인 패턴(121)에 연속해 있는 제13 라인 패턴(131), 제4 라인 패턴(114)과 제10 라인 패턴(122)에 연속해 있는 제14 라인 패턴(132), 제6 라인 패턴(116)과 제11 라인 패턴(123)에 연속해 있는 제15 라인 패턴(133) 및 제8 라인 패턴(118)과 제12 라인 패턴(124)에 연속해 있는 제16 라인 패턴(134)이 배열되고, 또한 상기 라인 패턴(131∼134)의 세트가 적어도 2 세트 이상 주기적으로 반복하도록 배치된 제3 라인 및 스페이스 패턴이 형성되어 있다. 이 경우, 제1 마스크 영역(11)에서의 제3, 제5, 제7 라인 패턴(111, 113, 115, 117)은 제3 마스크 영역(13) 내에 연장되어 있고, 제3 마스크 영역(13) 내의 라인 패턴의 배열 순서는 참조 번호 131, 113, 132, 115, 133, 117, 134이다. 또한, 상기 라인 패턴(131∼134)의 각 세트의 상호간에 상기 드레인측 선택 게이트선에 대응하는 라인 패턴(130)이 배치되어 있다.
그리고, 상기 라인 패턴(131∼134)은 제3 영역(13) 내의 길이 방향 도중에 라인 폭이 단형으로 변화함과 함께 단형으로 굴곡하고, 제1 라인 및 스페이스 패턴측보다도 제2 라인 및 스페이스 패턴측이 라인 폭이 단형으로 굵게 되도록 형성되어 있고, 또한 라인 폭이 단형으로 변화하는 위치는 제3 라인 및 스페이스 패턴의 배열의 중앙부에 위치할수록 제2 영역(12)에 근접하고 있다.
이 경우, 제13 라인 패턴(131)이 굴곡하는 방향은, 제1 라인 패턴(111)에 접근하는 방향으로 되어 있고, 굴곡 부분의 길이는 L 이상(패턴의 점유 면적을 억제하기 위해 L로 하는 것이 적당함)이고, 그 라인 폭 방향의 하나의 단부가 단형으로 변화하는 위치는 제1 라인 패턴(111)의 종단 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이다.
또한, 제3 라인 패턴(113)의 종단 위치는 제13 라인 패턴(131)의 라인 폭 방향의 타단이 단형으로 변화하는 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이다.
또한, 제14 라인 패턴(132)이 굴곡하는 방향은 제3 라인 패턴(113)에 접근하는 방향으로 되어 있고, 굴곡 부분의 길이는 L 이상(패턴의 점유 면적을 억제하기 위해 L로 하는 것이 적당함)이고, 그 라인 폭 방향의 하나의 단부가 단형으로 변화하는 위치는 제3 라인 패턴(113)의 종단 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이다.
또한, 제5 라인 패턴(115)의 종단 위치는 제14 라인 패턴(132)의 라인 폭 방향의 타단이 단형으로 변화하는 위치로부터 길이 방향으로 L 이상(패턴의 점유 면적을 억제하기 위해 L로 하는 것이 적당함)의 위치이다.
또한, 제15 라인 패턴(133)이 굴곡하는 방향은 제7 라인 패턴(117)에 접근하는 방향으로 되어 있고, 굴곡 부분의 길이는 L 이상(패턴의 점유 면적을 억제하기 위해 L로 하는 것이 적당함)이고, 그 라인 폭 방향의 하나의 단부가 단형으로 변화하는 위치는 제3 라인 패턴(113)의 종단 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이다. 즉, 제15 라인 패턴(133)이 굴곡하는 위치는 제14 라인 패턴(132)이 굴곡하는 위치와 동일선 상이다.
또한, 제7 라인 패턴(117)의 종단 위치는 제13 라인 패턴(131)의 라인 폭 방향의 타단이 단형으로 변화하는 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이다. 즉, 제7 라인 패턴(117)의 종단 위치는 제3 라인 패턴(113)의 종단 위치와 동일선 상이다.
또한, 제16 라인 패턴(134)이 굴곡하는 방향은 제7 라인 패턴(117)으로부터 멀어지는 방향으로 되어 있고, 그 라인 폭 방향의 하나의 단부가 단형으로 변화하는 위치는 제1 라인 패턴(111)의 종단 위치로부터 길이 방향으로 S 이상(패턴의 점유 면적을 억제하기 위해 S로 하는 것이 적당함)의 위치이고, 굴곡 부분의 길이는 L 이상(패턴의 점유 면적을 억제하기 위해 L로 하는 것이 적당함)이다. 즉, 제16 라인 패턴(134)이 굴곡하는 위치는 제13 라인 패턴(131)이 굴곡하는 위치와 동일선 상이다.
상술된 마스크 패턴에 있어서, 마스크 상의 최소 스페이스는 S이고, 이 마스크 상의 최소 스페이스 S는 라인 및 스페이스 패턴의 최소 스페이스 S와 정합하는 것이 바람직하다. 그 이유는 제1 실시예에서 상술한 바와 같다.
또, 제1 마스크 영역(11)의 타단측(제3 영역(13)과 반대측)에도, 도 4 내에 나타낸 제3 마스크 영역(13) 및 제2 마스크 영역(12)과 대칭적으로, 도시하지 않은 제3 마스크 영역 및 제2 마스크 영역이 존재하고 있다. 그리고, 제1 마스크 영역(11)에서의 제2, 제4, 제6, 제8 라인 패턴(112, 114, 116, 118)의 각 타단측은 도시하지 않은 제3 마스크 영역(13)에서 종단되어 있다.
또한, 제1 마스크 영역(11)에서의 제1, 제3, 제5, 제7 라인 패턴(111, 113, 115, 117)의 각 타단측은 연장되고, 도시하지 않은 제3 마스크 영역(13) 내를 거쳐도시하지 않은 제2 마스크 영역(12) 라인 패턴으로 접속되어 있다. 이렇게 함으로써, 제1 마스크 영역(11)의 모든 라인 패턴이 제2 마스크 영역에 접속된다.
도 19는 도 17의 마스크 패턴을 사용하여 NAND형 플래시 메모리 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다. 이 시뮬레이션에 있어서, 광원의 조건 등은 제1 실시예와 마찬가지이다.
도 19에 나타내는 레지스트 패턴은 도 17의 마스크 패턴에 대응하여 형성되어 있고, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 따라서, 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도, 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것으로 예상된다.
또한, 제5 실시예에 따르는 반도체 장치의 제법은 상술된 제1 실시예에 준하여 실시하면 좋고, 또한 도 17의 마스크 패턴의 반전 마스크를 사용하여 제조하는 것도 가능하다.
(제6 실시예)
도 20은 본 발명의 제6 실시예에 따르는 반도체 장치 패턴 노광용 마스크에 형성되어 있는 마스크 패턴의 일부를 나타내는 평면도이다.
도 20에 나타내는 마스크 패턴은, NAND형 플래시 메모리의 패턴 노광용 마스크이고, 참조 번호 11은 NAND형 플래시 메모리의 메모리 셀 어레이에서의 제1 마스크 영역, 참조 번호 12는 주변 회로 영역에 대응하는 제2 마스크 영역, 참조 번호13은 메모리 셀 어레이 영역과 주변 회로 영역과의 경계 영역(접속 영역)에 대응하는 제3 마스크 영역을 나타내고 있다.
NAND형 플래시 메모리의 메모리 셀 어레이에서는 도 15에 나타낸 등가 회로를 참조하여 상술된 바와 같이, 예를 들면 드레인측 선택 트랜지스터 SG-1D, 8개의 EEPRPM셀(101∼108)이 직렬 접속되는 NAND 셀, 소스측 선택 트랜지스터 SG-1S를 조합한 것을 1 블록으로 하는 여러개의 블록에 의해 메모리 셀 어레이가 구성되어 있다. 여기서는, 비트선 방향으로 배열된 4 블록분에 대응하는 영역을 나타내고 있다.
제1 마스크 영역(11)에는 메모리 셀 어레이 영역의 제1 블록, 제2 블록, 제3 블록, 제4 블록의 각 NAND 셀의 워드선 WL1∼WL8을 형성하기 위해 각각 차광체로 이루어지는 8개 라인 패턴(111∼118)이 라인간 스페이스 S를 두고 피치 P1로 순서대로 배열하도록 형성된 적어도 4개(제1, 제2, 제3, 제4)의 라인 및 스페이스 패턴 세트가 배치되어 있다.
제2 마스크 영역(12)에는 각각 차광체로 이루어지는 8개 라인 패턴(121∼128)이 라인간 스페이스를 두고 P1보다도 큰 피치 P2로 반복하도록 형성된 제5, 제6 라인 및 스페이스 패턴 세트가 배치되어 있다.
제3 마스크 영역(13)에는, 제7 라인 및 스페이스 패턴 세트와 제8 라인 및 스페이스 패턴 세트가 배치되어 있다. 상기 제7 라인 및 스페이스 패턴 세트는 제1 마스크 영역(11)에서의 제2 라인 및 스페이스 패턴 세트의 8개 라인 패턴(111∼118)과 제2 마스크 영역(12)에 있어서의 제5 라인 및 스페이스 패턴 세트의 8개라인 패턴(121∼128)에 연속해 있는 각각 차광체로 이루어지는 8개 라인 패턴(131∼138)이 라인간 스페이스를 두고 형성되어 있다. 제8 라인 및 스페이스 패턴 세트는 제3 라인 및 스페이스 패턴 세트의 8개 라인 패턴(111∼118)과 제6 라인 및 스페이스 패턴 세트의 8개 라인 패턴(121∼128)에 연속해 있는 각각 차광체로 이루어지는 8개 라인 패턴(131∼138)이 라인간 스페이스를 두고 형성되어 있다.
제1 마스크 영역(11)에 있어서의 제1 라인 및 스페이스 패턴 세트 및 제4 라인 및 스페이스 패턴 세트의 각 라인 패턴(111∼118)은 제1 영역(11)과 제3 영역(13)과의 경계 위치에서 종단되어 있다.
제3 마스크 영역(13)에서의 제7 라인 및 스페이스 패턴 세트 및 제8 라인 및 스페이스 패턴 세트의 각 라인 패턴(131∼138)의 각 일부는 제1 마스크 영역(11)의 패턴의 길이 방향에 대해 비스듬히 배치되어 있고, 또한 비스듬히 배치된 부분의 피치 P3은 제1 마스크 영역(11)에서의 라인 패턴(111∼118)의 피치 P1보다도 크고, 제2 마스크 영역(12)에서의 라인 패턴(121∼128)의 피치 P2보다는 작아진다. 즉, P1<P3<P2이다.
그리고, 제1, 제2, 제3, 제4 라인 및 스페이스 패턴 세트는 제1 마스크 영역(11)에서 적어도 2 세트이상 주기적으로 반복하도록 배치되며, 제5, 제6 라인 및 스페이스 패턴 세트는 제2 마스크 영역(12)에서 적어도 2 세트 이상 주기적으로 반복하도록 배치되며, 제7, 제8 라인 및 스페이스 패턴 세트는 제3 마스크 영역(13)에서 적어도 2 세트 이상 주기적으로 반복하도록 배치되어 있다.
또, 제1 마스크 영역(11)의 타단측(제3 마스크 영역과 반대측)에도, 도 20내에 나타낸 제3 마스크 영역(13) 및 제2 마스크 영역(12)과 대칭적으로, 도시하지 않은 제3 마스크 영역 및 제2 마스크 영역이 존재하고 있다. 그리고, 제1 마스크 영역에서의 제2, 제3 라인 및 스페이스 패턴 세트 중 라인 패턴(111∼118)(제2, 제3 블록 내의 각 메모리 셀의 게이트선)의 각 타단측은 도시하지 않은 제3 마스크 영역에서 종단되어 있다. 또한, 제1 마스크 영역에서의 제1, 제4 라인 및 스페이스 패턴 세트 중 라인 패턴(111∼118)(제1, 제4 블록 내의 각 메모리 셀의 게이트선)의 각 타단측은 연장되고, 도시하지 않은 제3 마스크 영역 내를 거쳐 도시하지 않은 제2 마스크 영역 라인 패턴으로 접속되어 있다. 이렇게 함으로써, 제1 마스크 영역(11)의 모든 라인 패턴(111∼118)이 제2 마스크 영역에 접속되도록 한다.
또, 도 20 중, 참조 번호 110은 NAND 셀 블록의 드레인측 선택 게이트선 SG(D)에 대응하는 라인 패턴이고, 참조 번호 119는 소스측 선택 게이트선 SG(S)에 대응하는 라인 패턴이다.
도 21은, 도 20의 마스크 패턴을 사용하여 NAND형 플래시 메모리 상의 포토레지스트에 노광함으로써 얻어지는 레지스트 패턴을 광학 시뮬레이션에 의해 구해진 결과를 나타내고 있다. 이 시뮬레이션시에, 광원의 조건 등은 제1 실시예와 마찬가지이다.
도 21에 나타내는 레지스트 패턴은, 도 20의 마스크 패턴에 대응하여 형성되고, 배선의 단선, 쇼트 등이 보이지 않고, 또한 라인 폭이 극단적으로 가는 부분이나 스페이스가 극단적으로 좁은 부분도 보이지 않는다. 따라서, 실제로 반도체 기판 상에 패턴 노광을 행한 경우에도, 충분한 프로세스 마진을 확보할 수 있고, 양호한 배선 패턴을 얻을 수 있을 것으로 예상된다.
또, 제6 실시예에 따르는 반도체 장치의 제법은, 상술된 제1 실시예에 준하여 실시하면 좋고, 또한 도 20의 마스크 패턴의 반전 마스크를 사용하여 제조하는 것도 가능하다.
상술된 바와 같이 제1∼제6 실시예에 따르면, 배선 피치가 다른 영역 사이의 접속 영역에서의 광 리소그래피를 이용한 미세한 배선 패턴을 형성할 때의 해상도나 초점 심도의 악화를 억제하며, 배선 패턴의 단선이나 쇼트가 발생할 가능성을 저감시키고, 고집적화가 가능해지는 반도체 장치 및 그 제조 방법 및 반도체 장치 패턴 노광용 마스크를 제공할 수 있다.
이어서, 메모리 셀 어레이 단부의 패턴이 그 내부 패턴과 비교하여 치수 변동이 커진 경우의 문제에 대해 설명한다.
도 22b는, 종래 기술에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부의 평면도이고, 도 22a는 도 22b의 2A-2A선을 따라 자른 단면도이다. 도면에 도시된 바와 같이, 이 종래의 불휘발성 반도체 기억 장치에서는 소자 영역(element region : 212)의 상부에 게이트 절연막(214)을 두고 복수의 부유 게이트 전극(218)이 배치되어 있다. 부유 게이트(218) 각각은 소자 분리 영역(isolation region : 216) 상측의 위치에서 분단되어 있고, 메모리 셀(224)마다 분리되어 있다. 복수의 부유 게이트 전극(218)의 상부에는 게이트간의 절연막(220)을 두고 복수의 제어 게이트 전극(222)이 배치되어 있다.
도 22a 또는 도 22b에 나타낸 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 장치는, 전기적으로 데이터의 기입·소거가 가능하고, 상술된 EEPROM라고 하는 반도체 메모리이다.
EEPROM의 메모리 셀은 통상 부유 게이트 전극(218)과 제어 게이트 전극(222)이 적층된 게이트 전극 구조를 갖는 MOS 트랜지스터를 포함하며, 부유 게이트 전극(218)은 전기적으로 부유하고, 그 주위는 게이트간의 절연막(220) 등에 의해 절연되어 있다.
이 부유 게이트 전극(218)에 전하를 주입하거나, 혹은 부유 게이트 전극(218)으로부터 전하를 방출시킴에 따라, "1" 또는 "0" 레벨의 데이터의 기억이 실현된다. 보다 구체적으로는, 제어 게이트 전극(222)과 소자 영역(212) 사이에 대한 전위의 인가에 의해 부유 게이트 전극(218)에 대한 전하의 출입이 실현된다. 그리고, 그 전하의 유무에 따라 메모리 셀을 구성하는 MOS 트랜지스터의 임계치가 변동하고, 그 임계치 변화분의 유무를 상기한 "1", "0" 레벨에 대응시킨다.
부유 게이트 전극(218)에 대한 전하의 출입은, 통상 게이트 절연막(214) 혹은 게이트간의 절연막(220)을 흐르는 FN 터널 전류 또는 핫 캐리어 주입에 의해 행해진다.
이어서, 도 23 내지 도 27(각각 a, b로 나누어져 도시됨)을 이용하여, 도 22a 또는 도 22b에 나타낸 종래의 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다. 또, 각 a가 붙은 도면은 도 22a에 대응하는 단면도이며, 각 b가 붙은 도면은 도 22b에 대응하는 평면도이다.
우선 최초로, 도 23a 또는 도 23b에 도시된 바와 같이, 반도체 기판(210)의상부에 버퍼 산화막(226), 에칭 마스크재(예를 들면, 질화 실리콘막 : 228)를 순차적으로 피착한다. 그리고, 포토리소그래피 기술에 의해, 도 22a 또는 도 22b의 소자 영역(212)이 형성되어 있는 영역의 상부에 포토레지스트 패턴(230)을 형성한다. 여기서, 메모리 셀 어레이 단부 및 내부 중 하나에서는, 포토레지스트 패턴(230)의 라인 폭은 L1, 스페이스는 T1이다.
이어서, 도 23a 또는 도 23b의 포토레지스트 패턴(230)을 에칭 마스크로 하여 질화 실리콘막(228)을 제거한다. 계속해서, 도 24a 또는 도 24b에 도시된 바와 같이, 패터닝된 질화 실리콘막(228)을 에칭 마스크로 하여, 버퍼 산화막(226) 및 반도체 기판(210)을 순차적으로 제거하고, 복수의 홈(trench : 232)을 형성한다. 그리고, 복수의 홈(232) 내부에 절연막을 매립하고, 복수의 소자 분리 영역(216)을 형성한다.
이어서, 도 24a 또는 도 24b의 잔존하는 질화 실리콘막(228) 및 버퍼 산화막(226)을 순차 제거한 후, 도 25a 또는 도 25b에 도시된 바와 같이 소자 영역(212)의 상부에 게이트 절연막(214)을 형성한다. 그리고, 게이트 절연막(214) 형성 후, 반도체 기판(210) 전면에 도 22a 또는 도 22b의 부유 게이트 전극(218)을 구성하는 도전재(218a)를 피착한다. 그리고, 도 26a 또는 도 26b에 도시된 바와 같이 도전재(218a)의 상부에 포토레지스트 패턴(234)을 형성한다. 여기서, 메모리 셀 어레이 단부 및 내부의 어느 것이라도, 포토레지스트 패턴(234)의 스페이스는 S1이다.
이어서, 도 26a 또는 도 26b의 포토레지스트 패턴(234)을 에칭 마스크로 하여, 도전재(218a)를 제거한 후, 도 27a 또는 도 27b에 도시된 바와 같이, 포토레지스트 패턴(234)을 제거한다. 그리고, 도 22a 또는 도 22b의 게이트간의 절연막(220), 제어 게이트 전극(222)을 순서대로 형성하면, 도 22a 또는 도 22b에 나타낸 불휘발성 반도체 기억 장치가 완성된다. 또, 도시하지는 않았지만, 제어 게이트 전극(222) 형성 후, 층간 절연막 형성 공정, 배선 공정 등이 순서대로 행해진다.
이어서, 상술된 종래 기술에 따른 불휘발성 반도체 기억 장치의 문제점에 대하여 설명한다. 도 28a 또는 도 28b는, 도 22a 또는 도 22b의 불휘발성 반도체 기억 장치의 제조 공정에서 이용되는 레티클 상의 패턴의 주요부를 나타내는 도면이고, 도 28a는 도 23a 또는 도 23b의 포토레지스트 패턴(230)을 반도체 기판(210) 상에 전사하는 레티클에 상당하고, 도 28b는 도 26a 또는 도 26b의 포토레지스트 패턴(234)을 반도체 기판(210) 상에 전사하는 레티클에 상당한다.
예를 들면, 도 28a에 나타낸 레티클에는, L1의 라인 폭, T1의 스페이스를 갖는 라인·앤드·스페이스 패턴이 도시되어 있다. 메모리 셀 어레이의 단부 부근에서는 어레이 내부보다도 노광량이나 노광 장치의 포커스에 대한 가공 여유도가 작아, 원하는 패턴을 형성하는 것이 곤란하다. 예를 들면, 노광량이나 노광 장치의 포커스에 어긋남이 생긴 경우, 메모리 셀 어레이의 단부 부근의 패턴은, 어레이 내부의 패턴과 비교하여, 그 치수 변동은 큰 것이 된다. 특히, 초해상 기술을 이용한 경우, 그 경향은 현저해진다. 이 때문에, 메모리 셀 어레이 단부에 위치하는 메모리 셀, 혹은 어레이 단부 부근에 위치하는 복수의 메모리 셀을 전기적으로 사용하지 않은 더미 셀로 하는 것이 일반적이다. 이에 따라, 어레이 단부 부근의 치수 변동은 허용되게 된다.
그러나, 실제로 어레이 단부 부근의 치수 변동은 다음과 같은 불량을 메모리 셀 어레이에 야기시키는 요인이 될 수 있는 것이다. 예를 들면, 도 29는, 도 22a 또는 도 22b의 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 단면도이고, 도 7과 동일한 공정에 대응하는 것이다. 도 29인 경우, 어레이 단부의 포토레지스트 패턴(230a)이 다른 패턴(230)과 비교하여 가늘게 형성되어 있다. 그리고, 상기 어레이단의 패턴(230a)은 가늘기 때문에 안정성에 부족하며, 그 후속 공정에서 쓰러질 위험성이 있다. 예를 들면, 노광 후의 현상 공정에서 쓰러지면, 그 쓰러진 패턴(230a)을 에칭 마스크로 하여 에칭이 실행되며, 그 결과 반도체 기판(210) 상에는 잘못된 패턴이 형성된다.
또한 반대로, 노광량이나 노광 장치의 포커스의 어긋남에 의해, 어레이 단부의 포토레지스트 패턴이 다른 패턴과 비교하여 굵게 형성되어 있는 경우도 있을 수 있다. 도 30은, 도 22a의 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 단면도이고, 도 23a와 동일한 공정에 대응하는 것이다. 또한, 도 31은, 도 22a의 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 단면도이고, 도 30의 에칭 후에 대응하는 것이다. 도 30인 경우, 어레이 단부의 포토레지스트 패턴(230b)이 다른 패턴(230)과 비교하여 굵게 형성되어 있다. 이 경우, 이 포토레지스트 패턴(230, 230b)을 에칭 마스크로 하여 질화 실리콘막(228)을 제거하고, 또한 질화 실리콘막(228)을 에칭 마스크로 하여 버퍼 산화막(226) 및 반도체 기판(210)을 제거하면, 도 31에 도시된 바와 같이, 어레이 단부의 홈(232a)의 폭이 어레이 내부의 홈(232)의 폭과 비교하여 좁아진다. 이 때문에, 이들 홈(232, 232a)의 내부에 절연막을 매립할 때에, 폭이 좁은 홈(232a)의 매립이 다른 홈(232)과 비교하여 불충분해 지기 쉽다. 그 결과, 후속 공정에서의 더스트 발생의 원인이 되거나, 도 22a의 제어 게이트 전극(222) 사이에서의 단락(short circuit)을 초래할 우려도 있다.
또한, 도 31에 나타낸 홈(232, 232a)의 형성에 의해, 다음과 같은 문제점이 새롭게 생긴다. 도 32는, 도 22a의 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 단면도이고, 도 26a와 동일한 공정에 상당하는 것이다. 또한, 도 33은 도 22a의 불휘발성 반도체 기억 장치의 제조 공정을 나타내는 단면도이고, 도 27a와 동일한 공정에 상당하는 것이다.
도 32에서는 어레이 단부의 소자 영역(212a)의 폭이 다른 소자 영역(212)과 비교하여 크게 형성되어 있다. 그리고, 레티클의 위치 정렬의 어긋남 등에 의해, 포토레지스트 패턴(234)의 배치에 어긋남이 생긴다. 이 때문에, 소자 영역(212a) 상 패턴(234)의 스페이스가 배치되어 있다. 이 포토레지스트 패턴(234)을 이용하여 도전재(218a)를 에칭한 경우, 도 33에 도시된 바와 같이 게이트 절연막(214)이나 소자 영역(212a)까지도 에칭되며, 기판 손상부(242)가 발생하여 불량의 원인이 된다. 또한, 어레이 단부에서는 노광량이나 포커스의 변동에 대한 가공 여유도가 작기 때문에, 상기된 현상이 보다 현저해진다.
이하, 상기된 문제를 해결하는 본 발명의 실시예를 상세히 설명한다. 이하의 도면의 기재에서, 동일하거나 유사한 부분에는 동일하거나 유사한 부호가 붙여진다.
(제7 실시예)
도 34a 또는 도 34b는 본 발명의 제7 실시예에 따르는 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 34b는 그 평면도, 도 34a는 도 34b의 34A-34A선을 따라 자른 단면도이다. 제7 실시예에 따르는 불휘발성 반도체 기억 장치에서는 도 22와 마찬가지로, 소자 영역(312)의 상부에 게이트 절연막(314)을 두고 복수의 부유 게이트 전극(318)이 배치되어 있다. 부유 게이트(318)의 각각은 소자 분리 영역(316)의 상측 위치에서 분단되어 있고, 메모리 셀(324)마다 분리되어 있다. 복수의 부유 게이트 전극(318)의 상부에는 게이트간의 절연막(320)을 두고 복수의 제어 게이트 전극(322)이 배치되어 있다. 복수의 메모리 셀(324)은 종횡의 어레이형으로 배치되어 있고, 소자 분리 영역(316)을 사이에 두고 인접하는 메모리 셀(324)의 제어 게이트 전극(322)은 상호 접속되어 있다.
제7 실시예에서는, 또한 소자 분리 영역(316)의 폭이 다음 조건을 충족시키도록 설정된다. 즉, 메모리 셀 어레이의 단부에서의 소자 분리 영역(316a)의 폭을 T1, 메모리 셀 어레이의 내부에서의 소자 분리 영역(316)의 폭을 T2로 한 경우, T1, T2는 다음 조건을 충족시킨다.
또한, 부유 게이트 전극(318) 사이의 스페이스가 다음의 조건을 충족시키도록 설정된다. 즉, 메모리 셀 어레이의 단부에서의 스페이스를 S1, 메모리 셀 어레이의 내부에서의 스페이스를 S2로 한 경우, S1, S2는 다음 조건을 충족시킨다.
또, 메모리 셀 어레이 단부의 메모리 셀은 통상 전기적으로 사용하지 않은 더미 셀로서 취급되지만, 제7 실시예에서는 상기된 수학식 1 및 수학식 2로부터 분명히 알 수 있듯이 더미 셀의 점유 면적이 종래보다 증대하므로, 그 만큼 메모리 셀 어레이의 면적을 증대시키려고도 생각할 수 있다. 그러나, 메모리 셀 어레이는 매우 많은 메모리 셀이 배치되어 있고, 메모리 셀 어레이 단부의 아주 작은 면적 증가는 어레이 전체의 면적에 대해 매우 근소한 비율밖에 되지 않는다. 따라서, 어레이 단부의 더미 셀의 점유 면적의 증대는 메모리 셀 어레이 전체의 면적 증가를 초래하는 요인으로는 되지 않는다.
도 35 내지 도 39(각각 a, b로 나누어져 도시됨)를 이용하여, 도 34a 또는 도 34b에 나타낸 본 발명의 제7 실시예에 따르는 불휘발성 반도체 장치의 제조 방법에 대해 설명한다. 또, 각 a가 붙은 도면은 도 34a의 단면도에 대응하며, 각 b가 붙은 도면은 도 34b의 평면도에 대응한다.
우선 최초로, 도 35a 또는 도 35b에 도시된 바와 같이, 반도체 기판(310)의 상부에 버퍼 산화막(326), 에칭 마스크재(예를 들면, 질화 실리콘막 : 328)를 순차 적층한다. 물론, 버퍼 산화막(326), 질화 실리콘막(328)의 적층 전에 반도체 기판(310)의 표면 부분에 웰 영역이 형성되는 경우도 있다. 버퍼 산화막(326)은예를 들면 10㎚의 막 두께로 형성하고, 질화 실리콘막(328)은 예를 들면 100㎚의 막 두께로 형성한다. 또한, 반도체 기판(310)은, 예를 들면 n형 또는 p형의 실리콘 기판이다.
그리고, 포토리소그래피 기술에 의해 도 34a 또는 도 34b의 소자 영역(312)이 형성되어 있는 영역의 상부에 포토레지스트 패턴(330)을 형성한다. 포토레지스트 패턴(330)은 소자 분리 영역(316)의 형성 영역을 규정하는 개구를 갖는다. 여기서, 포토레지스트 패턴(330)의 스페이스는 어레이 단부에서 T1, 어레이 내부에서 T2이고, 그 대소 관계는 T1>T2이다. 또한, 도 40a는 포토레지스트 패턴(330)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면이다.
이어서, 도 35a 또는 도 35b의 포토레지스트 패턴(330)을 에칭 마스크로 하여, 질화 실리콘막(328)을 제거한다. 포토레지스트 패턴(330) 제거 후, 도 36a 또는 도 36b에 도시된 바와 같이 패터닝된 질화 실리콘막(328)을 에칭 마스크로 하여, 버퍼 산화막(326) 및 반도체 기판(310)을 순차 제거하고, 도 34a 또는 도 34b의 소자 분리 영역(316)의 형성 영역인, 복수의 홈(trench : 332, 332b)을 형성한다.
그리고, 복수의 홈(332, 332b) 내부에 절연막을 매립하고, 복수의 소자 분리 영역(316)을 형성한다. 이 소자 분리 영역(316)의 형성에는 예를 들면 CMP 기술이 이용된다. 즉, 복수의 홈(332, 332b) 형성 후 그 홈(332, 332b)이 완전하게 매립되도록, 반도체 기판(310)의 상부에 절연막을 피착한다. 그리고, 여분의 절연막을 CMP 기술에 의해 제거함으로써, 홈(332)의 내부에만 절연막을 잔존시킬 수 있다.
이어서, 버퍼 산화막(326) 및 반도체 기판(310)의 에칭 마스크이던 질화 실리콘막(328)을 제거한다. 통상, 이 질화 실리콘막(328)은 열 인산(hot phosphoric acid)을 이용한 웨트 에칭에 의해 선택적으로 제거된다. 계속해서, 버퍼 산화막(326)도, 예를 들면 희불산(dilute hydrofluoric acid) 용액을 이용한 웨트 에칭에 의해 제거된다. 그리고, 이들을 제거한 후, 게이트 절연막(314), 예를 들면 열 산화 (thermal oxidation)에 의한 극박 산화막을 반도체 기판(310)의 표면 상에 형성한다.
그리고, 도 37a 또는 도 37b에 도시된 바와 같이 반도체 기판(310) 전면에 도 34a 또는 도 34b의 부유 게이트(318)를 구성하는 도전재(318a), 예를 들면 비정질 실리콘막이나, 다결정 실리콘막을 피착한다.
그리고, 도 38a 또는 도 38b에 도시된 바와 같이 도전재(318a)의 상부에 포토레지스트 패턴(334)을 형성한다. 여기서, 포토레지스트 패턴(334)의 스페이스는, 어레이 단부에서 S1, 어레이 내부에서 S2이고, 그 대소 관계는 S1>S2이다. 또한, 도 40b는 포토레지스트 패턴(334)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 주요부를 나타내는 도면이다.
이어서, 도 38a 또는 도 38b의 포토레지스트 패턴(334)을 에칭 마스크로 하여, 도전재(318a)를 제거한 후, 도 39a 또는 도 39b에 도시된 바와 같이 포토레지스트 패턴(334)을 제거한다. 그리고, 도 34a 또는 도 34b의 게이트간의 절연막(320), 제어 게이트 전극(322)을 순서대로 형성하면, 도 34a 또는 도 34b에 나타낸 불휘발성 반도체 기억 장치가 완성된다.
게이트간의 절연막(320)은, 예를 들면 산화막/질화 실리콘막/산화막의 적층 구조인 ONO 막을 포함하며, 또한 제어 게이트 전극(322)은 부유 게이트 전극(318)과 마찬가지로 도전재를 포함한다. 그 도전재로는 예를 들면 비정질 실리콘막, 다결정 실리콘막, 혹은 이들과 텅스텐막이나 텅스텐 실리사이드막과의 적층막이 전형적이다. 또, 도시는 하지 않았지만, 제어 게이트 전극(322) 형성 후 층간 절연막 형성 공정, 배선 공정 등이 순서대로 행해진다.
이와 같이, 본 발명의 제7 실시예에 따르는 불휘발성 반도체 기억 장치에서는 도 35a 또는 도 35b에 도시된 바와 같이 소자 분리 영역(316)의 폭을 규정하는 포토레지스트 패턴(330)의 스페이스가 T1(어레이 단부)>T2(어레이 내부)로 되어 있다. 즉, 도 40a에 도시된 바와 같이 포토레지스트 패턴(330)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 스페이스는, T1(어레이 단부)>T2(어레이 내부)가 되도록 사전에 규정되어 있다. 또한 이것에 대응하여, 도 38a 또는 도 38b에 도시된 바와 같이 부유 게이트 전극(318) 사이의 스페이스를 규정하는 포토레지스트 패턴(334)의 스페이스가, S1(어레이 단부)>S2(어레이 내부)로 되어 있다. 즉, 도 40b에 도시된 바와 같이 포토레지스트 패턴(334)을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 스페이스가, S1(어레이 단부)>S2(어레이 내부)가 되도록 사전에 규정되어 있다.
이 때문에, 어레이 단부의 포토레지스트 패턴(330)이 굵게 형성된 경우에도 어레이 단부의 스페이스가 어레이 내부와 비교하여 극단적으로 좁아지는 일은 없게 된다. 그에 따라, 종래 기술에서 문제가 된 어레이 단부에서의 절연막의 매립성을향상시키고, 각종 불량을 억제하는 것이 가능해진다.
또한, 어레이 단부에서의 치수 변동이나 레티클의 위치 정렬 어긋남이 생긴 경우에도, 어레이 단부의 소자 영역(312)의 상측에 부유 게이트 전극(318) 사이의 스페이스가 배치되는 것을 방지할 수 있다. 그에 따라, 종래 기술에서 문제가 된 어레이 단부에서의 기판 손상을 방지하고, 제조 수율 및 신뢰성의 향상을 도모할 수 있다.
(제8 실시예)
도 41a 또는 도 41b는 본 발명의 제8 실시예에 따르는 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 41b는 그 평면도, 도 41a는 도 41b의 41A-41A선을 따라 자른 단면도이다.
제8 실시예는, 제7 실시예에서 또한 소자 영역(312)의 폭이 다음 조건을 충족시키도록 설정된다. 즉, 메모리 셀 어레이의 단부에서의 소자 영역(312b)의 폭을 L1, 메모리 셀 어레이의 내부에서의 소자 영역(312)의 폭을 L2로 한 경우, L1, L2는 다음 조건을 충족시킨다.
이와 같이, 본 발명의 제8 실시예에 따르는 불휘발성 반도체 기억 장치에서는 소자 영역(12)의 폭을 규정하는 포토레지스트 패턴(도 35a 또는 도 35b의 포토레지스트(330) 참조)의 라인이, L1(어레이 단부)>L2(어레이 내부)로 되어 있다. 즉, 도 42b에 도시된 바와 같이 이 포토레지스트 패턴을 반도체 기판(310) 상에 전사하는 레티클 상의 패턴의 라인이, L1(어레이 단부)>L2(어레이 내부)가 되도록 사전에 규정되어 있다.
이 때문에, 본 발명의 제8 실시예에 따르면, 제7 실시예의 효과 외에 어레이 단부의 포토레지스트 패턴(330)이 가늘게 형성된 경우에도, 쓰러지지 않을 정도의 폭을 유지하는 것이 가능해진다. 그에 따라, 쓰러진 포토레지스트에 의한 잘못된 패턴의 형성을 방지할 수 있다.
(제9 실시예)
도 43a 또는 도 43b는, 본 발명의 제9 실시예에 따르는 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 43b는 그 평면도, 도 43a는 도 43b의 43A-43A선을 따라 자른 단면도이다. 상기된 제7 및 제8 실시예의 소자 분리는 STI(shallow trench isolation) 구조로 구성되었지만, 제9 실시예는 소자 분리 구조로서 자기 정합 STI(SA-STI) 구조를 채용하는 것이다. 또한, 제9 실시예에서는 상기 제8 실시예와 마찬가지로, 소자 분리 영역(316)의 폭, 부유 게이트 전극(318) 사이의 스페이스 및 소자 영역(312)의 폭 각각은 상기된 제8 실시예와 동일한 관계를 충족시키는 것이다.
이어서, 도 44 내지 도 48(각각 a, b로 나누어져 도시됨)을 참조하여, 도 43a 또는 도 43b에 나타낸 본 발명의 제9 실시예에 따르는 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다. 또, 각 a가 붙은 도면은 도 43a에 대응하는 단면도, 각 b가 붙은 도면은 도 43b에 대응하는 평면도이다.
우선 최초로, 도 44a 또는 도 44b에 도시된 바와 같이, 반도체 기판(310) 전면에, 게이트 절연막(314), 예를 들면 열 산화에 의한 아주 얇은 산화막을 형성하고, 계속해서 부유 게이트 전극(318)의 구성 재료인 도전재(318c)를 피착한다. 또한, 도전재(318c)의 상부에는 마스크재(336), 예를 들면 질화 실리콘막을 피착한다. 그리고, 포토리소그래피 기술에 의해 질화 실리콘막(336)의 상부에 포토레지스트 패턴(338)을 형성한다. 여기서, 포토레지스트 패턴(338)의 스페이스는 어레이 단부에서 T1, 어레이 내부에서 T2이고, 그 대소 관계는, T1>T2이다. 또한, 그 폭은 어레이 단부에서 L1, 어레이 내부에서 L2이고, 그 대소 관계는 L1>L2이다.
이어서, 포토레지스트 패턴(338)을 에칭 마스크로 하여, 질화 실리콘막(336)을 제거한다. 포토레지스트 패턴(338) 제거 후, 이번에는 패터닝된 질화 실리콘막(336)을 에칭 마스크로 하여, 도전재(318c), 게이트 절연막(314) 및 반도체 기판(310)을 순차적으로 제거하고, 도 45a 또는 도 45b에 도시된 바와 같이 복수의 홈(트렌치 : 332)을 형성한다. 이 에칭에 의해, 도 43a 또는 도 43b의 소자 영역(312)과 부유 게이트 전극(318)을 자기 정합적으로 형성하는 것이 가능해진다.
그리고, 도 45a 또는 도 45b에 도시된 바와 같이 복수의 홈(332)의 내부에 절연막을 매립하고, 복수의 소자 분리 영역(316)을 형성한다. 이 소자 분리 영역(316)의 형성에는, 예를 들면 CMP 기술이 이용된다. 즉, 복수의 홈(332)을 형성한 후, 그 홈(332)이 완전하게 매립되도록, 반도체 기판(310) 상부에 절연막을 피착한다. 그리고, 여분의 절연막을 CMP 기술에 의해 제거함으로써, 홈(332)의 내부에만 절연막을 잔존시킬 수 있다.
이어서, 반도체 기판(310) 상부에 잔존하는 질화 실리콘막(336)을 제거한다.통상 이 질화 실리콘막(336)은 열 인산을 이용한 웨트 에칭에 의해 선택적으로 제거된다. 이 제거에 의해 도전재(318c)의 상부가 노출된다.
그리고, 도 46a 또는 도 46b에 도시된 바와 같이 반도체 기판(310)의 전면에 도전재(318d)를 피착한다. 이 때, 도전재(318c)와 도전재(318d)는 전기적으로 접속된다. 도전재(318d)는 도전재(318c)와 마찬가지로, 비정질 실리콘막 혹은 다결정 실리콘막으로 구성된다.
그리고, 도 47a 또는 도 47b에 도시된 바와 같이 도전재(318d)의 상부에 포토레지스트 패턴(340)을 형성한다. 여기서, 포토레지스트 패턴(340)의 스페이스는 어레이 단부에서 S1, 어레이 내부에서 S2이고, 그 대소 관계는 S1>S2이다.
이어서, 도 47a 또는 도 47b의 포토레지스트 패턴(340)을 에칭 마스크로 하여, 도전재(318d)를 제거한 후, 도 48a 또는 도 48b에 도시된 바와 같이 포토레지스트 패턴(340)을 제거한다. 이 시점에서, 도전재(318c)와 도전재(318d)를 포함한 부유 게이트 전극(318)이 완성된다.
그리고, 도 43a 또는 도 43b의 게이트간의 절연막(320), 제어 게이트 전극(322)을 순서대로 형성하면, 도 43a 또는 도 43b에 나타낸 불휘발성 반도체 기억 장치가 완성된다. 게이트간의 절연막(320)은, 예를 들면 산화막/질화 실리콘막/산화막의 적층 구조인 ONO 막을 포함하며, 또한 제어 게이트 전극(322)은 부유 게이트 전극(318)과 마찬가지로 도전재를 포함한다. 그 도전재로서는, 예를 들면 비정질 실리콘막, 다결정 실리콘막, 혹은 이들과 텅스텐막 혹은 텅스텐 실리사이드막과의 적층막이 일반적이다. 또, 도시하지는 않았지만, 제어 게이트전극(322) 형성 후, 층간 절연막 형성 공정, 배선 공정 등이 순차적으로 행해진다.
이와 같이, 본 발명의 제9 실시예에 따르면, 자기 정합 STI 구조의 불휘발성 반도체 기억 장치에서도, 상기 제7 및 제8 실시예와 동일한 효과를 얻을 수 있다.
(제10 실시예)
도 49a 또는 도 49b는, 본 발명의 제10 실시예에 따르는 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 49b는 그 평면도, 도 49a는 도 49b의 49A-49A선을 따라 자른 단면도이다.
제7 및 제8 실시예의 소자 분리는 STI 구조로 구성되었지만, 이 제10 실시예는 소자 분리 구조로서 LOCOS 구조를 채용하는 것이다. 또한, 이 제10 실시예에서는 제8 실시예와 마찬가지로, 소자 분리 영역(316)의 폭, 부유 게이트 전극(318) 사이의 스페이스 및 소자 영역(312)의 폭 각각은 제8 실시예와 동일한 관계를 충족시키는 것이다.
이와 같이, 본 발명의 제10 실시예에 따르면, 소자 분리 구조에 LOCOS 구조를 채용한 경우에도 제7 및 제8 실시예와 동일한 효과를 나타낼 수 있다.
(제11 실시예)
도 50a 또는 도 50b는, 본 발명의 제11 실시예에 따르는 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 주요부를 나타내는 도면이고, 도 50b는 그 평면도, 도 50a는 도 50b의 50A-50A선을 따라 자른 단면도이다.
제7 내지 제10 실시예에서는, 메모리 셀 어레이 단부에서의 소자 분리 영역(316)의 폭, 부유 게이트 전극(318) 사이의 스페이스 및 소자 영역(312)의 폭만을 어레이 내부의 것보다 크게 되도록 설정했지만, 제11 실시예에서는 어레이 단부의 소자 분리 영역(316) 등에 한하지 않고, 어레이 단부로부터 내부 방향을 향하여 2번째, 3번째, …에 위치하는 소자 분리 영역(316)의 폭도 어레이 내부보다 크게 되도록 설정되어 있다.
도 50a 또는 도 50b에 도시된 바와 같이 이 제11 실시예에 따르는 불휘발성 반도체 기억 장치에서는 첫째 소자 분리 영역(316)의 폭이 다음 조건을 충족하도록 설정된다. 즉, 메모리 셀 어레이의 단부에서의 소자 분리 영역(316)의 폭을 T1, 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 2번째의 소자 분리 영역(316)의 폭을 T2, 메모리 셀 어레이의 내부에서의 소자 분리 영역(316)의 폭을 T3으로 한 경우, T1, T2, T3은 다음 조건을 충족시킨다.
둘째, 부유 게이트 전극(318) 사이의 스페이스가 다음 조건을 충족시키도록 설정된다. 즉, 메모리 셀 어레이의 단부에서의 스페이스를 S1, 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 2번째의 스페이스를 S2, 메모리 셀 어레이의 내부에서의 스페이스를 S3으로 한 경우, S1, S2, S3은 다음 조건을 충족시킨다.
세번째, 메모리 셀 어레이의 단부에서의 소자 영역(312)의 폭을 L1, 메모리 셀 어레이 단부로부터 내부 방향을 향하여 2번째의 소자 영역의 폭을 L2, 메모리셀 어레이의 내부에서의 소자 영역(312)의 폭을 L3으로 한 경우, L1, L2, L3은 다음 조건을 충족시킨다.
이와 같이, 본 발명의 제11 실시예에 따르면, 상기 제7 및 제8 실시예의 효과를 보다 현저히 실현할 수 있다.
(제12 실시예)
상기된 제7 내지 제11 실시예에서는, 도 34, 도 41, 도 43, 도49, 도 50(각각 a, b로 나누어져 도시됨)에 도시된 바와 같이, 메모리 셀 어레이 단부에서의 부유 게이트 전극(318)은 어레이 외측에서는 완전하게 제거되지만, 본 발명은 이러한 구성에 한하는 것이 아니다. 예를 들면, 도 51a 또는 도 51b에 도시된 바와 같이 어레이 외측(344)에서도 부유 게이트 전극(318)이 잔존하도록 구성해도 물론 상관없다.
도 51a 또는 도 51b의 구성은, 메모리 셀 어레이 단부에서의 부유 게이트 전극(318)(어레이 외측(344))을 제외하고 도 41a 또는 도 41b의 구성과 동일하므로, 상세한 설명은 생략한다.
이상 제7 내지 제12 실시예를 NAND형 불휘발성 반도체 기억 장치를 예로 들어 설명했지만, 본 발명은 NAND형에 한하지 않고, NOR형, AND형, DINOR 형 등의 전기적으로 재기입 가능한 불휘발성 반도체 기억 장치의 메모리 셀 어레이 구성에 적용 가능하다. 또한, 불휘발성에 한하지 않고 반도체 기억 장치 전반에도 적용할수 있는 것이다.
제7 내지 제12 실시예에 따르는 레티클에서는 어레이단 부근에서는 패턴의 규칙성의 붕괴에 의해 레티클의 치수대로 포토레지스트 패턴이 형성되지 않은 경우가 있다. 그래서, 예를 들면, 어레이 단부의 라인 폭을 어레이 내보다도 굵게 하는 등의 보정을 하는 것도 가능하다.
또한, 제7 내지 제12 실시예에서는 노광된 부분이 포토레지스트의 스페이스가 되는 포지티브 타입의 레지스트를 적용한 경우를 예로서 설명하고 있지만, 반대로 노광된 부분이 포토레지스트의 라인이 되는 네가티브의 레지스트를 적용해도 좋다. 이 경우, 상기된 실시예에 따르는 레티클의 패턴은 흑백을 반전시킨 패턴을 이용하면 좋다.
또한, 제7 내지 제12 실시예에 따르는 레티클은 그 차광 부분이 크롬 등의 완전하게 빛을 차광하는 것이라도 좋고, 또한 하프톤 위상 시프트 마스크와 같이 약간의 빛을 투과시키거나 위상을 변화시켜도 좋다. 또한, 인접하는 라인 패턴의 위상이 다른, 레벤손형 위상 시프트 마스크(a1ternating phase shifting mask)라도 좋다.
본 발명은 피치가 다른 배선을 접속하는 영역에서의 배선 패턴의 단선이나 쇼트를 방지할 수 있고, 고집적화가 가능해지는 반도체 장치를 제공하는 효과가 있다. 또한, 본 발명은 반도체 기억 장치의 메모리 셀 어레이 단부에서의 치수 변동에 기인하는 불량을 억제하고, 고수율 및 고신뢰성을 실현할 수 있는 반도체 기억장치 및 그 제조 방법을 제공한다.

Claims (23)

  1. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 제1 영역에서 각각 라인 폭 L을 갖는 도전체로 이루어지는 제1, 제2, 제3, 제4 라인 패턴이 각각 라인간 스페이스 S를 두고 순서대로 배열하도록 형성된 제1 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 제2 영역에서, 각각 라인 폭 L 이상을 갖는 도전체로 이루어지는 제5, 제6 라인 패턴이 라인간 스페이스 S 이상을 두고 순서대로 배열하도록 형성된 제2 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 상기 제1 영역과 제2 영역 사이에 존재하는 제3 영역에서, 상기 제1 라인 패턴과 상기 제5 라인 패턴에 연속해 있는 도전체로 이루어지는 제7 라인 패턴 및 상기 제3 라인 패턴과 상기 제6 라인 패턴에 연속해 있는 도전체로 이루어지는 제8 라인 패턴이 형성된 제3 라인 및 스페이스 패턴 세트
    를 포함하고,
    상기 제2 라인 패턴은 상기 제1 영역과 제3 영역과의 경계 위치에서 종단(終端)되어 있고, 상기 제4 라인 패턴은 상기 제3 영역과 제2 영역과의 경계 위치에서 종단되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 제7 라인 패턴은, 제3 영역 내의 길이 방향 도중에 라인 폭이 변화하며, 상기 제1 라인 패턴측보다도 상기 제5 라인 패턴측이 라인 폭이 굵게 되도록 형성되어 있고,
    상기 제8 라인 패턴은, 제3 영역 내의 길이 방향 도중에 라인 폭이 변화하고, 상기 제3 라인 패턴측보다도 상기 제6 라인 패턴측이 라인 폭이 굵게 되도록 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제7 라인 패턴 및 제8 라인 패턴의 라인 폭이 변화하는 위치는, 상기 제3 영역과 제1 영역과의 경계 위치로부터 길이 방향으로 상기 S 이상, 또한 상기 제3 영역과 제2 영역과의 경계 위치로부터 길이 방향으로 상기 L 이상의 위치인 반도체 장치.
  4. 제2항에 있어서,
    상기 제8 라인 패턴과 상기 제4 라인 패턴의 스페이스가, 상기 제3 영역에 있어서 상기 S 인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 영역은 메모리 셀 어레이가 형성되어 있는 영역이고, 상기 제2 영역은 메모리 셀 주변 회로가 형성되어 있는 영역인 반도체 장치.
  6. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 제1 영역에서, 도전체로 이루어지는 n (n은 짝수)개의 라인 패턴이 라인간 스페이스 S를 두고 순서대로 배열하도록 형성된 제1 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 제2 영역에서 도전체로 이루어지는 n/2개 라인 패턴이 소정의 라인간 스페이스를 두고 반복하도록 형성된 제2 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 상기 제1 영역과 제2 영역과의 사이에 존재하는 제3 영역에서, 상기 제1 라인 및 스페이스 패턴 세트 중 하나 간격의 n/2개 라인 패턴과 상기 제2 라인 및 스페이스 패턴 세트의 상기 n/2 라인 패턴에 연속해 있는 n/2개의 도전체로 이루어진 라인 패턴이 형성된 제3 라인 및 스페이스 패턴 세트를 포함하며,
    상기 제1 라인 및 스페이스 패턴 세트 중 상기 제2 라인 및 스페이스 패턴 세트에 연속하지 않은 n/2개 라인 패턴은, 제1 영역과 제3 영역과의 경계 위치, 상기 제3 영역과 제2 영역과의 경계 위치, 제3 영역 중 한 위치에서 종단되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 라인 및 스페이스 패턴 세트의 각 라인 패턴은, 제3 영역 내의 길이 방향 도중에 라인 폭이 변화하고, 상기 제1 영역측보다도 상기 제2 영역측이 라인 폭이 굵게 되도록 형성되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 라인 및 스페이스 패턴 세트 중 상기 제2 라인 및 스페이스 패턴 세트에 연속하지 않은 n/2개 라인 패턴은, 배열의 순서에 따라 종단 위치가 상기 제2 영역에 근접하고 있고,
    상기 제3 라인 및 스페이스 패턴 세트는 배열의 순서에 따라 상기 라인 폭이 변화하는 위치가 상기 제2 영역에 근접하고 있는 반도체 장치.
  9. 제5항에 있어서,
    상기 제3 영역에서 상호 인접하는 라인 패턴사이의 스페이스가 상기 S 인 반도체 장치.
  10. 제5항에 있어서,
    상기 제1 영역은 메모리 셀 어레이가 형성되어 있는 영역이고, 상기 제2 영역은 메모리 셀 주변 회로가 형성되어 있는 영역인 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 제1 영역에서 각각 도전체로 이루어지는 n개의 라인 패턴이 제1 라인간 스페이스를 두고 피치 P1로 순서대로 배열하도록 형성된 제1, 제2, 제3, 제4 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 제2 영역에서 각각 도전체로 이루어지는 n개의 라인 패턴이 제2 라인간 스페이스를 두고 P1보다 큰 P2의 피치로 반복하도록 형성된 제5, 제6 라인 및 스페이스 패턴 세트와,
    상기 반도체 기판 상의 상기 제1 영역과 제2 영역 사이에 존재하는 제3 영역에서, 상기 제2 라인 및 스페이스 패턴 세트의 n개의 도전체로 이루어지는 라인 패턴과 상기 제5 라인 및 스페이스 패턴 세트의 n개의 도전체로 이루어지는 라인 패턴으로 연속해 있는 n개의 도전체로 이루어지는 라인 패턴 및 라인간 스페이스가 반복하도록 형성된 제7 라인 및 스페이스 패턴 세트, 및 상기 제3 라인 및 스페이스 패턴 세트의 n개의 도전체로 이루어지는 라인 패턴과 상기 제6 라인 및 스페이스 패턴의 n개의 도전체로 이루어지는 라인 패턴으로 연속해 있는 n개의 도전체로 이루어지는 라인 패턴 및 라인간 스페이스가 반복하도록 형성된 제8 라인 및 스페이스 패턴 세트,
    를 포함하고,
    상기 제1 라인 및 스페이스 패턴 세트 및 제4 라인 및 스페이스 패턴 세트의 각 라인 패턴은 상기 제1 영역과 제3 영역과의 경계 위치 및 제3 영역 내에서 종단되며,
    상기 제7 라인 및 스페이스 패턴 세트 및 제8 라인 및 스페이스 패턴 세트의 각 라인 패턴의 각 일부는, 상기 제1 영역의 패턴의 길이 방향에 대해 비스듬히 배치되어 있고, 또한 비스듬히 배치된 부분의 피치 P3은 P1<P3<P2인 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 영역은 메모리 셀 어레이가 형성되어 있는 영역이고, 상기 제2 영역은 메모리 셀 주변 회로가 형성되어 있는 영역인 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 영역은 NAND형 플래시 메모리의 메모리 셀 어레이가 형성되어 있는 영역이고, 상기 제2 영역은 메모리 셀 주변 회로가 형성되어 있는 영역이고,
    상기 제1 영역에서의 라인 및 스페이스 패턴의 n개의 라인 패턴은, 상기 메모리 셀 어레이의 단위 블록을 이루는 직렬로 접속된 복수의 메모리 셀 및 그것을 사이에 두도록 직렬로 접속된 선택 트랜지스터 중의 상기 복수의 메모리 셀의 각 게이트에 접속되어 있는 반도체 장치.
  14. 반도체 기억 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판의 주면(主面)에 배치된 복수의 소자 분리 영역과,
    상기 반도체 기판의 주면에 배치되고, 상기 소자 분리 영역으로 둘러싸인 복수의 소자 영역과,
    상기 소자 영역에 배치된 복수의 메모리 셀 - 상기 복수의 메모리 셀은 메모리 셀 어레이를 구성하고, 메모리 셀의 각각은 게이트 전극을 포함함 -
    을 포함하고,
    상기 복수의 소자 분리 영역의, 상기 메모리 셀 어레이의 단부에서의 소자 분리 영역의 폭이, 상기 메모리 셀 어레이의 내부에 있어서의 소자 분리 영역의 폭보다도 크고,
    또한, 상기 메모리 셀 어레이의 단부에 있어서의 상기 게이트 전극의 인접하는 게이트 전극과의 간격이, 상기 메모리 셀 어레이의 내부에 있어서의 상기 게이트 전극의 인접하는 게이트 전극과의 간격보다도 큰 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 복수의 소자 영역의, 상기 메모리 셀 어레이의 단부에 있어서의 소자 영역의 폭이 상기 메모리 셀 어레이의 내부에 있어서의 소자 영역의 폭보다도 큰 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 복수의 소자 영역에 있어서, 상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n번째(n: 자연수)의 소자 영역의 폭 Ln은,
    Ln-1>Ln>Ln+1
    의 관계를 갖는 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 복수의 소자 분리 영역에 있어서, 상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n 번째(n: 자연수)의 소자 분리 영역의 폭 Tn은,
    Tn-1>Tn>Tn+1
    의 관계를 갖는 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n번째(n: 자연수)의 상기 게이트 전극과 인접하는 게이트 전극과의 간격 Sn은,
    Sn-1>Sn>Sn+1
    의 관계를 갖는 반도체 기억 장치.
  19. 반도체 기억 장치의 제조 방법에 있어서,
    메모리 셀 어레이의 단부에서의 소자 분리 영역 폭이 상기 메모리 셀 어레이의 내부에서의 소자 분리 영역 폭보다도 크게 되도록, 반도체 기판의 주면에 소자 분리 영역을 형성하는 단계와,
    상기 소자 분리 영역으로 둘러싸인 소자 영역의 상부에, 상기 메모리 셀 어레이의 단부에서의 게이트 전극 간격이 상기 메모리 셀 어레이의 내부에서의 게이트 전극 간격보다도 크게 되도록 게이트 전극을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 소자 분리 영역을 형성하는 단계는, 상기 메모리 셀 어레이의 단부에서의 소자 영역 폭이 상기 메모리 셀 어레이의 내부에서의 소자 영역 폭보다도 크게 되도록, 상기 소자 영역을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 소자 분리 영역을 형성하는 단계는, 상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n 번째(n : 자연수)의 소자 영역 폭 Ln을, Ln-1>Ln>Ln+1의 관계를 갖도록 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 소자 분리 영역을 형성하는 단계는, 상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n 번째(n : 자연수)의 소자 분리 영역 폭 Tn을, Tn-1>Tn>Tn+1의 관계를 갖도록 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  23. 제19항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 메모리 셀 어레이의 단부로부터 내부 방향을 향하여 n 번째(n : 자연수)의 게이트 전극 간격 Sn을, Sn-1>Sn>Sn+1의 관계를 갖도록 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
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