CN1758138B - 多曝光半导体制造掩模组及制造这种多曝光掩模组的方法 - Google Patents
多曝光半导体制造掩模组及制造这种多曝光掩模组的方法 Download PDFInfo
- Publication number
- CN1758138B CN1758138B CN2005101134358A CN200510113435A CN1758138B CN 1758138 B CN1758138 B CN 1758138B CN 2005101134358 A CN2005101134358 A CN 2005101134358A CN 200510113435 A CN200510113435 A CN 200510113435A CN 1758138 B CN1758138 B CN 1758138B
- Authority
- CN
- China
- Prior art keywords
- mask
- shadow tone
- exposure area
- layer
- exposure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000012797 qualification Methods 0.000 claims description 4
- 230000001788 irregular Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000003550 marker Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007687 exposure technique Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000001915 proofreading effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
- G03F1/32—Attenuating PSM [att-PSM], e.g. halftone PSM or PSM having semi-transparent phase shift portion; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
提供掩模组，该掩模组可以用于在半导体器件的制造过程中限定具有第一间距图形的第一图形区域和具有第二间距图形的第二图形区域。这些掩模组可以包括第一掩模，具有第一曝光区域和第一屏蔽区域，在第一曝光区域中第一半色调图形限定第一图形区域，以及在第一屏蔽区域中第一遮蔽层覆盖第二图形区域。这些掩模组还可以包括第二掩模，具有第二曝光区域和第二屏蔽区域，在第二曝光区域中第二半色调图形限定第二图形区域，在第二屏蔽区域中第二遮蔽层覆盖第一图形区域。第二遮蔽层也从第二屏蔽区域延伸，以覆盖部分第二半色调图形。
Description
优先权要求
本申请根据35U.S.C.§119要求2004年10月5日申请的韩国专利申请号2004-79042的优先权，在此将其内容全部引入作为参考。
技术领域
本公开内容通常涉及半导体器件以及，更具体地说，涉及可以用于制造半导体器件的掩模组及制造这种掩模组的方法。
背景技术
半导体存储器件广泛地包括单元阵列区和外围电路区。通过对器件重复地应用相同的图形形成单元阵列区，而在外围电路区中可以应用大量不同的图形。典型地，单元阵列区中获得的集成度级别是决定半导体存储器件的总集成度级别的首要因数。获得的集成度级别可以取决于，其中，使用工艺的最小分辨率、聚焦深度(DOF)和/或曝光宽容度(EL)。近年来，轴外照明(OAI)技术已被引入，该技术可以便于，即使图形的线宽被减小也保证获得最小分辨率。轴外照明(OAI)技术通常可以提供优异的分辩率和DOF，且因此可用于形成小间距图形。但是，OAI技术在与图形的尺寸、形状和方向相关的曝光条件方面可能有瑕疵。因而，采用环形孔径常规照明可以用来转移各种图形。但是，根据需要图形的形状和几何图形，提供的图形可能不是理想的。双曝光技术可以用来提供改进的图形。在双曝光技术中，相对于第一图形区执行首次曝光，然后相对于第二图形区执行二次曝光。
图1是具有图形区的常规半导体存储器件的一部分的平面图，图形区包括两种不同间距的图形。
许多常规半导体器件包括具有图形的图形区，图形具有两种或多种不同的间距。例如，在常规半导体存储器件中，单元阵列区可以具有有第一间距的图形，以及外围电路区可以包括具有不同间距的一个或多个图形。为了使器件的集成度最大化，单元阵列区中的存储单元一般具有最小线宽。相反，在外围电路区中可以设置较大间距图形。例如，如图1所示，半导体存储器件的图形区可以包括具有第一间距P1的第一图形34a和具有第二间距P2的第二图形34b。第二间距P2大于第一间距P1。通过将半导体器件划分为多个区域和使用双曝光工艺，可以获得改进的图形，双曝光工艺应用对每个区域可能是最佳的曝光条件。对于第一(首次)曝光，其中形成第一图形的区域16被曝光，以便转移第一图形。对于第二曝光，其中形成第二图形的区域26被曝光，以便转移第二图形34b。
图2A和2B分别是常规双曝光掩模组的第一掩模层10和第二掩模层20的平面图。第一掩模层10可以用来形成图1所描绘的第一图形34a。第二掩模层20可以用来形成图1的第二图形34b。如图2A中的虚线所示，第一掩模层10包括第一屏蔽区域11和第一曝光区域13。第一屏蔽区域11覆有遮蔽层12，而在第一曝光区域13中形成第一图形14。如图2b所示，第二掩模层20包括第二屏蔽区域17和第二曝光区域15。第二屏蔽区域17覆有遮蔽层22，而在第二曝光区域15中形成第二图形24。第一和第二掩模层10，20可以用来使用双曝光工艺构图衬底。
在双曝光工艺中可能发生第一和第二曝光的未对准。因而，第一和第二掩模层10，20可能形成为第一和第二曝光区域13，15重叠。考虑双曝光通过执行光学近似校正(OPC)，重叠区形成希望的图形。但是，由于曝光边界处的未对准和重合(registration)，具有高对比度的半色调掩模在重叠区中可能提供差的图形。
图3A至3D是说明怎样的未对准和重合可能影响使用常规双曝光掩模组形成的图形。
如图3A所示，如果发生未对准和重合，在第一掩模层10第一曝光区域13的边界处(参见，例如，图3A中的区域标记F1)，遮蔽层12可能不能完全覆盖半色调图形14。同样，如图3C所示，由于未对准和重合，在第二掩模层20的第二曝光区域15的边界处(参见，例如，图3B中的区域标记F2)遮蔽层22未能完全覆盖半色调图形24。另外(或此外)，如图3B所示，部分遮蔽层12可能延伸到第一掩模层10的第一曝光区域13，由此在第一曝光区域13的边界处(参见，例如，图3C中的区域标记F3)覆盖部分半色调图形14。同样，如图3D所示，由于遮蔽层22可以延伸到第二掩模层20的第二曝光区域15中，由此在第二曝光区域15的边界处(参见，例如，图3D中的区域标记F4)覆盖部分半色调图形24。鉴于重叠区的双曝光，第一和第二掩模层变为OPC。在曝光区域的边界处区域标记F1、F2、F3和F4中的缺陷图形可以阻止正确的曝光或引起不需要的双曝光。
发明内容
依据本发明的实施例，提供掩模组，该掩模组在双(或多)曝光工艺过程中在第一和第二曝光区域的边界处可以提供改进的图形，以及制造这种掩模组的方法。
根据本发明的某些实施例，提供掩模组，包括第一掩模层和第二掩模层，第一掩模层具有第一遮蔽区域和其中形成第一半色调图形以限定第一图形区域的第一曝光区域，以及第二掩模层具有第二曝光区域，其中形成二元图形和第二半色调图形，以限定第二图形区域。在这些掩模组中，第一半色调图形可以具有第一间距，以及第二半色调图形可以具有第二间距，第二间距大于第一间距。二元图形可以限定邻近于第一图形区域的部分第二图形区域，以及二元图形可以连接到第一半色调图形。此外，部分第二曝光区域可以重叠部分第一曝光区域。在这种实施例中，二元图形可以被设置在重叠第一曝光区域的部分第二曝光区域中以及邻近于重叠第一曝光区域的部分第二曝光区域的部分第二图形区域中。
依据本发明的再一实施例，提供掩模组，该掩模组可以用来在半导体器件的制造过程中限定具有第一间距图形的第一图形区域和具有第二间距图形的第二图形区域。这些掩模组包括具有第一曝光区域的第一掩模和第一屏蔽区域，其中第一半色调图形限定第一图形区域，以及其中第一遮蔽层覆盖第二图形区域。这些掩模组还包括具有第二曝光区域和第二屏蔽区域的第二掩模，在第二曝光区域中第二半色调图形限定第二图形区域，在第二屏蔽区域中第二遮蔽层覆盖第一图形区域。第二遮蔽层也从第二屏蔽区域延伸，以覆盖部分第二半色调图形。
在这些掩模组的具体实施例中，第一曝光区域和第二曝光区域可以重叠，以限定重叠区。在这种实施例中，重叠区的宽度可以小于预定宽度，和/或被第二遮蔽层覆盖的部分第二半色调图形可以超过重叠区面积的两倍。第二间距可以大于第一间距。此外，第一半色调图形可以限定周期地重复的图形，而第二半色调图形可以限定不规则的图形。
依据本发明的再一实施例，提供在半导体存储器件的制造过程中用于限定单元阵列区和外围电路区的掩模组，包括(1)第一掩模层，包括(a)限定单元阵列区的第一半色调图形和(b)覆盖外围电路区的第一遮蔽层，以及(2)第二掩模层，包括(a)限定外围区的第二半色调图形和(b)覆盖单元阵列区和部分第二半色调图形的第二遮蔽层。
在这些掩模组的具体实施例中，第一半色调图形可以位于第一曝光区域中，以及第二半色调图形可以位于第二曝光区域中。第一曝光区域和第二曝光区域也可以重叠，以限定重叠区。被第二遮蔽层覆盖的部分第二半色调图形可以超过重叠区面积的两倍。而且，在重叠区中，第一半色调图形的预定部分可以不与第二半色调图形重叠。第一曝光区域可以延伸到邻近于单元阵列区的部分外围电路区中。
依据本发明的再一实施例，提供制造掩模组的方法，掩模组限定包括第一图形区域和第二图形区域的图形。依据这些方法，在第一掩模衬底上形成第一半色调层。在第一半色调层上形成第一遮蔽层。第一半色调层和第一遮蔽层被构图，以形成第一掩模层，第一掩模层包括限定第一图形区域的第一曝光区域以及覆盖第二图形区域的第一屏蔽区域。在第二掩模衬底上形成第二半色调层。在第二半色调层上形成第二遮蔽层。第二半色调层和第二遮蔽层被构图，以形成第二掩模层，第二掩模层包括限定第二图形区域的第二曝光区域和覆盖第一图形区域的第二屏蔽区域。在第一曝光区域中除去第一遮蔽层。最后，仅仅在部分第二曝光区域中除去第二遮蔽层，以便第二遮蔽层从第二屏蔽区域延伸到部分第二曝光区域中。
在这些方法中，第一曝光区域和第二曝光区域可以部分地重叠，以限定重叠区。包括第二遮蔽层的部分第二曝光区域可以具有至少是重叠区面积的两倍的面积。此外，第一图形区域可以具有第一间距图形和第二图形区域可以具有第二间距图形，第二间距图形大于第一间距图形。
附图说明
所包括的附图提供本发明的进一步理解并被引入和构成本申请的一部分，说明本发明的某些实施例。在附图中：
图1是具有图形区域的常规半导体存储器件的一部分的平面图，图形区域具有两个不同的间距。
图2A和2B是常规双曝光掩模组的平面图。
图3A至3D是说明未对准和重合如何影响使用常规双曝光掩模组形成的图形。
图4A和4B是根据本发明的某些实施例的双曝光掩模组的平面图。
图5是使用图4A和4B的双曝光掩模组形成的抗蚀剂图形的平面图。
图6A和7A是说明根据本发明的某些实施例制造双曝光掩模组的第一掩模的方法的平面图。
图6B和7B分别是沿6A和7A的线I-I′的剖面图。
图8A和9A是说明根据本发明的某些实施例制造双曝光掩模组的第二掩模的方法的平面图。
图8B和9B分别是沿8A和9A的线II-II′的剖面图。
图10A至10C是说明根据本发明的某些实施例使用掩模组的光刻刻蚀法的平面图。
具体实施方式
下面将参考附图更完全地描述本发明的实施例，其中示出了本发明的实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在整篇中，相同的数字始终指相同的元件。
应当理解尽管在此可以使用术语第一和第二等来描述各个元件，但是这些元件不应该受这些术语限制。这些术语仅仅用来使一个元件与其它元件相区别。例如，下面论述的第一元件可以称为第二元件，类似地，在不脱离本发明的范围的条件下，第二元件可以称为第一元件。在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
应当理解当一个元件例如层、区域或衬底称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件上或直接在元件上延伸，或也可以存在插入元件。相反，当一个元件称为直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在插入元件。用来描述元件之间关系的其他单词应该用同样的方式解释(即，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)。
在此可以使用相对术语如“在...下面”或“在...之上”或“上”或“下”或“水平”或“垂直”来描述一个元件、层或区域与图中所示的另一元件、层或区域的关系。应当理解这些术语是用来包括除图中描绘的取向之外的器件的不同取向。
在此参考剖面图描述本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。为了清楚可以放大附图中层和区域的厚度。此外，应当预想由于制造工艺和/或容差，图例形状的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括由制造产生的形状偏差。
在此使用的专业词汇是仅仅用于描述特定的实施例而不打算限制本发明。如在此使用的单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，在此使用术语“comprises”、“comprising”、“includes”和/或“including”说明陈述部件、整数、步骤、操作、元件、和/或组件的存在，但是不排除存在或增加一个或多个其他部件、整数、步骤、操作、元件、组件和/或其组。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解相同的意思。还应当理解如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被理想化解释或过度地形式感知，除非在此清楚地限定。
图4A和4B是根据本发明的某些实施例的双曝光掩模组的平面图。图4A是双曝光的第一曝光中使用的第一掩模层30的平面图，以及图4B是在双曝光的第二曝光中使用的第二掩模层40的平面图。如图4A所示，第一掩模层30包括限定第一图形区域的第一曝光区域56，以及包括遮蔽层52的第一屏蔽区域，遮蔽层52阻止第二图形区域的曝光。如图4B所示，第二掩模层40包括限定第二图形区域的第二曝光区域66，以及第二屏蔽区域，包括覆盖第一图形区域56的遮蔽层62。为了提供第一和第二掩模层30，40的二者之一或两者的可能的未对准，第一和第二曝光区域56和66可以被设计成互相重叠多达宽度Wm。因此，第二曝光区域66包括第一屏蔽区域(遮蔽层52)加上重叠区69，以及第一曝光区域56包括第二屏蔽区域(遮蔽层62)加上重叠区69。重叠区69可以被设置在受第一和第二曝光影响的部分衬底处。例如，接收第一和二次曝光的图形的边界可以被设计成重叠。由于重叠区的双曝光，它可以变为光学近似校正(OPC)。
如图4A所示，在第一掩模层30的第一曝光区域56中可以形成第一半色调图形54。然后，如图4B所示，在第二掩模层40的第二曝光区域66中可以形成二元图形67和第二半色调图形64。在二元区域68中形成二元图形67。遮蔽层62覆盖第二屏蔽区域以及也从第二半色调图形64上的第二屏蔽区域延伸，以形成二元图形67。结果，二元图形67形成在重叠区69中和二元区域68中，以限定邻近于第一图形区域的部分第二图形区域。如图4A和4B所示，二元区域68比重叠区69更宽。二元图形67可以限定连接到第一半色调图形54的图形。
如图4B所示，二元图形67和第二半色调图形64之间的边界与重叠区69偏离。由此，即使发生第二半色调图形64和遮蔽层62的未对准或重合，图3C和3D的较低质量的图形区域如区域F3或F4也可以被避免。而且，即使在第一掩模层的重叠区69发生遮蔽层和半色调层的未对准或重合，在第二掩模层的重叠区69，也可以减小未对准或重合。结果，通过二次曝光可以减小或校正首次曝光的差的图形。
在二元图形67和第二半色调图形64之间的边界或邻近边界可以形成具有不均匀线宽的图形。但是，因为第二图形区域典型地具有高工艺余量，所以这种不均匀的线宽一般不可能降低器件的性能。而且，通过在二元图形67和半色调图形64之间的边界应用OPC可以解决任意这种不均匀线宽。
在本发明的实施例中，第一掩模层30可以限定半导体存储器件的单元阵列区，以及第二掩模层40可以限定半导体存储器件的外围电路区。
图5是可以使用图4A和4B中描绘的双曝光掩模组形成的抗蚀剂图形的平面图。
如图5所示，可以使用图4A和4B的双曝光掩模组，在半导体衬底上形成抗蚀剂图形。通过第一曝光区域56曝光第一图形区，以及通过第二曝光区域66曝光第二图形区。第一曝光区56和第二曝光区66之间的重叠区69被双曝光，以形成图形。如果在双曝光之后执行光刻，那么形成第一抗蚀剂图形74a，在第一曝光过程中被曝光，以及形成第二抗蚀剂图形74b，在二次曝光过程中被曝光。通过重叠区69中的两次曝光形成第一和第二抗蚀剂图形74a和74b之间的连接部分。第一抗蚀剂图形74a可以以第一间距P1布置，以及第二抗蚀剂图形74b可以以第二间距P2布置，第二间距P2大于第一间距P1。
图6A和7A是说明根据本发明的某些实施例制造双曝光掩模组的第一掩模层30的方法的平面图。图6B和7B分别是沿6A和7A的线I-I′的剖面图。
参考图6A和6B，在衬底50上设置半色调层54和遮蔽层52。半色调层54和遮蔽层52被构图，以形成第一曝光区域56和第一屏蔽区域。如图6A和6B所示，在第一曝光区域56中，层叠的半色调层54和遮蔽层52被构图，以形成遮蔽图形52p。在第一屏蔽区域中，半色调层54和遮蔽层52不被构图。
如图7A和7B所示，为了形成第一掩模层30，除去第一曝光区域56的遮蔽层52，由此在第一曝光区域56中设置第一半色调图形54p。第一掩模层30包括第一曝光区域56和第一屏蔽区域。第一半色调图形54p被设置在第一曝光区域56中，以及第一屏蔽区域覆有遮蔽层52。
图8A和9A是说明根据本发明的某些实施例制造双曝光掩模组的第二掩模层40的方法的平面图。图8B和9B分别是沿8A和9A的线II-II′的剖面图。
如图8A和8B所示，在衬底60上设置半色调层64和遮蔽层62。半色调层64和遮蔽层62被构图，以形成第二曝光区域66和第二屏蔽区域。在第二曝光区域66中，半色调层64和遮蔽层62被构图，以设置遮蔽图形62p。第二屏蔽区域覆有半色调层64和遮蔽层62。
如图9A和9B所示，为了完成第二掩模层40，除去第二曝光区域66中的部分遮蔽层62，由此形成第二半色调图形64p。如图9A所示，第二掩模层40包括第二屏蔽区域66和第二屏蔽区域。第二曝光区域66包括第二半色调图形64p和二元图形67，二元图形67设置在邻近于第二屏蔽区域的二元区域68中。第二屏蔽区域覆有半色调层64和遮蔽层62。
如图7A、8A和9A所示，第一和第二曝光区域56和66可以重叠多达宽度Wm，由此限定重叠区69(参见，图9A)。当这种重叠发生时，第一屏蔽区域对应于第二曝光区域66减去重叠区69。第二屏蔽区域对应于第一曝光区域56减去重叠区69。二元图形67设置在大于重叠区69的二元区域68中。例如，在图9A中，宽度Ws可以大于宽度Wm。
图10A至10C是说明根据本发明的某些实施例使用掩模组执行光刻刻蚀工序的工序图。
参考图10A，在半导体衬底上形成光刻胶层74。使用第一掩模层在半导体衬底上执行首次曝光工序。在图10A中，指定R1的区域是首次曝光过程中的非曝光区域。由于首次曝光工序，在第一曝光区域中形成第一半色调图形74a。如上所述，在第一掩模层中可能发生半色调层和遮蔽层之间的未对准，因而邻近第一曝光区域和第一屏蔽区域之间的边界可能发生光刻胶层的异常曝光76。
参考图10B，接着使用第二掩模层执行二次曝光。在图10B中，指定R2的区域是二次曝光过程中的非曝光区域。如图10B所示，通过第二掩模层曝光部分第一半色调图形74a。此外，异常曝光部分76被曝光。因为第二屏蔽的边界是二元掩模，因此第二掩模层不形成异常曝光部分，如第一掩模层。
参考图10C，使用第二掩模层执行二次曝光，以便二元图形和第二半色调图形被转移到对应于第二曝光区域的区域。在完成首次曝光和二次曝光之后，光刻胶74被显影，以形成第一光刻胶图形74a和第二光刻胶图形74b。
根据本发明的某些实施例，在完成首次曝光和二次曝光之后，可以使用双曝光掩模组显影光刻胶，以便形成具有第一间距的光刻胶图形和具有第二间距的光刻胶图形。在首次曝光过程中，可以使用半色调掩模形成具有小间距的图形。在二次曝光过程中，可以使用包括间隔的二元掩模的半色调掩模，以便减小或使在曝光区域和屏蔽区域之间的边界或邻近于该边界不希望的曝光最小。
根据本发明的再一实施例，可以使用不止两个掩模层，应用上述的相同技术。
如上所述，第二掩模层可以包括二元图形和半色调图形。在使用包括半色调图形的第一掩模层执行首次曝光之后，可以使用第二掩模。第二掩模层可以用来部分地或完全地校正异常曝光，异常曝光可能发生在由半色调层和遮蔽层的未对准和重合引起的首次曝光过程中。
因此，根据本发明的某些实施例，可以通过克服诸如设计规则的缩减和布局变化的问题提高曝光工艺的工艺余量。
在附图和说明书中，已公开了本发明的典型实施例，尽管使用了专用术语，但是它们是用于一般的和描述性的，并非限制，在下面的权利要求中阐述了本发明的范围。
Claims (21)
1.一种用于限定第一图形区域和第二图形区域的掩模组，该掩模组包括：
包括第一遮蔽区域和第一曝光区域的第一掩模层，在第一曝光区域中形成第一半色调图形，以限定第一图形区域；
包括第二曝光区域的第二掩模层，在第二曝光区域中形成二元图形和第二半色调图形，以限定第二图形区域；
其中，部分第二曝光区域重叠部分第一曝光区域，以限定重叠区，以及
其中，二元图形与第二半色调图形之间的边界与重叠区偏离。
2.根据权利要求1的掩模组，其中第一半色调图形具有第一间距，以及其中第二半色调图形具有第二间距，第二间距大于第一间距。
3.根据权利要求1的掩模组，其中二元图形限定邻近于第一图形区域的部分第二图形区域。
4.根据权利要求1的掩模组，其中二元图形连接到第一半色调图形。
5.根据权利要求1的掩模组，其中二元图形被设置在重叠第一曝光区域的部分第二曝光区域中，以及被设置在邻近于重叠第一曝光区域的部分第二曝光区域的部分第二图形区域中。
6.一种用于在半导体器件的制造过程中在半导体器件上限定图形的掩模组，该图形包括具有第一间距的图形的第一图形区域和具有第二间距的图形的第二图形区域，该掩模组包括：
第一掩模层，该第一掩模层包括：
第一曝光区域，包括限定第一图形区域的第一半色调图形；以及
第一屏蔽区域，包括覆盖第二图形区域的至少一些的第一遮蔽层；以及
第二掩模层，该第二掩模层包括：
第二曝光区域，包括限定第二图形区域的第二半色调图形；以及
第二屏蔽区域，包括覆盖第一图形区域的至少一些的第二遮蔽层，
其中，第一曝光区域和第二曝光区域重叠，以限定重叠区，以及
其中，二元图形与第二半色调图形之间的边界与重叠区偏离。
7.根据权利要求6的掩模组，其中第二遮蔽层也从第二屏蔽区域延伸，以覆盖部分第二半色调图形。
8.根据权利要求7的掩模组，其中重叠区的宽度小于预定宽度。
9.根据权利要求7的掩模组，其中被第二遮蔽层覆盖的部分第二半色调图形超过重叠区面积的两倍。
10.根据权利要求7的掩模组，其中第二间距大于第一间距。
11.根据权利要求7的掩模组，其中第一半色调图形限定周期性地重复的图形，以及其中第二半色调图形限定不规则的图形。
12.一种用于在半导体存储器件的制造过程中限定单元阵列区和外围电路区的掩模组，该掩模组包括：
第一掩模层，包括限定单元阵列区的第一半色调图形和覆盖外围电路区的第一遮蔽层；以及
第二掩模层，包括限定外围区的第二半色调图形和覆盖单元阵列区和部分第二半色调图形的第二遮蔽层，
其中，部分第二曝光区域重叠部分第一曝光区域，以限定重叠区，以及
其中，二元图形与第二半色调图形之间的边界与重叠区偏离。
13.根据权利要求12的掩模组，其中第一半色调图形位于第一曝光区域中，第二半色调图形位于第二曝光区域中。
14.根据权利要求13的掩模组，其中被第二遮蔽层覆盖的部分第二半色调图形超过重叠区面积的两倍。
15.根据权利要求13的掩模组，其中在重叠区中第一半色调图形的预定部分不与第二半色调图形重叠。
16.根据权利要求13的掩模组，其中第一曝光区域延伸到邻近于单元阵列区的部分外围电路区中。
17.根据权利要求12的掩模组，其中第一半色调图形限定周期性地重复的图形，以及其中第二半色调图形限定不规则的图形。
18.一种制造用于限定图形的掩模组的方法，该图形包括第一图形区域和第二图形区域，该方法包括：
在第一掩模衬底上形成第一半色调层；
在第一半色调层上形成第一遮蔽层；
构图第一半色调层和第一遮蔽层，以形成第一掩模层，其中第一掩模层包括限定第一图形区的第一曝光区域和覆盖第二图形区的第一屏蔽区，以及
在第二掩模衬底上形成第二半色调层；
在第二半色调层上形成第二遮蔽层；
构图第二半色调层和第二遮蔽层，以形成第二掩模层，其中第二掩模层包括限定第二图形区的第二曝光区域和覆盖第一图形区的第二屏蔽区，
除去第一曝光区域中的第一遮蔽层；以及
除去仅仅部分第二曝光区域中的第二遮蔽层，以便第二遮蔽层从第二屏蔽区延伸到部分第二曝光区域中。
19.根据权利要求18的方法，其中第一曝光区域和第二曝光区域部分地重叠，以限定重叠区。
20.根据权利要求19的方法，其中包括第二遮蔽层的部分第二曝光区域具有至少重叠区面积的两倍的面积。
21.根据权利要求18的方法，其中第一图形区具有第一间距图形和第二图形区具有第二间距图形，第二间距图形大于第一间距图形。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040079042 | 2004-10-05 | ||
| KR1020040079042A KR100634437B1 (ko) | 2004-10-05 | 2004-10-05 | 반도체 소자 제조용 마스크 및 그 제조방법 |
| KR10-2004-0079042 | 2004-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1758138A CN1758138A (zh) | 2006-04-12 |
| CN1758138B true CN1758138B (zh) | 2010-12-01 |
Family
ID=36125937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005101134358A Expired - Fee Related CN1758138B (zh) | 2004-10-05 | 2005-10-08 | 多曝光半导体制造掩模组及制造这种多曝光掩模组的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7604907B2 (zh) |
| JP (1) | JP4786990B2 (zh) |
| KR (1) | KR100634437B1 (zh) |
| CN (1) | CN1758138B (zh) |
| DE (1) | DE102005047475B4 (zh) |
| TW (1) | TWI315024B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759279B2 (ja) * | 2005-01-31 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 配線パターン形成方法 |
| US20070027499A1 (en) * | 2005-07-29 | 2007-02-01 | Cyberonics, Inc. | Neurostimulation device for treating mood disorders |
| JP4922112B2 (ja) | 2006-09-13 | 2012-04-25 | エーエスエムエル マスクツールズ ビー．ブイ． | パターン分解フィーチャのためのモデルベースｏｐｃを行うための方法および装置 |
| JP5196519B2 (ja) * | 2007-03-02 | 2013-05-15 | 旭化成イーマテリアルズ株式会社 | 機械的性質及び熱的性質に優れる光学フィルム |
| KR101670458B1 (ko) * | 2010-06-25 | 2016-10-28 | 삼성전자주식회사 | 오버레이 계측 방법 |
| US8778604B2 (en) * | 2012-04-24 | 2014-07-15 | United Microelectronics Corp. | Mask set for double exposure process and method of using the mask set |
| US9104833B2 (en) * | 2012-04-24 | 2015-08-11 | United Microelectronics Corp. | Mask set for double exposure process and method of using the mask set |
| US11650357B2 (en) * | 2017-08-04 | 2023-05-16 | Daicel Corporation | Anti-glare film |
| TWI669566B (zh) * | 2018-01-18 | 2019-08-21 | Powerchip Semiconductor Manufacturing Corporation | 用於拼接式微影製程的光罩、半色調光罩及其製作方法 |
| EP3781989B1 (en) * | 2018-04-19 | 2023-06-14 | Eulitha A.G. | Methods and systems for printing large periodic patterns by overlapping exposure fields |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316163B1 (en) * | 1997-10-01 | 2001-11-13 | Kabushiki Kaisha Toshiba | Pattern forming method |
| US6632592B1 (en) * | 1999-09-09 | 2003-10-14 | Kabushiki Kaisha Toshiba | Resist pattern forming method |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2636700B2 (ja) * | 1993-10-04 | 1997-07-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3607496B2 (ja) * | 1998-03-13 | 2005-01-05 | 株式会社東芝 | パターン形成方法 |
| JP3352405B2 (ja) * | 1998-09-10 | 2002-12-03 | キヤノン株式会社 | 露光方法及びそれを用いたデバイス製造方法並びに半導体デバイス |
| JP2000260701A (ja) * | 1999-03-10 | 2000-09-22 | Toshiba Corp | パターン形成方法及びそれを用いた半導体装置の製造方法 |
| DE10006952C2 (de) * | 2000-02-16 | 2002-05-16 | Infineon Technologies Ag | Doppelbelichtung für Negativlacksysteme unter Anwendung von chromlosen Phasenmasken |
| JP2001308004A (ja) | 2000-02-16 | 2001-11-02 | Nikon Corp | 半導体装置の製造方法及び電子線露光方法 |
| US6656663B2 (en) * | 2000-02-16 | 2003-12-02 | Nikon Corporation | Microlithographic exposure methods using a segmented reticle defining pattern elements exhibiting reduced incidence of stitching anomalies when imaged on a substrate |
| JP3760086B2 (ja) * | 2000-07-07 | 2006-03-29 | 株式会社ルネサステクノロジ | フォトマスクの製造方法 |
| JP2002141268A (ja) * | 2000-11-01 | 2002-05-17 | Hitachi Ltd | 電子デバイス及び半導体集積回路装置の製造方法 |
| KR20020046489A (ko) | 2000-12-14 | 2002-06-21 | 박종섭 | 이중노광에 의한 미세패턴 제조방법 |
| US6566019B2 (en) * | 2001-04-03 | 2003-05-20 | Numerical Technologies, Inc. | Using double exposure effects during phase shifting to control line end shortening |
| US6803155B2 (en) * | 2001-07-31 | 2004-10-12 | Micron Technology, Inc. | Microlithographic device, microlithographic assist features, system for forming contacts and other structures, and method of determining mask patterns |
| KR100434954B1 (ko) | 2001-11-28 | 2004-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 노광 방법 |
| KR20030056019A (ko) | 2001-12-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 멀티 바이너리 하프톤 베리디컬 마스크의 제조 방법 |
| US7014956B2 (en) * | 2002-01-04 | 2006-03-21 | Intel Corporation | Active secondary exposure mask to manufacture integrated circuits |
| US6753116B2 (en) * | 2002-01-25 | 2004-06-22 | Mosel Vitelic, Inc. | Multiple photolithographic exposures with different non-clear patterns |
| KR100446306B1 (ko) * | 2002-08-28 | 2004-09-01 | 삼성전자주식회사 | 고집적 회로 소자 제조용 마스크, 그 레이아웃 생성 방법,그 제조 방법 및 이를 이용한 고집적 회로 소자 제조 방법 |
| US6861182B2 (en) * | 2002-10-17 | 2005-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd | Tri-tone attenuated phase shift trim mask for double exposure alternating phase shift mask process |
-
2004
- 2004-10-05 KR KR1020040079042A patent/KR100634437B1/ko active IP Right Grant
-
2005
- 2005-10-04 US US11/243,401 patent/US7604907B2/en not_active Expired - Fee Related
- 2005-10-04 DE DE102005047475A patent/DE102005047475B4/de not_active Expired - Fee Related
- 2005-10-05 TW TW094134812A patent/TWI315024B/zh not_active IP Right Cessation
- 2005-10-05 JP JP2005292872A patent/JP4786990B2/ja not_active Expired - Fee Related
- 2005-10-08 CN CN2005101134358A patent/CN1758138B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316163B1 (en) * | 1997-10-01 | 2001-11-13 | Kabushiki Kaisha Toshiba | Pattern forming method |
| US6632592B1 (en) * | 1999-09-09 | 2003-10-14 | Kabushiki Kaisha Toshiba | Resist pattern forming method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102005047475B4 (de) | 2009-01-22 |
| KR20060030239A (ko) | 2006-04-10 |
| KR100634437B1 (ko) | 2006-10-16 |
| CN1758138A (zh) | 2006-04-12 |
| US20060073396A1 (en) | 2006-04-06 |
| TWI315024B (en) | 2009-09-21 |
| JP4786990B2 (ja) | 2011-10-05 |
| JP2006106757A (ja) | 2006-04-20 |
| DE102005047475A1 (de) | 2006-04-27 |
| US7604907B2 (en) | 2009-10-20 |
| TW200632568A (en) | 2006-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1758138B (zh) | 多曝光半导体制造掩模组及制造这种多曝光掩模组的方法 | |
| KR100593219B1 (ko) | 레이아웃 설계 방법 및 포토마스크 | |
| US7794899B2 (en) | Photo mask, exposure method using the same, and method of generating data | |
| US20030207584A1 (en) | Patterning tighter and looser pitch geometries | |
| JP2007072423A (ja) | 二重露光用フォトマスク及びこれを用いた二重露光方法 | |
| KR19980018900A (ko) | 반도체장치의 제조방법 및 노광용 마스크(method of manufacturing the semiconductor device and mask for use in exposing) | |
| JP2007086715A (ja) | パターンダミーを持つ半導体素子及びパターンダミーを用いた半導体素子の製造方法 | |
| KR20010085443A (ko) | 포토 마스크 패턴의 설계 방법, 레지스트 패턴의 형성방법 및 반도체 장치의 제조 방법 | |
| US5439765A (en) | Photomask for semiconductor integrated circuit device | |
| US20070105053A1 (en) | Method of manufacturing semiconductor device | |
| US5879839A (en) | Photomask having a half-tone type phase shift material and chrome pattern on a transparent substrate | |
| US6767672B2 (en) | Method for forming a phase-shifting mask for semiconductor device manufacture | |
| JP2008311502A (ja) | パターン形成方法 | |
| US20070281218A1 (en) | Dummy Phase Shapes To Reduce Sensitivity Of Critical Gates To Regions Of High Pattern Density | |
| KR100870623B1 (ko) | 위상 시프트 마스크, 노광 방법 및 반도체 장치의 제조 방법 | |
| US7811722B2 (en) | Photomask and method for fabricating the same | |
| KR100630795B1 (ko) | 집적 회로의 레벨의 레이아웃을 반도체 기판에 전사하는 방법 | |
| JP4579609B2 (ja) | マスクの製造方法 | |
| KR100730266B1 (ko) | 포토마스크 및 반도체 장치의 제조 방법 | |
| US7534727B2 (en) | Method for manufacturing semiconductor device | |
| US6794095B2 (en) | Method of fabricating a microstructure and photolithography trimming mask | |
| US20030235790A1 (en) | Method for forming opening and application thereof | |
| KR100424176B1 (ko) | 반도체 제조용 노광 마스크 | |
| JP2003031479A (ja) | 露光方法、マスク | |
| JP2005141104A (ja) | フォトマスク |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101201 Termination date: 20211008 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |