JP2636700B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、レジストパターンの形成方法に関する。

【０００２】

【従来の技術】近年、半導体装置の製造方法において、
特に、リソグラフィ技術によるレジストパターン寸法線
幅の微細化が強く要求されている。この微細化及びこれ
に伴うプロセスマージンの低下を改善する方法として、
特にステップ アンド リピータにおけるレジストパタ
ーン寸法線幅の微細化のために、位相シフトマスクを用
いたレジストパターンの形成方法の検討が進められてい
る。

【０００３】この従来の位相シフトマスクを用いたレジ
ストパターンの形成方法として、ＧａＡｓショットキ障
壁ゲート型電界効果トランジスタ（以下、ＧａＡｓ Ｍ
ＥＳＦＥＴと呼ぶ）のマイクロ波及びミリ波帯での増幅
素子のゲート電極パターン形成方法が、特開平４−３３
７７３２号公報に示されている。

【０００４】以下、この文献に述べられているゲート電
極パターン形成方法について図面を参照して説明する。

【０００５】図１８〜図２０は、従来例のゲート電極パ
ターン形成方法における平面パターンを示すための平面
図であり、図１８はフォトマスクを示す平面図であり、
図１９及び図２０は半導体基板上での平面パターンを示
す平面図である。また、図２１は、図１９，図２０に示
したゲート電極パターンを形成する場合の通常のフォト
マスク（遮光部はすべてＣｒ層で作成する）を示す平面
図である。なお、以下の説明においては、平面パターン
のうち微細パターンは、図２０に示すようにゲート電極
パターンの中でゲートフィンガー部１４１となり、微細
パターンを接続する部分（端縁パターン）は、ゲートパ
ッド部１４２となる。また、ゲートパッド部１４２とは
反対側にゲートフィンガー端部１４３が形成される。

【０００６】特開平４−３３７７３２号公報に示されて
いる位相シフトマスクは、エッジ透過型と呼ばれてお
り、図２１に示したようなゲートフィンガー部１４１に
孤立した微細線幅を形成する場合に適する位相シフト露
光法のものである。このマスクは、通常のフォトマスク
（図２１）のゲートフィンガー部１４１に相当する部分
に、位相シフターの層（露光波長に対し位相角が１８０
°であるような膜厚を有する）で位相シフター１１１部
を作成した第１のフォトマスク（図１８）を用いて、ス
テップ アンド リピータによる第１の露光を行うこと
により、図１８の位相シフター１１１部の輪郭位置に第
１の未露光部１２２ａを形成させる（図１９）。この未
露光部１２２ａは、ネガ型レジストを使用した場合に
は、０．２μｍ程度の開口線幅をもつレジスト開口パタ
ーンとなる。

【０００７】このとき、図１９に示した第１の未露光部
１２２ａには、図２１に示した通常のフォトマスクにな
いパターン（不要線と呼ばれている）１２２ｂが発生す
るが、特開平４−３３７７３２号公報に示されている方
法においては、この不要線のみを露光するために、第１
の露光を行った後、図１８に示した第２の遮光部１０２
を有する第２のフォトマスクを用いて第２の露光を行
い、図２０に示すように第１及び第２の露光による未露
光部１２１と同じ位置に第３の未露光部１２３をもつ平
面パターンを得ている。この平面パターンは、通常のフ
ォトマスク（図２１）によるものと同じ形状である。

【０００８】

【発明が解決しようとする課題】従来技術の位相シフト
マスクを用いたレジストパターンの形成方法において
は、フォトマスク上に作成する位相シフターの配置及び
発生する不要線の消去を簡便に行うことが実用化するた
めの課題となっている。

【０００９】上述した特開平４−３３７７３２号公報に
説明されている多重露光を用いた従来技術の方法では、
図２０のゲートフィンガー部１４１に対応して配置した
個々の位相シフター部１１１をもつ第１のフォトマスク
と、第２の遮光部１０２をもつ第２のフォトマスクをそ
れぞれ作成する必要があり、マスクの作成が煩雑であ
る。

【００１０】また、従来の特開平４−３３７７３２号公
報に示された第１のフォトマスク及び第２のフォトマス
クは、パターン形状が異なる製品毎に、パターン作成が
必要である。このことは、フォトマスクのパターン作成
が煩雑になるだけでなく、第１のフォトマスクである位
相シフトマスクは、製品毎に作成が必要になり、位相シ
フトマスクは、通常のフォトマスク（遮光部をＣｒ層で
作成する）に比較して少なくとも位相シフター部のパタ
ーンを作成する工程が増加するために、通常のフォトマ
スクに比較して製造時間は長くなり、フォトマスク製造
時の期間が増加するという問題もある。

【００１１】本発明の目的は、位相シフトマスクにおけ
るパターン配置設計を容易にし、かつマスク作成期間を
短縮する半導体装置の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、微細パター
ン形成工程と、微細パターン選択工程とを有し、微細線
幅の微細パターンと幅広の端縁パターンとの組合せから
なる平面パターンを基板のレジスト上に多重露光により
形成する半導体装置の製造方法であって、多重露光用の
第１のフォトマスクと第２のフォトマスクとを備えてお
り、第１のフォトマスクは、微細パターン形成工程に用
いられるものであり、位相シフタ部と遮光部とを有し、
位相シフタ部は、レジスト上に形成される微細線幅の微
細パターンの形状に露光光を整形するものであり、形成
すべき微細パターンのピッチに対応して並列に複数配置
されており、遮光部は、レジスト上の微細パターンの少
なくとも一側に確保すべき面積をもつ未露光領域の形状
に整形されて位相シフタ部に接続して配置されたもので
あり、第２のフォトマスクは、微細パターン選択工程に
用いられるものであり、２つの遮光部を有し、第１の遮
光部は、前記平面パターンのうち微細パターンを覆って
遮光する形状に整形されたものであり、第２の遮光部
は、前記平面パターンのうち端縁パターンの形状に倣っ
て整形されたものであり、微細パターン形成工程は、基
板のレジスト上に第１のフォトマスクを通して露光光を
照射し、該基板のレジスト上に微細線幅の微細パターン
を並列に複数形成するとともに、該微細パターンに接続
された未露光領域を確保する工程であり、微細パターン
選択工程は、微細パターン形成工程を経た基板のレジス
ト上の使用すべき特定の微細パターンのみを第２のフォ
トマスクの第１の遮光部で選択的に被覆し、かつ該基板
のレジスト上に確保された未露光領域の一部を第２のフ
ォトマスクの第２の遮光部で被覆して露光を行い、第２
のフォトマスクで遮光された領域を前記平面パターンと
して残し、その他の領域のレジストパターンを消失させ
る工程である。

【００１３】また、前記第１のフォトマスクの位相シフ
タ部は、その輪郭位置で微細線幅の微細パターンを形成
するエッジ透過型の構造のものを含んでいるものであ
る。

【００１４】また、前記第１のフォトマスクの位相シフ
タ部の長さを異ならせ、その位相シフタ部を用い、長さ
の異なる微細線幅の微細パターンを基板のレジスト上に
形成するものである。

【００１５】

【作用】微細線幅の微細パターンは、製品の種類に拘ら
ず、規則正しく配列されていることに着目し、この微細
パターンを第１のフォトマスクにより必要本数以上に形
成することにより、第１のフォトマスクの共通化を図っ
ている。

【００１６】一方、第２のフォトマスクは、製品のパタ
ーンに合わせてパターン形成を行い、第２のフォトマス
クを使って、第１のフォトマスクによる露出パターンを
必要とするパターンに整形する。このことにより、製品
のパターンが変更になった場合に、第２のフォトマスク
の変更のみによって対処するようにしている。

【００１７】

【実施例】次に本発明の実施例についてＧａＡｓ ＭＥ
ＳＦＥＴのゲート電極パターン形成を例にして、図面を
参照して説明する。

【００１８】（実施例１）図１は、本発明の実施例１に
おけるゲート電極形成方法におけるフォトマスクを示す
平面図であり、図２及び図３は半導体基板のレジストパ
ターンを示す平面図である。また、図４，図５はゲート
電極パターン形成工程を説明するための図１のＡ−Ａ’
線断面図である。

【００１９】なお以下の各実施例の説明においては、微
細パターンは、ゲート電極パターンの中でゲートフィン
ガー部１４１となり、微細パターンを接続する端縁パタ
ーンは、ゲートパッド部１４２となる。また、本発明に
おける平面パターンの寸法は、すべて半導体基板上の値
で説明する（縮小倍率５倍とすると、各フォトマスク上
での寸法は各説明の値の５倍である）。

【００２０】本発明に係る半導体装置の製造方法は、微
細パターン形成工程と、微細パターン選択工程とを有
し、図３に示すような微細線幅の微細パターン（ゲート
フィンガー部１４１）と幅広の端縁パターン（ゲートパ
ッド部１４２）との組合せからなる平面パターンを基板
のレジスト上に多重露光により形成するものである。

【００２１】図１に示すように本発明は、多重露光用の
第１のフォトマスク（実線による斜線部分）と第２のフ
ォトマスク（破線による斜線部分）とを備えている。

【００２２】第１のフォトマスクは、微細パターンの形
成工程に用いられるものであり、位相シフタ部１１１と
遮光部１０１とを有しており、位相シフタ部１１１は、
露光光を微細線幅の微細パターン１４１の形状に整形す
るものであり、形成すべき微細パターン１４１のピッチ
に対応して並列に複数配置されており、遮光部１０１
は、レジスト上の微細パターンの少なくとも一側に確保
すべき面積をもつ未露光領域の形状に整形されて位相シ
フタ部１１１に接続して配置されたものである。

【００２３】第２のフォトマスクは、微細パターン選択
工程に用いられるものであり、２つの遮光部を有してお
り、第１の遮光部１０２ａは、前記平面パターンのうち
微細パターン１４１を覆って遮光する形状に整形された
ものであり、第２の遮光部１０２ｂは、前記平面パター
ンのうち端縁パターン１４２の形状に倣って整形された
ものである。

【００２４】微細パターン形成工程は、基板のレジスト
上に第１のフォトマスクを通して露光光を照射し、該基
板のレジスト上に微細線幅の微細パターンを並列に複数
形成するとともに、該微細パターンに接続された未露光
領域を確保する工程である。微細パターン選択工程は、
微細パターン形成工程を経た基板のレジスト上の使用す
べき特定の微細パターンを第２のフォトマスクの第１の
遮光部で被覆し、かつ該基板のレジスト上に確保された
未露光領域の一部を第２のフォトマスクの第２の遮光部
で被覆して露光を行い、第２のフォトマスクで遮光され
た領域を前記平面パターンとして残し、その他の領域の
レジストパターンを消失させる工程である。

【００２５】また、前記第１のフォトマスクの位相シフ
タ部１１１は、その輪郭位置で微細線幅の微細パターン
を形成するエッジ透過型の構造のものである。

【００２６】本実施例におけるゲート電極パターン形成
工程は、先ず、ＧａＡｓ基板上に分子線エピタキシャル
法により動作層（図示しない）及びコンタクト層（図示
しない）を成長させ、ステップ アンド リピータ用の
目合わせマーク（図示しない）を形成し、更に、ウェッ
トエッチングにより幅１．３μｍ，深さ１００ｎｍ程度
にコンタクト層の選択エッチングを行った半導体基板１
上に、誘電体膜２（ＬＰ−ＣＶＤ法によるＳｉＯ₂膜を
５００ｎｍ程度）を堆積し、フォトレジスト膜３（化学
増幅型ｉ線ネガ型レジスト；ＴＨＭＲ−ｉＮ１００（膜
厚５００ｎｍ程度），東京応化社）を通常のスピン塗布
法により形成する（図４（ａ））。

【００２７】次に、遮光部１０１とエッジ透過型と呼ば
れる位相シフタ部１１１をもつ第１のフォトマスクを用
いて、目合わせクークを用いたステップ アンド リピ
ータ（ｉ線（波長３６５ｎｍ）ステッパー；ＮＳＲ−１
７７５ｉ７Ａ，ニコン社）による、第１の露光を行う。

【００２８】この第１のフォトマスクを用いた第１の露
光により形成される平面パターンは図２の実線部分であ
り、その断面が図４（ｂ）であり、遮光部１０１による
未露光領域１２１ａと位相シフタ部１１１による長さの
異なる未露光部（微細パターンに相当する）１２１ａと
をフォトレジスト膜３に形成する。

【００２９】次に、２つの遮光部１０２ａ，１０２ｂを
もつ第２のフォトマスクを用いて、目合わせマークを用
いたステップ アンド リピータ（ｉ線（波長３６５ｎ
ｍ）ステッパー；ＮＳＲ−１７７５ｉ７Ａ，ニコン社）
による、第２の露光を行う。

【００３０】この第２のフォトマスクを用いた第２の露
光により形成される平面パターンは図２の破線部分であ
り、図２に示すように第１の遮光部１０２ａで覆われた
未露光部（使用すべき微細パターン）１２１ｂと、第２
の遮光部１０２ｂで覆われた未露光部（端縁パターン）
１２２ａとが未露光のまま残留し、それ以外のパターン
は露光光に晒されて露光され、平面パターンは図２にお
いて実線による斜線部分と破線による斜線部分とが重な
り合った部分の形状、すなわち図３に示す形状でフォト
レジスト膜３上に形成されることとなる。

【００３１】この第２の露光を行った後の未露光部１２
３は、第１の露光による第１の未露光部１２１ａ，１２
１ｂと第２の露光による第２の未露光部１２２，１２２
ａ，１２２ｂが重なる部分となる。従って、フォトレジ
スト膜３での未露光部１２３（図４（ｃ））は、図３に
示したような平面パターンとなる。

【００３２】次に、ＰＥＢと呼ばれる露光後ベークを行
い、通常のアルカリ現像液（ＮＭＤ−３（濃度２．３８
％），東京応化社）による現像（６０秒程度）を行い、
未露光部１２３の一部にレジスト開口部１３１を形成す
る（図４（ｄ））。なお、本実施例では、フォトレジス
ト膜３に（化学増幅型の）ネガ型レジストを用いること
により、未露光部１２３がレジスト開口部１３１とな
る。

【００３３】さらに、フォトレジスト膜３をマスクとし
て、開口部の下に露出した部分の誘電体膜２をエッチン
グにより選択的に除去し、フォトレジスト膜３の除去を
行い（図５（ｅ））、半導体基板１の上方より全面に誘
電体膜４を堆積し（図５（ｆ））、通常のフォトリソグ
ラフィ技術によりフォトレジストパターンを形成し（図
示しない）、これをマスクとして誘電体膜４を選択的に
除去し、フォトレジストパターンを除去し、誘電体膜２
を除去して所望のゲート電極パターンを形成する（図５
（ｇ））。

【００３４】上述した本実施例のパターン配置では、図
３に示したゲートフィンガー部１４１の間隔は２０μｍ
であり、図１に示した第１のフォトマスクの位相シフタ
部１１１も２０μｍ間隔で周期的に配置している（各位
相シフタ部は、幅が５μｍ，間隔が５μｍ間隔で配置し
ている）。本実施例では第１のフォトマスクによるエッ
ジ透過型位相シフト法を用いており、これを用いた第１
の露光により位相シフタ部１１１の輪郭部分で未露光部
１２１ｂが形成されるため、ゲートフィンガー部１４１
として形成される未露光部１２１ｂ（図２）の微細線幅
パターンは、５μｍ間隔となる（この微細寸法パターン
の線幅は、レジスト開口寸法の線幅で０．２μｍ程度で
ある）。

【００３５】さらに、第２の露光時に用いる第２のフォ
トマスクのゲートフィンガー部１４１を覆う遮光部部１
０２ａは、幅２μｍ程度で２０μｍ周期毎に配置する
（図１）。従って、ゲートフィンガー部１４１の未露光
部は、図２に示した第１の未露光部１２１ｂの微細線幅
パターンを、２０μｍ周期毎に選択した配置となる（図
３）。

【００３６】また、図３に示したゲートパッド部１４２
及びゲートフィンガー端部１４３に相当する領域は、第
１の露光時に用いる第１のフォトマスクの遮光部１０１
と、第２の露光時に用いる第２のフォトマスクに形成す
る遮光部１０２ａ，１０２ｂとの多重露光により形成さ
れる。

【００３７】以上のようなパターン配置により、第１の
フォトマスクで形成されるゲートフィンガー部１４１と
しての所望の微細線幅パターンを、第２のフォトマスク
により選択的に露光することが可能となり、また、選択
した微細線幅パターンは、第２のフォトマスクによる露
光時にゲートパッド部１４２により接続することが可能
となる。

【００３８】（実施例２）次に本発明の実施例２につい
て実施例１で用いた第１のフォトマスクを使用して実施
例１とは異なる平面パターン形状を形成する方法を、図
面を参照して説明する。図６は、本発明の実施例２にお
けるゲート電極形成方法におけるフォトマスクの平面図
であり、図７及び図８は半導体基板の平面図である。な
お、実施例２でのゲート電極の形成工程は実施例１と同
一である。

【００３９】実施例１で用いた第１のフォトマスク（図
１）には、ゲートフィンガー部１４１を形成する位相シ
フタ部１１１が、幅が５μｍ，間隔が５μｍ間隔で、長
さの異なる（例えば実効的な長さで、１５０μｍ及び７
５μｍ）２種類を２０μｍ周期的に配置しており、実施
例１では、このうち１５０μｍの位相シフタ部１１１を
選択露光する例を示したが、実施例２では７５μｍのパ
ターンを選択露光する。

【００４０】本発明を用いてこの７５μｍのパターンを
選択露光するためには、図２の未露光部１２２ａ，１２
２ｂを未露光領域１２１ａ，１２１ｂに対して相対的に
微細線幅パターン２本分（１０μｍ）だけ右方に移動さ
せ、図７に示すように露光すればよい。

【００４１】図７に示した未露光部１２２ａ，１２２ｂ
を未露光部１２１ａ，１２１ｂに対して相対的に微細線
幅パターン２本分（１０μｍ）だけ右方に移動させる方
法の１つに図７に示したように、１０μｍだけ右方にパ
ターンを移動させた第２のフォトマスクを作成し、これ
を用いて第２の露光を行う方法がある。

【００４２】さらにもう一つの方法には、実施例１と同
一の第１及び第２のフォトマスクを使用し（位置関係も
図１と同じ）、ステップ アンド リピータの目合わせ
機能を用いて、基準となる半導体基板上の目合わせマー
ク（図示しない）に対してあらかじめオフセット値を与
えて露光し、目合わせマーク（図示しない）に対して露
光位置を移動させ、図７に示す位置関係の未露光部１２
２ａ，１２２ｂ及び未露光部１２１ａ，１２１ｂを得る
方法がある。

【００４３】この方法では、第１のフォトマスクを用い
た第１の露光あるいは第２のフォトマスクを用いた第２
の露光のいずれかの露光位置を移動すれば、図７の位置
関係になるが、通常は前後の工程に対して露光位置を同
じにするために、第１のフォトマスクを用いた第１の露
光において１０μｍ左方に移動させた露光を行い、図７
の位置関係の未露光部１２２ａ，１２２ｂ及び未露光部
１２１ａ，１２１ｂを得て、図８に示す実施例１（図
３）と異なる平面パターンを得る。

【００４４】（実施例３）次に本発明の実施例３につい
て実施例１で用いた第１のフォトマスクを使用してさら
に実施例１と異なる平面パターン形状を形成する方法
を、図面を参照して説明する。図９は、本発明の実施例
３におけるゲート電極形成方法におけるフォトマスクの
平面図であり、図１０及び図１１は半導体基板の平面図
である。なお、実施例３でのゲート電極の形成工程は実
施例１と同一である。

【００４５】実施例３では、ゲートパッド部１４２を実
施例１（図１）に対し、図９に示すように変更した第２
のフォトマスクを用いて第２の露光を行うことにより、
実施例１（図３）とは異なる平面パターンである未露光
部１２３（図１１）が得られる。

【００４６】これは、第１のフォトマスクのゲートパッ
ド部１４２を遮光部とすることにより（図９）、第１の
フォトマスクを用いた第１の露光により、ゲートパッド
部１４２は未露光部となり（図１０）、第２のフォトマ
スクを用いた第２の露光においてゲートパッド部１４２
のパターニングを可能にしたことによる。

【００４７】（実施例４）次に本発明の実施例４につい
て実施例１で用いた第１のフォトマスクとは異なるフォ
トマスクを使用して第１の実施例とは異なる平面パター
ン形状を形成する方法を、図面を参照して説明する。図
１２は、本発明の実施例４におけるゲート電極形成方法
におけるフォトマスクの上面図であり、図１３及び図１
４は半導体基板の上面図である。なお、実施例４でのゲ
ート電極の形成工程は、実施例１と同一である。

【００４８】実施例１で用いたフォトマスクのゲートフ
ィンガー部１４１が、すべて、エッジ透過型の位相シフ
ト法を用いて位相シフタ部１１１が形成される例を示し
たが（図１）、実施例４では、図１に示したエッジ透過
型の位相シフタ部１１１ａ（幅は５μｍ）と、透過型の
位相シフタ部１１１ｂ（幅は０．３μｍ）及び通常の遮
光部１１１ｃ（幅は０．６μｍ）を、各１０・５・５μ
ｍの間隔に、２０μｍ周期で配置した例を説明する。こ
の例では、図１８に示す未露光部１２１ｂ，１２１ｃ，
１２１ｄの微細線幅は、レジスト開口寸法で各々０．
２，０．３及び０．６μｍに相当する。

【００４９】本実施例においても、この第１のフォトマ
スクを用いて第１の露光を行い、図１２に示した第２の
フォトマスクを用いた第２の露光を行って、図１４に示
す未露光部１２３を得る。

【００５０】このように、実施例４では、露光方法やレ
ジスト開口寸法幅の異なる微細線幅パターンを第１の露
光に用いる第１のフォトマスクのゲートフィンガー部１
４１に相当する部分に配置することにより、同一の第１
のフォトマスクからレジスト開口寸法幅の異なるゲート
フィンガー部１４１を持つ平面パターンを形成すること
が可能となる。

【００５１】（実施例５）以上の実施例１，２，３及び
４では、個々のＧａＡｓ ＭＥＳＦＥＴのゲート電極パ
ターン形成について説明を行ったが、実施例５では平面
パターン全体の形成に関して図面を参照して説明する。
図１５は、本発明の実施例５におけるゲート電極の平面
パターン全体の形成を示すための第１のフォトマスクの
平面図であり、図１６及び図１７は半導体基板の平面図
である。なお、実施例５でのゲート電極の形成工程は実
施例１と同一である。

【００５２】実施例５では、第１のフォトマスクは、図
１５に示したようにゲートフィンガー部１４１及びゲー
トパッド部１４２を形成する位相シフタ部（１１１）と
遮光部（１０１）とを上下方向に交互に配置する（この
とき、ゲートフィンガー端部１４３はゲートパッド部１
４２に含まれる）。また、図示しないが、ゲートフィン
ガー部１４１に相当する部分には、上述した実施例１，
２，３及び４で示した微細寸法パターンを形成する位相
シフタ部が複数並列に配置する。

【００５３】この図１５に示した第１のフォトマスクを
第１の露光に用い、第２のフォトマスク（図示しない）
を第２の露光に用いて、ゲートフィンガー部１４１の選
択露光及びゲートパッド部１４２とゲートフィンガー端
部１４３の露光を行い、図１６に示したような平面パタ
ーンの未露光部１２３が形成でき、これと同一のレジス
ト開口パターンが形成できる。

【００５４】上述した実施例で説明したように、この第
２の露光に用いる第２のフォトマスクにおいて選択する
ゲートフィンガー部１４１及びゲートパッド部１４２と
を変更することにより、図１６に示した平面パターンの
未露光部１２３を変更し、異なるレジスト開口パターン
が形成できる。

【００５５】なお、実施例１で説明した工程の導電体膜
４の加工工程において、図１７に示すように、配線パタ
ーン１５１のフォトレジストのパターニングを行うこと
により導電体膜４を残し、図１７に示した配線パターン
１５１を導電体膜４で接続することも可能である。

【００５６】

【発明の効果】以上説明したように本発明では、微細寸
法パターンを配置した第１のフォトマスクを用いて第１
の露光を行い、更に第２のフォトマスクによる第２の露
光を行い、第２の露光で微細寸法パターンを選択し、か
つ、端縁パターンを露光することにより、選択した微細
寸法パターンを接続した平面パターンを形成することが
でき、しかも位相シフトマスクである１枚の第１のフォ
トマスクを共通に用いて複数の製品パターンが作成でき
る。

【００５７】また、個々の製品毎にパターン作成及びマ
スク製造が必要な第２のフォトマスクは、微細線幅パタ
ーンを使用せず、通常のフォトマスクで作成でき、かつ
不要線の消去のためのパターン設計を行う必要がないた
め、位相シフトマスクによるレジストパターン形成を実
用化する場合に、パターン配置設計を容易にし、マスク
作成期間を短縮できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例１におけるフォトマスクを示す
平面図である。

【図２】実施例１における半導体基板のレジストパター
ンを示す平面図である。

【図３】実施例１における半導体基板に形成される平面
パターンを示す平面図である。

【図４】本発明の実施例１を工程順に示す断面図であ
る。

【図５】本発明の実施例１を工程順に示す断面図であ
る。

【図６】本発明の実施例２におけるフォトマスクを示す
平面図である。

【図７】実施例２における半導体基板のレジストパター
ンを示す平面図である。

【図８】実施例２における半導体基板に形成される平面
パターンを示す平面図である。

【図９】本発明の実施例３におけるフォトマスクを示す
平面図である。

【図１０】実施例３における半導体基板のレジストパタ
ーンを示す平面図である。

【図１１】実施例３における半導体基板に形成される平
面パターンを示す平面図である。

【図１２】本発明の実施例４におけるフォトマスクを示
す平面図である。

【図１３】実施例４における半導体基板のレジストパタ
ーンを示す平面図である。

【図１４】実施例４における半導体基板に形成される平
面パターンを示す平面図である。

【図１５】本発明の実施例５における第１のフォトマス
クを示す平面図である。

【図１６】実施例５における半導体基板のレジストパタ
ーンを示す平面図である。

【図１７】実施例５における半導体基板に形成される平
面パターンを示す平面図である。

【図１８】従来技術におけるフォトマスクを示す平面図
である。

【図１９】従来技術における半導体基板のレジストパタ
ーンを示す平面図である。

【図２０】従来技術における半導体基板に形成される平
面パターンを示す平面図である。

【図２１】従来技術における通常のフォトマスクのパタ
ーンを示す平面図である。

【符号の説明】

１ 半導体基板 ２ 誘電体膜 ３ フォトレジスト膜 ４ 誘電体膜 １０１ 遮光部 １０２ａ 第１の遮光部 １０２ｂ 第２の遮光部 １１１ 位相シフタ部 １２１ａ 未露光領域 １２２ａ，１２２ｂ 未露光部 １２３ 未露光部 １３１ レジスト開口部 １４１ ゲートフィンガー部 １４２ ゲートパッド部 １４３ ゲートフィンガー端部 １５１ 配線パターン

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 微細パターン形成工程と、微細パターン
   選択工程とを有し、微細線幅の微細パターンと幅広の端
   縁パターンとの組合せからなる平面パターンを基板のレ
   ジスト上に多重露光により形成する半導体装置の製造方
   法であって、 多重露光用の第１のフォトマスクと第２のフォトマスク
   とを備えており、 第１のフォトマスクは、微細パターン形成工程に用いら
   れるものであり、位相シフタ部と遮光部とを有し、 位相シフタ部は、レジスト上に形成される微細線幅の微
   細パターンの形状に露光光を整形するものであり、形成
   すべき微細パターンのピッチに対応して並列に複数配置
   されており、 遮光部は、レジスト上の微細パターンの少なくとも一側
   に確保すべき面積をもつ未露光領域の形状に整形されて
   位相シフタ部に接続して配置されたものであり、 第２のフォトマスクは、微細パターン選択工程に用いら
   れるものであり、２つの遮光部を有し、 第１の遮光部は、前記平面パターンのうち微細パターン
   を覆って遮光する形状に整形されたものであり、 第２の遮光部は、前記平面パターンのうち端縁パターン
   の形状に倣って整形されたものであり、 微細パターン形成工程は、基板のレジスト上に第１のフ
   ォトマスクを通して露光光を照射し、該基板のレジスト
   上に微細線幅の微細パターンを並列に複数形成するとと
   もに、該微細パターンに接続された未露光領域を確保す
   る工程であり、微細パターン選択工程は、微細パターン
   形成工程を経た基板のレジスト上の使用すべき特定の微
   細パターンのみを第２のフォトマスクの第１の遮光部で
   選択的に被覆し、かつ該基板のレジスト上に確保された
   未露光領域の一部を第２のフォトマスクの第２の遮光部
   で被覆して露光を行い、第２のフォトマスクで遮光され
   た領域を前記平面パターンとして残し、その他の領域の
   レジストパターンを消失させる工程であることを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 前記第１のフォトマスクの位相シフタ部
   は、その輪郭位置で微細線幅の微細パターンを形成する
   エッジ透過型の構造のものを含んでいることを特徴とす
   る請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第１のフォトマスクの位相シフタ部
   の長さを異ならせ、その位相シフタ部を用いて長さの異
   なる微細線幅の微細パターンを基板のレジスト上に形成
   することを特徴とする請求項１、又は２に記載の半導体
   装置の製造方法。