JP3912949B2 - フォトマスクの形成方法及び半導体装置の製造方法 - Google Patents
フォトマスクの形成方法及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3912949B2 JP3912949B2 JP37334399A JP37334399A JP3912949B2 JP 3912949 B2 JP3912949 B2 JP 3912949B2 JP 37334399 A JP37334399 A JP 37334399A JP 37334399 A JP37334399 A JP 37334399A JP 3912949 B2 JP3912949 B2 JP 3912949B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- mask
- region
- resist
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/76—Patterning of masks by imaging
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子や液晶基板の製造に用いられるフォトマスクのパターン形成方法に関するものである。
【０００２】
【従来の技術】
従来、基板上に金属膜などのパターンを形成するには、基板全面に金属膜を堆積させ、その金属膜全面にフォトレジストを塗布し、このフォトレジストをフォトマスクを介して露光し、現像してパターンを形成している。半導体装置の製造方法においてもフォトレジストをフォトマスク（以下、マスクという）を介して露光し、半導体基板上に形成された金属膜などの導電膜をパターニングして配線やゲート電極を形成している。
図９は、この半導体基板に形成される配線パターンやゲート電極を形成するために使用する従来のマスクの形成方法を示す工程断面図である。ガラス基板等の透明基板１００の主面全面にクロム（Ｃｒ）膜からなる遮光膜１０１を形成する（図９（ａ））。そして遮光膜１０１の全面にポジ型もしくはネガ型レジスト１０２を塗布形成する。その後レジスト１０２に紫外線などの光や電子ビームを所定のパターン形状に描画し現像してパターンを形成する（図９（ｂ））。パターニングされたレジスト１０２をマスクにして遮光膜１０１をエッチングし、レジスト１０２のパターン通りに遮光膜１０１をパターニングする。その後、レジスト１０２を剥離する。この様な工程を経て、透明基板１００とこの上に形成されたパターニングされた遮光膜１０１から構成されたマスクが形成される（図９ （ｃ））。
【０００３】
【発明が解決しようとする課題】
マスクは、例えば、半導体基板上に形成された配線、ゲートなどのパターン （回路パターン）に合わせて図１（ａ）に示すような構造になっている。すなわち、このマスクは、ガラス基板などの透明基板１０と、この主面上にパターニングされたＣｒ膜などの遮光膜１１ａ、１１ｂ、１１ｃとから構成されている。Ｃｒ膜は、配線が密集した部分と一本だけ孤立した部分とが混在している。このパターン形状は、形成される半導体基板上の回路構成によるものであり、密集パターンが形成されたＣｒ膜などの遮光膜１１ａと孤立パターンからなるＣｒ膜などの遮光膜１１ｂ、１１ｃとから構成されている。半導体基板１０主面は、Ｃｒ膜が形成される領域ＡとＣｒ膜が形成されない領域Ｂとに分けられる。領域ＡにはＣｒ膜と、Ｃｒ膜間及びＣｒ膜と領域Ｂとを隔てるＣｒ膜が形成されていない領域とを有し、領域Ｂには当面基板主面上に何も形成されていない領域を有している。
【０００４】
このようなマスクを形成する際において、回路パターンに密集パターンと孤立パターンが存在する場合には、両者に寸法差が生じるため寸法均一性の良いマスクを製造するのが困難であった。まず、マスクを形成する際に、レジストを光又は電子ビームで描画すると近接効果の影響によりパターンが設計通りに形成されないこと、レジストを描画後遮光膜をエッチングする際にエッチング量が多い領域とエッチング量が少ない領域とが混在する場合でもやはり両者に寸法差が生じること、また、レジストの現像においても透明基板の領域によって同様な寸法差が生じること、などの原因が重なり合って寸法差が生じるものであり、結果として半導体基板上に設計通りの配線パターンやゲートパターンが形成されず、これがマスクなどを形成する上での問題であった。
本発明は、このような事情によりなされたものであり、マスクを形成する際に、透明基板にダミーパターンを介在させることにより、密集パターン及び孤立パターンが混在するマスクにおいて、両者のパターン寸法差が低減するマスクの形成方法及びこのマスクを使用した半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、ガラス基板全面に形成された遮光膜を被覆するレジストに対し、光又は電子ビームを用いてパターンを形成する際に、遮光膜を形成する領域Ａと遮光膜を形成しない領域Ｂとに分け、第１のステップで領域Ａに遮光膜を形成し、同時に領域Ｂの全域に遮光膜を形成するようにレジストを光又は電子ビームで露光し、これを現像し、エッチング処理を行い、領域Ａ及び領域Ｂに遮光膜を形成したマスクを作成し、第２のステップとして、第１のステップで作成した透明基板上に遮光膜を被覆するようにフォトレジスを塗布形成し、このレジストを光又は電子ビームで露光し、これを現像し、エッチング処理を行って領域Ａのみレジストで被覆し、その後領域Ｂの遮光膜を除去することによって領域Ａにのみ遮光膜のパターンが形成されたフォトマスクもしくはマスクを形成することを特徴としている。フォトマスクの形成工程中に形成されるダミーパターンの介在が密集パターン及び孤立パターンが混在するフォトマスクもしくはマスクにおいて両者のパターン寸法差を低減させる。
【０００６】
すなわち、本発明のフォトマスクの形成方法は、透明基板上に遮光膜及び第１のレジストを順次積層する工程と、前記第１のレジストをパターニングし、このパターニングされた前記第１のレジストをマスクに前記遮光膜をエッチングし、エッチング後前記パターニングされた第１のレジストを除去して、前記遮光膜からなる１つの遮光パターンもしくは複数の遮光パターンが近接して配置された第１の領域と、前記遮光パターンとは離隔して配置された前記遮光膜からなるダミーパターンから構成された第２の領域とを主面に有する透明基板を形成する工程と、前記透明基板主面上に前記遮光膜を被覆するように第２のレジストを形成する工程と、前記第２のレジストをパターニングして、前記第２のレジストで前記第１の領域を被覆する工程と、前記第２の領域のダミーパターンを前記第２のレジストをマスクにしてエッチング除去する工程と、前記第１の領域を被覆している前記第２のレジストを除去する工程とを備え、前記第２の領域は、前記遮光膜がない領域を有しており、前記遮光膜の前記第２の領域における被覆率を、複数の配線工程用のフォトマスクのうち前記第１の領域のパターン被覆率が最も大きいフォトマスクの被覆率とほぼ等しくなるように設定する、ないしは複数の配線工程用のフォトマスクの前記第１と前記第２の領域からなるパターン被覆率がほぼ等しくなるように設定することを特徴としている。前記遮光パターン及び前記ダミーパターンは、Ｃｒ膜及び半透明位相シフト膜のいずれかからなるようにしても良い。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上に被加工材を形成する工程と、前記被加工材にフォトレジストを形成する工程と、前記フォトレジストにフォトマスクを用いて所定のパターンを転写する工程と前記パターンが転写されたフォトレジストを現像し、これをパターニングする工程と、前記パターニングされたフォトレジストをマスクにして前記被加工材をエッチングする工程とを備え、前記フォトマスクは、請求項１乃至請求項３のいずれかに記載されたフォトマスクの形成方法により形成されたフォトマスクであることを特徴としている。前記半導体基板上に形成された配線もしくはゲート電極のパターン密度が疎の領域と密な領域とが混在しているようにしても良い。
【０００８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施の形態を説明する。
図１（ａ）は、本発明及び従来のマスクの平面図、図１（ｂ）は、本発明のマスクの形成方法の工程中に用いる中間的なマスクの平面図、図２及び図３は、本発明のマスク形成方法の製造工程を示す工程断面図である。本発明では、例えば、シリコンウェーハに形成された金属膜などをパターニングする工程において、マスクとして、通常Ｃｒ膜などの遮光膜を用いるマスク、ハーフトーン型位相シフトマスクなどを用いる。またレベンソン型位相シフトマスクを用いることもある。この実施の形態では、Ｃｒ膜などの遮光膜を有するマスクを用いて説明する。
【０００９】
半導体装置や液晶装置などに用いられる微細構造のパターンを形成する工程は、光を使用した露光装置を用いる。露光装置には、いわゆるステッパーといわれるステップ＆リピート型露光装置、いわゆるスキャナーといわれるステップ＆スキャン型露光装置などが使用される。ステップ＆リピート型露光装置は、フォトマスク上のパターンを、例えば、１／５程度に縮小してウェーハ上に投影露光する。一度にチップ１〜数個分を露光してから、次の露光を行い、１枚のウェーハに対してステップ（移動）及び露光をリピート（繰り返し）しながら処理を行っていく。この方法ではマスクを実際のフォトレジスト上のパターンより大きく形成することができるのでマスク製造が比較的容易であり露光処理が良く、スループットが高いという特性がある。
【００１０】
ステップ＆スキャン露光装置は、フォトマスク上のパターンを縮小して投影露光する点ではステップ＆リピート型露光装置と同じであるが、一回の露光中でフォトマスクとウェーハとを同期させながら走査（スキャン）する点では相違している。投影レンズの有効面積を増大させることができる。露光領域が大きいので大きなチップを形成することができる。半導体装置がより微細化するに連れてより露光装置の解像度の向上が重要な課題になって来る。本発明は、このような課題に十分答えることができるものであり、正確なパターンをフォトレジストに形成させることができるマスクなどのフォトマスクが得られる。
図１（ａ）は、本発明のマスクの平面図である。前述のように、このマスクは、ガラス基板などの透明基板１０と、この主面上にパターニングされたＣｒ膜からなる遮光膜１１ａ、１１ｂ、１１ｃとから構成されている。Ｃｒ膜は、配線が密集した部分と一本だけ孤立した部分とが混在している。このパターン形状は、形成される半導体基板上の回路構成によるものであり、密集パターンが形成されたＣｒ膜１１ａと孤立パターンからなるＣｒ膜の遮光膜１１ｂ、１１ｃとから構成されている。露光に使用する光源としては水銀灯の紫外線（ｉ線）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、ＡｒＦエキシマレーザ（波長１９３ｎｍ）、Ｆ2 エキシマレーザ（波長１５７ｎｍ）が知られている。
【００１１】
この発明は、密集パターン及び孤立パターンが混在しているマスクにおいて両者のパターン寸法差を低減させるために、一旦透明基板上にダミーパターンを含む中間的なパターンを有するマスクを形成し、その後ダミーパターンを除去して本来のパターン（図１（ａ））を形成することを特徴とする。
【００１２】
次に、図２及び図３を参照しながらマスクの製造工程を説明する。
まず、ガラスなどの透明基板１０の全面に厚さ１００ｎｍ程度のＣｒ膜１１を真空蒸着法もしくはスパッタリング法などにより形成する。そして、このＣｒ膜１１上にレジスト１３を塗布形成する（図２（ａ））。次に、レジスト１３上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト１３を現像し、レジスト１３をパターニングする。このパターニングされたレジスト１３をマスクにしてＣｒ膜１１をエッチングして中間的なマスクパターンを形成する（図２（ｂ））。図１（ｂ）は、中間的なマスクの平面図であり、図２ （ｂ）は、この図のＡ−Ａ′線に沿う部分の断面図である。ガラスなどの透明基板１０主面には、遮光膜からなるマスクパターンが形成されている。主面は、第１の領域Ａと第２の領域Ｂが形成されている。第１の領域Ａには遮光膜１１ａ、１１ｂ、１１ｃ（図１（ｂ）参照）が形成され、第２の領域Ｂにはダミーパターンとして用いられる遮光膜１２がこの領域の全面に形成されている。本発明では遮光膜としてＣｒ系全層膜、半透明位相シフト膜などが用いられる。
【００１３】
この実施の形態ではＣｒ膜を用いている。次に、遮光膜を被覆するように透明基板１０の主面にレジスト１４が形成される（図２（ｃ））。次に、レジスト１４上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト１４を現像し、レジスト１４をパターニングする。パターニングされたレジスト１４は、第１の領域Ａの遮光膜１１ａ、１１ｂ、１１ｃを被覆し、第２の領域Ｂの遮光膜１２は、露出している（図３（ａ））。次に、このパターニングされたレジスト１４をマスクにしてＣｒ膜１２をエッチング除去する（図３（ｂ））。その後第１の領域Ａを被覆しているレジスト１４は、剥離される。このようにしてマスクが形成される（図３（ｃ））。遮光膜１１ａのライン幅は、マスク上で０．７μｍ程度であり、ライン間のスペースは、０．７μｍ程度である。
この実施の形態で形成されたマスクは、遮光膜が密集パターン（１１ａ）であっても孤立パターン（１１ｂ、１１ｃ）であっても実質的に設計通りに形成され、両者のパターン寸法差が低減されている。
【００１４】
次に、図４を参照して、本発明の方法により形成されたマスクの特性を説明する。図４は、本発明の方法により形成されたマスクと従来の方法により形成されたマスクのマスクパターンの違いによる狙い目寸法との差を示す特性図及び遮光膜パターンが形成されたマスク平面図である。図４（ｂ）に示すように、この実施の形態のマスクは、ガラス基板などの透明基板２０を有し、この基板上に、例えば、Ｃｒ膜からなる遮光膜２１が形成されている。遮光膜２１は、密集パターン（密パターン）であるパターン１及び孤立パターン（疎パターン）であるパターン２から構成されている。
【００１５】
本発明に係るマスクは、次のように形成される。まず、透明基板２０の全面にＣｒ膜からなる遮光膜２１を真空蒸着法もしくはスパッタリング法などにより形成する。そして、このＣｒ膜からなる遮光膜２１上にレジストを塗布形成する。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。そして、このレジストを現像してパターニングする。このレジストをマスクにしてＣｒ膜からなる遮光膜２１をエッチングして中間的なマスクパターンを形成する。透明基板２０主面には、遮光膜からなるマスクパターンが形成されている。主面は、第１の領域と第２の領域が形成されている。第１の領域にはマスクパターンとなる遮光膜が形成され、第２の領域にはダミーパターンとして用いられる遮光膜が領域全面に形成されている。次に、遮光膜を被覆するように透明基板２０の主面にレジストが形成される。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジストを現像してパターニングする。このレジストは、第１の領域の遮光膜を被覆し、第２の領域の遮光膜は被覆していない。次に、このパターニングされたレジストをマスクにしてＣｒ膜をエッチング除去する。その後第１の領域を被覆しているレジストは剥離される。この様にして本発明の方法によりマスクが形成される。
【００１６】
この実施の形態で形成されたマスクは、遮光膜が密集パターン（パターン１）であっても孤立パターン（パターン２）であっても実質的に設計通りに形成され、両者のパターン寸法差が低減されている。図４（ａ）に示す通りであるので、従来の方法で形成されたマスクでは、パターン１（密集パターン）とパターン２（孤立パターン）とのマスク寸法差が０．０９５μｍ程度生じていたが、この実施の形態ではこのマスク寸法差（パターン１の狙い目寸法との差とパターン２の狙い目寸法との差）は、０．０２０μｍ程度と疎密パターン間の寸法差は著しく改善している。
【００１７】
次に、図５乃至図７を参照して第２の実施の形態を説明する。
図５は、本発明の方法を実施するために用いられる中間的なマスクの平面図及びＡ−Ａ′線に沿う部分の断面図、図６は、図５の中間的なマスクの第１の領域をフォトレジストで被覆した状態の平面図及びＡ−Ａ′線に沿う部分の断面図、図７は、この実施の形態で形成されるマスクの平面図及びＡ−Ａ′線に沿う部分の断面図である。
【００１８】
この実施の形態ではマスクパターンに半透明位相シフト膜を用いる。Ｃｒ膜を遮光膜に用いた通常のフォトマスクは、マスクパターンの間隔を狭くすると、本来露光されない暗パターン部に光が広がり、広がった光同士が重なって強め合うため暗パターン部であるにもかかわらず露光されてしまう。しかし、位相シフトマスクを用いると、位相シフト膜を通過した光の位相がπずれているので、暗パターン部に広がった光同士が打ち消し合って暗パターン部は露光されない。したがって、位相シフトマスクは、不必要な露光が少ないので、通常のフォトマスクに比較して一層微細化された半導体装置の製造に対応させることができる。位相シフトマスクは、透明基板上に位相シフト膜及びハーフトーン膜を兼用するフッ化クロムなどのクロム化合物や窒酸化モリブデンシリサイドなどのモリブデンシリサイド化合物などからなる遮光膜を用いる場合が例としてあげられる。
【００１９】
次に、図を参照しながらマスクの製造工程を説明する。まず、ガラスなどの透明基板３０の全面に位相シフト膜及びハーフトーン膜を兼用するフッ化クロムなどからなる膜をスパッタリング法などにより形成する。そして、この膜上にレジストを塗布形成する。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。次に、このレジストを現像してこれをパターニングする。このパターニングされたレジストをマスクにしてこの膜をエッチングして中間的なマスクパターンを形成する。すなわち、透明基板３０主面には、遮光膜からなる中間的なマスクパターンが形成される。そして、この主面は、第１の領域Ａと第２の領域Ｂが形成される。第１の領域Ａには遮光膜３１ａ、３１ｂ、３１ｃ、３１ｄが形成され、第２の領域Ｂにはダミーパターンとして用いられる遮光膜３２がこの領域の全面に形成される（図５）。次に、遮光膜を被覆するように透明基板３０の主面にレジスト３４が形成される。次に、レジスト３４上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト３４を現像してこれをパターニングする。パターニングされたレジスト３４は、第１の領域Ａの遮光膜３１ａ、３１ｂ、３１ｃ、３１ｄを被覆し、第２の領域Ｂの遮光膜３２は、露出している（図６）。次に、このパターニングされたレジスト３４をマスクにしてダミーパターンとして用いられる遮光膜３２をエッチング除去する。その後第１の領域Ａを被覆しているレジスト３４は剥離される。この様にしてマスクが形成される（図７）。
【００２０】
この実施の形態で形成されたマスクは、遮光膜が密集パターン（３１ａ）であっても孤立パターン（３１ｂ、３１ｃ、３１ｄ）であっても実質的に設計通りに形成され、両者のパターン寸法差が著しく低減されている。
次に、図８を参照して第３の実施の形態を説明する。
この実施の形態ではマスクに被覆率の異なるダミーパターンを用いることに特徴がある。図８は、本発明に係るマスクの製造過程で透明基板上に中間的なマスクに形成されるダミーパターンの平面図である。ダミーパターン４２は、第１の実施の形態の中間的なマスクを構成する透明基板１０主面に形成されたダミーパターン１２（図１（ｂ）参照）と同じ様にマスクに用いられる。図８（ａ）は、Ｃｒ膜などの遮光膜で全面的にカバーされたパターンによりダミーパターンを構成している場合である。図８（ｂ）は、遮光膜で全面的にカバーせずに、一部開口した市松模様のパターンをダミーパターン４２として中間的なマスクに適用した場合である。図８（ｃ）及び図８（ｄ）は、コンタクトホールパターンやドットパターン形状のダミーパターン４２である。図８（ｅ）及び図８（ｆ）は、ライン＆スペースパターン形状のダミーパターン４２である。
【００２１】
次に、本発明の方法により形成されたマスク（図１（ａ）参照）を使用して半導体基板上の配線パターンを形成する工程を説明する。
まず、半導体素子が形成されたシリコンなどの半導体基板上に層間絶縁膜を介してアルミニウムなどの金属膜を形成する。次に、金属膜全面にフォトレジストを形成する。このフォトレジストにマスクを用いて所定のパターンを転写する。その後、パターンが転写されたレジストを現像し、これをパターニングする。このパターニングされたレジストをマスクにして、金属膜をエッチングして、例えば、図１（ａ）に示すマスクパターンと同じパターンの配線パターンを半導体基板上に形成する。
【００２２】
この実施の形態では、ダミーパターンは、上記の形状を有しながら被覆率を適宜の大きさに変化させている。フォトマスクのマスクパターンを形成するドライエッチング工程においては、パターン被覆率によってエッチングレートが変化してしまう現象が確認されている。パターン被覆率が大きいマスクパターン（例えば、図４（ｂ）のパターン１）に比較して、パターン被覆率が小さいマスクパターン（例えば、図４（ｂ）のパターン２）のエッチングレートが小さいので、このレートの違いによりＣＡＤデータ（描画データ）と仕上がり寸法との差、即ち変換差が異なってしまう。その結果、様々なパターン被覆率を有する全てのマスク寸法を狙い目通りに仕上げるのが困難になっている。
【００２３】
そこでゲート層及び配線工程の中で最もパターン被覆率の大きいマスクに全ての被覆率を合せることができれば変換差が一定になるためマスク寸法制御が容易となる。この被覆率の調整は、この実施の形態で示したようなダミーパターン部の被覆率の調整により行うことができる。なお、被覆率基準は、必ずしも最もパターン被覆率の大きなマスクに合せる必要は無く、エッチング条件に最も適切な被覆率でも良く、結論として、全ての被覆率がほぼ等しくなっていることが重要である。この場合には、全ての工程のマスクにダミーパターンを入れる必要が生じてくる。
被エッチング物質がエッチングされる速度であるエッチングレートの差は、いわゆるローディング効果により生じていると考えられる。
【００２４】
【発明の効果】
密集パターン及び孤立パターンが混在するマスクパターンにおいて、両者のパターン寸法差が著しく低減され、フォトレマスクの寸法均一性が向上する。
【図面の簡単な説明】
【図１】本発明のフォトマスクの平面図及び本発明の方法に用いる中間的なマスクの平面図。
【図２】本発明のフォトマスクの製造工程を示す断面図。
【図３】本発明のフォトマスクの製造工程を示す断面図。
【図４】本発明の方法により形成されたマスクと従来の方法により形成されたマスクのマスクパターンの違いによる狙い目寸法との差を示す特性図及び遮光膜パターンが形成されたマスク平面図。
【図５】本発明の方法を実施するために用いられる中間的なマスクの平面図及びＡ−Ａ′線に沿う部分の断面図。
【図６】図５の中間的なマスクの第１の領域をフォトレジストで被覆した状態の平面図及びＡ−Ａ′線に沿う部分の断面図。
【図７】本発明の方法により形成されるマスクの平面図及びＡ−Ａ′線に沿う部分の断面図。
【図８】本発明に係るマスクの製造過程で透明基板上に中間的なマスクに形成されるダミーパターンの平面図。
【図９】従来のフォトマスクの製造工程断面図。
【符号の説明】
１０、２０、３０、１００・・・透明基板、 １１・・・Ｃｒ膜、
１１ａ、１１ｂ、１１ｃ、２１、３１ａ、３１ｂ、３１ｃ、３１ｄ、１０１・・・遮光膜、
１２、３２、４２・・・遮光膜（ダミーパターン）、
１３、１４、３４、１０２・・・フォトレジスト、
Ａ・・・第１の領域、 Ｂ・・・第２の領域。
【発明の属する技術分野】
本発明は、半導体素子や液晶基板の製造に用いられるフォトマスクのパターン形成方法に関するものである。
【０００２】
【従来の技術】
従来、基板上に金属膜などのパターンを形成するには、基板全面に金属膜を堆積させ、その金属膜全面にフォトレジストを塗布し、このフォトレジストをフォトマスクを介して露光し、現像してパターンを形成している。半導体装置の製造方法においてもフォトレジストをフォトマスク（以下、マスクという）を介して露光し、半導体基板上に形成された金属膜などの導電膜をパターニングして配線やゲート電極を形成している。
図９は、この半導体基板に形成される配線パターンやゲート電極を形成するために使用する従来のマスクの形成方法を示す工程断面図である。ガラス基板等の透明基板１００の主面全面にクロム（Ｃｒ）膜からなる遮光膜１０１を形成する（図９（ａ））。そして遮光膜１０１の全面にポジ型もしくはネガ型レジスト１０２を塗布形成する。その後レジスト１０２に紫外線などの光や電子ビームを所定のパターン形状に描画し現像してパターンを形成する（図９（ｂ））。パターニングされたレジスト１０２をマスクにして遮光膜１０１をエッチングし、レジスト１０２のパターン通りに遮光膜１０１をパターニングする。その後、レジスト１０２を剥離する。この様な工程を経て、透明基板１００とこの上に形成されたパターニングされた遮光膜１０１から構成されたマスクが形成される（図９ （ｃ））。
【０００３】
【発明が解決しようとする課題】
マスクは、例えば、半導体基板上に形成された配線、ゲートなどのパターン （回路パターン）に合わせて図１（ａ）に示すような構造になっている。すなわち、このマスクは、ガラス基板などの透明基板１０と、この主面上にパターニングされたＣｒ膜などの遮光膜１１ａ、１１ｂ、１１ｃとから構成されている。Ｃｒ膜は、配線が密集した部分と一本だけ孤立した部分とが混在している。このパターン形状は、形成される半導体基板上の回路構成によるものであり、密集パターンが形成されたＣｒ膜などの遮光膜１１ａと孤立パターンからなるＣｒ膜などの遮光膜１１ｂ、１１ｃとから構成されている。半導体基板１０主面は、Ｃｒ膜が形成される領域ＡとＣｒ膜が形成されない領域Ｂとに分けられる。領域ＡにはＣｒ膜と、Ｃｒ膜間及びＣｒ膜と領域Ｂとを隔てるＣｒ膜が形成されていない領域とを有し、領域Ｂには当面基板主面上に何も形成されていない領域を有している。
【０００４】
このようなマスクを形成する際において、回路パターンに密集パターンと孤立パターンが存在する場合には、両者に寸法差が生じるため寸法均一性の良いマスクを製造するのが困難であった。まず、マスクを形成する際に、レジストを光又は電子ビームで描画すると近接効果の影響によりパターンが設計通りに形成されないこと、レジストを描画後遮光膜をエッチングする際にエッチング量が多い領域とエッチング量が少ない領域とが混在する場合でもやはり両者に寸法差が生じること、また、レジストの現像においても透明基板の領域によって同様な寸法差が生じること、などの原因が重なり合って寸法差が生じるものであり、結果として半導体基板上に設計通りの配線パターンやゲートパターンが形成されず、これがマスクなどを形成する上での問題であった。
本発明は、このような事情によりなされたものであり、マスクを形成する際に、透明基板にダミーパターンを介在させることにより、密集パターン及び孤立パターンが混在するマスクにおいて、両者のパターン寸法差が低減するマスクの形成方法及びこのマスクを使用した半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、ガラス基板全面に形成された遮光膜を被覆するレジストに対し、光又は電子ビームを用いてパターンを形成する際に、遮光膜を形成する領域Ａと遮光膜を形成しない領域Ｂとに分け、第１のステップで領域Ａに遮光膜を形成し、同時に領域Ｂの全域に遮光膜を形成するようにレジストを光又は電子ビームで露光し、これを現像し、エッチング処理を行い、領域Ａ及び領域Ｂに遮光膜を形成したマスクを作成し、第２のステップとして、第１のステップで作成した透明基板上に遮光膜を被覆するようにフォトレジスを塗布形成し、このレジストを光又は電子ビームで露光し、これを現像し、エッチング処理を行って領域Ａのみレジストで被覆し、その後領域Ｂの遮光膜を除去することによって領域Ａにのみ遮光膜のパターンが形成されたフォトマスクもしくはマスクを形成することを特徴としている。フォトマスクの形成工程中に形成されるダミーパターンの介在が密集パターン及び孤立パターンが混在するフォトマスクもしくはマスクにおいて両者のパターン寸法差を低減させる。
【０００６】
すなわち、本発明のフォトマスクの形成方法は、透明基板上に遮光膜及び第１のレジストを順次積層する工程と、前記第１のレジストをパターニングし、このパターニングされた前記第１のレジストをマスクに前記遮光膜をエッチングし、エッチング後前記パターニングされた第１のレジストを除去して、前記遮光膜からなる１つの遮光パターンもしくは複数の遮光パターンが近接して配置された第１の領域と、前記遮光パターンとは離隔して配置された前記遮光膜からなるダミーパターンから構成された第２の領域とを主面に有する透明基板を形成する工程と、前記透明基板主面上に前記遮光膜を被覆するように第２のレジストを形成する工程と、前記第２のレジストをパターニングして、前記第２のレジストで前記第１の領域を被覆する工程と、前記第２の領域のダミーパターンを前記第２のレジストをマスクにしてエッチング除去する工程と、前記第１の領域を被覆している前記第２のレジストを除去する工程とを備え、前記第２の領域は、前記遮光膜がない領域を有しており、前記遮光膜の前記第２の領域における被覆率を、複数の配線工程用のフォトマスクのうち前記第１の領域のパターン被覆率が最も大きいフォトマスクの被覆率とほぼ等しくなるように設定する、ないしは複数の配線工程用のフォトマスクの前記第１と前記第２の領域からなるパターン被覆率がほぼ等しくなるように設定することを特徴としている。前記遮光パターン及び前記ダミーパターンは、Ｃｒ膜及び半透明位相シフト膜のいずれかからなるようにしても良い。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上に被加工材を形成する工程と、前記被加工材にフォトレジストを形成する工程と、前記フォトレジストにフォトマスクを用いて所定のパターンを転写する工程と前記パターンが転写されたフォトレジストを現像し、これをパターニングする工程と、前記パターニングされたフォトレジストをマスクにして前記被加工材をエッチングする工程とを備え、前記フォトマスクは、請求項１乃至請求項３のいずれかに記載されたフォトマスクの形成方法により形成されたフォトマスクであることを特徴としている。前記半導体基板上に形成された配線もしくはゲート電極のパターン密度が疎の領域と密な領域とが混在しているようにしても良い。
【０００８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施の形態を説明する。
図１（ａ）は、本発明及び従来のマスクの平面図、図１（ｂ）は、本発明のマスクの形成方法の工程中に用いる中間的なマスクの平面図、図２及び図３は、本発明のマスク形成方法の製造工程を示す工程断面図である。本発明では、例えば、シリコンウェーハに形成された金属膜などをパターニングする工程において、マスクとして、通常Ｃｒ膜などの遮光膜を用いるマスク、ハーフトーン型位相シフトマスクなどを用いる。またレベンソン型位相シフトマスクを用いることもある。この実施の形態では、Ｃｒ膜などの遮光膜を有するマスクを用いて説明する。
【０００９】
半導体装置や液晶装置などに用いられる微細構造のパターンを形成する工程は、光を使用した露光装置を用いる。露光装置には、いわゆるステッパーといわれるステップ＆リピート型露光装置、いわゆるスキャナーといわれるステップ＆スキャン型露光装置などが使用される。ステップ＆リピート型露光装置は、フォトマスク上のパターンを、例えば、１／５程度に縮小してウェーハ上に投影露光する。一度にチップ１〜数個分を露光してから、次の露光を行い、１枚のウェーハに対してステップ（移動）及び露光をリピート（繰り返し）しながら処理を行っていく。この方法ではマスクを実際のフォトレジスト上のパターンより大きく形成することができるのでマスク製造が比較的容易であり露光処理が良く、スループットが高いという特性がある。
【００１０】
ステップ＆スキャン露光装置は、フォトマスク上のパターンを縮小して投影露光する点ではステップ＆リピート型露光装置と同じであるが、一回の露光中でフォトマスクとウェーハとを同期させながら走査（スキャン）する点では相違している。投影レンズの有効面積を増大させることができる。露光領域が大きいので大きなチップを形成することができる。半導体装置がより微細化するに連れてより露光装置の解像度の向上が重要な課題になって来る。本発明は、このような課題に十分答えることができるものであり、正確なパターンをフォトレジストに形成させることができるマスクなどのフォトマスクが得られる。
図１（ａ）は、本発明のマスクの平面図である。前述のように、このマスクは、ガラス基板などの透明基板１０と、この主面上にパターニングされたＣｒ膜からなる遮光膜１１ａ、１１ｂ、１１ｃとから構成されている。Ｃｒ膜は、配線が密集した部分と一本だけ孤立した部分とが混在している。このパターン形状は、形成される半導体基板上の回路構成によるものであり、密集パターンが形成されたＣｒ膜１１ａと孤立パターンからなるＣｒ膜の遮光膜１１ｂ、１１ｃとから構成されている。露光に使用する光源としては水銀灯の紫外線（ｉ線）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、ＡｒＦエキシマレーザ（波長１９３ｎｍ）、Ｆ2 エキシマレーザ（波長１５７ｎｍ）が知られている。
【００１１】
この発明は、密集パターン及び孤立パターンが混在しているマスクにおいて両者のパターン寸法差を低減させるために、一旦透明基板上にダミーパターンを含む中間的なパターンを有するマスクを形成し、その後ダミーパターンを除去して本来のパターン（図１（ａ））を形成することを特徴とする。
【００１２】
次に、図２及び図３を参照しながらマスクの製造工程を説明する。
まず、ガラスなどの透明基板１０の全面に厚さ１００ｎｍ程度のＣｒ膜１１を真空蒸着法もしくはスパッタリング法などにより形成する。そして、このＣｒ膜１１上にレジスト１３を塗布形成する（図２（ａ））。次に、レジスト１３上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト１３を現像し、レジスト１３をパターニングする。このパターニングされたレジスト１３をマスクにしてＣｒ膜１１をエッチングして中間的なマスクパターンを形成する（図２（ｂ））。図１（ｂ）は、中間的なマスクの平面図であり、図２ （ｂ）は、この図のＡ−Ａ′線に沿う部分の断面図である。ガラスなどの透明基板１０主面には、遮光膜からなるマスクパターンが形成されている。主面は、第１の領域Ａと第２の領域Ｂが形成されている。第１の領域Ａには遮光膜１１ａ、１１ｂ、１１ｃ（図１（ｂ）参照）が形成され、第２の領域Ｂにはダミーパターンとして用いられる遮光膜１２がこの領域の全面に形成されている。本発明では遮光膜としてＣｒ系全層膜、半透明位相シフト膜などが用いられる。
【００１３】
この実施の形態ではＣｒ膜を用いている。次に、遮光膜を被覆するように透明基板１０の主面にレジスト１４が形成される（図２（ｃ））。次に、レジスト１４上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト１４を現像し、レジスト１４をパターニングする。パターニングされたレジスト１４は、第１の領域Ａの遮光膜１１ａ、１１ｂ、１１ｃを被覆し、第２の領域Ｂの遮光膜１２は、露出している（図３（ａ））。次に、このパターニングされたレジスト１４をマスクにしてＣｒ膜１２をエッチング除去する（図３（ｂ））。その後第１の領域Ａを被覆しているレジスト１４は、剥離される。このようにしてマスクが形成される（図３（ｃ））。遮光膜１１ａのライン幅は、マスク上で０．７μｍ程度であり、ライン間のスペースは、０．７μｍ程度である。
この実施の形態で形成されたマスクは、遮光膜が密集パターン（１１ａ）であっても孤立パターン（１１ｂ、１１ｃ）であっても実質的に設計通りに形成され、両者のパターン寸法差が低減されている。
【００１４】
次に、図４を参照して、本発明の方法により形成されたマスクの特性を説明する。図４は、本発明の方法により形成されたマスクと従来の方法により形成されたマスクのマスクパターンの違いによる狙い目寸法との差を示す特性図及び遮光膜パターンが形成されたマスク平面図である。図４（ｂ）に示すように、この実施の形態のマスクは、ガラス基板などの透明基板２０を有し、この基板上に、例えば、Ｃｒ膜からなる遮光膜２１が形成されている。遮光膜２１は、密集パターン（密パターン）であるパターン１及び孤立パターン（疎パターン）であるパターン２から構成されている。
【００１５】
本発明に係るマスクは、次のように形成される。まず、透明基板２０の全面にＣｒ膜からなる遮光膜２１を真空蒸着法もしくはスパッタリング法などにより形成する。そして、このＣｒ膜からなる遮光膜２１上にレジストを塗布形成する。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。そして、このレジストを現像してパターニングする。このレジストをマスクにしてＣｒ膜からなる遮光膜２１をエッチングして中間的なマスクパターンを形成する。透明基板２０主面には、遮光膜からなるマスクパターンが形成されている。主面は、第１の領域と第２の領域が形成されている。第１の領域にはマスクパターンとなる遮光膜が形成され、第２の領域にはダミーパターンとして用いられる遮光膜が領域全面に形成されている。次に、遮光膜を被覆するように透明基板２０の主面にレジストが形成される。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジストを現像してパターニングする。このレジストは、第１の領域の遮光膜を被覆し、第２の領域の遮光膜は被覆していない。次に、このパターニングされたレジストをマスクにしてＣｒ膜をエッチング除去する。その後第１の領域を被覆しているレジストは剥離される。この様にして本発明の方法によりマスクが形成される。
【００１６】
この実施の形態で形成されたマスクは、遮光膜が密集パターン（パターン１）であっても孤立パターン（パターン２）であっても実質的に設計通りに形成され、両者のパターン寸法差が低減されている。図４（ａ）に示す通りであるので、従来の方法で形成されたマスクでは、パターン１（密集パターン）とパターン２（孤立パターン）とのマスク寸法差が０．０９５μｍ程度生じていたが、この実施の形態ではこのマスク寸法差（パターン１の狙い目寸法との差とパターン２の狙い目寸法との差）は、０．０２０μｍ程度と疎密パターン間の寸法差は著しく改善している。
【００１７】
次に、図５乃至図７を参照して第２の実施の形態を説明する。
図５は、本発明の方法を実施するために用いられる中間的なマスクの平面図及びＡ−Ａ′線に沿う部分の断面図、図６は、図５の中間的なマスクの第１の領域をフォトレジストで被覆した状態の平面図及びＡ−Ａ′線に沿う部分の断面図、図７は、この実施の形態で形成されるマスクの平面図及びＡ−Ａ′線に沿う部分の断面図である。
【００１８】
この実施の形態ではマスクパターンに半透明位相シフト膜を用いる。Ｃｒ膜を遮光膜に用いた通常のフォトマスクは、マスクパターンの間隔を狭くすると、本来露光されない暗パターン部に光が広がり、広がった光同士が重なって強め合うため暗パターン部であるにもかかわらず露光されてしまう。しかし、位相シフトマスクを用いると、位相シフト膜を通過した光の位相がπずれているので、暗パターン部に広がった光同士が打ち消し合って暗パターン部は露光されない。したがって、位相シフトマスクは、不必要な露光が少ないので、通常のフォトマスクに比較して一層微細化された半導体装置の製造に対応させることができる。位相シフトマスクは、透明基板上に位相シフト膜及びハーフトーン膜を兼用するフッ化クロムなどのクロム化合物や窒酸化モリブデンシリサイドなどのモリブデンシリサイド化合物などからなる遮光膜を用いる場合が例としてあげられる。
【００１９】
次に、図を参照しながらマスクの製造工程を説明する。まず、ガラスなどの透明基板３０の全面に位相シフト膜及びハーフトーン膜を兼用するフッ化クロムなどからなる膜をスパッタリング法などにより形成する。そして、この膜上にレジストを塗布形成する。次に、レジスト上を所定のパターンにしたがって光もしくは電子ビームで描画する。次に、このレジストを現像してこれをパターニングする。このパターニングされたレジストをマスクにしてこの膜をエッチングして中間的なマスクパターンを形成する。すなわち、透明基板３０主面には、遮光膜からなる中間的なマスクパターンが形成される。そして、この主面は、第１の領域Ａと第２の領域Ｂが形成される。第１の領域Ａには遮光膜３１ａ、３１ｂ、３１ｃ、３１ｄが形成され、第２の領域Ｂにはダミーパターンとして用いられる遮光膜３２がこの領域の全面に形成される（図５）。次に、遮光膜を被覆するように透明基板３０の主面にレジスト３４が形成される。次に、レジスト３４上を所定のパターンにしたがって光もしくは電子ビームで描画する。このレジスト３４を現像してこれをパターニングする。パターニングされたレジスト３４は、第１の領域Ａの遮光膜３１ａ、３１ｂ、３１ｃ、３１ｄを被覆し、第２の領域Ｂの遮光膜３２は、露出している（図６）。次に、このパターニングされたレジスト３４をマスクにしてダミーパターンとして用いられる遮光膜３２をエッチング除去する。その後第１の領域Ａを被覆しているレジスト３４は剥離される。この様にしてマスクが形成される（図７）。
【００２０】
この実施の形態で形成されたマスクは、遮光膜が密集パターン（３１ａ）であっても孤立パターン（３１ｂ、３１ｃ、３１ｄ）であっても実質的に設計通りに形成され、両者のパターン寸法差が著しく低減されている。
次に、図８を参照して第３の実施の形態を説明する。
この実施の形態ではマスクに被覆率の異なるダミーパターンを用いることに特徴がある。図８は、本発明に係るマスクの製造過程で透明基板上に中間的なマスクに形成されるダミーパターンの平面図である。ダミーパターン４２は、第１の実施の形態の中間的なマスクを構成する透明基板１０主面に形成されたダミーパターン１２（図１（ｂ）参照）と同じ様にマスクに用いられる。図８（ａ）は、Ｃｒ膜などの遮光膜で全面的にカバーされたパターンによりダミーパターンを構成している場合である。図８（ｂ）は、遮光膜で全面的にカバーせずに、一部開口した市松模様のパターンをダミーパターン４２として中間的なマスクに適用した場合である。図８（ｃ）及び図８（ｄ）は、コンタクトホールパターンやドットパターン形状のダミーパターン４２である。図８（ｅ）及び図８（ｆ）は、ライン＆スペースパターン形状のダミーパターン４２である。
【００２１】
次に、本発明の方法により形成されたマスク（図１（ａ）参照）を使用して半導体基板上の配線パターンを形成する工程を説明する。
まず、半導体素子が形成されたシリコンなどの半導体基板上に層間絶縁膜を介してアルミニウムなどの金属膜を形成する。次に、金属膜全面にフォトレジストを形成する。このフォトレジストにマスクを用いて所定のパターンを転写する。その後、パターンが転写されたレジストを現像し、これをパターニングする。このパターニングされたレジストをマスクにして、金属膜をエッチングして、例えば、図１（ａ）に示すマスクパターンと同じパターンの配線パターンを半導体基板上に形成する。
【００２２】
この実施の形態では、ダミーパターンは、上記の形状を有しながら被覆率を適宜の大きさに変化させている。フォトマスクのマスクパターンを形成するドライエッチング工程においては、パターン被覆率によってエッチングレートが変化してしまう現象が確認されている。パターン被覆率が大きいマスクパターン（例えば、図４（ｂ）のパターン１）に比較して、パターン被覆率が小さいマスクパターン（例えば、図４（ｂ）のパターン２）のエッチングレートが小さいので、このレートの違いによりＣＡＤデータ（描画データ）と仕上がり寸法との差、即ち変換差が異なってしまう。その結果、様々なパターン被覆率を有する全てのマスク寸法を狙い目通りに仕上げるのが困難になっている。
【００２３】
そこでゲート層及び配線工程の中で最もパターン被覆率の大きいマスクに全ての被覆率を合せることができれば変換差が一定になるためマスク寸法制御が容易となる。この被覆率の調整は、この実施の形態で示したようなダミーパターン部の被覆率の調整により行うことができる。なお、被覆率基準は、必ずしも最もパターン被覆率の大きなマスクに合せる必要は無く、エッチング条件に最も適切な被覆率でも良く、結論として、全ての被覆率がほぼ等しくなっていることが重要である。この場合には、全ての工程のマスクにダミーパターンを入れる必要が生じてくる。
被エッチング物質がエッチングされる速度であるエッチングレートの差は、いわゆるローディング効果により生じていると考えられる。
【００２４】
【発明の効果】
密集パターン及び孤立パターンが混在するマスクパターンにおいて、両者のパターン寸法差が著しく低減され、フォトレマスクの寸法均一性が向上する。
【図面の簡単な説明】
【図１】本発明のフォトマスクの平面図及び本発明の方法に用いる中間的なマスクの平面図。
【図２】本発明のフォトマスクの製造工程を示す断面図。
【図３】本発明のフォトマスクの製造工程を示す断面図。
【図４】本発明の方法により形成されたマスクと従来の方法により形成されたマスクのマスクパターンの違いによる狙い目寸法との差を示す特性図及び遮光膜パターンが形成されたマスク平面図。
【図５】本発明の方法を実施するために用いられる中間的なマスクの平面図及びＡ−Ａ′線に沿う部分の断面図。
【図６】図５の中間的なマスクの第１の領域をフォトレジストで被覆した状態の平面図及びＡ−Ａ′線に沿う部分の断面図。
【図７】本発明の方法により形成されるマスクの平面図及びＡ−Ａ′線に沿う部分の断面図。
【図８】本発明に係るマスクの製造過程で透明基板上に中間的なマスクに形成されるダミーパターンの平面図。
【図９】従来のフォトマスクの製造工程断面図。
【符号の説明】
１０、２０、３０、１００・・・透明基板、 １１・・・Ｃｒ膜、
１１ａ、１１ｂ、１１ｃ、２１、３１ａ、３１ｂ、３１ｃ、３１ｄ、１０１・・・遮光膜、
１２、３２、４２・・・遮光膜（ダミーパターン）、
１３、１４、３４、１０２・・・フォトレジスト、
Ａ・・・第１の領域、 Ｂ・・・第２の領域。
Claims (4)
- 透明基板上に遮光膜及び第１のレジストを順次積層する工程と、
前記第１のレジストをパターニングし、このパターニングされた前記第１のレジストをマスクに前記遮光膜をエッチングし、エッチング後前記パターニングされた第１のレジストを除去して、前記遮光膜からなる１つの遮光パターンもしくは複数の遮光パターンが近接して配置された第１の領域と、前記遮光パターンとは隔離して配置された前記遮光膜からなるダミーパターンから構成された第２の領域とを主面に有する透明基板を形成する工程と、
前記透明基板主面上に前記遮光膜を被覆するように第２のレジストを形成する工程と、
前記第２の領域のダミーパターンを前記第２のレジストをマスクにして、エッチング除去する工程と、
前記第１の領域を被覆している前記第２のレジストを除去する工程とを備え、
前記第２の領域は、前記遮光膜がない領域を有しており、前記遮光膜の前記第２の領域における被覆率を、複数の配線工程用のフォトマスクのうち前記第１の領域のパターン被覆率が最も大きいフォトマスクの被覆率とほぼ等しくなるように設定する、ないしは複数の配線工程用のフォトマスクの前記第１と前記第２の領域からなるパターン被覆率がほぼ等しくなるように設定することを特徴とするフォトマスクの形成方法。 - 前記遮光パターン及び前記ダミーパターンは、Ｃｒ膜及び半透明位相シフト膜のいずれかからなることを特徴とする請求項１に記載のフォトマスクの形成方法。
- 半導体基板上に被加工材を形成する工程と、
前記被加工材にフォトレジストを形成する工程と、
前記フォトレジストにフォトマスクを用いて所定のパターンを転写する工程と、
前記パターンが転写されたフォトレジストを現像し、これをパターニングする工程と、
前記パターニングされたフォトレジストをマスクにして前記被加工材をエッチングする工程とを備え、
前記フォトマスクは、請求項１又は請求項２に記載されたフォトマスクの形成方法により形成されたフォトマスクであることを特徴とする半導体装置の製造方法。 - 前記半導体基板上に形成された配線もしくはゲート電極のパターン密度が疎の領域と密な領域とが混在していることを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37334399A JP3912949B2 (ja) | 1999-12-28 | 1999-12-28 | フォトマスクの形成方法及び半導体装置の製造方法 |
| US09/748,168 US6333213B2 (en) | 1999-12-28 | 2000-12-27 | Method of forming photomask and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37334399A JP3912949B2 (ja) | 1999-12-28 | 1999-12-28 | フォトマスクの形成方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001188337A JP2001188337A (ja) | 2001-07-10 |
| JP3912949B2 true JP3912949B2 (ja) | 2007-05-09 |
Family
ID=18502003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37334399A Expired - Fee Related JP3912949B2 (ja) | 1999-12-28 | 1999-12-28 | フォトマスクの形成方法及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6333213B2 (ja) |
| JP (1) | JP3912949B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7014955B2 (en) * | 2001-08-28 | 2006-03-21 | Synopsys, Inc. | System and method for indentifying dummy features on a mask layer |
| JP3742030B2 (ja) | 2002-04-23 | 2006-02-01 | 富士通株式会社 | 平面光導波回路デバイスの製造方法 |
| KR100472412B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 패턴 형성방법 및 이에 사용되는 포토 마스크 |
| US6854106B2 (en) | 2002-08-29 | 2005-02-08 | Micron Technology, Inc. | Reticles and methods of forming and using the same |
| US6818359B2 (en) | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Reticles and methods of forming and using the same |
| GB0228647D0 (en) * | 2002-12-09 | 2003-01-15 | Ciba Sc Holding Ag | Polyeric material containing a latent acid |
| DE10345525B4 (de) * | 2003-09-30 | 2007-08-16 | Infineon Technologies Ag | Verfahren zum Bilden eines Musters von Strukturelementen auf einer Photomaske |
| KR100598104B1 (ko) * | 2004-06-07 | 2006-07-07 | 삼성전자주식회사 | 노광 차단 영역을 갖는 포토 마스크 및 그 제조 방법 |
| KR100763227B1 (ko) | 2006-04-04 | 2007-10-04 | 삼성전자주식회사 | 분리 노광 방법을 이용한 포토마스크와 그 제조 방법 및 제조 장치 |
| JP5111878B2 (ja) * | 2007-01-31 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7709390B2 (en) * | 2007-05-31 | 2010-05-04 | Micron Technology, Inc. | Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features |
| KR100924338B1 (ko) * | 2007-06-25 | 2009-11-05 | 주식회사 하이닉스반도체 | 선형 패턴 어레이 형성 방법, 이에 따른 반도체 소자 및이에 사용되는 포토 마스크 |
| TWI384603B (zh) | 2009-02-17 | 2013-02-01 | Advanced Semiconductor Eng | 基板結構及應用其之封裝結構 |
| KR101073551B1 (ko) * | 2009-11-16 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 레이저 마스크 및 이를 이용한 순차적 측면 고상 결정화 방법 |
| JP7465185B2 (ja) * | 2020-09-16 | 2024-04-10 | キオクシア株式会社 | 原版の製造方法、および露光方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621246A (ja) | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置およびその製造方法 |
| JP3179520B2 (ja) * | 1991-07-11 | 2001-06-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP3139896B2 (ja) * | 1993-11-05 | 2001-03-05 | 株式会社東芝 | 半導体レイアウト方法 |
| JP3249317B2 (ja) | 1994-12-12 | 2002-01-21 | 富士通株式会社 | パターン作成方法 |
| JPH08234410A (ja) | 1995-02-28 | 1996-09-13 | Dainippon Printing Co Ltd | 位相シフトフォトマスク及び位相シフトフォトマスクドライエッチング方法 |
| US5770518A (en) * | 1995-04-19 | 1998-06-23 | Advanced Micro Devices, Inc. | Semiconductor device and method of manufacturing without undercutting conductive lines |
| KR0166854B1 (ko) * | 1996-06-27 | 1999-01-15 | 문정환 | 위상반전 마스크의 결함 수정방법 |
| JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
| JPH10178013A (ja) | 1996-12-19 | 1998-06-30 | Fuji Film Micro Device Kk | 半導体装置の層用の平面パターンの生成方法及びその方法を使用した半導体装置の製造方法 |
| US5899706A (en) | 1997-06-30 | 1999-05-04 | Siemens Aktiengesellschaft | Method of reducing loading variation during etch processing |
| US6233722B1 (en) * | 1998-11-11 | 2001-05-15 | Micron Technology, Inc. | Placing gates in an integrated circuit based upon drive strength |
| US6207479B1 (en) * | 1999-06-14 | 2001-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Place and route method for integrated circuit design |
| US6232154B1 (en) * | 1999-11-18 | 2001-05-15 | Infineon Technologies North America Corp. | Optimized decoupling capacitor using lithographic dummy filler |
-
1999
- 1999-12-28 JP JP37334399A patent/JP3912949B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-27 US US09/748,168 patent/US6333213B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6333213B2 (en) | 2001-12-25 |
| JP2001188337A (ja) | 2001-07-10 |
| US20010005619A1 (en) | 2001-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970007173B1 (ko) | 미세패턴 형성방법 | |
| KR100283836B1 (ko) | 반도체장치의 제조방법 및 노광용 마스크 | |
| US6432619B2 (en) | Method for reducing photolithographic steps in a semiconductor interconnect process | |
| US5723236A (en) | Photomasks and a manufacturing method thereof | |
| JP3912949B2 (ja) | フォトマスクの形成方法及び半導体装置の製造方法 | |
| JP3411613B2 (ja) | ハーフトーン型位相シフトマスク | |
| JPH10207038A (ja) | レチクル及びパターン形成方法 | |
| US6218057B1 (en) | Lithographic process having sub-wavelength resolution | |
| US5837426A (en) | Photolithographic process for mask programming of read-only memory devices | |
| US5589303A (en) | Self-aligned opaque regions for attenuating phase-shifting masks | |
| JP4613364B2 (ja) | レジストパタン形成方法 | |
| US6569605B1 (en) | Photomask and method for forming micro patterns of semiconductor device using the same | |
| US6440613B1 (en) | Method of fabricating attenuated phase shift mask | |
| US6057066A (en) | Method of producing photo mask | |
| US7316872B2 (en) | Etching bias reduction | |
| JPH1073914A (ja) | ハーフトーン位相シフトマスク | |
| JP2003173014A (ja) | 位相シフトマスクの製造方法、位相シフトマスク、および、装置 | |
| US7026106B2 (en) | Exposure method for the contact hole | |
| US20070015088A1 (en) | Method for lithographically printing tightly nested and isolated hole features using double exposure | |
| CN101989039A (zh) | 光掩膜的制作方法 | |
| KR100620652B1 (ko) | 반도체 소자의 위상 반전 마스크 제조방법 | |
| KR20020051109A (ko) | 하프톤 마스크의 제조 방법 | |
| US5747196A (en) | Method of fabricating a phase-shift photomask | |
| US6316340B1 (en) | Photolithographic process for preventing corner rounding | |
| KR0137737B1 (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060904 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |