KR100620652B1 - 반도체 소자의 위상 반전 마스크 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 위상 반전 마스크 제조방법에 관한 것으로, 하나의 마스크 상에 사이드 로브(side lobe) 현상이 심한 셀 영역의 패턴 밀집영역에는 저투과율의 위상반전물질을 적용하고, 공정여유도가 부족한 주변회로영역의 고립된 콘택홀 또는 밀도가 낮은 콘택홀 패턴 부위에는 고투과율의 위상반전물질을 적용하여 고해상도의 미세패턴을 형성할 수 있는 반도체소자의 위상반전마스크 형성하여 위상조절이 용이하게 하고, 공정 마진을 향상시켜 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체 소자의 위상 반전 마스크 제조방법{A method for manufacturing phase shift mask of semiconductor device}

도 1a 및 도 1b 는 종래 기술에 따른 어테뉴에이티드 위상 반전 마스크(attenuated phase shift mask)의 구조를 도시한 단면도 및 평면도.

도 2a 및 도 2b 는 종래 기술에서 고투과율의 위상반전마스크를 적용하여 형성된 패턴을 나타낸 사진.

도 3 은 본 발명에 따른 다중 투과 위상반전마스크의 평면도.

도 4a 및 도 4b 는 본 발명에 따른 다중 투과 위상반전마스크를 적용할 영역을 도시한 평면도.

도 5a 내지 도 5k 는 본 발명에 따른 다중 투과 위상반전마스크의 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 40, 46, 50 : 수정기판 11, 44 : 크롬막패턴

30, 44 : 0% 투과영역 32 : 저투과영역

33 : 고투과영역 42 : 고투과 위상반전물질

42 : 저투과 위상반전물질 51a : 제1크롬막

51b : 제1크롬막패턴 52a : 위상반전물질층

52b : 위상반전물질층패턴 53a : 제2크롬막

53b : 제2크롬막패턴1 53c : 제2크롬막패턴2

54a : 제3크롬막 54b : 제3크롬막패턴1

54c : 제3크롬막패턴2 55a : 제1감광막

55b : 제1감광막패턴 56a : 제2감광막

56b : 제2감광막패턴 57 : 제3감광막패턴

본 발명은 반도체 소자의 위상 반전 마스크 제조방법에 관한 것으로, 특히 하나의 마스크 내에 두 가지 또는 그 이상의 투과율을 갖는 다중 투과 위상반전마스크(phase shift mask, 이하 PSM이라 함)를 형성하여 사진공정의 공정능력을 향상시키고, 미세 패턴의 구현을 유리하게 하는 반도체소자의 위상 반전 마스크 제조방법에 관한 것이다.

일반적으로 설계에 의해 배열이 된 회로 소자를 실제 웨이퍼 표면에 형성시키기 위해서는 회로도면이 여러 장의 마스크에 옮겨져야 하는데 이 마스크는 설계도면의 데이터를 수록한 피지(PG) 테이프를 이용하여 먼저 하나의 칩에 대한 레티클(Reticle)을 만들고 나서 이것을 마스크에 옮겨 마스터 마스크(master mask)를 만들게 된다.

현재 DRAM공정에서 사용되고 있는 마스크 중에서 어테뉴에이티드 위상반전마 스크(attenuated phase shift mask)는 패턴의 종류에 따라 크게 두 가지 목적으로 제작되어 적용되고 있다.

첨부된 도 1a 및 도 1b 는 종래 기술에 따른 어테뉴에이티드 위상 반전 마스크의 구조를 도시한 단면도 및 평면도이고, 도 2a 및 도 2b 는 종래 기술에서 고투과율의 위상반전마스크를 적용하여 형성된 패턴을 나타낸 사진으로서, 수정기판(10) 상에 위상반전영역으로 예정되는 부분에 크롬막패턴(11)을 형성되어 있다.

도 1a 에 도시된 것은 상기 어테뉴에이티드 위상반전마스크 중에서 라인/스페이스(line/space)패턴용으로서 공정 여유도를 증가시켜 더 미세한 패턴을 해상하기 위한 것이고, 다른 하나는 도 1b 에 도시된 것은 어테뉴에이티드 위상반전마스크 중에서 콘택홀(contact hole)패턴용으로서 일반적으로 웨이퍼 상에 해상하려는 크기보다 크게 마스크 상에 디자인하여 프린트 바이어스, 즉 디자인 상의 마스크 크기와 해상하려는 패턴 크기를 이용하여 공정여유도 특히 초점심도(depth of focus)가 충분히 큰 콘택홀 패턴을 해상하는 것이다.

후자는 현재 사용하고 있는 어테뉴에이티드 위상반전마스크의 투과율이 약 5 ∼ 9%의 저투과율을 이용한 것으로, 투과율이 높아지면 패턴 주변으로 투과되는 빛의 간섭으로 인해 도 2a 및 도 2b 에 도시된 바와 같이 소위 고스트 이미지(ghost image) 또는 사이드 로브(side lobe)라고 부르는 원치않는 패턴이 형성된다.

그러나, 상기와 같이 저투과율의 에테뉴에이티드 위상반전마스크를 이용하면 보다 작은 패턴을 해상하는데 있어서 그 한계가 명확하다는 장점이 있다.

상기와 같이 보다 작은 패턴을 해상하기 위해서는 디자인 상의 마스크 패턴의 크기도 줄어들어야 하는데, 마스크 제작 공정 상의 한계로 구현하는데 한계가 있으며, 패턴의 크기가 줄어듦에 따라 공정여유도가 급격히 감소하여 저투과율의 마스크와 고투과율의 마스크를 제작 또는 적용하는 데 어느 한 가지 종류만을 선택해야 하는 경우 각각의 결점 중의 하나를 감수해야 하는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 하나의 마스크 상에 사이드 로브 현상이 심한 셀 영역의 패턴 밀집영역에는 저투과율의 위상반전물질을 적용하고, 공정여유도가 부족한 주변회로영역의 고립된 콘택홀(isolated contact hole) 또는 밀도가 낮은 콘택홀 패턴 부위에는 고투과율의 위상반전물질을 적용하여 고해상도의 미세패턴을 형성할 수 있는 반도체소자의 위상반전마스크 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 위상반전마스크 제조방법은,

스크라이브 레인영역, 주변회로영역 및 셀영역으로 구분되는 수정기판의 상부에 제1크롬막, 위상반전물질층, 제2크롬막 및 제3크롬막의 적층구조를 형성하는 공정과,

상기 제3크롬막 상부에 패턴으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,

상기 제1감광막패턴을 식각마스크로 상기 적층구조를 식각하여 제1크롬막패턴, 위상반전물질층패턴, 제2크롬막패턴1 및 제3크롬막패턴1의 적층구조패턴을 형성하고, 상기 제1감광막패턴을 제거하는 공정과,

전체표면 상부에 고투과영역과 저투과영역인 상기 주변회로영역과 셀 영역을 노출시키는 제2감광막패턴을 형성하는 공정과,

상기 제2감광막패턴을 식각마스크로 상기 제3크롬막패턴1을 식각하여 상기 스크라이브 레인영역 상에 제3크롬막패턴2을 형성하는 공정과,

상기 제2감광막패턴을 제거하고, 전체표면 상부에 고투과영역을 상기 주변회로영역을 노출시키는 제3감광막패턴을 형성하는 공정과,

상기 제3감광막패턴을 식각마스크로 상기 제2크롬막패턴1을 식각하여 스크라이브 레인영역 및 셀 영역 상에 제2크롬막패턴2를 형성하는공정과,

상기 제3감광막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 위상 반전 마스크 제조방법에 대해 상세히 설명한다.

도 3 은 본 발명에 따른 다중투과율 위상반전마스크의 평면도이고, 도 4a 및 도 4b 는 본 발명에 따른 다중 투과 위상반전마스크를 적용할 영역을 도시한 평면도이고, 도 5a 내지 도 5k 는 본 발명에 따른 다중 투과 위상반전마스크의 제조방법을 도시한 단면도로서 서로 연관지어 설명하기로 한다.

먼저, 도 3 에서 최외곽은 스크라이브 레인영역으로 0%투과영역(30)이고, 그 내측에는 주변회로영역으로 고투과영역(33)이며, 중심부는 셀 영역으로 저투과영역(32)을 도시한다.

그리고, 도 4a 는 주변회로영역에서 고립된 콘택홀패턴을 도시하는 것으로, 중심부의 콘택홀 부분은 100% 투과영역으로 수정기판(40)이고, 그 외측은 고투과율 위상반전물질(42)이 형성되어 있고, 그 외측에는 사이드 로브를 억제하기 위해 0% 투과율을 갖는 크롬막패턴(44)이 형성되어 있는 것을 도시한다.

그리고, 도 4b 는 셀 영역에서 조밀한 콘택홀 패턴을 도시하는 것으로, 콘택홀 패턴은 100%투과영역으로 수정기판(40)이고, 그 외부는 저투과율 위상반전물질(42)이 형성되어 있는 것을 도시한다.

상기와 같은 방법을 적용하여 다중 투과율을 갖는 위상반전마스크는 다음과 같은 방법으로 형성한다.

먼저, 스크라이브레인영역(Ⅰ), 주변회로영역(Ⅱ) 및 셀 영역(Ⅲ)으로 구분되는 수정기판(50) 상부에 제1크롬막(51a), 위상반전물질층(52a), 제2크롬막(53a), 제3크롬막(54a) 및 제1감광막(55a)의 적층구조를 순차적으로 형성한다. 이때, 상기 제1크롬막(51a)은 T1의 투과율을 갖고, 상기 위상반전물질층(52a)은 180。의 위상반전물질층으로 산화막을 이용하여 형성하고, 상기 제2크롬막(53a)은 T2의 투과율을 갖으며, 상기 제3크롬막(54a)은 0%의 투과율을 갖는다. 여기서, 상기 T1과 T2는 같거나 서로 다를 수도 있다. (도 5a 참조)

다음, 상기 제1감광막(55a)을 노광 및 현상하여 패턴으로 예정되는 부분을 노출시키는 제1감광막패턴(55b)으로 형성한다. (도 5b 참조)

그 다음, 상기 제1감광막 패턴으로 예정되는 부분을 보호하는 제1감광막패 턴(24)을 형성한다.

다음, 상기 제1감광막패턴(55b)을 식각마스크로 상기 적층구조를 식각하여 상기 수정기판(50)을 노출시키는 제3크롬막패턴1(54b), 제2크롬막패턴1(53b), 위상반전물질층패턴(52b) 및 제1크롬막패턴(51b)을 형성한다. (도 5c 참조)

그 다음, 상기 제1감광막패턴(55b)을 제거한다. (도 5d 참조)

다음, 전체표면 상부에 제2감광막(56a)을 도포한다. (도 5e 참조)

그 다음, 상기 제2감광막(56a)을 노광 및 현상하여 상기 주변회로영역(Ⅱ)과 셀 영역(Ⅲ)을 노출시키는 제2감광막패턴(56b)을 형성한다. (도 5f 참조)

다음, 상기 제2감광막패턴(56b)을 식각마스크로 상기 제3크롬막패턴1(54b)을 식각하여 상기 스크라이브 레인영역(Ⅰ) 상에 제3크롬막패턴2(54c)을 형성한다. 상기 공정으로 상기 주변회로영역(Ⅱ)과 셀 영역(Ⅲ)에 T1*T2의 투과율을 갖는 저투과영역이 형성된다. (도 5g 참조)

그 다음, 상기 제2감광막패턴(56b)을 제거한다. (도 5h 참조)

다음, 전체표면 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 제3감광막패턴(57)을 형성한다. (도 5i 참조)

그 다음, 상기 제3감광막패턴(57)을 식각마스크로 상기 게2크롬막패턴1(53b)를 제거하여 상기 스크라이브 레인영역(Ⅰ)과 셀 영역(Ⅲ) 상에 제2크롬막패턴2(53c)을 형성한다. 상기 공정으로 주변회로영역(Ⅱ)에 T1의 투과율을 갖는 고투과영역이 형성된다. (도 5j 참조)

그 다음, 상기 제3감광막패턴(57)을 제거하여 다중 투과 위상반전마스크를 형성한다. 상기 다중 투과 위상반전마스크에서 상기 스크라이브 레인영역(Ⅰ)에는 제1크롬막패턴(51b), 위상반전물질층패턴(52b), 제2크롬막패턴2(53c), 제3크롬막패턴2(54c)의 적층구조로 형성되는 0%투과영역이 형성되고, 주변회로영역(Ⅱ)에는 제1크롬막패턴(51b) 및 위상반전물질층패턴(52b)의 적층구조로 형성되는 고투과영역이 형성되고, 셀 영역(Ⅲ)에는 제1크롬막패턴(51b), 위상반전물질층패턴(52b) 및 제2크롬막패턴2(53c)의 적층구조로 형성되는 T1*T2%+180。의 저투과영역이 형성된다. (도 5k 참조)

이상 상술한 바와 같이, 상기한 본 발명에 따른 반도체 소자의 위상 반전 마스크 제조방법에 의하면, 하나의 마스크 상에 사이드 로브(side lobe) 현상이 심한 셀 영역의 패턴 밀집영역에는 저투과율의 위상반전물질을 적용하고, 공정여유도가 부족한 주변회로영역의 고립된 콘택홀 또는 밀도가 낮은 콘택홀 패턴 부위에는 고투과율의 위상반전물질을 적용하여 고해상도의 미세패턴을 형성할 수 있는 반도체소자의 위상반전마스크 형성하여 위상조절이 용이하게 하고, 공정 마진을 향상시켜 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (3)

1. 스크라이브 레인영역, 주변회로영역 및 셀영역으로 구분되는 수정기판의 상부에 제1크롬막, 위상반전물질층, 제2크롬막 및 제3크롬막의 적층구조를 형성하는 공정과,

   상기 제3크롬막 상부에 패턴으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,

   상기 제1감광막패턴을 식각마스크로 상기 적층구조를 식각하여 제1크롬막패턴, 위상반전물질층패턴, 제2크롬막패턴1 및 제3크롬막패턴1의 적층구조패턴을 형성하고, 상기 제1감광막패턴을 제거하는 공정과,

   전체표면 상부에 고투과영역과 저투과영역인 상기 주변회로영역과 셀 영역을 노출시키는 제2감광막패턴을 형성하는 공정과,

   상기 제2감광막패턴을 식각마스크로 상기 제3크롬막패턴1을 식각하여 상기 스크라이브 레인영역 상에 제3크롬막패턴2을 형성하는 공정과,

   상기 제2감광막패턴을 제거하고, 전체표면 상부에 고투과영역을 상기 주변회로영역을 노출시키는 제3감광막패턴을 형성하는 공정과,

   상기 제3감광막패턴을 식각마스크로 상기 제2크롬막패턴1을 식각하여 스크라이브 레인영역 및 셀 영역 상에 제2크롬막패턴2를 형성하는공정과,

   상기 제3감광막패턴을 제거하는 공정을 포함하는 반도체 소자의 위상 반전 마스크 제조방법.
2. 제 1 항에 있어서,

   상기 제2크롬막과 제3크롬막은 투과율이 동일한 것을 특징으로 하는 반도체소자의 위상반전 마스크 제조방법.
3. 제 1 항에 있어서,

   상기 제2크롬막과 제3크롬막은 투과율이 서로 다른 것을 특징으로 하는 반도체소자의 위상반전 마스크 제조방법.

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