JP2002141268A - 電子デバイス及び半導体集積回路装置の製造方法 - Google Patents

電子デバイス及び半導体集積回路装置の製造方法

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Abstract

(57)【要約】 【課題】 微細なパターンを転写する際の寸法精度を向
上し、動作速度の速い半導体集積回路装置等の電子デバ
イスを製造することである。 【解決手段】 遮光帯がレジストからなるハーフトーン
位相シフトマスクに斜入射露光を施してゲート電極パタ
ーンや配線パターンのリソグラフィ工程を行い、孔パタ
ーンのリソグラフィ工程には合わせ用ウエーハマーク部
がメタルで形成されたメタル遮光膜を持つホトマスクを
用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細なパターンを
有する電子デバイスの製造方法、特に複数の微細回路パ
ターンを有する半導体集積回路装置の製造方法に関する
ものである。
【０００２】
【従来の技術】半導体集積回路装置の製造にはChemical
Vapor Deposition (CVD)等の膜形成工程、イオンイン
プランテーションなどの不純物層形成工程、レジストパ
ターンを形成するリソグラフィ工程、およびエッチング
工程が繰り返し用いられる。半導体集積回路装置の動作
速度を上げたりデバイスの集積度を向上させる方法とし
て回路パターンの微細化とその寸法精度の向上が有効で
あり、近年盛んに微細化と寸法精度の向上が進められて
いる。パターンの微細化は主にリソグラフィによって決
まるためリソグラフィは半導体集積回路装置の製造にお
いて極めて重要な位置を占めている。リソグラフィ技術
においては主に投影露光装置が用いられ、投影露光装置
に装着したホトマスクのパターンを半導体ウエーハの表
面部上に転写してデバイスパターンを形成する。その
際、解像度の高い露光装置における露光領域の大きさは
半導体ウエーハの大きさより小さいため、複数のショッ
トに分けステップ送り或いはスキャン送りをしてチップ
領域を複数回繰り返して露光する。チップの大きさは作
る製品によって異なるため、一般にマスク上にＣｒ等の
金属からなる遮光帯と呼ばれる外枠を形成し、所望のシ
ョットサイズになるよう手を加えておく。このようにし
て複数のショット間でチップ領域内が多重露光されない
ようにされている。なお、チップの周囲にはチップを切
り出すためのスクライブエリアが用意されている。ま
た、近年、デバイスの高集積化、デバイス動作速度の向
上要求に答えるため形成すべきパターンの微細化が進め
られている。このような背景の下、パターン形成に用い
られる露光装置の露光光の短波長化が研究開発されてい
る。更にまた、ハーフトーン位相シフト法という露光方
法が使用されている。ハーフトーン位相シフトマスクは
露光光を減光し、その位相をシフトさせる半透明な膜
（ハーフトーン膜と呼ぶ）を透明基体上に形成したマス
クである。その膜の露光光に対する透過率は通常１％か
ら２５％の範囲内が望ましいとされている。そして、こ
のハーフトーン膜を透過する露光光はこの膜がない場合
の露光光に対して位相に差が生じるように調整されてい
る。位相差を生じさせる上で、ハーフトーン膜は単一層
のみならず複数の層から形成されていてもよい。最も高
い解像性能を引きだす位相差は１８０度及びその奇数倍
であるが、１８０度の前後９０度に収まっていれば解像
向上効果がある。ハーフトーンマスクを用いると一般に
解像度が５％から２０％程度向上することが知られてい
る。
【０００３】なお、ハーフトーン位相シフトに関する記
載としては、例えば特開平５−１８１２５７号公報など
がある。
【０００４】
【発明が解決しようとする課題】上述したように、解像
度が高く微細な寸法のパターンを解像できる露光法とし
てハーフトーン位相シフト法が知られているが、この露
光方法には下記の種々の問題があって十分なパターン転
写精度を得ることが難しい。即ち、ハーフトーン位相シ
フト露光法ではハーフトーン部を透過してくる露光光と
開口部を透過してくる露光光を開口部とハーフトーン部
の境界付近で干渉させ、光学コントラストを上げて解像
度や露光裕度を向上させる。このためハーフトーン部を
透過する露光光量の制御すなわちハーフトーン部の透過
率制御と、位相制御が極めて重要となる。また、ハーフ
トーン膜のパターン寸法精度が転写されるパターン寸法
精度を大きく左右する。投影レンズの解像限界付近の微
細パターンでは光回折により光学コントラストが大幅に
低下するためMEF(Mask Error enhance Factor)と呼ばれ
る要因が加わってマスク上のパターン寸法精度以上に転
写されたパターンの寸法精度が低下する。MEFとはマス
ク上の寸法差ΔLwに対し転写されたパターンの寸法差Δ
Lmがどれだけ増幅されたかを表す指標であり、投影レン
ズの縮小率をMとすると式MEF=ΔLm/(M・ΔLw)で表され
る。ここでＭは例えば５Ｘレンズを用いた場合には１／
５となる。ハーフトーン位相シフトマスクを使うような
微細パターンでは通常MEFは２から３、すなわちマスク
の寸法バラツキは２Ｍから３Ｍ倍に増幅されて転写され
る。
【０００５】半導体集積回路装置の製造工程において、
特に微細パターンを高い寸法精度で要求される工程はト
ランジスタのゲート電極のパターン作成工程である。ゲ
ート電極が微細な程トランジスタの動作速度を高めるこ
とができる。またゲート電極の寸法精度が高い程回路の
安定動作が可能となり、高速型に設定した回路を組むこ
とができ、半導体集積回路装置の付加価値が上がる。ま
た、この他に配線パターン作成工程においても微細パタ
ーンを高精度に形成できると配線のパッキングデンシテ
ィを上げられ、配線長を短くでき、回路動作の高速化と
高集積化をはかることが可能となる。
【０００６】しかしながら、従来のハーフトーン位相シ
フト露光法を極めて微細なこのようなゲートパターン作
成工程や配線パターン作成工程や微細孔作成工程に適用
すると、ハーフトーン位相シフトマスクの位相制御性、
透過率制御性、およびマスク上の寸法バラツキにより十
分な寸法精度が得られず、再現性よく高い歩留で製造で
きないという問題がある。本発明の目的は、微細な寸法
のパターンを有する電子デバイスの改良された製造方法
を提供することである。本発明の他の目的は、微細回路
パターンを有する高集積かつ高速動作の半導体集積回路
装置の改良された製造方法を提供することである。本発
明の更に具体的な目的は、微細パターンのゲート電極や
配線や孔を寸法精度よく形成することによって高集積か
つ高速動作の半導体集積回路装置を製造する改良された
方法を提供することである。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば以下の通り
である。なお、以下では半導体集積回路装置の製造方法
を主体に説明するが、それに限らず液晶表示装置、マイ
クロマシーン、超電導装置のように極めて微細なパター
ンを有する電子デバイスの製造方法にも同様に適用する
ことができる。即ち、第１の本発明によれば、ハーフト
ーン位相シフトパターンの外側にレジストからなる遮光
帯を設けたマスクを用い、斜入射光を照射することによ
って半導体ウエーハ等の被加工物の表面に設けられた感
光性膜を露光し微細パターンを転写する。
【０００８】また、この露光ショットを上記レジストの
遮光帯が部分的に重なって転写されるようにマスク又は
被加工物をステップ送りあるいはスキャン送りすること
によって複数回繰り返して露光する。それによって、１
枚の被加工物の主表面上に設けられた感光性膜の隣接し
た複数領域に対して高精度に微細パターンを転写して半
導体集積回路装置等の電子デバイスを形成することがで
きる。この第１の本発明におけるレジスト遮光帯は、ハ
ーフトーン特性を有する回路パターンが配置された領域
の外に形成され、複数回の露光ショット間でのその領域
に対する重なり露光を有効に防止することができる。
【０００９】更にまた、このハーフトーン位相シフトパ
ターンは透明基板表面に凹凸を設けて構成しても良い
が、より微細なパターンを精度よくかつ再現性よく形成
するにはハーフトーン膜を透明基板表面に被着しそれを
パターニングして形成する方が望ましく、ハーフトーン
膜で構成した場合にはそのハーフトーン膜にマスク合わ
せマークを設け、このマークを参照して上記ハーフトー
ン位相シフトマスクと被加工物であるウエーハとの位置
合わせを行うことによってお互いの位置合わせ精度を向
上することができる。また、第２の本発明によれば、ウ
エーハ内の半導体領域に達する電極付けや配線層間接続
のためにウエーハ主表面上の絶縁膜等に二次元的に（即
ち、X、Y方向に）大きな広がりを持たない微細な孔を形
成する際には、その微細孔に対応するハーフトーン位相
シフトパターンの外周部にＣｒ等のメタルからなる遮光
帯を設けた第１のハーフトーン位相シフトマスク、ある
いはその微細孔に対応するパターンが遮光膜で形成され
た所謂バイナリマスク、を用いた露光をステップあるい
はスキャン送りによって複数回繰り返すことによって上
記ウエーハ主表面上に設けられた第１の感光性膜の隣接
した複数領域に対して微細孔パターンを転写する第１の
微細パターン転写処理を施こし、一方ゲート電極パター
ンや配線パターンのように互いに近接して配置された細
長い又は矩形状の微細パターン（即ち、上記孔パターン
よりも少なくとも長手方向の寸法の大きい複数のパター
ン、言い換えれば、X方向又はY方向に上記孔パターンよ
りも大きな広がりを持っている複数のパターン）を形成
する際には、その微細パターンに対応するハーフトーン
位相シフト膜パターン形成領域の外周部にレジストから
なる遮光帯を設けた第２のハーフトーン位相シフトマス
クを用いた斜入射露光ショットをステップあるいはスキ
ャン送りによって複数回繰り返すことによって上記ウエ
ーハ主表面上に設けられた第２の感光性膜の隣接した複
数領域に対して微細な電極配線パターンを転写する第２
の微細パターン転写処理を施こし、半導体集積回路装置
等の電子デバイスが形成される。更にまた、この第２の
発明では、微細孔パターン形成用の第１のマスクではそ
のマスクの位置合わせ用のマークをＣｒ等の金属遮光膜
に形成し、細長い電極や配線パターン形成用の第２のマ
スクではそのマスクの位置合わせ用のマークを上記レジ
スト遮光帯で取り囲まれたハーフトーン膜に形成してお
くことによって、各マスクのウエーハ等の被加工物への
位置合わせ精度を改善することができる。即ち、ゲート
電極や配線や孔などの微細パターン形成目的に応じてレ
ジストを遮光帯とするハーフトーン位相シフトマスクと
位置合わせ用のウエーハマーク部がメタルで形成された
メタル遮光帯マスクとを使い分けて或いは組合わせてリ
ソグラフィを行うことによって、微細回路パターンを高
い寸法精度と高い合わせ精度で形成することが可能とな
る。また、第３の本発明によれば、上記した第１の発明
で使用するマスクは微細なパターン形成領域にはレジス
ト材が存在しないようにすることが可能であるので、照
射された光に対して蛍光を発するレジスト材でレジスト
帯状の遮光帯を形成し検査光を照射することによって、
簡単に微細パターン部でのレジスト残り欠陥の検査を実
行することができ電子デバイスの製造歩留を改善するこ
とができる。また、更に他の本発明によれば、第１の発
明で説明したようにレジスト遮光膜が微細パターン形成
領域の外側に形成されているマスクを使用し、レジスト
膜が存在しないマスク基板の周辺部を利用して露光装置
の支持体へのマスクの搭載（装着）やそれに対する搬送
手段等にレジスト材を接触させないで露光処理を遂行す
ることによって、微細なマスクや電子デバイスへの汚染
を効果的に防ぐことができる。以上の種々の本発明によ
る製造方法によれば、微細なゲート電極パターンの形成
工程、微細な孔パターンの形成工程、或いは微細な配線
パターンの形成工程に適用することによって高密度な半
導体集積回路装置等の電子デバイスの製造における再現
性及び歩留を改善することができる。なお、通常のホト
マスクの製造工程の簡略化および高精度化を目的とし
て、例えば特開平５−２８９３０７号公報においては、
マスクパターン自体をレジスト膜で形成する方法が開示
されている。このマスクは露光光透過部と十分透過率の
低い遮光体からなるいわゆるバイナリマスクであり、露
光ショット間の重なり露光の問題が元々ないマスクであ
る。また、ハーフトーン位相マスクへレジスト遮光体を
適用した例としては特開平９−２１１８３７号公報があ
るが、これは回路パターン形成時に発生するサブピーク
転写を防止し、パターンエッジ部近傍のみハーフトーン
化された所謂リムタイプのハーフトーンマスクを形成す
るものである。本発明はこれらの方法とは目的と効果が
異なるとともに、レジスト膜が形成されている場所も異
なっている。
【００１０】
【発明の実施の形態】（実施の形態１）本発明に係わる
半導体集積回路装置等の電子デバイスの製造方法につい
て具体的に詳細に説明する。図１は、微細パターンを露
光して転写する工程を説明するために露光装置の要部を
模式的な断面図で描いたものであり、図中の100は石英
ガラスからなる透光性基体、101はハーフトーン膜、102
はレジスト膜からなる遮光帯、103はハーフトーン膜101
に形成された転写すべき微細な回路パターン、104はハ
ーフトーン膜101に形成されたレチクルアライメントマ
ーク、110はＡｒＦエキシマレーザによる斜入射露光光
（off axis illumination light）、111は回折光、112
は投影レンズ、113は投影光、114はウエーハ、そして11
5はウエーハ114の主表面上部に塗布された感光性膜（レ
ジスト膜のことであるが、遮光帯を構成するレジスト膜
102と区別するためにここでは感光性膜と称する）を示
している。図１に示すように、ウエーハ114の主表面と
平行に対向配置されたマスク100に対し斜めから露光光
を入射させ（即ち、斜入射照明off axis illumination
を行って）レジスト遮光帯102を持つハーフトーン位相
シフトマスクを露光することによって、ハーフトーン膜
の隣接する開口部に入射される光との干渉によってその
間のハーフトーン膜の下部に強い露光強度が現れる所謂
サブピークの発生を抑えることができ、焦点深度を向上
させることができるので、本発明に係わる微細パターン
の露光転写方法には極めて効果的である。このように、
微細な回路パターン103の設けられていない透光性基体1
00の裏面からＡｒＦエキシマレーザ光を斜入射し、ウエ
ーハ114の主表面上部に塗布して設けられた感光性膜
（レジスト膜）115の所定領域、例えば一つの半導体集
積回路装置のチップ領域、を露光する。次に、レジスト
遮光帯102が互いに部分的に重なる位置に配置されるよ
うにマスク或いはウエーハをステップ送り又はスキャン
送りして上記露光処理（１回の露光ショット）を縦横に
複数回連続して繰り返し、図９に示したように大きな１
枚のウエーハ主表面上部の感光性膜（レジスト膜）115
の全体に対して露光処理を行う。なお、図９は露光処理
されるウエーハの模式的な平面図であり、３１はウエー
ハを、３２は複数のチップ領域を、３３は各チップを切
り出し分離するためのスクライブエリアを示している。
【００１１】解像度の高い高精度の露光装置において
は、ウエーハの全表面に一度に露光するのではなく、こ
のように所定の露光条件が整えられた小さい露光領域
（例えば、１個のチップが占有する面積の領域に相当す
る）に対する露光が終了するとすぐ隣の露光領域（例え
ば、隣のチップ領域）に対して同じ露光条件で露光する
ことを縦横に複数回繰り返し行う（即ち、複数回の露光
ショットに分けて繰り返す）のが効果的である。チップ
の大きさは作る製品によって異なるため、マスクパター
ンの外枠を形成している上記レジスト遮光帯102によっ
て所望のショットサイズ（即ち、１回の露光領域）にな
るようにし、レジスト遮光帯で囲まれた微細パターン形
成領域が複数のショット間で多重露光されないようにさ
れている。
【００１２】次いで、このように露光処理された図１の
ウエーハ114の絶縁膜或いは金属膜等（即ち、被加工物
のこと。ただし、簡略化のため図示省略）の主表面上の
感光性膜（レジスト膜）115に対し現像処理を施して、
そこに微細な回路パターン103に対応したパターンを形
成する。次に、この現像された感光性膜（レジスト膜）
115をエッチングマスクとして用いてその下部の絶縁膜
或いは金属膜等を選択的にエッチング処理することによ
って、ウエーハ114の主表面上部に上記微細パターン103
に対応した微細パターンが転写された絶縁膜或いは金属
膜を形成する。
【００１３】以下、通常の半導体集積回路装置の製造方
法で用いられている技術によって、電極や配線等を形成
する微細パターンを有する複数の電子デバイスが図９に
示すように１枚のウエーハ上に隣接結合した状態で得る
ことができ、更に必要に応じて前記したスクライブエリ
ア33で分離することによって個々の電子デバイスを得る
ことができる。次に、かかる半導体集積回路装置の製造
方法で用いられるマスクの具体例を図２の（ａ）及び
（ｂ）に示す。ここで（ａ）はマスクの平面図であり、
（ｂ）は（ａ）中のＡ−Ａ'ラインに沿った断面図であ
る。106はハーフトーン膜101からなる微細な回路パター
ンが形成された領域であり、この回路パターン形成領域
（即ち、転写領域に相当する）106を取り囲むようにそ
の外側の領域にレジスト膜からなる遮光帯102が帯状に
（又は額縁状に）形成されている。ここで図２中の103
は細長い又は矩形状の転写すべき回路パターン、104は
回路パターン形成領域106の外側のハーフトーン膜101に
形成されたレチクルアライメントマーク、105は回路パ
ターン形成領域106内のハーフトーン膜101に形成された
ウエーハ合わせマーク、100は石英ガラスからなる透光
性基体を示す。なお、マスク製造時の工程を意識してパ
ターン面が上方に描かれているが、露光装置にマスクを
挿入するときには図１のように向きが上下反転し、パタ
ーン面が下方になる。有機材料で構成され現像により微
細なパターンが形成されるレジスト膜102はハーフトー
ン膜101を傷つけることなく膜形成およびパターン形成
をすることができる。このため位相制御性、透過率制御
性、およびマスク上の回路パターン形成精度が向上す
る。
【００１４】なお、図２に示したようにレジスト膜102
はパターン形成領域（転写領域）106を完全に取り囲む
額縁状の即ち口の字（又はＯ字）状の帯とし、マスク基
板の周辺部で露光装置のステージや搬送系等に接触する
部分にはレジスト膜を残さないようにした。このレジス
ト遮光帯102の形状は口の字状（Ｏ字状）が望ましい
が、必要に応じてＬ字状、Ｃ字状としてもよい。但し、
その場合であっても、レジスト膜102が露光装置のステ
ージ（特に、支持台）や搬送系に接触するとそれが剥が
れて異物欠陥の基となるためそれらステージや搬送系と
機械的に接触する部分にはレジスト膜を残さないことが
望ましい。次にここで、図２に示したハーフトーン位相
シフトマスクの製造工程を図４を用いて説明する。図４
の（ａ）〜（ｆ）はその製造工程毎の要部断面図であ
る。まず、図４の（ａ）に示すように石英ガラス透光性
基体40上にハーフトーン膜41を、さらにその上に感光性
膜（レジスト膜）42を形成し、ゲート電極や配線のパタ
ーンを露光(43)した。ハーフトーン効果を出すためにハ
ーフトーン膜41の膜厚ｄは、露光光の波長をλ, ハーフ
トーン膜41の露光波長に対する屈折率をｎとしたときに
λ／｛２・（ｎ−１）｝ となるように設定した。露光
光に対する透過率は６％に設定した。
【００１５】ここではハーフトーン膜材料として、Ｓｉ
ＮXＯY膜を用いた。この他、ＳｉＮ X膜、ＺｒＳｉＯ
X膜、ＣｒＦX膜、ＣｒＦＯX膜、ＭｏＳｉX膜、或いはＺ
ｒＳｉＯX／ＺｒＳｉＯY二層膜などを用いることもでき
る。ここで、ＸとＹは組成比率を示す。次に、図４の
（ｂ）に示すように現像を行ってレジスト膜42をパター
ニング（44）し、図４の（ｃ）に示すようにこのパター
ニングされたレジスト膜44をマスクにハーフトーン膜41
を選択的にエッチングしてハーフトーン膜パターン45を
形成した。
【００１６】次に図４の（ｄ）に示すようにレジスト膜
44を除去して所望のゲート電極や配線のパターン46が形
成されたハーフトーン膜45を形成した。その後、図４の
（ｅ）に示すようにネガ型レジスト47を塗布して遮光帯
を形成すべき領域を露光(48)した。ただし、この露光の
際に、前記したように半導体ウエーハ上の感光性膜に対
する露光時に露光装置のステージや搬送系に接触する可
能性のある部分は露光を行わなかった。基本的には転写
すべき領域の外周部境界から露光装置のマスキングブレ
ードで十分にカバーされる幅を持ったレジスト遮光帯49
が形成されるような露光を行えば十分である。
【００１７】レジスト膜49の膜厚としては、その下のハ
ーフトーン膜45を含めて露光光に対する透過率が０．３
％以下になる膜厚が望ましい。また、四角形の額縁状の
レジスト遮光帯102のコーナ部に対する半導体ウエーハ
上の感光性膜に対する露光時でのステップアンドリピー
トによる縦横の繰り返し露光を考慮して、同じ場所に多
重露光される回数が４回までであればレジスト遮光帯10
2の膜厚はその下のハーフトーン膜45を含めた露光光に
対する透過率が１％以下にすることが望ましい。このよ
うに形成されたマスクにおいては、マスクのパターン形
成面に異物が付着しないように透明薄膜ペリクルがマス
クの主面上に配置される。その例を図７にそって説明す
る。なお、図７において（ａ）は図２と同様なレジスト
遮光帯を有するハーフトーンマスクの平面図であり、
（ｂ）はそのマスクを露光装置の支持台に搭載した時の
Ａ−Ａ'ラインに沿った断面図である。
【００１８】この図７の（ａ）のマスクは図２の（ａ）
とは異なるレベル層用のパターンを有しているが、その
表面がペリクル161（162）で覆われている点が大きく相
違している。これ以外は、前記図２の（ａ）と同じであ
り、同じ機能部や構成部には同一番号が付されている。
【００１９】即ち、図７においては、マスクの主面（第
１の主面）側に、その表面を保護するようにペリクル16
2がペリクル貼り付けフレーム161を介して接合されて固
定されている。ペリクル162に覆われている領域をペリ
クルカバー領域と称す。すなわち、ペリクル162は、マ
スクのチップフィールド106の全体及び遮光帯レジスト
膜102を含むようにそれらを取り囲んで、集積回路パタ
ーン領域以外のペリクルカバー領域上のハーフトーン膜
101に部分的に重なるように配置されている。そして、
ペリクル張り付けフレーム161の基部が、マスクの周辺
内部領域におけるハーフトーン膜101に直接接触した状
態で接合固定されている。ここで、周辺内部領域とはペ
リクルに覆われていない外部領域のうち、光学的パター
ンが形成されている内側の領域をいう。これにより、マ
スクの搬送時又は露光装置や検査装置への装着の際にペ
リクル張り付けフレーム161の剥離を防止できる。ま
た、ペリクル張り付けフレーム161の取り付け位置にレ
ジスト膜102が形成されていると、ペリクル161（162）
の取り付けや取り外しの際に、その部分のレジスト膜が
剥離し異物発生の原因となる。本例においては、ペリク
ル張り付けフレーム161をハーフトーン膜101に直接接触
させた状態で接合するので、そのような異物発生を防止
できる。このような効果は、ペリクル張り付けフレーム
161をマスク基板100に直接接触させた状態で接合固定し
ても得られる。また、図７の（ｂ） に示すように、マ
スクと露光装置の装着部（支持部）163とが接触する表
面部分164には遮光帯を構成するレジスト膜102が形成さ
れないようにした。これによりレジスト膜102の剥離や
削れ等による異物の発生を防止できる。
【００２０】このような構成とすることによって、以下
の効果を得ることが可能となる。 （１）マスクにペリクルを設けたことにより、マスクに
異物が付着するのを防止し、その異物付着に起因する転
写パターンの劣化を抑制または防止できる。 （２）ペリクル張り付けフレームを遮光パターンまたは
マスク基板に直接接触させた状態で接合したことによ
り、ペリクルの取り付けや取り外しに際して、遮光パタ
ーン形成用のレジスト膜が剥離したり削れたりするのを
防止できる。このため、そのレジスト膜の剥離や削れ等
に起因する異物の発生を防止できる。
【００２１】なお、図７の（ａ）に示したように、レチ
クルアライメントマーク104はペリクルの外側のハーフ
トーン膜101に設けられ、ウエーハ位置合わせマーク105
はペリクル内のパターン形成領域106におけるハーフト
ーン膜101に設けられており、図２と同様に複数のマス
クを高精度に所定の場所に位置合わせすることができ
る。
【００２２】次に、ここで用いた縮小投影露光装置の概
略構成を図８に示す。縮小投影露光装置の光源1501から
発する露光光はフライアイレンズ1502、照明形状調整ア
パーチャ1503、コンデンサレンズ1504, 1505およびミラ
ー1506を介してマスク1507を照射する。マスクの上には
マスキングブレード1522が置かれていて露光エリアの大
きさに応じてその開口の大きさを調整できるようにして
ある。このマスク1507は、遮光（ハーフトーン）パター
ンが形成された主面（第１の主面）を下方（半導体ウエ
ーハ1509側）に向けた状態で載置されている。したがっ
て、上記露光光は、マスク1507の裏面（第２の主面）側
から照射される。これにより、マスク1507上に描かれた
マスクパターンは、投影レンズ1508を介して試料基板で
ある半導体ウエーハ1509上に投影される。マスク1507の
第１の主面には、異物付着によるパターン転写不良を防
止するためのペリクル1510が設けられている。なお、マ
スク1507はマスク位置制御手段1511で制御されたマスク
ステージ1512上に真空吸着され、位置検出手段1513によ
りマスク上のレチクルアライメントマークを検出して位
置測定され、その後位置制御手段1511により位置合わせ
され、その中心と投影レンズの光軸との位置合わせが正
確になされている。半導体ウエーハ1509は，試料台1514
上に真空吸着されている。試料台1514は、投影レンズ15
08の光軸方向、すなわちＺ軸方向に移動可能なＺステー
ジ1515上に載置され、さらにＸＹステージ1516上に搭載
されている。Ｚステージ1515およびＸＹステージ1516
は、主制御系1517からの制御命令に応じてそれぞれの駆
動手段1518, 1519によって駆動されるので，所望の露光
位置に移動可能である。その位置はＺステージ1515に固
定されたミラー1520の位置として、レーザ測長器1521で
正確にモニタされている。ウエーハ上に形成されたウエ
ーハ合わせマーク1523をウエーハマーク検出系1524で検
出し、その位置情報を主制御系1517に送って位置合わせ
を行う。
【００２３】前記したように、露光装置のステージや搬
送系統に接触する部分にはレジスト膜が残らないように
マスク上のレジスト遮光帯を形成し、装置への搭載や搬
送によって生じる異物の発生を防止した。この処理がな
い場合には異物が発生し、転写欠陥を引き起こした。次
にここで、図２や図７に示したマスクの特徴を理解しや
すくするために、前記した第２の本発明に係わる半導体
集積回路装置の製造方法において、ウエーハ内の半導体
領域に達する電極付けや配線層間接続のためにウエーハ
主表面上の絶縁膜等に微細孔を形成する工程で用いられ
るマスクの一例を、図３に示す。図３の（ａ）はマスク
の平面図を、また（ｂ）及び（ｃ）は図３の（ａ）中の
Ａ−Ａ'ライン及びＢ−Ｂ'ラインに沿った断面図をそれ
ぞれ示している。２次元的に（即ち、Ｘ、Ｙ方向に）幅
広部を有しない微細孔パターンを形成するためのマスク
では図３中の205に示すように露光層間の合わせを行う
ためのウエーハ位置合わせマーク部をＣｒ等のメタルで
形成しておく。なお、図３中の200は石英ガラスからな
る透光性基体を、201はハーフトーン膜を、202はＣｒ等
のメタル遮光膜を、203は孔パターンを、204はレチクル
アライメントマークを、206はハーフトーン膜で形成さ
れた孔パターン形成領域（転写領域）を示している。こ
の孔パターン形成領域206の外側にはほぼ全表面にわた
って設けられたＣｒのメタル遮光膜202によって、複数
回の露光ショット間の重なり露光が防止される。なお、
図３からも理解されるように、レチクルアライメントマ
ーク204はウエーハ合わせマーク205と同様に孔パターン
形成領域206の外側の全表面にわたって設けられたＣｒ
のメタル遮光膜202に部分的に形成されている。
【００２４】次に更に、図４に示した図２のレジスト遮
光帯を用いたハーフトーン位相シフトマスクの製法を理
解しやすくするために、図５を用いて図３のＣｒ遮光帯
を用いたハーフトーン位相シフトマスクの製法について
簡単に説明する。なお、図５の（ａ）〜（ｈ）はその製
造工程毎の要部断面図を示している。まず、図５の
（ａ）に示すように石英ガラス50上にハーフトーン膜5
1、Ｃｒ膜52、及びレジスト膜53を順次被着し、所望の
パターンを露光（54）する。現像を行なって図５の
（ｂ）に示すようにレジスト膜パターン55を形成する。
次に図５の（ｃ）に示すようにＣｒ膜およびハーフトー
ン膜を順次エッチングし、Ｃｒ膜パターン56およびハー
フトーン膜パターン57を形成する。図５の（ｄ）に示す
ように残存するレジスト膜を除去した後、図５の（ｅ）
に示すように再度レジスト膜58を塗布し、回路パターン
領域を露光（59）する。現像を行なって図５の（ｆ）に
示すようにレジスト膜パターン60を形成し、エッチング
によってレジスト膜でマスクされていない場所のＣｒが
除去されたＣｒ膜パターン61を図５の（ｇ）のように形
成する。最後に残存するレジスト膜を除去して図５の
（ｈ）に示すようなＣｒからなる遮光帯63とハーフトー
ン領域62からなるハーフトーン位相シフトマスクを形成
する。このような図５に示したマスク形成方法では、
（１）Ｃｒ膜のキャップを除去する際にハーフトーン膜
が一部不均一にエッチングされるので位相制御性が低下
し、パターン寸法精度が低下するという問題と、（２）
ハーフトーン材料として、一方ではＣｒとエッチング選
択比の取れる材料を選ばなければならず、他方ではＣｒ
とハーフトーン膜を重ねて寸法精度高くエッチングしな
ければならず、材料選択の幅が狭められて精度を出すの
が困難という問題がある。
【００２５】露光光のエネルギーが上がり、露光光照射
耐性が問題となるＡｒＦエキシマレーザ（波長１９３ｎ
ｍ（ナノメータ））やF2エキシマレーザ（波長１５７ｎ
ｍ（ナノメータ））用のマスクでこの材料選択範囲の制
限は特に大きな問題となるので、図２や図４で示したレ
ジスト遮光帯を用いたハーフトーンマスクの方が特に細
長い微細パターン形成用のマスクとしては望ましい（図
３や図５に示したマスクに比べ位相制御性が４％から３
％に向上し、寸法精度も２％向上する）が、次の実施の
形態２で詳細に説明するように微細な孔パターン形成用
のマスクとしてはむしろこの図３や図５に示したマスク
を用いた方が望ましい。
【００２６】（実施の形態２）次に、本発明を用いてツ
イン・ウエル方式のＣＭＩＳ（Complementary MIS)回路
を有する半導体集積回路装置を製造する方法について、
図６に基づいて説明する。図６の（ａ）から（ｄ）は製
造工程毎の半導体集積回路装置の要部断面図である。
【００２７】図６の（ａ）は、その製造工程中における
半導体ウエーハ３の要部断面図である。半導体ウエーハ
３は、例えば平面が円形状のＳｉ等の半導体薄板からな
る。半導体ウエーハ３を構成する半導体基板３ｓは、例
えばｎ-型のＳｉ単結晶からなり、その上部には、例え
ばｎ型半導体領域（ウエル）６ｎおよびｐ型半導体領域
（ウエル）６ｐが形成されている。ｎ型ウエル６ｎに
は、例えばｎ型不純物のリン（Ｐ）または砒素（Ａｓ）
が導入されている。また、ｐ型ウエル６ｐには、例えば
ｐ型不純物のホウ素（Ｂ）が導入されている。
【００２８】この半導体基板３ｓの主面（第１の主面）
には、例えば酸化シリコン膜からなる分離用のフィール
ド絶縁膜７がLOCOS（Local Oxidization of Silicon）
法等によって形成されている。なお、この分離部は溝型
としても良い。即ち、半導体基板３ｓの厚さ方向に掘ら
れた溝内に絶縁膜を埋め込むことで分離部を形成しても
良い。このフィールド絶縁膜７によって囲まれた半導体
の活性領域には、それぞれｎ型ＭＩＳＦＥＴ Ｑｎおよ
びｐ型ＭＩＳＦＥＴ Ｑｐが形成されている。ｎ型ＭＩ
ＳＦＥＴ Ｑｎおよびｐ型ＭＩＳＦＥＴ Ｑｐのゲート絶
縁膜８は、例えば酸化シリコン膜からなり、熱酸化法等
によって形成されている。これらのｎ型ＭＩＳＦＥＴ
Ｑｎおよびｐ型ＭＩＳＦＥＴ Ｑｐの細長いゲート電極
９は、例えば低抵抗ポリシリコンからなるゲート形成膜
をＣＶＤ法等によって堆積した後、その全表面に感光性
膜（レジスト膜）を被着し、図８に示したＡｒＦエキシ
マレーザ縮小投影露光装置および図２或いは図７で説明
したレジスト遮光帯を有するハーフトーン位相シフトマ
スクを用いてその感光性膜を図１に示したように斜入射
光で露光し、露光された感光性膜を現像してそこにゲー
ト電極に対応するマスクパターンを転写し、その後通常
のエッチング処理を行って低抵抗ポリシリコン膜をパタ
ーニングすることによって形成される。特に限定される
ものではないが、ゲート長は、例えば０．１μｍ（ミク
ロンメータ）程度である。
【００２９】斜入射露光の効果はゲートパターンの寸法
制御性ばかりでなく、ゲートパターンと同時に形成され
る基準合わせマークの形状・位置精度にも効果がある。
ゲートパターンに対し線幅の太い合わせ基準マークはレ
ンズ収差の影響を受け、フィールドがハーフトーン膜で
あると形状や位置の精度が低下することがわかった。斜
入射露光を行うとこの問題が解決され、ゲート層に対し
合わせを行う、例えば接続孔（導通孔）層の合わせ精度
が向上した。
【００３０】図６の（ａ）中のｎ型ＭＩＳＦＥＴ Ｑｎ
のソース及びドレインを構成する半導体領域１０は、例
えばリン（Ｐ）またはヒ素（Ａｓ）を、ゲート電極９を
マスクとしてｐ型半導体領域６ｐにイオン注入法等によ
って導入することにより、ゲート電極９に対して自己整
合的に形成されている。また、ｐ型ＭＩＳＦＥＴ Ｑｐ
のソース及びドレインを構成する半導体領域１１は、例
えばホウ素（Ｂ）を、ゲート電極９をマスクとしてｎ型
半導体領域６ｎにイオン注入法等によって導入すること
により、ゲート電極９に対して自己整合的に形成されて
いる。ただし、上記ゲート電極９は、例えば低抵抗ポリ
シリコンの単体膜で形成されることに限定されるもので
はなく種々変更可能であり、例えば低抵抗ポリシリコン
膜上にタングステンシリサイドやコバルトシリサイド等
のようなシリサイド層を設けてなる、いわゆるポリサイ
ド構造としても良いし、例えば低抵抗ポリシリコン膜上
に、窒化チタンや窒化タングステン等のようなバリア導
体膜を介してタングステン等のような金属腹を設けてな
る、いわゆるポリメタル構造としても良い。次に、この
ような半導体基板３ｓ上に例えば酸化シリコン膜からな
る層間絶縁膜１２をＣＶＤ法等によって堆積した後、そ
の上面にポリシリコン膜13をＣＶＤ法等によって堆積す
る。続いて、そのポリシリコン膜13を、図８に示したKr
Fエキシマレーザ縮小投影露光装置および図２や図７に
示したレジスト遮光帯を有するハーフトーン位相シフト
マスクを用いたホトリソグラフィ技術および通常のエッ
チング技術によってパターニングした後、そのパターニ
ングされたポリシリコン膜の所定領域に不純物を導入す
ることにより、ポリシリコン膜からなる配線13L及び抵
抗13Rを形成する（図６の（ｂ））。
【００３１】その後、図６の（ｃ）に示すように、半導
体基板３ｓ上に、例えば酸化シリコン膜からなるTEOS
膜14を堆積した後、層間絶縁膜12およびTEOS膜14に半導
体領域10，11及び配線13Lの一部が露出するような微細
な接続孔15を、図８に示したＡｒＦエキシマレーザ縮小
投影露光装置および図３に示したメタル遮光帯を持つハ
ーフトーン位相シフトマスクを用いたホトリソグラフィ
技術および通常のエッチング技術によって形成する。こ
こで、この孔パターンの形成工程において図２や図７に
示したマスクではなく図３に示したマスクを用いる理由
を説明する。微細な孔パターンを露光する場合には、X
方向にもY方向にも露光光が回折して広がるため実効的
な投影像のパターン露光強度が小さくなる。そのため露
光量を多くして露光することによって所定の大きさの孔
パターンをウエーハ上に開口させる方法が提案される。
しかしながら、この露光量が比較的に多い状態で孔パタ
ーンに比べ寸法的に大きく二次元的な回折の効果の小さ
なウエーハ合わせマークを露光すると、該部が露光過多
になってしまう。一例を挙げると代表的な孔パターンの
大きさはマスク上で１．０〜１．５μｍ（ミクロンメー
タ）であるが、合わせマークの線幅は１５μｍ（ミクロ
ンメータ）であり、図２のようにウエーハ合わせマーク
の周囲がハーフトーン膜で形成されているマスクを用い
た場合には、ハーフトーン部を透過する露光光が大きく
なり、その光とパターン部で回折した光とが干渉し、合
わせマークの転写形状が変形してしまう。このためこの
孔の層に合わせる層との合わせ精度が低下し、合わせ不
良が発生する。一方、前述したように図３に示したマス
クではウエーハ合わせマークの周囲が十分な遮光体であ
るＣｒであるため、例え露光過多の状態で露光を行って
も合わせマークの転写形状は対称性の高いものとなり、
高い合わせ精度が得られる。なお、本例では孔の露光に
図３に示したＣｒ遮光帯を持つハーフトーンマスクを用
いたが、それに限らずＣｒ等十分な遮光性を有するメタ
ル膜からなるバイナリマスクでも十分な合わせ精度を得
ることができる。但し、孔の解像度は図３に示したハー
フトーンマスクの方が高いので好ましい。
【００３２】また、高額の露光装置を工程が違っても露
光条件をそれほど変更せずに共用して使用することが微
細パターンの露光操作や位置合わせ操作が効率的に行え
るので好ましいが、そのためにも図２と同様に微細回路
パターンをハーフトーン膜で構成しその周囲をメタル遮
光帯で覆った図３に示したハーフトーンマスクマスクを
この孔開け工程で用いることがより望ましい。尚、上記
のメタル遮光帯のメタルとはCrに限定されるものでな
く、 W, Ti, Ta等の金属、WN, TiW等の金属化合物であ
ってもよい。なお、既に説明したように図３に示したマ
スクでは、Ｃｒを構成材とするＣｒ枠202にはレチクル
アライメントマーク204とウエーハ合わせマーク205が形
成されており、これらのマークを用いて複数の微細な孔
パターンが位置精度よくウエーハに転写される。再びCM
IS作製工程に戻って説明を続ける。図６の（ｃ）で得ら
れた半導体基板３ｓ上に、例えばWからなる金属膜をCVD
法等によって堆積した後、その金属膜を図８のArFエキ
シマレーザ縮小投影露光装置および図２や図７のレジス
トを遮光帯を有するハーフトーン位相シフトマスクを用
いたホトリソグラフィ技術および通常のエッチング技術
によってパターニングすることにより、図６の（ｄ）に
示すように、第１層配線16L1を形成する。
【００３３】これ以降は、第１層配線16L1と同様に第２
層配線以降をその上に形成し（図示省略）、半導体集積
回路装置を製造した。本方法により作製したCMISはリソ
グラフィの転写としての寸法精度が４％向上し、また合
わせ不良が発生しなかった。このため高速動作のLSIの
製造歩留りが５％向上した。
【００３４】本例から理解されるように、半導体集積回
路装置を製造する際には、２次元的に広がりを持たない
微少寸法の孔パターンを形成する時には図３の金属遮光
膜を有する第１のハーフトーン位相シフトマスク或いは
バイナリーマスクを用い、それよりも寸法の大きい幅広
乃至細長い（即ち、Ｘ又はＹの１方向に広がりを持つ）
電極や配線パターンを形成するときには図２や図７のレ
ジスト膜遮光帯を有する第２のハーフトーン位相シフト
マスクを用いるのが望ましい。また、その際には、マス
クの位置合わせマークを第１のマスクでは金属遮光膜に
形成し、第２のマスクではレジスト膜遮光帯によって取
り囲まれたハーフトーン膜に形成し、それらの位置合わ
せマークを使用してそれぞれのマスクをウエーハの所定
位置に正確に位置合わせするのが望ましい。
【００３５】（実施の形態３）次に、第３の実施の形態
として半導体メモリデバイスを製造した例を図１０及び
図１１を用いて説明する。図１０の（ａ）〜（ｄ）はそ
のデバイスの製造工程毎の要部断面図であり、図１１の
（ａ）及び（ｂ）は形成されたデバイスの要部平面図で
ある。図１２の（ａ）に示すように、ｐ型のSi半導体領
域71を基板（ウエーハ）を用い、その表面に通常の素子
分離技術を用いて素子分離領域72を形成する。次に、例
えば厚さ１５０ｎｍ（ナノメータ）の多結晶Si層（ゲー
ト電極）と厚さ２００ｎｍ（ナノメータ）のSiO2膜（ゲ
ート絶縁膜を積層した構造のワード線73を形成し、さら
に化学気相成長法を用いて例えば１５０ｎｍ（ナノメー
タ）のSiO2膜を被着し、異方的に加工してワード線73の
側壁にSiO2膜のサイドスペーサ74を形成する。次に、ｎ
拡散層75（ソース又はドレイン領域）を形成する。次に
図１２の（ｂ）に示すように、多結晶Siまたは高融点金
属金属シリサイド、あるいはこれらの積層膜からなるデ
ータ線76を形成する。次に、多結晶Siからなる蓄積電極
（容量電極）78を形成し、更にその上にTa2O5,Si3N4, S
iO2, BST, PZT, 強誘電体、あるいはこれらの複合膜な
どを被着してキャパシタ用絶縁膜79を形成する。引き続
き多結晶Si、高融点金属、高融点金属シリサイド、ある
いはAl, Cu等の低抵抗な導体を被着しプレート電極80を
形成する（図１２の（ｃ））。
【００３６】次に図１２の（ｄ）に示すように、配線や
絶縁膜81を形成する等の通常の配線形成工程やパッシベ
ーション工程を経てメモリデバイスを作製した。次に、
本発明に係わるリソグラフィで形成したパターンについ
て説明する。図１１の（ａ）は製造したメモリデバイス
を構成する代表的なパターンのメモリ部のパターン配置
の要部平面図を示す。82がワード線、83がデータ線、84
がアクティブ領域、85が蓄積電極、86が電極取り出し孔
のパターンである。また、図１１の（ｂ）は別のメモリ
デバイスを構成する代表的なパターンのメモリ部のパタ
ーン配置の平面図を示している。87がワード線、88がデ
ータ線、89がアクティブ領域、90が蓄積電極、91が電極
取り出し孔のパターンである。
【００３７】ここで、ワード線82、87とデータ線83、88
のパターン形成に実施の形態１、２でも説明した、図２
や図７に示したレジスト遮光帯を持つハーフトーン位相
シフトマスクを用いた。また、図１１の（ｂ）において
は蓄積電極90のパターン形成にも同様にレジスト遮光帯
を持つハーフトーン位相シフトマスクを用いた。パター
ン密度が約２５％を越える場合、その回路パターンの最
適露光量はウエーハ合わせマーク部の転写形状対称性に
影響を与えないレベルに収まる。レジスト遮光帯ハーフ
トーン位相シフトマスクは前述のように位相制御性も寸
法精度も高いためリソグラフィの転写精度も高い。さら
に図１に示すように、マスクに対し斜めから露光光を入
射させる、いわゆる斜入射照明を行ってレジスト遮光帯
を持つハーフトーン位相シフトマスクを露光することに
より、遮光部にも強い露光強度が現れる所謂サブピーク
の発生が抑えられ、かつ焦点深度が向上した。
【００３８】一方、電極取り出し孔86や91のパターン形
成には図３に示したＣｒ遮光帯を持つハーフトーン位相
シフトマスクを用いた。このマスクでは、ウエーハ合わ
せマークはＣｒ膜の中に形成されている。このマスクを
用いて露光を行うことによりこの孔パターン形成ではウ
エーハ合わせマークを対称性良くウエーハ上に形成する
ことが可能となって高い合わせ精度を得ることができ
た。
【００３９】本発明を用いて作製した半導体メモリの特
性では、具体的にはワード線の線幅バラツキが小さい事
から、（１）データの読み出しスピードが速く特性が安
定している、（２）蓄積電極の面積バラツキが小さい事
からデータの保持特性が安定している等の特性の改善が
実現できた。以上の説明では本発明をＤＲＡＭ（Dynami
c Random Access Memory）に適用した場合について説明
したが、それに限定されるものではなく、例えばＳＲＡ
Ｍ（Static Random Access Memory ）またはフラッシュ
メモリ（EEPROM: Electric Erasable Read Only Electr
ic Erasable Read Only Memory）等のようなメモリ回路
を有する半導体集積回路装置、マイクロプロセッサ等の
ような論理回路を有する半導体集積回路装置あるいは上
記メモリ回路と論理回路とを同一半導体基板に設けてい
る混載型の半導体集積回路装置にも適用できる。
【００４０】なお、上記した種々の実施の形態ではハー
フトーン位相シフトパターンをハーフトーン膜で形成
し、そのハーフトーン膜に合わせマークを設けておくこ
とによって精度よく位置合わせする例を主体に説明して
きたが、それに限らず例えば、本発明者等が先に特許出
願した特願２０００−１２８９４４号の図２Ａ〜２Ｃ、
図６、図１１Ａ及び図１１Ｂに示されているように、マ
スク用透明基板の表面部に凹凸を設けて位相シフトパタ
ーンを形成しても良い。また、この基板掘り込み方式で
の位相角の調整の仕方としては、（１）シフタパターン
形成、基板掘り込み、遮光体被着、及び遮光体パターニ
ングで作る方法と、（２）遮光体パターン形成、セルフ
アラインで遮光体パターンをマスクとして基板を掘り込
み位相角を調整する方法がある。後者の場合にはセルフ
アラインを利用するので合わせに大きな問題がなく特に
複雑な微細パターンに対して好都合である。
【００４１】以上、各々の実施の形態では主として種々
の微細なパターンを半導体ウエーハ上に転写して半導体
集積回路装置を製造する方法について説明してきたが、
それに限ることなく超電導装置やマイクロマシーン等の
ように極めて微細なパターンを有する電子デバイスを製
造する場合にも適用できる。
【００４２】
【発明の効果】本発明により、微細なパターンを寸法精
度、合わせ精度ともに高く形成することが可能となり、
動作速度の速い乃至集積度の高い半導体集積回路装置等
の電子デバイスを再現性よく製造することができる。
【図面の簡単な説明】
【図１】本発明で用いた露光方法の概要を示した概念図
である。
【図２】本発明に係わる半導体集積回路装置の製法で使
用するホトマスクの構造を示す図であり、（ａ）は平面
図、（ｂ）は断面図である。
【図３】本発明に係わる他の半導体集積回路装置の製法
で使用するホトマスクの構造を示す図であり、（ａ）は
平面図、（ｂ）及び（ｃ）は断面図である。
【図４】本発明に係わる半導体集積回路装置の製法で使
用するホトマスクの製造方法を説明するための図であ
り、（ａ）〜（ｆ）は製造工程毎の断面図である。
【図５】本発明に係わる他の半導体集積回路装置の製法
で使用するホトマスクの製造方法を説明するための図で
あり、（ａ）〜（ｈ）は製造工程毎の断面図である。
【図６】本発明に係わる半導体集積回路装置の製造方法
を説明する図であり、（ａ）〜（ｄ）は製造工程毎の半
導体ウエーハの要部断面図である。
【図７】本発明に係わる半導体集積回路装置の製造方法
で用いた他のホトマスクの構造を説明するための図であ
り、（ａ）は平面図、（ｂ）はその断面図である。
【図８】本発明に係わる半導体集積回路装置の製造方法
で用いた露光装置の概要を示した装置主要部の概念図で
ある。
【図９】本発明に係わる半導体集積回路装置の製造方法
を説明するための半導体ウエーハの要部平面図である。
【図１０】本発明に係わる他の半導体集積回路装置の製
造方法を説明するための図で、（ａ）〜（ｄ）は製造工
程毎の半導体ウエーハの要部断面図である。
【図１１】本発明によって製造された半導体集積回路装
置を説明するための図であり、（ａ）及び（ｂ）はその
パターン要部の平面図である。
【符号の説明】
3…半導体ウエーハ、3s…半導体基板、6n…ｎウエル、6
p…ｐウエル、7…フィールド絶縁膜、8, 9…ゲート絶縁
膜、10…ｎ型ＭＩＳＦＥＴＱｎのソース・ドレイン半導
体領域、11…ｐ型ＭＩＳＦＥＴＱｐのソース・ドレイン
半導体領域、12…層間絶縁膜、13L…配線、13R…抵抗、
14…TEOS膜、15…接続孔、16L1… 第１層配線、31…ウ
エーハ、32…チップ、33…スクライブエリア、40…石英
ガラス、41…ハーフトーン膜、42…レジスト膜、43…パ
ターン露光、44…レジストパターン、45…ハーフトーン
パターン、46…回路パターン、47…ネガ型レジスト、48
…露光光、49…遮光帯、50…石英ガラス、51…ハーフト
ーン膜、52…Cr膜、53…レジスト、54…露光、55…レジ
ストパターン、56…Crパターン、57…ハーフトーン膜パ
ターン、58…レジスト、59…露光、60…レジストパター
ン、61…Crパターン、62…回路パターン領域（チップエ
リア）、63…遮光帯領域、71…Si半導体、72…素子分離
領域、73…ワード線、74…サイドスペーサ、75…n拡散
層、76…データ線、78…蓄積電極、79…キャパシタ用絶
縁膜、80…プレート電極、81…配線、82…ワード線、83
…データ線、84…アクティブ領域、85…蓄積電極、86…
電極取り出し孔のパターン、87…ワード線、88…データ
線、89…アクティブ領域、90…蓄積電極、91…電極取り
出し孔のパターン、100…石英ガラス、101…ハーフトー
ン膜、102…レジスト膜、103…ゲートパターン、104…
レチクルアライメントマーク、105…ウエーハ合わせマ
ーク、106…露光領域、110…斜入射露光光、111…回折
光、112…レジスト、113…投影露光光、114…ウエー
ハ、115…レジスト膜、200…石英ガラス、201…ハーフ
トーン膜、202…Cr、203…孔パターン、204…レチクル
アライメントマーク、205…ウエーハ合わせマーク、206
…ハーフトーン領域、1501…光源、1502…フライアイレ
ンズ、1503…照明形状調整アパーチャ、1504, 1505…コ
ンデンサレンズ、1506…ミラー、1507…マスク、1508…
投影レンズ、1509…半導体ウエーハ、1510…ペリクル、
1511…マスク位置制御手段、1512…マスクステージ、15
13…位置検出手段、1514…試料台、1515…Ｚステージ、
1516…ＸＹステージ、1517…主制御系、1518, 1519…駆
動手段、1520…ミラー、1521…レーザ測長器、1522…マ
スキングブレード、1523…ウエーハ合わせマーク、1524
…ウエーハマーク検出系。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】透光性基体上部に設けられた位相シフトハ
    ーフトーンパターンと該パターンの形成領域の外側に設
    けられたレジスト膜とを有するハーフトーン位相シフト
    マスクに斜入射光を照射することによって上記パターン
    を被加工物の表面に設けられた感光性膜に対して露光す
    ることを特徴とする電子デバイスの製造方法。
  2. 【請求項２】上記被加工物の表面に設けられた感光性膜
    の異なる近接した部位に対して上記パターンを上記レジ
    スト膜の位置を部分的に重ならしめて繰り返し露光する
    ことを特徴とする請求項１記載の電子デバイスの製造方
    法。
  3. 【請求項３】複数のマスクを用いて孔パターンとそれよ
    りも少なくとも長手方向の寸法の大きい電極配線パター
    ンを被加工物の表面に形成するに際し、第１透光性基体
    の上部に設けられた上記孔パターンに対応する位相シフ
    トハーフトーンパターンと該パターンの形成領域の外側
    の上記透光性基体の表面上部に設けられた金属遮光膜と
    を有する第１のハーフトーン位相シフトマスクを用いた
    第１投影露光処理によって上記孔パターンを上記被加工
    物の第１表面に形成し、第２透光性基体の上部に設けら
    れた上記電極配線パターンに対応する位相シフトハーフ
    トーンパターンと該パターンの形成領域の外側に帯状に
    設けられたレジスト遮光膜とを有する第２のハーフトー
    ン位相シフトマスクを用いた第２投影露光処理によって
    上記電極配線パターンを上記被加工物の第２表面に形成
    することを特徴とする電子デバイスの製造方法。
  4. 【請求項４】複数のマスクを用いて孔パターンとそれよ
    りも少なくとも長手方向の寸法の大きい電極配線パター
    ンを被加工物の表面に形成するに際し、第１透光性基体
    の上部に設けられた遮光部と透光部とからなる上記孔パ
    ターンに対応するパターンを有するバイナリマスクを用
    いた第１の投影露光によって上記孔パターンを上記被加
    工物の第１表面に形成し、第２透光性基体の上部に設け
    られた上記電極配線パターンに対応する位相シフトハー
    フトーンパターンと該パターンの形成領域の外側に設け
    られたレジスト遮光膜とを有するハーフトーン位相シフ
    トマスクを用いた第２の露光処理によって上記上記電極
    配線パターンを上記被加工物の第２表面に形成すること
    を特徴とする電子デバイスの製造方法。
  5. 【請求項５】複数の半導体領域を有する半導体基板の上
    部に設けられた絶縁層に複数の微細孔パターンを形成す
    る際に、第１透光性基体の上部に設けられた上記微細孔
    パターンに対応する位相シフトハーフトーン膜パターン
    と該パターンの形成領域の外側の上記透光性基体の表面
    上部に設けられた金属遮光膜とを有する第１のハーフト
    ーン位相シフトマスクを用いて上記絶縁膜上部に設けら
    れた第１感光性膜を露光し、上記半導体基板の上部に設
    けられた導電層に上記微細孔パターンよりも少なくとも
    長手方向の寸法の大きい複数の電極配線パターンを形成
    する際に、第２透光性基体の上部に設けられた上記電極
    配線パターンに対応する位相シフトハーフトーン膜パタ
    ーンと該パターンの形成領域の外側に設けられたレジス
    ト遮光膜とを有する第２のハーフトーン位相シフトマス
    クを用いて上記導電層上部に設けられた第２感光性膜を
    露光することを特徴とする半導体集積回路装置の製造方
    法。
  6. 【請求項６】上記第１のハーフトーン位相シフトマスク
    には該マスクの位置合わせマークが上記金属遮光膜に形
    成され、上記第２のハーフトーン位相シフトマスクには
    該マスクの位置合わせマークが上記ハーフトーン膜に形
    成され、それらの位置合わせマークを用いて上記半導体
    基板に対する両マスクの位置合わせが行われることを特
    徴とする請求項５記載の半導体集積回路装置の製造方
    法。
  7. 【請求項７】複数の半導体領域を有する半導体基板の上
    部に設けられた絶縁層に複数の微細孔パターンを形成す
    る際に、第１透光性基体の上部に設けられた遮光部と透
    光部とからなる上記微細孔パターンに対応するパターン
    を有するバイナリマスクを用いて上記絶縁膜上部に設け
    られた第１感光性膜を露光し、上記半導体基板の上部に
    設けられた導電層に上記孔パターンよりも少なくとも長
    手方向の寸法の大きい複数の電極配線パターンを形成す
    る際に、第２透光性基体の上部に設けられた上記電極配
    線パターンに対応する位相シフトハーフトーン膜パター
    ンと該パターンの形成領域の外側に設けられたレジスト
    遮光膜とを有するハーフトーン位相シフトマスクを用い
    て上記導電層上部に設けられた第２感光性膜を露光する
    ことを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】上記ハーフトーン位相シフトマスクには該
    マスクの位置合わせマークが上記ハーフトーン膜に形成
    され、上記位置合わせマークを用いて上記半導体基板に
    対する上記マスクの位置合わせが行われることを特徴と
    する請求項７記載の半導体集積回路装置の製造方法。
  9. 【請求項９】回路パターンを形成するために透光性基体
    上に設けられた露光光を減光し且つ該露光光の位相をシ
    フトさせるハーフトーン膜パターンと上記回路パターン
    の形成領域の外側の外側に設けられたレジスト膜とを有
    するハーフトーン位相シフトマスクを準備する工程と、
    上記位相シフトマスクの上記回路パターンの形成領域に
    光を照射しその蛍光を観察することによって上記マスク
    におけるレジスト残りの有無を検査する工程と、上記検
    査された位相シフトマスクを用いて被加工物の一主面上
    に設けられた感光性膜を露光し上記感光性膜に上記回路
    パターンを転写する工程とからなることを特徴とする電
    子デバイスの製造方法。
  10. 【請求項１０】透光性基体上に回路パターンが形成さ
    れ、上記回路パターンが形成された領域の外側に露光光
    を遮光するレジスト膜からなる領域が設けられたホトマ
    スクを準備し、上記レジスト膜が部分的に重ね露光され
    るように上記ホトマスクを斜入射光でステッパ露光又は
    スキャン露光することにより被加工物の一主面上に設け
    られた感光性膜に転写場所を変えて上記回路パターンを
    複数回転写することを有することを特徴とする電子回路
    デバイスの製造方法。
  11. 【請求項１１】回路パターン及びマスク位置合わせマー
    クを形成するハーフトーン位相シフト膜と、上記回路パ
    ターン及びマスク位置合わせマーク形成領域の外側に設
    けられた遮光性のレジスト膜とが透光性基体上に設けら
    れたハーフトーン位相シフトマスクを縮小投影露光装置
    に装着し、上記ハーフトーン膜に形成されたマスク位置
    合わせマークを参照して上記ハーフトーン位相シフトマ
    スクと被露光物であるウエーハとの位置合わせを行なっ
    た後に、被加工物の一主面上に設けられた感光性膜に対
    し上記ハーフトーン位相シフトマスクを用いて斜入射露
    光処理を施こすことを特徴とする電子デバイスの製造方
    法。
  12. 【請求項１２】透光性基体上部に設けられた位相シフト
    ハーフトーンパターンと該パターンの形成領域の外側に
    設けられたレジスト膜とを有するハーフトーン位相シフ
    トマスクを上記レジスト膜を搬送手段及び支持手段に接
    触させずに投影露光装置に装着し、上記マスクに斜入射
    光を照射することによって上記パターンを被加工物の表
    面に設けられた感光性膜の異なる近接した部位に対して
    上記レジスト膜の位置を部分的に重ならしめて複数回露
    光することを特徴とする電子デバイスの製造方法。
  13. 【請求項１３】回路パターンが配置されているパターン
    形成領域の外側に露光光を遮光するレジスト膜が被着さ
    れたホトマスクと、該パターン形成領域の外側にメタル
    で露光光を遮光するホトマスクを用いてリソグラフィを
    行い、電子回路デバイスを製造することを特徴とした電
    子回路デバイスの製造方法。
  14. 【請求項１４】露光光透過領域に対し露光光を減光し、
    且つ露光光の位相が反転する領域を有するハーフトーン
    位相シフトマスクを用いてリソグラフィを行い電子回路
    デバイスを製造する電子回路デバイスの製造方法におい
    て、回路パターンが配置されているパターン形成領域の
    外側に露光光を遮光するレジスト膜が被着されたハーフ
    トーン位相シフトマスクと、該パターン形成領域の外側
    にメタルで露光光を遮光するホトマスクを用いたことを
    特徴とする電子回路デバイスの製造方法。
  15. 【請求項１５】請求項１４記載の電子回路デバイスの製
    造方法において、回路パターンが配置されているパター
    ン形成領域の外側にレジスト膜が被着されたハーフトー
    ン位相シフトマスクの適用工程が電子回路デバイスのゲ
    ート作成工程及び或いは電子回路デバイスの配線工程で
    あり、パターン形成領域の外側にメタルが形成されたホ
    トマスクの適用工程が導通孔の形成工程であることを特
    徴とした電子回路デバイスの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446306B1 (ko) * 2002-08-28 2004-09-01 삼성전자주식회사 고집적 회로 소자 제조용 마스크, 그 레이아웃 생성 방법,그 제조 방법 및 이를 이용한 고집적 회로 소자 제조 방법
JP2016206234A (ja) * 2015-04-15 2016-12-08 大日本印刷株式会社 変形照明用アパーチャおよび露光装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2864915B2 (ja) * 1992-12-07 1999-03-08 株式会社日立製作所 半導体装置の製造方法
JP3612525B2 (ja) * 2002-06-04 2005-01-19 Ｎｅｃ液晶テクノロジー株式会社 薄膜半導体装置の製造方法及びそのレジストパターン形成方法
GB0229226D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Liquid crystal displays with post spacers, and their manufacture
JP3787123B2 (ja) * 2003-02-13 2006-06-21 株式会社東芝 検査方法、プロセッサ及び半導体装置の製造方法
KR100634437B1 (ko) * 2004-10-05 2006-10-16 삼성전자주식회사 반도체 소자 제조용 마스크 및 그 제조방법
US7566526B2 (en) * 2004-12-22 2009-07-28 Macronix International Co., Ltd. Method of exposure for lithography process and mask therefor
DE102005024348B4 (de) * 2005-05-27 2010-04-22 Qimonda Ag Verfahren zur photolithographischen Strukturierung einer Vielzahl von Belichtungsfeldern
CN1940540A (zh) * 2005-09-30 2007-04-04 Hoya株式会社 缺陷检查装置和缺陷检查方法
JP2008026822A (ja) * 2006-07-25 2008-02-07 Toshiba Corp フォトマスクの製造方法及び半導体装置の製造方法
KR100763349B1 (ko) * 2006-09-14 2007-10-04 삼성전기주식회사 금속 스탬프 제조방법
US8343578B2 (en) * 2006-10-30 2013-01-01 International Business Machines Corporation Self-assembled lamellar microdomains and method of alignment
KR100819006B1 (ko) * 2007-02-13 2008-04-03 삼성전자주식회사 마이크로 어레이용 마스크 세트, 이의 제조 방법, 및마스크 세트를 이용한 마이크로 어레이의 제조 방법
US8158015B2 (en) * 2007-03-15 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fitting methodology of etching times determination for a mask to provide critical dimension and phase control
CN101281359B (zh) * 2007-04-06 2010-09-29 中芯国际集成电路制造(上海)有限公司 衰减式相位移光罩的制造方法
US20080254376A1 (en) * 2007-04-11 2008-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-shifting mask and method of fabricating same
KR101916225B1 (ko) * 2012-04-09 2018-11-07 삼성전자 주식회사 Ｔｓｖ를 구비한 반도체 칩 및 그 반도체 칩 제조방법
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10908494B2 (en) * 2017-05-31 2021-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Photomask and manufacturing method thereof
KR102261212B1 (ko) * 2017-06-09 2021-06-03 엘지디스플레이 주식회사 표시장치
CN109755127B (zh) * 2018-12-27 2020-11-10 中国科学院物理研究所 一种用于芯片制造的刻蚀与沉积-剥离融合方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05181257A (ja) 1992-01-06 1993-07-23 Sharp Corp 光露光用マスク
JPH05289307A (ja) 1992-04-13 1993-11-05 Matsushita Electric Ind Co Ltd レチクルおよびレチクル製造方法
JPH09211837A (ja) 1996-01-30 1997-08-15 Sanyo Electric Co Ltd 位相シフトマスク及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446306B1 (ko) * 2002-08-28 2004-09-01 삼성전자주식회사 고집적 회로 소자 제조용 마스크, 그 레이아웃 생성 방법,그 제조 방법 및 이를 이용한 고집적 회로 소자 제조 방법
JP2016206234A (ja) * 2015-04-15 2016-12-08 大日本印刷株式会社 変形照明用アパーチャおよび露光装置

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