KR100798569B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치의 개발 또는 제조 기간을 단축하기 위해서, 집적 회로 패턴을 노광 처리에 의해 웨이퍼 상에 전사할 때에, 메탈로 형성된 노광 패턴(2a) 외에, 레지스트막으로 형성된 차광 패턴(3a)을 일부에 포함하는 포토마스크 PM1을 이용한다.
Figure 112003000300730-pct00001
노광, 차광, 전사, 리소그래피, 웨이퍼, 포토마스크

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF MANUFACTURING INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 반도체 집적 회로 장치의 제조 공정에서의 리소그래피 기술에 적용하기에 유효한 기술에 관한 것이다.
반도체 집적 회로 장치의 제조에 있어서는, 미세 패턴을 반도체 웨이퍼 상에 전사하는 방법으로서, 리소그래피 기술이 이용된다. 리소그래피 기술에서는 주로 투영 노광 장치가 이용되고, 투영 노광 장치에 장착한 포토마스크(이하, 단순히 마스크라고 함)의 패턴을 반도체 웨이퍼(이하, 단순히 웨이퍼라고 함) 상에 전사하여 디바이스 패턴을 형성한다.
본 발명자가 검토한 통상의 마스크의 마스크 패턴은, 투명 석영 기판 위에 형성된 크롬(Cr) 등의 차광막을 패턴 가공함으로써 형성된다. 이 차광막의 패턴 가공은, 예를 들면 다음과 같다. 우선, 차광막 상에 전자선 감응 레지스트를 도포하고, 그 전자선 감응 레지스트에 전자선 묘화 장치로서 원하는 패턴을 묘화한 후, 현상에 의해 원하는 형상의 레지스트 패턴을 형성한다. 계속해서, 그 레지스트 패턴을 에칭 마스크로 하여 드라이 에칭이나 웨트 에칭으로 차광막을 패턴 가공한 후, 레지스트 패턴의 제거 및 세정 등을 순서대로 행하고, 원하는 형상의 차광 패턴을 투명 석영 기판 위에 형성하고 있다.
또한, 최근의 리소그래피의 해상도 향상을 목적으로 여러가지의 마스크 구조가 제안되어 있다. 예를 들면, 일본 특개평4-136854호 공보에는, 단일 투명 패턴의 해상도 향상 수단으로서, 하프톤형 위상 시프트 마스크를 이용하는 기술이 개시되어 있다. 이 기술에서는 단일 투명 패턴의 주위를 반투명으로 하여, 즉 마스크의 차광부를 반투명으로 한 상태에서, 그 반투명부를 통과하는 포토레지스트의 감도 이하의 약간의 광과, 투명 패턴을 통과하는 광의 위상을 반전시키도록 하고 있다. 반투명막을 통과한 광은 주 패턴인 투명 패턴을 통과한 광에 대하여 위상이 반전하기 때문에, 그 경계부에서 위상이 반전하여, 경계부에서의 광 강도가 영(0)에 근접한다. 이에 의해, 상대적으로 투명 패턴을 통과한 광의 강도와, 패턴 경계부의 광 강도와의 비율은 커져 반투명막을 이용하지 않는 기술에 비하여 콘트라스트가 높은 광 강도 분포가 얻어진다. 이 하프톤형 위상 시프트 마스크는 상기 통상의 마스크의 차광막이 하프톤 위상 시프트막으로 변경된 것으로, 상기 통상의 마스크의 제조 공정과 거의 동일한 공정에서 제조된다.
또한, 예를 들면 일본 특개평5-289307호 공보에는, 마스크의 제조 공정의 간략화 및 고정밀도화를 목적으로, 차광막을 레지스트막으로 형성하는 기술이 개시되어 있다. 이 방법은 통상의 전자선 감응 레지스트나 광 감응 레지스트가 파장 200㎚ 정도 이하의 진공 자외광을 차광한다고 하는 성질을 이용한 것이다. 이 방법에 따르면, 차광막의 에칭 공정이나 레지스트의 제거 공정이 불필요하게 되므로, 마스 크의 비용 저감, 치수 정밀도 향상, 결함 저감이 가능하다.
또한, 예를 들면 일본 특개소55-22864호 공보에는, 금속막 및 유기 물질층을 적층하여 이루어지는 패턴을 갖는 리소그래피용 마스크 기술에 대하여 기재가 있으며, 유리 기판의 주면 위의 크롬층을 패턴 가공하기 위한 포토레지스트 패턴에 대하여 아르곤 이온을 조사하고, 그 포토레지스트 패턴을 크롬층 패턴에 고착함으로써, 노광 광에 대한 차폐 효과를 향상시키는 기술이 개시되어 있다.
또한, 예를 들면 일본 특개소60-85525호 공보에는, 수복해야 할 결함을 갖는 마스크 상에 포토레지스트를 도포한 후, 그 포토레지스트에 있어서 마스크를 수복해야 할 미소 영역에 집속 전하 입자 빔을 조사함으로써 탄소 피막화시켜 불투명 상태로 하는 기술이 개시되어 있다.
또한, 예를 들면 특개소54-83377호 공보에는, 포토마스크의 국부적인 불량 개소에 불투명 유탁액을 매립함으로써 패턴의 수정을 행하는 기술이 개시되어 있다.
〈발명의 개시〉
그런데, 상기 마스크 기술에서는 이하의 과제가 있는 것을 본 발명자들은 발견하였다.
즉, 마스크 상의 마스크 패턴의 변경 또는 수정에 신속하게 대응할 수 없다는 과제가 있다. 반도체 집적 회로 장치의 제조 공정에서는 고객으로부터의 요구 사양에 따른 반도체 칩 구성을 실현하기 위해서, 제품 개발 시나 제조 시에 고객의 요구 등을 위해, 메모리의 정보 재기입을 위해, 특성 조정을 위해, 또는 불량 회로 구제를 위해, 회로 패턴을 변경 또는 수정하는 경우가 있다. 예를 들면, 일본 특개소63-274156호 공보에는, ROM(Read Only Memory)을 내장하는 반도체 집적 회로 장치의 제조에 있어서 ROM에의 정보 기입을 위해 배선을 빈번하게 변경하는 것이 필요한 것이 기재되어 있다. 그러나, 통상의 마스크에서는, 그 설계 변경이나 수정 시 마다, 마스크 기판을 준비하여, 크롬막의 퇴적 및 패턴 가공을 행해야 하므로, 마스크의 제조에 시간이 걸린다. 이 때문에, 반도체 집적 회로 장치를 개발 또는 제조하는 데 많은 시간과 노동력을 필요로 한다.
또한, 마스크의 차광 패턴을 레지스트막으로 형성하는 상기 기술에서는 마스크를 실제로 반도체 집적 회로 장치의 제조 공정에서 이용할 때의 문제점이나 그 마스크의 제조 상의 문제점 및 그 대책에 대하여 개시되어 있지 않고, 예를 들면 다음과 같은 과제가 있다.
첫째, 마스크의 얼라이먼트 마크, 패턴 측정 마크 또는 제품 판정 마크 등과 같은 각종 정보 검출 등에 이용하는 소정의 패턴의 검출이 곤란하다는 과제이다. 예를 들면, 현재 사용되고 있는 마스크 결함 검사 장치나 노광 장치 등에서는 마스크의 얼라이먼트에 할로겐 램프 등을 주로 이용하고 있다. 따라서, 마스크를 결함 검사 장치나 노광 장치 등에 장착하는 경우에, 마스크 상의 검출 마크가 레지스트막 패턴에 의해 형성되어 있으면, 레지스트막으로는 광 투과율이 높고, 높은 콘트라스트를 얻을 수 없기 때문에, 패턴의 검출이 곤란하다. 이 때문에, 마스크와 결함 검사 장치나 노광 장치 등과의 얼라이먼트가 곤란하게 되고, 양호한 검사나 노광을 할 수 없게 되는 과제가 있다.
둘째, 마스크를 결함 검사 장치나 노광 장치 등에 장착할 때에 이물이 발생한다는 과제이다. 상기 기술에서는, 마스크를 결함 검사 장치나 노광 장치 등에 장착할 때에, 마스크의 레지스트막이 결함 검사 장치나 노광 장치 등의 마스크 고정 부재(예를 들면, 진공 고정)에 직접 접촉하게 되므로, 레지스트막이 떨어져 나가거나 깍이거나 함으로써 이물이 발생한다. 이 이물이, 예를 들면 검사 장치나 노광 장치의 렌즈의 표면에 부착하거나, 챔버 내를 오염하거나, 반도체 웨이퍼의 표면에 부착하는 것에 기인하여, 패턴의 검사 정밀도나 전사 정밀도의 열화를 초래하거나, 패턴의 단락 불량이나 개방 불량 등과 같은 불량이 발생하기도 하기 때문에, 반도체 집적 회로 장치의 신뢰성 및 수율이 저하하는 과제가 있다.
셋째, 마스크 상에 페리클을 접착하는 경우에, 그 접착부에 레지스트막이 존재하면 페리클을 잘 붙일 수 없고, 페리클이 박리되기 쉬워져, 페리클 박리 시에 이물이 발생하는 과제이다.
본 발명의 목적은 마스크에 있어서의 마스크 패턴의 변경 또는 수정 시간을 단축할 수 있는 기술을 제공하는 데 있다.
또한, 본 발명은 반도체 집적 회로 장치의 개발 또는 제조 기간을 단축할 수 있는 기술을 제공하는 데 있다.
또한, 본 발명의 목적은 레지스트막을 차광막으로서 기능시키는 마스크에 있어서, 정보 검출 능력을 향상시킬 수 있는 기술을 제공하는 데 있다.
또한, 본 발명의 목적은 레지스트막을 차광막으로서 기능시키는 마스크를 이용한 노광 처리에 있어서, 이물의 발생을 억제 또는 방지할 수 있는 기술을 제공하 는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 마스크 기판의 주면 위에 레지스트막으로 이루어지는 차광부 및 메탈로 이루어지는 차광부를 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면의 레지스트막에 소정의 패턴을 전사하는 공정을 포함하는 것이다.
또한, 본 발명은 상기 레지스트막으로 이루어지는 차광부를 제거하고, 대신에 레지스트막으로 이루어지는 새로운 차광부를 형성함으로써, 차광부의 수정 또는 변경을 행한 후, 상기 노광 처리를 행하는 것이다.
또한, 본 발명은 상기 마스크 기판의 주면의 주변부에 메탈로 이루어지는 차광부를 형성하고, 그 위에 페리클이 접촉 고정되어 있는 것이다.
또한, 본 발명은 상기 마스크 기판의 주면의 주변부에 메탈로 이루어지는 차광부를 형성하고, 그 차광부에 개구부를 형성함으로써 정보 검출용 패턴을 형성한 것이다.
도 1(a)은 본 발명의 일 실시예인 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 2는 포토마스크 상에 소정의 패턴을 묘화할 때의 포토마스크의 보유 수단을 모식적으로 도시하는 설명도.
도 3(a)∼(c)는 도 1의 포토마스크의 제조 공정 중에서의 단면도.
도 4는 대표적인 전자선 레지스트막의 분광 투과율을 나타내는 그래프도.
도 5(a)∼(c)는 도 1의 포토마스크의 제조 공정의 변형예로서, 그 제조 공정 중에서의 단면도.
도 6(a)∼(c)는 도 1의 포토마스크의 제조 공정의 변형예로서, 그 제조 공정 중에 있어서의 단면도.
도 7은 도 1의 포토마스크를 이용한 반도체 집적 회로 장치의 제조 공정으로서, (a)는 반도체 웨이퍼의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 8은 도 7에 계속되는 공정으로서, (a)는 반도체 웨이퍼의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 9는 도 8에 계속되는 공정으로서, (a)는 반도체 웨이퍼의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 10은 본 실시예에서 이용한 축소 투영 노광 장치의 일례의 설명도.
도 11은 도 1의 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 12는 도 11에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 13은 도 12에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 14는 도 13에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 15(a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 16은 도 15에 계속되는 공정으로서, (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시의 도 1의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 17(a)은 도 16의 포토마스크에 의해 전사된 패턴을 도시하는 반도체 웨이퍼의 평면도, (b)는 (a)의 A-A선의 단면도.
도 18은 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 일례의 평면도.
도 19는 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 다른 예의 평면도이다.
도 20은 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 또 다른 예의 평면도.
도 21(a)은 본 발명의 다른 실시예인 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 22(a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 21의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 23(a)은 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 24(a)는 본 발명의 다른 실시예인 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 25(a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 24의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 26(a)은 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 27(a)은 본 발명의 다른 실시예인 제1 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 28(a)은 본 발명의 다른 실시예인 제2 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 29(a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 28의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 30(a)은 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 28의 포토마스크의 평면도, (b)는 (a)의 A-A선의 단면도.
도 31(a)은 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 도시하는 포토마스크의 단면도.
도 32(a)는 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포 토마스크의 제조 공정 중의 단면도.
도 33(a)은 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 제조 공정 중의 단면도.
도 34(a)∼(d)는 본 발명의 다른 실시예인 포토마스크의 제조 공정 중의 단면도.
도 35(a)는 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 도시하는 포토마스크의 단면도.
도 36(a)∼(e)은 도 35의 포토마스크의 제조 공정 중의 단면도.
도 37(a)은 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 도시하는 포토마스크의 단면도.
도 38은 본 발명의 다른 실시예인 포토마스크의 단면도.
도 39는 본 발명의 다른 실시예인 포토마스크의 단면도.
도 40(a)은 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 패턴 수정 변경 시의 단면도.
도 41(a)은 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크의 패턴 수정 변경 시의 단면도.
도 42(a)는 본 발명의 다른 실시예인 포토마스크의 단면도, (b)는 (a)의 포토마스크를 노광 장치에 장착했을 때의 설명도.
도 43(a)은 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, (b)는 (a)의 A-A선의 단면도.
도 44(a) 및 (b)는 본 발명의 다른 실시예인 포토마스크에 있어서 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴 사이에 위치 어긋남이 생긴 경우의 설명도.
도 45(a)는 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, (b)는 (a)의 A-A선의 단면도.
도 46(a)은 도 45의 포토마스크에 있어서 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 위치가 어긋난 경우를 도시하는 설명도, (b)는 (a)의 포토마스크를 이용하여 반도체 웨이퍼에 전사된 패턴의 평면도, (c)는 (b)의 A-A선의 단면도.
도 47(a) 및 (b)는 도 46(b)의 상층의 패턴층을 도시한 반도체 웨이퍼의 주요부 평면도, (c)는 (a) 및 (b)의 A-A선의 단면도.
도 48(a)은 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, (b)는 (a)의 A-A선의 단면도.
도 49(a)는 도 48의 포토마스크를 이용하여 반도체 웨이퍼에 전사된 패턴의 평면도, (b)는 (a)의 A-A선의 단면도.
도 50(a)은 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 주요부 평면도, (b)는 (a)의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴이 위치 어긋난 경우를 도시하는 주요 부 평면도.
도 51은 본 발명의 다른 실시예인 반도체 칩의 평면도.
도 52(a)는 도 51의 반도체 칩에서의 기본 셀의 평면도, (b)는 (a)의 주요부 단면도, (c)는 (b)에 배선층을 형성한 경우의 반도체 칩의 주요부 단면도.
도 53(a)은 도 51의 반도체 칩에 형성되는 NAND 회로의 심볼도, (b)는 (a)의 회로도, (c)는 (b)의 패턴 레이아웃을 도시하는 주요부 평면도.
도 54(a) 및 (b)는 본 발명의 다른 실시예의 포토마스크로서, 도 53의 회로 패턴을 전사할 때에 이용하는 포토마스크의 주요부 평면도.
도 55(a)는 도 51의 반도체 칩에 형성되는 NOR 회로의 심볼도, (b)는 (a)의 회로도, (c)는 (b)의 패턴 레이아웃을 도시하는 주요부 평면도.
도 56(a) 및 (b)는 본 발명의 다른 실시예의 포토마스크로서, 도 55의 회로 패턴을 전사할 때에 이용하는 포토마스크의 주요부 평면도.
도 57(a)은 마스크 ROM의 주요부 평면도, (b)는 (a)의 회로도, (c)는 (a)의 A-A선의 단면도.
도 58(a)은 본 발명의 다른 실시예의 포토마스크로서, 도 57의 마스크 ROM에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (a)의 데이터 기입 시의 모습을 도시하는 반도체 웨이퍼의 단면도.
도 59(a)는 본 발명의 다른 실시예의 포토마스크로서, 도 57의 마스크 ROM에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (a)의 데이터 기입 시의 모습을 도시하는 반도체 웨이퍼의 단면도.
도 60(a)은 본 발명의 다른 실시예의 포토마스크로서, 도 57의 마스크 ROM에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (a)의 데이터 기입 시의 모습을 도시하는 반도체 웨이퍼의 단면도.
도 61(a)은 다른 마스크 ROM의 주요부 평면도, (b)는 (a)의 회로도, (c)는 (a)의 A-A선의 단면도.
도 62(a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 ROM에 데이터 기입을 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (b)의 회로도, (d)의 (b)의 A-A선의 단면도.
도 63(a) 및 (b)는 도 62의 컨택트홀의 형성 방법을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.
도 64(a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 ROM에 데이터 기입을 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포 토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (b)의 회로도, (d)는 (b)의 A-A선의 단면도.
도 65(a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 ROM에 데이터 기입을 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때에 이용하는 포토마스크의 주요부 평면도, (b)는 (a)의 포토마스크로 전사되는 패턴의 위치를 도시하는 반도체 웨이퍼의 주요부 평면도, (c)는 (b)의 회로도, (d)는 (b)의 A-A선의 단면도.
도 66(a)은 본 발명의 다른 실시예인 마스크 ROM의 주요부 평면도, (b)는 (a)의 회로도, (c)는 (a)의 A-A선의 단면도.
도 67은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 특성 조정의 설명도.
도 68은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 특성 조정의 설명도.
도 69(a)는 반도체 웨이퍼 상에서의 도 67 또는 도 68의 단자의 패턴을 모식적으로 도시하는 설명도, (b)는 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.
도 70(a)은 반도체 웨이퍼 상에서의 도 67 또는 도 68의 단자의 패턴의 설명도, (b)는 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.
도 71은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 용장 구성의 설 명도.
도 72(a)는 반도체 웨이퍼 상에서의 도 71의 단자의 패턴을 모식적으로 도시하는 설명도, (b)는 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.
도 73(a)은 반도체 웨이퍼 상에서의 도 71의 단자의 패턴의 설명도, (b)는 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.
도 74(a)∼(c)는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크에 있어서의 일련의 흐름의 일례의 설명도.
도 75는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.
도 76은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.
도 77은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.
도 78(a)은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도, (b) 및 (c)는 반도체 웨이퍼 상에 전사된 정보의 기술예를 나타내는 반도체 웨이퍼의 주요부 평면도, (d)는 (b)의 A-A선의 단면도.
도 79(a) 및 (b)는 본 발명의 다른 실시예인 포토마스크로서, 도 78(b)의 정보를 전사할 때에 이용한 포토마스크의 주요부 평면도.
〈발명을 실시하기 위한 최량의 형태〉
본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
1. 마스크(광학 마스크) : 기판 위에 광을 차광하는 패턴이나 광의 위상을 변화시키는 패턴을 형성한 것이다. 실치의 수배의 패턴이 형성된 레티클도 포함한다. 기판 위란, 기판 상면, 기판 상면에 근접한 내부 영역 또는 상공 영역을 포함한다(상면에 근접한 다른 기판 위에 배치해도 됨). 마스크의 제1 주면은, 상기 광을 차폐하는 패턴이나 광의 위상을 변화시키는 패턴이 형성된 면이고, 마스크의 제2 주면은 제1 주면과는 반대측의 면이다. 통상의 마스크(2치 마스크)는, 기판 위에 광을 차광하는 패턴과 광을 투과시키는 패턴으로 마스크 패턴을 형성한 일반적인 마스크이다.
2. 마스크의 패턴면을 이하의 영역으로 분류한다. 전사되어야 할 집적 회로 패턴이 배치되는 영역 「집적 회로 패턴 영역」, 페리클에 덮여 있는 영역 「페리클 커버 영역」, 집적 회로 패턴 영역 이외의 페리클 커버 영역 「집적 회로 패턴 주변 영역」, 페리클에 덮여 있지 않는 외부 영역 「주변 영역」, 주변 영역 중, 광학적 패턴이 형성되어 있는 내측의 영역 「주변 내부 영역」, 그 밖의 주변 영역에서 진공 흡착 등에 사용되는 부분 「주변 외부 영역」.
3. 마스크 차광 재료에 관하여 「메탈」이라고 할 때에는, 크롬, 산화 크롬, 그 밖의 금속 및 금속의 화합물 등을 가리키고, 넓게는 금속 원소를 포함하는 단체, 화합물, 복합체 등으로 차광 작용이 있는 것을 포함한다.
4. 「차광 영역」, 「차광막」, 「차광 패턴」이라고 할 때에는, 그 영역에 조사되는 노광 광 중, 40% 미만을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 수 %로부터 30% 미만의 것이 사용된다. 한편, 「투명」, 「투명막」, 「광 투과 영역」, 「광 투과 패턴」이라고 할 때에는 그 영역에 조사되는 노광 광 중, 60% 이상을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다. 메탈 또는 레지스트막으로 형성된 차광 영역, 차광막 및 차광 패턴의 상위 개념을 차광부라고 한다.
5. 하프톤 마스크 : 위상 시프트 마스크의 일종으로 시프터와 차광막을 겸용하는 하프톤막의 투과율이 1% 이상, 40% 미만으로, 그것이 없는 부분과 비교했을 때의 위상 시프트량이 광의 위상을 반전시키는 하프톤 시프터를 갖는 것이다.
6. 레벤손형 위상 시프트 마스크 : 차광 영역에 의해 이격된 서로 이웃하는 개구의 위상을 서로 반전시켜, 그 간섭 작용에 의해 선명한 상을 얻고자 하는 위상 시프트 마스크의 일종이다.
7. 통상 조명 : 비변형 조명으로, 광 강도 분포가 비교적 균일한 조명을 말한다.
8. 변형 조명 : 중앙부의 조도를 낮춘 조명으로, 경사 방향 조명, 윤대 조명(zone illumination), 4중극 조명, 5중극 조명 등의 다중극 조명 또는 그와 등가인 동공 필터(pupil filter)에 의한 초해상 기술을 포함한다.
9. 해상도 : 패턴 치수는 투영 렌즈의 개구 수 NA(Numerical Aperture)와 노광 파장 λ로 규격화하여 표현할 수 있다. 다른 파장이나 다른 렌즈 NA를 이용하는 경우에는 해상도 R은 R=K1·λ/NA로 표현되므로 환산하여 이용하면 된다. 단, 초점 심도 D도 D=K2·λ/(NA)2로 표현되므로, 초점 심도는 다르다.
10. 반도체 분야에서는 자외선은 다음과 같이 분류한다. 파장이 400㎚ 정도 미만으로, 50㎚ 정도 이상을 자외선, 300㎚ 이상을 근자외선, 300㎚ 미만, 200㎚ 이상을 원자외선, 200㎚ 미만을 진공 자외선. 또, 본원의 주된 실시예는 200㎚ 미만의 진공 자외선 영역을 중심으로 설명하지만, 이하의 실시예에서 설명하는 변경을 행하면, 250㎚ 미만, 200㎚ 이상의 KrF 엑시머 레이저에 의한 원적외선이라도 가능한 것은 물론이다. 또한, 100㎚ 미만, 50㎚ 이상의 자외선의 단파장단 영역에서도 본 발명의 원리를 적용하는 것은 마찬가지로 가능하다.
11. 스캐닝 노광: 가는 슬릿 형상의 노광대를, 반도체 웨이퍼와 포토마스크(또는 레티클, 본원에서 포토마스크라고 할 때에는 레티클도 포함하는 넓은 개념을 나타냄)에 대하여, 슬릿의 길이 방향과 직교하는 방향으로(비스듬히 이동시켜도 됨) 상대적으로 연속 이동(주사)시킴으로써, 포토마스크 상의 회로 패턴을 반도체 웨이퍼 상의 원하는 부분에 전사하는 노광 방법.
12. 스텝 앤드 스캔 노광: 상기 스캐닝 노광과 스텝 노광을 조합하여 웨이퍼 상의 노광해야 할 부분의 전체를 노광하는 방법으로, 상기 스캐닝 노광의 하위 개념에 해당한다.
13. 반도체 집적 회로 웨이퍼(반도체 집적 회로 기판) 또는 웨이퍼(반도체 기판)는, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 평면 원 형상), 사파이어 기판, 유리 기판 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판이다.
14. 디바이스면은, 웨이퍼의 주면으로 그 면에 포토리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면이다.
15. 마스킹층 : 일반적으로 레지스트막을 말하지만, 무기 마스크나 비감광성의 유기물 마스크 등도 포함한다.
16. 전사 패턴 : 마스크에 의해 웨이퍼 상에 전사된 패턴으로, 구체적으로는 상기 포토레지스트 패턴 및 포토레지스트 패턴을 마스크로 하여 실제로 형성된 웨이퍼 상의 패턴이다.
17. 레지스트 패턴 : 감광성의 유기막을 포토리소그래피의 방법으로, 패터닝한 막 패턴이다. 또, 이 패턴에는 해당 부분에 관하여 전혀 개구가 없는 단순한 레지스트막을 포함한다.
18. 홀 패턴 : 웨이퍼 상에서 노광 파장과 동일한 정도 또는 그 이하의 2차원적 치수를 갖는 컨택트홀, 관통 홀 등의 미세 패턴. 일반적으로는 마스크 상에서는 정방형 또는 그에 가까운 장방형 또는 팔각형 등의 형상이지만, 웨이퍼 상에서는 원형에 가깝게 되는 경우가 많다.
19. 라인 패턴 : 소정의 방향으로 연장하는 띠 형상의 패턴이다.
20. 커스텀 회로 패턴: 예를 들면 커스텀 I/O 회로, 커스텀 논리 회로 등과 같은 고객의 요구에 따라 설계 변경이 행해지는 회로를 구성하는 패턴이다.
21. 용장 회로 패턴 : 집적 회로에 형성된 예비의 회로와 불량 회로를 교환하기 위한 회로를 구성하는 패턴을 말한다.
이하의 실시예에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시예에서, 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에서, 구성 요소 등의 형상, 위치 관계 등에 대해서 언급할 때에는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본원에서 반도체 집적 회로 장치는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 위에 만들어질 뿐만 아니라, 특히 그렇지 않다는 취지가 명시된 경우를 제외하고, TFT(Thin film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 위에 형성되는 것 등도 포함하는 것으로 한다.
또한, 본 실시예를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복 설명은 생략한다.
또한, 본 실시예에서 이용하는 도면에서는, 평면도이어도 도면을 보기 쉽게 하기 위해서 차광 패턴이나 위상 시프트 패턴에 해칭을 붙이는 경우도 있다.
또한, 본 실시예에서는 전계 효과 트랜지스터를 대표하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라고 약기하고, p 채널형의 MISFET를 pMIS라 약기하고, n 채널형의 MISFET를 nMIS라고 한다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
〈제1 실시예〉
도 1(a)은 본 발명의 일 실시예의 포토마스크의 평면도, (b)는 포토마스크를 소정의 장치에 장착했을 때의 (a)의 A-A선의 단면도이다.
제1 실시예의 마스크 PM1은, 예를 들면 실치의 1∼10배의 치수의 집적 회로 패턴의 원화를 축소 투영 광학계 등을 통해 웨이퍼에 결상하여 전사하기 위한 레티클이다. 여기에는 반도체 칩의 주변이 차광부가 되는 경우의 마스크로, 웨이퍼 상에서 포지티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크가 예시되어 있다.
이 마스크 PM1의 마스크 기판(1)은, 예를 들면 평면 사각형으로 형성된 두께 6㎜ 정도의 투명한 합성 석영 유리판 등으로 이루어진다. 마스크 기판(1)의 주면 중앙에는 평면 장방형의 광 투과 개구 영역이 형성되고, 마스크 기판(1)의 주면이 노출되어 있다. 이 광 투과 개구 영역은 상기 집적 회로 패턴 영역을 형성하고 있다. 이 집적 회로 패턴 영역에서 마스크 기판(1)의 주면 위에는 웨이퍼 상에 집적 회로 패턴을 전사하기 위한 차광 패턴(2a, 3a)이 배치되어 있다. 여기서는 차광 패턴(2a, 3a)이 웨이퍼 상의 라인 패턴으로서 전사되는 경우가 예시되어 있다.
본 실시예에서는 차광 패턴(2a)은 통상의 마스크와 마찬가지로 메탈로 구성되어 있지만, 집적 회로 패턴 영역 내에서의 일부의 영역 RE(파선으로 나타내는 영역)의 차광 패턴(3a)이 레지스트막으로 형성되어 있다. 따라서, 후술하는 바와 같이 영역 RE의 차광 패턴(3a)은 비교적 간단하게 제거할 수 있다. 그리고, 새로운 차광 패턴(3a)을 간단하게, 또한 단시간 내에 형성할 수 있다. 이 차광 패턴(3a)을 형성하는 레지스트막은, 예를 들면 KrF 엑시머 레이저광(파장 248㎚), ArF 엑시머 레이저광(파장 193㎚) 또는 F2 레이저광(파장 157㎚) 등과 같은 노광 광을 흡수하는 성질을 갖고 있으며, 메탈로 형성되는 차광 패턴(2a)과 거의 마찬가지의 차광 기능을 갖고 있다. 이 레지스트막의 재료 등의 구조에 대해서는 후술한다. 또, 레지스트막에 의해 차광 패턴을 형성하는 기술에 대해서는 본원 발명자 등에 의한 일본 특원평11-185221호(평성 11년 6월 30일 출원)에 기재가 있다.
이 마스크 기판(1)의 주면에서 집적 회로 패턴 영역의 외주는 차광 패턴(2b)에 의해 덮여 있다. 차광 패턴(2b)은 상기 집적 회로 패턴 영역의 외주로부터 마스크 기판(1)의 외주에 걸쳐 평면 프레임 형상으로 형성되어 있으며, 예를 들면 상기 차광 패턴(2a)과 동일한 메탈로, 동일한 패턴 가공 공정에서 형성되어 있다. 차광 패턴(2a, 2b)은, 예를 들면 크롬 또는 크롬 상에 산화 크롬이 퇴적되어 이루어진다. 단, 차광 패턴(2a, 2b)의 재료는 이에 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 텅스텐, 몰리브덴, 탄탈 또는 티탄 등과 같은 고융점 금속, 질화 텅스텐 등과 같은 질화물, 텅스텐 실리사이드(WSix)나 몰리브덴 실리사이드(MoSix) 등과 같은 고융점 금속 실리사이드(화합물), 또는 이들의 적층막을 이용해도 된다. 본 실시예의 마스크 PM1의 경우에는, 레지스트막으로 형성되는 차광 패턴(3a)을 제거한 후, 그 마스크 기판(1)을 세정하여 재차 사용하는 경우가 있기 때문에, 차광 패턴(2a, 2b)에는 내박리성이나 내마모성이 풍부한 재료가 바람직하다. 텅스텐 등의 고융점 금속은 내산화성 및 내마모성이 풍부하고, 내박리성이 풍부하기 때문에, 차광 패턴(2a, 2b)의 재료로서 바람직하다.
차광 패턴(2b) 상에 있어서 대략 팔각형의 프레임 내 영역은, 상기 페리클 커버 영역을 나타내고 있다. 즉, 여기서는 마스크 PM1의 마스크 기판(1)의 주면측에, 페리클 PE가 페리클 접착 프레임 PEf를 개재하여 접합되어 있는 경우가 예시되어 있다. 페리클 PE는, 투명한 보호막을 갖는 구성체로, 마스크 PM1에 이물이 부착되는 것을 피하기 위해서 마스크 기판(1)의 주면 또는 주면 및 이면으로부터 일정한 거리를 사이에 두고 형성되어 있다. 이 일정한 거리는 보호막 표면 상의 부착 이물과 이물의 웨이퍼에의 전사성을 고려하여 설계되어 있다.
이 페리클 접착 프레임 PEf의 기초부는 마스크 PM1의 차광 패턴(2b)에 직접 접촉한 상태에서 접합 고정되어 있다. 이에 의해, 페리클 접착 프레임 PEf의 박리 를 방지할 수 있다. 또한, 페리클 접착 프레임 PEf의 부착 위치에 레지스트막이 형성되어 있으면, 페리클 PE의 접착, 제거 시에, 레지스트막이 박리하여 이물 발생의 원인이 된다. 페리클 접착 프레임 PEf를 차광 패턴(2b)에 직접 접촉시킨 상태에서 접합함으로써, 그와 같은 이물 발생을 방지할 수 있다.
페리클 커버 영역에서, 상기 집적 회로 패턴 영역을 제외한 영역은 집적 회로 패턴 주변 영역을 나타내고 있다. 이 집적 회로 패턴 주변 영역에는 마스크 PM1의 정보 검출용 마크 패턴(4a)이 형성되어 있다. 이 마크 패턴(4a)은 전자선 묘화 장치를 이용하여 마스크 PM1 상에 소정의 패턴을 묘화할 때에, 마스크 PM1로부터 직접 마스크 PM1의 위치 정보를 검출하기 위한 패턴이다. 즉, 전자선 묘화 장치를 이용하여 마스크 PM1의 집적 회로 패턴 영역에 소정의 집적 회로 패턴을 묘화할 때에, 그 마스크 PM1의 마크 패턴(4a)을 몇 초에 1회의 비율로 판독하고, 패턴 묘화용 전자선의 조사 위치를 보정(조정)하면서 패턴 묘화를 행한다. 이에 의해, 전자선 묘화 장치에 의한 패턴 묘화 위치 정밀도를 향상시킬 수 있다. 이러한 마크 패턴(4a)을 형성한 것은, 예를 들면 다음과 같은 이유에서이다.
즉, 통상의 전자선 묘화 장치에 있어서는 마스크에의 묘화 처리는 진공 중에서 행한다. 진공 중에서의 마스크의 보유는, 도 2에 모식적으로 도시한 바와 같이 전자선 묘화 장치의 이동 스테이지 상의 마스크 보유부(200)의 3점 핀(200a)에 마스크 PM1 또는 마스크 PM1의 장착된 카세트(201)를 압박하고, 압박 핀(200b)으로 기 계적으로 고정하고 있다. 여기서, 통상의 전자선 묘화 장치에 있어서는 묘화 중인 전자선의 위치 드리프트에 의한 패턴 묘화 위치 어긋남을 방지할 목적으로 마스크 보유부(200)에 부착된, 위치 검출용 마크 패턴(200m)을 묘화 중에 복수회 검출하여, 위치 어긋남을 보정하고 있다. 마스크 보유부(200)(스테이지)의 마스크 PM1은 상술된 바와 같이 기계적으로 고정되어 있기 때문에 마스크 보유부(200)의 마크 패턴(200m)과 마스크 PM1과의 상대적인 위치 관계는 일정하지만, 실제로는 고속으로 이동하는 스테이지의 충격에 의해, 마크 패턴(200m)과 마스크 PM1 사이에 근소한 위치 어긋남이 생기는 경우가 있다. 이 때문에, 전자선 묘화 공정 중에 마스크 PM1의 위치를 마크 패턴(200m)으로부터 판독하고 있음에도 불구하고, 묘화 패턴에 위치 어긋남이 생긴다. 그래서, 마스크 PM1 자체에 위치 보정용 마크 패턴(4a)을 배치하여, 마스크 PM1 자체로부터 그 위치를 직접 검출하도록 하였다. 이에 의해, 상기 마스크 PM1의 보유의 어긋남도 포함시켜 보정할 수 있기 때문에, 패턴의 배열 오차를 저감시킬 수 있다. 이러한 마크 패턴(4a)은, 예를 들면 해당 패턴 위치가 광 투과 영역으로 되어 있는지, 차광 영역으로 되어 있는지에 따라 구성되고, 거기에 조사된 위치 검출 빔 또는 검출광의 반사 상태에 의해 정보의 검출이 이루어지게 되어 있다. 위치 검출 수단은 전자선 묘화 장치의 전자선을 사용하는 것, 레이저 라이터에 의한 레이저광을 사용하는 것 또는 다른 방식을 이용할 수 있다. 특히 위치 정밀도가 높은 장치의 적용이 바람직하다. 이 마크 패턴(4a)은 상기 마스크 제조에 있어서의 공통 차광 패턴의 형성 공정 시에 형성할 수도 있고, 마스크 블랭크의 제조 공정 시에 형성하는 것도 유효하다.
도 1의 페리클 커버 영역의 외측은 주변 영역을 나타내고 있다. 이 주변 영역에는 마스크 PM1의 정보 검출용 마크 패턴(4b)이 형성되어 있다. 마크 패턴(4b)은, 예를 들면 얼라이먼트용 마크나 마스크 제조에 이용하는 교정용 마크 등으로서 사용된다. 얼라이먼트용 마크는 검사 장치나 노광 장치 등의 소정의 장치에 포토마스크 PM1을 장착했을 때에, 마스크 PM1의 위치를 검출함으로써 마스크 PM1과 검사 장치나 노광 장치 등과의 얼라이먼트를 행하기 위해서 이용하는 마크이다. 또한, 교정용 마크는 패턴 오정렬, 패턴의 형상 상태 또는 패턴 전사 정밀도를 측정할 때에 이용하는 마크이다.
이 마크 패턴(4b)은, 광 투과 패턴에 의해 형성되어 있다. 즉, 마크 패턴(4b)은 차광 패턴(2b)의 일부가 제거되고, 그 하층의 투명한 마스크 기판(1)의 일부가 노출됨으로써 형성되어 있다. 이 때문에, 마스크 PM1의 위치 검출에 통상의 할로겐 램프 등을 이용하는 노광 장치를 이용한 경우에도, 마크 패턴(4b)을 투과한 광의 콘트라스트를 충분히 얻을 수 있기 때문에, 마크 패턴(4b)의 인식 능력을 향상시킬 수 있다. 이 때문에, 마스크 PM1과 노광 장치와의 상대적인 위치 정렬을 용이하게, 더 높은 정밀도로 행할 수 있다. 본 발명자의 검토 결과에 따르면, 상기 통상의 마스크와 동등한 위치 정렬이 가능하게 되었다. 또, 상기 마크 패턴(4a, 4b)은 웨이퍼 상에 전사되지 않는다.
본 실시예에서는 이 주변 영역에 패턴 형성용 레지스트막이 형성되어 있지 않다. 이 주변 영역에 레지스트막이 형성되어 있으면, 그 레지스트막이 마스크 PM1을 검사 장치나 노광 장치 등에 장착했을 때의 기계적 충격 등에 의해 박리하거나 깎이거나 함으로써 이물이 발생한다. 그러나, 본 실시예에 따르면, 주변 영역에 레지스트막이 존재하지 않기 때문에, 레지스트막의 박리나 깎임 등을 방지할 수 있고, 레지스트막의 박리 등에 기인하는 이물 발생의 문제점 등을 방지할 수 있었다.
또한, 마스크 PM1은, 상기 검사 장치나 노광 장치 등의 장착부(5)가 마스크 PM1의 차광 패턴(2b)에 직접 접촉한 상태에서 검사 장치나 노광 장치 등에 설치되도록 되어 있다. 도 1(a)의 굵은 테로 나타내는 영역(5A)은 장착부(5)가 접촉하는 영역을 나타내고 있다. 이와 같이 마스크 PM1을 검사 장치나 노광 장치 등에 장착하였다고 해도, 차광 패턴(2b) 상에는 레지스트막이 형성되어 있지 않기 때문에, 레지스트막의 박리나 깎임에 기인하는 이물은 발생하지 않는다. 또, 차광 패턴(2b)을 구성하는 메탈은 단단하므로, 메탈의 박리나 깎임에 기인하는 이물의 발생도 없다. 또, 장착부(5)는 진공 흡착 기구를 갖는 것이 예시되어 있다.
다음으로, 도 1의 마스크 PM1의 제조 방법의 일례를 도 3 및 도 4에 의해 설명한다.
우선, 도 3(a)에 도시한 바와 같이, 예를 들면 두께 약 6㎜의 투명한 합성 석영 기판으로 이루어지는 마스크 기판(1)을 준비한다. 이 단계에서는 마스크 기 판(1)의 주면 위에, 차광 패턴(2a, 2b)이 통상의 마스크와 동일한 방법으로 이미 형성되어 있다. 즉, 이 차광 패턴(2a, 2b)은 마스크 기판(1a)의 주면 위에, 차광성이 높은 메탈막을 스퍼터링법 등으로 퇴적한 후, 이것을 포토리소그래피 기술 및 에칭 기술에 의해 패터닝함으로써 형성되어 있다. 이 차광 패턴(2a, 2b)을 형성할 때에 에칭 마스크로 이용하는 레지스트막으로서는 포지티브형 레지스트막을 사용한다. 그 쪽이 전자선 등에 의한 묘화 면적을 작게 할 수 있고, 묘화 시간을 단축할 수 있기 때문이다. 차광 패턴(2a, 2b)의 패턴 가공 후에는 그 포지티브형 레지스트막을 제거한다.
계속해서, 도 3(b)에 도시한 바와 같이 그 마스크 기판(1)의 주면 상 전면에, 예를 들면 KrF 엑시머 레이저, ArF 엑시머 레이저 또는 F2 레이저광 등과 같은 노광 광을 흡수하는 성질을 갖는 레지스트막(3)을 스핀 코팅법 등에 의해 도포한다. 이 레지스트막(3)은 전자선에 감응하는 레지스트막이다. 여기서는 노볼락계 레지스트막을, 예를 들면 150㎚의 막 두께로 형성하였다.
계속해서, 위치 정렬 마크를 이용하여 위치 정렬을 행한 후, 도 3(c)에 도시한 바와 같이, 통상의 마스크의 제조 공정에서의 소망 패턴의 형성 방법과 동일한 전자선 묘화 방법을 이용하여, 레지스트막(3)으로 이루어지는 차광 패턴(3a)을 형성하였다. 여기서, 후술하는 전자선의 대전에 대한 대책을 행하였다. 또, 마스크 PM1의 주변부는 투영 노광 장치에 대한 접촉부가 되기 때문에, 레지스트막(3)은 제거되도록 하여, 기계적 충격에 의한 레지스트막(3)의 박리나 깎임 등에 기인하는 이물의 발생을 방지하였다.
이 레지스트막(3)으로서는, 예를 들면 α-메틸스틸렌과 α-클로로아크릴산의 공중합체, 노볼락 수지와 퀴논디아지드, 노볼락 수지와 폴리메틸펜텐-1- 술폰, 클로로메틸화폴리스틸렌 등을 주성분으로 하는 것을 이용하였다. 예를 들면, 폴리비닐페놀 수지 등과 같은 페놀 수지나 노볼락 수지에 인히비터 및 산 발생제를 혼합한, 소위 화학 증폭형 레지스트 등을 이용할 수 있다. 여기서 이용하는 레지스트막(3)의 재료로서는 투영 노광 장치의 광원에 대하여 차광 특성을 갖고, 마스크 제조 공정에서의, 패턴 묘화 장치의 광원, 예를 들면 전자선 또는 230㎚ 이상의 광에 감도를 갖는 특성을 가지고 있을 필요가 있고, 상기 재료에 한정되는 것이 아니라 여러가지 변경 가능하다. 또한, 막 두께도 150㎚로 한정되는 것이 아니라, 상기 조건을 만족하는 막 두께로 충분하다.
대표적인 전자선 레지스트막의 분광 투과율을 도 4에 도시한다. 폴리페놀계, 노볼락계 수지를 약 100㎚의 막 두께로 형성한 경우에는, 예를 들면 150 nm∼230㎚ 정도의 파장으로 투과율이 거의 0이고, 예를 들면 파장 193㎚의 ArF 엑시머 레이저광, 파장 157㎚의 F2 레이저 등에 충분한 마스크 효과를 갖는다. 여기서는 파장 200㎚ 이하의 진공 자외광을 대상으로 하였지만, 이에 한정되지 않는다. 파장 248㎚의 KrF 엑시머 레이저광 등과 같은 경우에는 마스크재는 다른 재료를 이용하거나, 레지스트막에 광 흡수재나 광 차폐재를 첨가하는 것이 필요하다. 또한, 레지스트막으로 형성되는 차광 패턴(3a)을 형성한 후, 노광 광 조사에 대한 내성을 향상시킬 목적에서의 열 처리 공정의 부가나 미리 자외광을 강력하게 조사하는, 소위 레지스트막의 하드닝 처리를 행하는 것도 유효하다.
또한, 레지스트막(3)은, 예를 들면 네가티브형 레지스트막으로 하였다. 이것은 마스크 PM1을 Q-TAT(Quick Turn Around Time)로 작성할 수 있기 때문이다. 즉, 집적 회로 패턴 영역의 외측에 레지스트막을 남겨 두면 상기한 바와 같이 이물 발생의 원인이 되므로, 그 외측의 레지스트막을 제거해 둘 필요가 있다. 따라서, 여기서, 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역의 외주의 대부분의 부분도 전자선 묘화해야 하므로 시간이 걸린다. 그러나, 네가티브형 레지스트막을 이용하면, 마스크 기판(1)의 주면 내에서 상대적으로 면적이 작은 영역을 묘화하면 되므로, 묘화 면적을 작게 할 수 있어, 묘화 시간을 짧게 할 수 있다.
또한, 도 1의 마스크 PM1의 제조 방법의 다른 일례를 도 5 및 도 6에 의해 설명한다. 상기 통상의 마스크를 제조하는 경우에는 차광 패턴 형성용 레지스트 패턴을 전자선 묘화 장치 등에 의해 묘화할 때에, 그 차광 패턴 형성용 금속막을 접지로 함으로써 전자선 묘화 시에 발생하는 전자의 대전을 방지할 수 있기 때문에, 대전 방지 처리는 불필요하다. 그러나, 본 실시예의 마스크 PM1을 제조하는 경우에는 레지스트막(3)에 전자선 묘화 장치를 이용하여 차광 패턴을 형성할 때에, 마스크 기판(1)도 레지스트막(3)도 절연체이므로, 조사된 전자가 도망갈 장소를 잃어 대전하여, 레지스트 패턴(즉, 차광 패턴(3a))의 형성에 나쁜 영향을 주는 경우가 있다. 그래서, 예를 들면 다음과 같이 하여 마스크 PM1을 제조한다.
우선, 도 5(a)에 도시한 바와 같이 마스크 기판(1)의 주면 위에 투명 도전막(7a)을 퇴적한다. 투명 도전막(7a)으로서는, 예를 들면 ITO(인듐 주석 산화물)막을 이용할 수 있다. 이 투명 도전막(7a)은 가공할 필요는 없다. 계속해서, 그 투명 도전막(7a) 상에 상기한 바와 같이 통상의 마스크의 차광 패턴의 형성 방법과 마찬가지로 하여 차광 패턴(2a, 2b)을 형성한다. 계속해서, 도 5(b)에 도시한 바와 같이 이 투명 도전막(7a) 상에, 상기 레지스트막(3)을 상기 제1 실시예와 마찬가지로 도포한다. 투명 도전막(7a)은 접지 EA와 전기적으로 접속된다. 그 후, 상기한 바와 마찬가지로 전자선 묘화 장치를 이용하여 레지스트막(3)에 소정의 패턴(차광 패턴(3a))을 묘화한다. 이 때, 마스크 기판(1)에 조사된 전자를 투명 도전막(7a)을 통해 접지 EA로 밀어낼 수 있기 때문에, 전자의 대전에 기인하는 레지스트 패턴의 형상 열화나 위치 어긋남 불량 등의 문제점을 억제 또는 방지할 수 있다. 그 후, 현상 처리 및 세정 처리를 거쳐 도 5(c)에 도시하는 마스크 PM1을 제조한다.
또한, 상기한 바와 마찬가지의 목적으로부터 다음과 같이 해도 된다. 우선, 도 6(a)에 도시한 바와 같이 이미 차광 패턴(2a, 2b)이 형성된 마스크 기판(1)을 준비한 후, 도 6(b)에 도시한 바와 같이 그 주면 위에 상기 레지스트막(3)을 도포한다. 계속해서, 레지스트막(3) 상에 수용성 도전 유기막(7b)을 도포한다. 수용성 도전 유기막(7b)으로서는, 예를 들면 에스페이서(쇼와 전공 KK제)나 아쿠아세이브(미츠비시 레이온사제) 등을 이용하였다. 그 후, 수용성 도전 유기막(7b)과 접 지 EA를 전기적으로 접속한 상태에서, 상기 패턴 묘화를 위한 전자선 묘화 처리를 행하였다. 그 후, 레지스트막(3)의 현상 처리 시에 수용성 도전 유기막(7b)도 제거하였다. 상기한 방법으로 전자선의 대전을 방지할 수 있으며, 패턴 형상의 이상이나 패턴의 위치 어긋남 등의 문제점을 방지할 수 있었다. 이와 같이 하여 도 6(c)에 도시하는 마스크 PM1을 제조한다.
이러한 마스크 PM1에 있어서는, 레지스트막으로 이루어지는 차광 패턴(3a)의 산화 방지를 목적으로, 패턴면을 질소(N2) 등의 불활성 가스 분위기에 유지하는 것도 유효하다. 또한, 차광 패턴(3a)을 형성하기 위한 레지스트막의 패턴 묘화는 상기 전자선 묘화 방법에 한하지 않고, 예를 들면 230㎚ 이상의 자외선(예를 들면, i선(파장 365㎚))에 의해 패턴을 묘화하는 것 등도 가능하다. 또, 본 발명의 취지는 레지스트막을 직접 마스크(차광 패턴)로서 이용하는 데 있고, 실용적인 마스크의 구조를 제공하는 것이다. 따라서, 차광 대상 파장, 레지스트 재료, 마스크 기판 재료는 다른 것을 이용해도 된다.
이 마스크 PM1을 이용하여 축소 투영 노광 장치에 의해 도 7에 도시하는 웨이퍼(8) 상에 패턴을 전사하였다. 도 7(a)은 웨이퍼(8)의 주요부 평면도, (b)는 (a)의 A-A선의 단면도를 도시하고 있다. 피투영 기판이 되는 웨이퍼(8)는, 예를 들면 실리콘 단결정으로 이루어지고, 그 주면 위에는 절연막(9a)가 퇴적되어 있다. 절연막(9a) 상의 전면에는 도체막(10a)이 퇴적되어 있다. 또한, 그 도체막(10a) 상에는 ArF에 감광성을 갖는 통상의 포지티브형 레지스트막(11a)이, 예를 들면 300 ㎚ 정도의 막 두께로 퇴적되어 있다.
축소 투영 노광 장치의 투영광은, 예를 들면 파장 193㎚의 ArF 엑시머 레이저광을 이용하고, 투영 렌즈의 개구 수 NA는, 예를 들면 0.68, 광원의 코히어런스 σ는, 예를 들면 0.7을 이용하였다. 축소 투영 노광 장치와 마스크 PM1과의 얼라이먼트는 상기 마스크 PM1의 마크 패턴(4b)을 검출함으로써 행하였다. 여기서의 얼라이먼트에는, 예를 들면 파장 633㎚의 헬륨-네온(He-Ne) 레이저광을 이용하였다. 이 경우, 마크 패턴(4b)을 투과한 광의 콘트라스트를 충분히 얻을 수 있기 때문에, 마스크 PM1과 노광 장치와의 상대적인 위치 정렬을 용이하게, 또한 높은 정밀도로 행할 수 있었다.
그 후, 통상의 노광 방법으로 마스크 PM1 상의 집적 회로 패턴을 웨이퍼(8)의 주면 위에 투영하였다. 그리고, 통상의 열 처리, 현상 공정을 거쳐, 도 8에 도시하는 레지스트 패턴(11a1)을 형성하였다. 도 8(a)은 웨이퍼(8)의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다. 영역 RE는 레지스트막으로 형성된 차광 패턴(3a)이 전사된 영역을 나타내고 있다. 그 후, 그 레지스트 패턴(11a1)을 에칭 마스크로 하여, 도체막(10a)에 대하여 에칭 처리를 실시함으로써, 도 9에 도시한 바와 같이 도체막 패턴(10a1)을 형성하였다. 도 9(a)는 웨이퍼(8)의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다. 이 결과, 상기 통상의 마스크를 이용한 노광 시와 거의 동일한 패턴 전사 특성이 얻어졌다. 예를 들면, 0.19㎛ 라인 앤드 스페이스를 0.4㎛의 초점 심도로 형성할 수 있었다.
이 노광 처리로 이용한 축소 투영 노광 장치의 일례를 도 10에 도시한다. 축소 투영 노광 장치(12)의 광원(12a)으로부터 발하는 노광 광은 플라이 아이 렌즈(12b), 조명 형상 조정 개구(12c), 컨덴서 렌즈(12d1, 12d2) 및 미러(12e)를 통여 마스크 PM1을 조사한다. 노광 광원으로서는 상기한 바와 같이 예를 들면 KrF, ArF 엑시머 레이저, 또는 F2 레이저광 등을 이용한다. 마스크 PM1은 차광 패턴(2a, 2b)이 형성된 주면을 하측(웨이퍼(8)측)에 향한 상태에서 축소 투영 노광 장치(12)에 장착되어 있다. 따라서, 상기 노광 광은 마스크 PM1의 이면측으로부터 조사된다. 이에 의해, 마스크 PM1 상에 그려진 마스크 패턴은 투영 렌즈(12f)를 통하여 시료 기판인 웨이퍼(8) 상에 투영된다. 마스크 PM1의 주면에는 상기 페리클 PE가 경우에 따라 형성되어 있다. 또, 마스크 PM1은 마스크 위치 제어 수단(12g)으로 제어된 마스크 스테이지(12h)의 상기 장착부(5)에서 진공 흡착되어, 위치 검출 수단(12i)에 의해 위치 정렬되고, 그 중심과 투영 렌즈(12f)의 광축과의 위치 정렬이 정확하게 이루어져 있다.
웨이퍼(8)는 시료대(12j) 상에 진공 흡착되어 있다. 시료대(12j)는 투영 렌즈(12f)의 광축 방향, 즉 Z축 방향으로 이동 가능한 Z 스테이지(12k) 상에 재치되고, 또한 XY 스테이지(12m) 상에 탑재되어 있다. Z 스테이지(12k) 및 XY 스테이지(12m)는 주제어계(12n)로부터의 제어 명령에 따라 각각의 구동 수단(12p1, 12p2)에 의해 구동되므로, 원하는 노광 위치로 이동 가능하다. 그 위치는 Z 스테이지(12k)에 고정된 미러(12q)의 위치로서, 레이저 길이 측정기(12r)로 정확하게 모니터되어 있다. 또한, 위치 검출 수단(12i)에는, 예를 들면 통상의 할로겐 램프가 이용되고 있다. 즉, 특별한 광원을 위치 검출 수단(12i)에 이용할 필요가 없고(새로운 기술이나 어려운 기술을 새롭게 도입할 필요성이 없고), 지금까지와 마찬가지로 축소 투영 노광 장치를 이용할 수 있다. 따라서, 본 실시예와 같은 신규 마스크 PM1을 이용한다고 해서 제품의 비용이 증가하지 않는다. 또한, 상기 주 제어계(12n)는 네트워크 장치와 전기적으로 접속되어 있으며, 축소 투영 노광 장치(12)의 상태의 원격 감시 등이 가능하게 되어 있다. 노광 방법으로서는, 예를 들면 스텝 앤드 리피트 노광 방법 또는 스텝 앤드 스캐닝 노광 방법 중 어느 방법을 이용해도 된다.
다음으로, 예를 들면 트윈·웰 방식의 CMIS(Complimentary MIS) 회로를 갖는 반도체 집적 회로 장치의 제조 공정에 본 발명의 기술 사상을 적용한 경우를 도 11∼도 14에 의해 설명한다.
도 11은 그 제조 공정 중에서의 웨이퍼(8)의 주요부 단면도이다. 웨이퍼(8)는, 예를 들면 평면 대략 원 형상의 박판으로 이루어진다. 웨이퍼(8)를 구성하는 반도체 기판(8s)은 예를 들면 n-형 Si 단결정으로 이루어지고, 그 상부에는, 예를 들면 n 웰 NWL 및 p 웰 PWL이 형성되어 있다. n 웰 NWL에는, 예를 들면 인(P) 또는 비소(As)가 도입되어 있다. 또한, p 웰 PWL에는, 예를 들면 붕소가 도입되어 있다.
이 반도체 기판(8s)의 주면에는, 예를 들면 산화 실리콘막으로 이루어지는 분리용 필드 절연막(9b)이 LOCOS(Local Oxidization of Silicon)법 등으로 형성되어 있다. 또, 분리부는 홈형으로 해도 된다. 즉, 반도체 기판(8s)의 두께 방향으로 파인 홈 내에 절연막을 매립함으로써 분리부를 형성해도 된다. 이 필드 절연막(9b)에 의해 둘러싸인 활성 영역에는 nMISQn 및 pMISQp가 형성되어 있다.
nMISQn 및 pMISQp의 게이트 절연막(9c)은, 예를 들면 산화 실리콘막으로 이루어지고, 열 산화법 등에 의해 형성되어 있다. 또한, nMISQn 및 pMISQp의 게이트 전극(10b)은 웨이퍼(8)의 주면 위에, 예를 들면 저저항 폴리실리콘으로 이루어지는 게이트 형성용 도체막을 CVD법 등에 의해 퇴적한 후, 그 막을 상기 축소 투영 노광 장치(12) 및 포토마스크 PM1을 이용한 포토리소그래프 기술과 통상의 에칭 기술에 따라 패턴 가공함으로써 형성되어 있다. 특별히 한정되지 않지만, 게이트 길이는, 예를 들면 0.18㎛ 정도이다.
nMISQn의 소스 또는 드레인을 형성하는 반도체 영역(13)은 게이트 전극(10b)을 마스크로 하여, 예를 들면 인 또는 비소를 반도체 기판(8s)에 이온 주입법 등에 의해 도입함으로써, 게이트 전극(10b)에 대하여 자기 정합적으로 형성되어 있다. 또한, pMISQp의 소스 또는 드레인을 형성하는 반도체 영역(14)은 게이트 전극(10b)을 마스크로 하여, 예를 들면 붕소를 반도체 기판(8s)에 이온 주입법 등에 의해 도입함으로써, 게이트 전극(10b)에 대하여 자기 정합적으로 형성되어 있다.
단, 상기 게이트 전극(10b)은, 예를 들면 저저항 폴리실리콘의 단결정으로 형성되는 것에 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 저저항 폴리실리콘막 상에 텅스텐 실리사이드나 코발트 실리사이드 등과 같은 실리사이드층을 형성하여 이루어지는, 소위 폴리사이드 구조로 해도 되고, 예를 들면 저저항 폴리실리콘막 상에, 질화 티탄이나 질화 텅스텐 등과 같은 배리어 도체막을 개재하여 텅스텐 등과 같은 금속막을 형성하여 이루어지는, 소위 폴리 메탈 구조로 해도 된다.
우선, 이러한 반도체 기판(8s) 위에, 도 12에 도시한 바와 같이 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(9d)을 CVD법 등에 의해 퇴적한 후, 그 상면에 폴리실리콘막을 CVD법 등에 의해 퇴적한다. 계속해서, 그 폴리실리콘막을 상기 축소 투영 노광 장치(12) 및 마스크 PM1을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해 패터닝한 후, 그 패터닝된 폴리실리콘막의 소정 영역에 불순물을 도입함으로써, 폴리실리콘막으로 이루어지는 배선(10c) 및 저항(10d)을 형성한다.
그 후, 도 13에 도시한 바와 같이 반도체 기판(8s) 위에, 예를 들면 산화 실리콘막으로 이루어지는 SOG(Spin 0n Glass)막(9e)을 도포법 등에 의해 퇴적한 후, 층간 절연막(9d) 및 SOG막(9e)에 반도체 영역(13, 14) 및 배선(10c)의 일부가 노출되는 컨택트홀(15)을 상기 축소 투영 노광 장치(12) 및 마스크 PM1을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해 천공한다. 또한, 반도체 기판(8s) 위 에, 예를 들면 알루미늄(Al) 또는 Al 합금 등으로 이루어지는 금속막을 스퍼터링법 등에 의해 퇴적한 후, 그 금속막을 상기 축소 투영 노광 장치(12) 및 마스크 PM1을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해 패터닝함으로써, 도 14에 도시한 바와 같이 제1층 배선(10e)을 형성한다. 이후는 제1층 배선(10e)과 마찬가지로 제2층 배선 이후를 형성하여, 반도체 집적 회로 장치를 제조한다. 또, 여기서는 상기 각 포토리소그래피 공정에서, 형성하고자 하는 패턴에 대응한 마스크 패턴(차광 패턴 및 광 투과 패턴)을 형성하는 것으로 한다.
다음으로, 본 실시예의 마스크 PM1을 이용한 반도체 집적 회로 장치의 제조 방법의 응용예에 대하여 설명한다. 여기서는 반도체 집적 회로 장치의 패턴을 부분적으로 수정 또는 변경하는 경우의 대처 방법에 대하여 설명한다.
반도체 집적 회로 장치의 개발기나 제조 시에는, 집적 회로 패턴의 일부에 수정이나 변경 등이 생기는 경우가 있다. 그와 같은 경우, 통상의 마스크에서는 새로운 마스크 기판을 준비하여, 그 위에 메탈막을 퇴적하고, 그 메탈막을 패턴 가공하게 된다. 이 때문에, 그 수정이나 변경의 작업은 수고나 시간이 걸리는 번거로운 작업이 된다. 또한, 만일 제조된 마스크의 패턴에 불량이 존재한 경우, 불량의 정도에 따르지만, 일반적으로 그 마스크를 사용할 수는 없기 때문에, 그 마스크를 파기하지 않을 수 없고, 새로운 마스크 기판을 준비하여 처음부터 마스크를 다시 제조해야 한다. 이 때문에, 낭비가 많은 경제적이지 못한 작업이 되는 경우가 있다.
이에 대하여 본 실시예의 마스크 PM1을 이용한 경우에는, 다음과 같이 대처할 수 있다. 우선, 도 1의 마스크 PM1 상의 레지스트막으로 형성된 차광 패턴(3a)을 도 15에 도시한 바와 같이 제거한다. 도 15(a)는 차광 패턴(3a) 제거 후의 마스크 PM1의 평면도, (b)는 (a)의 A-A선의 단면도를 도시하고 있다. 마스크 PM1 상에는 메탈로 형성된 차광 패턴(2a, 2b)은 남겨져 있지만, 영역 RE의 차광 패턴(3a)은 제거되고, 영역 RE는 광 투과 영역으로 되어 있다.
레지스트막으로 이루어지는 차광 패턴(3a)은, 예를 들면 n-메틸-2-피롤리돈 유기 용매에 의해 박리되었다. 이 외, 가열한 아민계 유기 용매 또는 아세톤에 의해 차광 패턴(3a)을 박리해도 된다. 테트라메틸암모늄하이드로옥사이드(TMAH) 수용액, 오존 황산 또는 과산화 수소수와 농황산과의 혼합액에 의해 제거할 수도 있다. TMAH 수용액을 이용하는 경우에는 그 농도를 5% 정도로 하면 메탈(차광 패턴(2a, 2b))을 침범하지 않고 레지스트막(차광 패턴(3a))을 박리할 수 있었기 때문에 바람직하다.
또한, 레지스트막(차광 패턴(3a))을 제거하는 다른 방법으로서 산소 플라즈마 애싱법을 이용할 수도 있다. 이 방법은 특히 마스크 PM1 상의 레지스트막(차광 패턴(3a))에 대하여 상기 레지스트막의 하드닝 처리를 실시하고 있는 경우에 유효하다. 하드닝 처리를 실시하고 있는 레지스트막(차광 패턴(3a))은 경화하고 있으며, 상기 화학적인 제거 방법으로는 충분히 제거할 수 없는 경우가 생기기 때문이다.
또한, 차광 패턴(3a)을 필링에 의해 기계적으로 박리해도 된다. 즉, 마스크 PM1의 차광 패턴(3a)의 형성면에 점착 테이프를 붙인 후, 그 점착 테이프를 떼어냄으로써, 차광 패턴(3a)을 박리한다. 이 경우, 거의 유기 용매를 이용하지 않고, 또한 진공 상태를 형성할 필요도 없기 때문에, 차광 패턴(3a)을 비교적 용이하게, 또한 단시간 내에 박리시킬 수 있다.
레지스트막(차광 패턴(3a))의 제거 공정 후, 세정 처리를 실시함으로써, 마스크 PM1의 표면의 이물을 제거한다. 여기서의 세정에서는, 예를 들면 오존 황산 세정 및 브러시 세정 처리의 조합을 이용하였지만, 이물 제거 능력이 높고, 메탈(차광 패턴(2a, 2b))을 침범하지 않는 방법이면, 이 방법에 한정되지 않고 여러가지 변경 가능하다.
그 후, 도 16에 도시한 바와 같이, 영역 RE에, 도 1의 영역 RE에 도시한 차광 패턴(3a)의 일군과는 형상이 다른 원하는 차광 패턴(3a)의 일군을 레지스트막에 의해 형성한다. 이 차광 패턴(3a)의 형성 방법은 마스크 PM1의 제조 방법에서 설명한 것과 동일하므로 설명을 생략한다. 이 마스크 PM1의 패턴을 상기 축소 투영 노광 장치(12)(도 10 참조)를 이용하여 웨이퍼 상에 전사한 경우를 도 17에 도시한다. 도 17(a)은 웨이퍼(8)의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다. 이와 같이 영역 RE에 도 9에서 도시한 것과는 형상이 다른 도체막 패턴(10a1)의 일군을 형성할 수 있다.
이와 같이 본 실시예의 마스크 PM1인 경우에는, 마스크 PM1의 일부의 차광 패턴(3a)을 레지스트막으로 형성함으로써, 마스크 PM1의 일부분(영역 RE)의 패턴에 수정이나 변경이 생긴 경우, 반도체 집적 회로 장치의 제조 공정에서 일반적으로 행해지고 있는 포토리소그래피와 동일한 요령으로, 차광 패턴(3a)을 제거하고, 차광 패턴(3a)을 재형성하면 되므로, 그 수정이나 변경을 간단하게, 또한 매우 단시간 내에 행할 수 있다. 즉, 마스크 PM1의 제조 기간을 대폭 단축할 수 있다. 따라서, 이 마스크 PM1을 반도체 집적 회로 장치의 개발이나 제조에 이용함으로써, 반도체 집적 회로 장치의 개발이나 제조의 시간을 대폭 단축시킬 수 있다.
또한, 마스크 PM1의 패턴의 수정 또는 변경에는 새로운 마스크 기판(1)을 준비할 필요도 없고, 처음부터 다지 제조할 필요도 없다. 또한, 제조된 마스크의 차광 패턴(3a)에 불량이 존재하였다면, 재차 차광 패턴(3a)을 제거하고, 패턴 재가공하면 된다. 이 때문에, 마스크 PM1의 제조의 공정 수를 대폭 줄일 수 있고, 마스크 PM1의 제조에서 필요한 재료를 매우 적게 할 수 있다. 이 때문에, 마스크 PM1의 제조 비용을 대폭 저감시킬 수 있다. 따라서, 이 마스크 PM1을 반도체 집적 회로 장치의 개발이나 제조에 이용함으로써, 반도체 집적 회로 장치의 비용을 대폭 저감시킬 수 있다.
도 18∼도 20은 본 발명의 기술 사상을 적용하기에 유효한 반도체 집적 회로 장치의 반도체 칩(8c1∼8c3)의 일례를 도시하고 있다. 반도체 칩은 웨이퍼(8)로부터 추출된 평면 사각 형상의 반도체의 소편이다. 또, 마스크 상에 있어서 차광 패턴을 레지스트막으로 형성하는 영역에 해칭을 붙인다.
도 18의 반도체 칩(8c1)에는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), DSP(Digital Signal Processor), 마이크로 프로세서, MPEG(Moving Picture Experts Group) 및 Logic 등의 회로 영역이 배치되어 있는 경우가 예시되어 있다. Logic은 고객의 요구 등에 의해 변경되기 쉽기 때문에, Logic의 회로 영역의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으로 형성한다. 즉, 마스크 PM1의 영역 RE에, Logic의 회로 영역의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴(3a))으로 형성한다. 그 외의 회로 영역의 패턴을 형성하기 위한 마스크 PM1 상의 차광 패턴을 메탈로 형성한다.
도 19의 반도체 칩(8c2)에는 PCI 제어 회로, I/F 제어 회로, MCU, 프로그램 ROM, 데이터 RAM(SRAM 등) 및 커스텀 논리 회로 등의 회로 영역이 배치되어 있는 경우가 예시되어 있다. 이 중, I/F 제어 회로, 프로그램 ROM 및 커스텀 논리 회로의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으로 형성한다. 즉, 마스크 PM1의 3개의 영역 RE를 형성하고, 그 각각에 I/F 제어 회로, 프로그램 ROM 및 커스텀 논리 회로의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴(3a))으로 형성한다. 그 외의 회로 영역의 패턴을 형성하기 위한 마스크 PM1 상의 차광 패턴을 메탈로 형성한다. I/F 제어 회로에서는, 예를 들면 IEEE1394, USB(Universal Serial Bus), SCSI(Small Computer System Interface), AGP(Accelerated Graphics Port), Ether, Fiber-channel 등과 같이 인터페이스의 규격이 다른 경우에 패턴 형상이 다르기 때문이다. 또한, 프로그램 ROM에서는 후술하는 바와 같이 프로그램을 재기입할 필요가 생기기 때문이다. 여기서는 ROM의 눈(메모리 셀) 부분에 대하여 마스크 상의 차광 패턴을 레지스트막으로 형성하는 것을 예시할 수 있다. 또한, 커스텀 논리 회로는, 예를 들면 게이트 어레이 또는 스탠더드 셀로 대표되도록 고객의 요구에 따라 회로 패턴을 변경하는 경우가 생기기 때문이다.
도 20의 반도체 칩(8c3)에는 CPU(Central Processing Unit), 메모리, 어플리케이션 로직 회로, 커스텀 I/O(Input/Output) 회로, 아날로그 회로 및 커스텀 논리 회로가 배치되어 있는 경우가 예시되어 있다. 이 중, 커스텀 I/O 회로 및 커스텀 논리 회로의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으로 형성한다. 즉, 마스크 PM1의 영역 RE를 2개소에 형성하고, 그 각각에 커스텀 I/O 회로 및 커스텀 논리 회로의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴(3a))으로 형성한다. 그 외의 회로 영역의 패턴을 형성하기 위한 마스크 PM1 상의 차광 패턴을 메탈로 형성한다. 커스텀 I/O 회로는 상기한 I/F 제어 회로와 마찬가지의 이유에서이다.
〈제2 실시예〉
제2 실시예에서는 마스크의 변형예를 설명한다. 그 외에는 상기 제1 실시예와 동일하다.
도 21에 도시하는 마스크 PM2는 반도체 칩의 주변 윤곽이 차광부가 되는 경우의 마스크로, 웨이퍼 상에서 포지티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크를 예시하고 있다. 또, 도 21(a)은 마스크 PM2의 평면도, (b)는 (a)의 A-A선의 단면도를 도시하고 있다.
마스크 PM2에 있어서의 집적 회로 패턴 영역의 차광 패턴(2a, 3a)은 상기 제1 실시예와 동일하다. 또한, 이 마스크 PM2를 이용하여 웨이퍼 상에 전사되는 패턴도 상기 도 8, 도 9 등에 도시한 것과 동일하다. 여기서는 마스크 PM2의 집적 회로 패턴 영역의 외주에, 그것을 둘러싸도록, 예를 들면 메탈로 형성된 띠 형상의 차광 패턴(2c)이 형성되어 있다. 그리고, 그 외측의 대부분은 차광막이 제거되어 광 투과 영역으로 되어 있다. 마스크 PM2의 주변 영역의 마크 패턴(4a, 4b)은 메탈의 차광 패턴으로 형성되어 있다. 따라서, 검출광의 콘트라스트를 충분히 취할 수 있기 때문에, 마크의 검출 감도 및 검출 정밀도를 향상시킬 수 있게 되어 있다.
차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)은, 예를 들면 동일한 메탈 재료로, 동일한 패턴 가공 공정 시에 형성되어 있다. 이 마스크 기판(1) 상에서의 차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)의 형성에는 에칭 마스크로서 네가티브형 레지스트막을 이용한다. 이것은 마스크 PM2를 Q-TAT로 작성할 수 있기 때문이다. 즉, 집 적 회로 패턴 영역의 외측에 레지스트막을 남겨 두면 상기한 바와 같이 이물 발생의 원인이 되므로, 그 외측의 레지스트막을 제거해 둘 필요가 있지만, 여기서 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역의 내부 및 외주의 대부분의 부분을 전자선 묘화해야 하므로 시간이 걸린다. 그러나, 네가티브형 레지스트막을 이용하면, 마스크 기판(1)의 주면 내에서 상대적으로 면적이 작은 차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)의 영역을 묘화하면 되므로, 묘화 면적을 작게 할 수 있어, 묘화 시간을 짧게 할 수 있다.
페리클 PE의 페리클 접착 프레임 PEf의 기초부는 마스크 기판(1)에 직접 접촉한 상태로 접합되어 있다. 따라서, 상기 제1 실시예와 마찬가지로 페리클 접착 프레임 PEf의 박리를 방지할 수 있다. 노광 장치의 장착부(5)도 마스크 기판(1)에 직접 접촉한 상태로 된다. 따라서, 상기 제1 실시예와 마찬가지로 레지스트 박리 등에 기인하는 이물 발생을 억제 또는 방지할 수 있다.
마스크 PM2의 차광 패턴(3a)의 변경 방법도 상기 제1 실시예와 동일하다. 도 22 및 도 23을 이용하여 간단히 설명하면 다음과 같다. 또, 도 22 및 도 23(a)는 마스크 PM2의 평면도, (b)는 (a)의 A-A선의 단면도이다.
우선, 도 21에 도시한 마스크 PM2의 영역 RE의 차광 패턴(3a)을 도 22에 도시한 바와 같이 상기 제1 실시예와 마찬가지로 하여 제거한다. 소자 전사 영역 D1∼D3의 차광 패턴(2a) 및 차광 패턴(2c)은 메탈로 형성되어 있기 때문에 남겨진다. 계속해서, 도 23에 도시한 바와 같이 상기 제1 실시예와 마찬가지로 하여 마스크 PM2의 영역 RE에, 도 21에 도시한 것과는 형상이 다른 차광 패턴(3a)을 레지스트막으로 형성한다. 여기서는 상기한 바와 같이 차광 패턴(3a)을 형성하는 레지스트막으로서 네가티브형 레지스트를 사용하였다.
이러한 제2 실시예에서도 상기 제1 실시예와 마찬가지의 효과가 얻어진다.
〈제3 실시예〉
제3 실시예에서는 마스크의 변형예를 설명한다. 그 외에는 상기 제1 실시예와 동일하다.
도 24에 도시하는 마스크 PM3은, 웨이퍼 상에서 네가티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크를 예시하고 있다. 또, 도 24(a)는 마스크 PM3의 평면도, (b)는 (a)의 A-A선의 단면도를 도시하고 있다.
마스크 PM3의 마스크 기판(1)의 주면은 거의 전면적으로 메탈로 형성된 차광막(2d)으로 덮여 있다. 이 차광막(2d)은 상기한 차광 패턴(2a∼2c)과 동일한 재료인 것이다. 마스크 PM3의 집적 회로 패턴 영역 내의 소자 전사 영역 D1∼D3에 있어서는 차광막(2d)의 일부가 제거되어 광 투과 패턴(16a)이 형성되어 있다. 또한, 집적 회로 패턴 영역 내의 영역 RE는 차광막(2d)이 평면 사각 형상으로 부분적으로 제거되어 광 투과 개구 영역이 형성되어 있으며, 대신에 레지스트막으로 형성된 차광막(3b)으로 덮여 있다. 그리고, 그 차광막(3b)의 일부가 제거되어 광 투과 패턴(16b)이 형성되어 있다. 레지스트막의 차광막(3b)의 외주의 일부는 차광막(2d)의 일부 상에 중첩되어 있다. 차광막(3b)의 레지스트 재료는 상기 제1 실시예에서 설명한 차광 패턴(3a)의 레지스트 재료와 동일하다. 여기서는 광 투과 패턴(16a, 16b)이 웨이퍼 상의 라인 패턴으로서 전사되는 경우가 예시되어 있다. 즉, 광 투과 패턴(16a, 16b)의 패턴이 웨이퍼 상에 전사된다. 또한, 마스크 PM3의 마크 패턴(4a, 4b)은 상기 제1 실시예와 마찬가지로 광 투과 패턴으로 형성되어 있다. 즉, 차광막(2d)의 일부를 제거함으로써 형성되어 있다. 따라서, 검출광의 콘트라스트를 충분히 취할 수 있기 때문에, 마크의 검출 감도 및 검출 정밀도를 향상시킬 수 있다.
이 마스크 기판(1) 상에서의 차광막(2d)의 가공(즉, 광 투과 패턴(16a), 영역 RE의 광 투과 개구 영역 및 마크 패턴(4a, 4b)의 형성)에 있어서는 포지티브형 레지스트막을 이용한다. 이것은 마스크 PM3을 Q-TAT로 작성할 수 있기 때문이다. 즉, 여기서 네가티브형 레지스트막을 사용하면 집적 회로 패턴 영역 안밖의 대부분을 전자선 묘화해야 하므로 시간이 걸리기 때문이다.
페리클 PE의 페리클 접착 프레임 PEf의 기초부는 마스크 기판(1) 위의 메탈로 형성된 차광막(2d)에 직접 접촉한 상태로 접합되어 있다. 따라서, 상기 제1, 제2 실시예와 마찬가지로 페리클 접착 프레임 PEf의 박리를 방지할 수 있다. 노광 장치의 장착부(5)도 메탈로 형성된 차광막(2d)에 직접 접촉한 상태로 된다. 따라서, 상기 제1, 제2 실시예와 마찬가지로 레지스트 박리 등에 기인하는 이물 발생을 억제 또는 방지할 수 있다.
마스크 PM3의 광 투과 패턴(16b)의 변경 방법도 상기 제1, 제2 실시예와 동일하다. 이것을 도 25 및 도 26을 이용하여 간단히 설명하면 다음과 같다. 또, 도 25 및 도 26(a)은 마스크 PM3의 평면도, (b)는 (a)의 A-A선의 단면도이다.
우선, 도 24에 도시하는 마스크 PM3의 영역 RE의 레지스트막으로 형성되는 차광막(3b)을 도 25에 도시한 바와 같이 상기 제1, 제2 실시예와 마찬가지로 하여 제거함으로써, 영역 RE의 광 투과 개구 영역(16c)을 노출한다. 이 때, 메탈의 차광막(2d)은 남겨지기 때문에, 소자 전사 영역 D1∼D3의 광 투과 패턴(16a)은 도 24와 같다. 광 투과 개구 영역(16c)은, 예를 들면 평면 사각 형상으로 개구되어 있으며, 그 영역으로부터는 마스크 기판(1)의 주면이 노출되어 있다.
계속해서, 마스크 PM3의 주면(차광막(2d)이 형성된 면) 상에 차광 패턴 형성용 레지스트막을 도포한다. 이 레지스트막은 네가티브형 레지스트막을 사용하였다. 이것은 마스크 PM3을 Q-TAT로 작성할 수 있기 때문이다. 즉, 여기서, 포지티브형 레지스트막을 사용하면 집적 회로 패턴 영역 안밖에서 전자선을 묘화해야 하므로 묘화에 시간이 걸리지만, 네가티브형을 이용하면 묘화 면적을 축소할 수 있고, 묘화 시간을 단축할 수 있기 때문이다. 계속해서, 그 레지스트막의 차광 영역을 형성하는 부분에 전자선 등을 조사하여 패턴을 묘화하고, 현상 처리를 실시함으로써, 도 26에 도시한 바와 같이 영역 RE에 차광막(3b) 및 그 일부가 제거되어 이 루어지는 광 투과 패턴(16b)을 형성한다.
이러한 제3 실시예에서도 상기 제1, 제2 실시예와 마찬가지의 효과가 얻어진다.
〈제4 실시예〉
제4 실시예에서는 웨이퍼 상의 하나 또는 일군의 패턴을, 복수매의 마스크를 적층시켜 노광함으로써 형성하는, 소위 중첩 노광 기술에 본 발명을 적용한 경우에 대해서 설명한다. 그 외에는 상기 제1 실시예∼제3 실시예와 동일하다.
도 27은 제4 실시예에서 이용하는 제1 마스크 PM41의 일례를 도시하고 있다. 이 마스크 PM41의 집적 회로 패턴 영역에는, 예를 들면 평면 역 L자 형상의 광 투과 개구 영역(16d)이 형성되어 있다. 광 투과 개구 영역(16d)에는 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 메탈의 차광 패턴(2a)이 형성되어 있다. 여기서는 웨이퍼 상에 라인 패턴을 전사하는 마스크 PM41이 예시되어 있다. 이 광 투과 개구 영역(16d)의 주위는 그 대부분이 마스크 기판(1)의 외주에 걸쳐 메탈의 차광막(2e)으로 덮여 있다. 영역 RE도 차광막(2e)으로 덮여 있다. 제1 마스크 PM41에 있어서, 마크 패턴(4b) 및 페리클에 대해서는 상기 제3 실시예와 동일하다.
이 마스크 PM41은 반도체 집적 회로 장치에 있어서, 패턴의 수정이나 변경이 기본적으로 행해지지 않는 정형 패턴 군으로 구성되는 회로(상기 도 18∼도 20 참조)의 패턴을 전사하는 마스크로 이용한다. 여기서, 차광 패턴(2a)과 차광막(2e) 은 동일한 재료로 이루어지지만, 여기서는 차광 패턴(2a) 및 차광막(2e)의 재료로서 크롬이나 산화 크롬 이외의 재료로 하지 않아도 된다. 이 마스크 PM41은 통상의 마스크와 동일한 사용 방법으로 사용하기 때문이다. 즉, 패턴의 변경을 행하지 않기 때문에, 차광 패턴(2a)이나 차광막(2e)에는 통상의 마스크에 요구되는 내성이 있으면 되기 때문이다. 물론, 마스크 PM41의 차광부(차광 패턴, 차광막)를 레지스트막으로 형성해도 된다.
도 28은 제4 실시예에서 이용하는 제2 마스크 PM42의 일례를 도시하고 있다. 이 마스크 PM42에 있어서는, 그 집적 회로 패턴 영역의 영역 RE에, 예를 들면 평면 사각 형상의 광 투과 개구 영역(16e)이 형성되어 있다. 광 투과 개구 영역(16e)에는 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 상기 레지스트막의 차광 패턴(3a)이 형성되어 있다. 여기서는 웨이퍼 상에 라인 패턴을 전사하는 마스크 PM42가 예시되어 있다. 이 광 투과 개구 영역(16e)의 주위는 그 대부분이 마스크 기판(1)의 외주에 걸쳐 메탈의 차광막(2f)으로 덮여 있다. 차광막(2f)은 상기 제1 실시예 등에서 설명한 차광 패턴(2a)과 동일한 재료로 이루어진다. 제2 마스크 PM42에 있어서도, 마크 패턴(4b) 및 페리클에 대해서는 상기 제3 실시예와 동일하다.
이 마스크 PM42는 반도체 집적 회로 장치에 있어서, 패턴의 수정이나 변경이 행해지는 패턴 군으로 구성되는 회로(상기 도 18∼도 20 참조)의 패턴을 전사하는 마스크로 이용한다. 제2 마스크 PM42에서의 차광 패턴(3a)의 수정이나 변경의 방법 도 상기 제1 실시예∼제3 실시예와 동일하다. 이것을 도 29 및 도 30을 이용하여 간단하게 설명하면 다음과 같다. 또, 도 29 및 도 30(a)은 마스크 PM42의 평면도, (b)는 (a)의 A-A선의 단면도이다.
우선, 도 28에 도시하는 마스크 PM42의 영역 RE의 레지스트막으로 형성되는 차광 패턴(3a)을 도 29에 도시한 바와 같이 상기 제1 실시예∼제3 실시예와 마찬가지로 하여 제거한다. 이 때, 메탈의 차광막(2f)은 남겨진다. 계속해서, 마스크 PM42의 주면(차광막(2f)이 형성된 면) 위에 차광 패턴 형성용 레지스트막을 도포한다. 이 레지스트막은 네가티브형 레지스트막을 사용하였다. 이것은 마스크 PM42를 Q-TAT로 작성할 수 있기 때문이다. 즉, 집적 회로 패턴 영역의 외측에 레지스트막을 남겨 두면 상기한 바와 같이 이물 발생의 원인이 되므로, 그 외측의 레지스트막을 제거해 둘 필요가 있다. 따라서, 여기서 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역의 외주의 대부분의 부분도 전자선 묘화해야 하므로 시간이 걸린다. 그러나, 네가티브형 레지스트막을 이용하면, 마스크 기판(1)의 주면 내에서 상대적으로 면적이 작은 차광 패턴(3a)의 영역만을 묘화하면 되므로, 묘화 면적을 작게 할 수 있어, 묘화 시간을 짧게 할 수 있다. 계속해서, 그 레지스트막의 차광 영역을 형성하는 부분에 전자선 등을 조사하여 패턴을 묘화하고, 현상 처리를 실시함으로써, 도 30에 도시한 바와 같이 영역 RE에 도 28에 도시한 차광 패턴(3a)은 형상이 다른 차광 패턴(3a)을 형성한다. 물론, 마스크 PM41, PM42의 차광부(차광 패턴, 차광막)를 전부 크롬 등과 같은 메탈로 형성해도, 마스크 PM42의 변경만으로 끝나기 때문에, 마스크 제조에 있어서 Q-TAT를 달성할 수 있다.
이러한 제1, 제2 마스크 PM41, PM42를 이용하여 웨이퍼 상에 패턴을 전사하는 방법을 도 7 등을 이용하여 설명하면, 예를 들면 다음과 같다.
우선, 상기 도 7에 도시한 바와 같이 웨이퍼(8) 상에 형성된 도체막(10a) 상에 포지티브형 레지스트막(11a)을 도포한 후, 그 레지스트막(11a)에 도 27에 도시한 제1 마스크 PM41의 마스크 패턴을 도 10에 도시한 축소 투영 노광 장치(12)에 의해 전사한다. 이 때, 제1 마스크 PM41의 광 투과 개구 영역(16d)은 노광 광이 투과되므로, 레지스트막(11a)에서 그 광 투과 개구 영역(16d)에 대응하는 영역은 노광된다. 그러나, 제1 마스크 PM41의 영역 RE는 차광막(2e)으로 덮여 있기 때문에, 레지스트막(11a)에서 그 영역 RE에 대응하는 영역은 노광되지 않는다.
계속해서, 그 레지스트막(11a)을 제거하지 않고, 이번에는 그 레지스트막(11a)에 도 28에 도시한 제2 마스크 PM42의 마스크 패턴을 도 10에 도시한 축소 투영 노광 장치(12)에 의해 전사한다. 이 때에는 제1 마스크 PM41은 반대로, 레지스트막(11a)에서 제2 마스크 PM42의 영역 RE에 대응하는 영역만이 노광된다.
그 후, 레지스트막(11a)에 현상 처리 등을 실시함으로써, 도체막(10a) 상에 제1, 제2 마스크 PM41, PM42의 마스크 패턴을 반영하는 레지스트 패턴을 형성한다. 그 후, 그 레지스트 패턴을 에칭 마스크로 하여 도체막(10a)에 에칭 처리를 실시함으로써, 도체막 패턴을 형성한다. 반도체 집적 회로 장치의 개발이나 제조 공정 중에 제2 마스크 PM42의 영역 RE에 수정이나 변경이 생기면 상기한 바와 같이 하여 제2 마스크 PM42 상의 차광 패턴(3a)을 재작성하면 된다.
이러한 제4 실시예에 따르면, 상기 제1 실시예∼제3 실시예에서 얻어진 효과 외에 다음과 같은 효과를 얻을 수 있다.
즉, 동일한 마스크에, 수정이나 변경이 별로 없는 차광 패턴(2a)과, 수정이나 변경이 있는 차광 패턴(3a)을 형성한 경우에는 패턴의 수정이나 변경 시에, 수정이나 변경이 없는 미세한 차광 패턴(2a)에 대해서도 레지스트막(차광 패턴(3a))의 박리 처리나 세정 처리가 실시되므로, 그 차광 패턴(2a)이 열화하거나 박리하기도 하는 경우가 있다. 이에 대하여, 제4 실시예에서는 수정이나 변경이 별로 없는 패턴을 전사하는 제1 마스크 PM41과, 수정이나 변경이 있는 패턴을 전사하는 제2 마스크 PM42로 마스크를 나눔으로써, 패턴의 수정이나 변경 시에, 수정이나 변경이 없는 미세한 차광 패턴(2a)에 대해서는 레지스트막의 박리 처리나 세정 처리가 실시되지 않고 끝나기 때문에, 그 차광 패턴(2a)이 열화하거나 박리하거나 하지 않는다. 또한, 제2 마스크 PM42에는 미세한 차광 패턴(2a)이 없기 때문에, 그 차광 패턴(2a)의 열화나 박리를 걱정하지 않고, 차광 패턴(3a)의 박리나 세정 처리를 실시 할 수 있다. 따라서, 마스크의 수명 및 신뢰성을 향상시킬 수 있다.
〈제5 실시예〉
제5 실시예는 마스크의 변형예를 설명하는 것으로, 반투명 위상 시프트 마스크(상기 하프톤 마스크)에 본 발명을 적용한 경우를 설명하는 것이다.
도 31은 제5 실시예의 마스크 PM5를 도시하고 있다. 마스크 PM5의 집적 회로 패턴 영역의 일부의 광 투과 영역에, 집적 회로 패턴을 전사하기 위한 하프톤 패턴(3c)이 형성되어 있다. 이 하프톤 패턴(3c)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)을 형성한 레지스트막(3)으로 형성되어 있는데, 노광 광에 대하여 반투명하고, 또한 노광 광의 위상을 반전시키는 막 두께로 조정되어 있다. 또, 하프톤 패턴(3c)은 마스크 기판(1)에 있어서, 차광 패턴(2a, 2b)과 동일면 위에 형성되어 있다.
도 31(b)은 제5 실시예의 마스크 PM5의 이면측으로부터 조사한 노광 광의 위상 반전의 모습을 도시하고 있다. 하프톤 패턴(3c)을 통과한 노광 광은 투명부(광 투과 영역)를 통과한 노광 광에 대하여 위상이 180도 반전하고 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다. 또한, 하프톤 패턴(3c)의 투과율은 하프톤 패턴(3c)을 투과하기 전의 노광 광의 약 2∼10% 정도의 광 강도이다. 따라서, 하프톤 패턴(3c)은 실질적으로 차광부로서 작용하는데, 전사되는 패턴의 경계부를 선명하게 하는 효과가 있다. 또, 하프톤 패턴(3c)의 패턴 가공 방법 및 패턴 변경 방법은, 상기 제1 실시예∼제4 실시예의 차광 패턴(3a)의 패턴 가공 방법 및 변경 방 법과 동일하다.
ArF 엑시머 레이저를 노광 광원으로 한 경우에는, 마스크가 되는 레지스트막에서의 흡수가 크기 때문에, 상기 2∼10% 정도의 투과율과 위상 반전을 동시에 실현하기 위해서는 하프톤 패턴(3c) 형성용 레지스트막에 대하여 조정이 필요하다. 한편, 파장 157㎚의 F2 레이저광을 노광 광원으로 한 경우에는 레지스트막에서의 흡수가 작아지므로, 상기 2∼10% 정도의 투과율과 위상 반전을 동시에 실현하는 것에 유리하다.
제5 실시예에서도, 상기 제1 실시예∼제4 실시예와 마찬가지의 효과가 얻어진다.
〈제6 실시예〉
제6 실시예는 상기 제5 실시예의 마스크의 변형예를 설명하는 것이다.
상기 제5 실시예에서는 하프톤 패턴의 막 두께에 의해 위상 차를 설정하고 있기 때문에, 그 두께를 소정의 범위로 할 필요성이 있어, 레지스트막의 하프톤 패턴을 투과하는 광 강도의 설정이 어렵게 되는 경우가 있다.
따라서, 제6 실시예에서는 상기 광의 위상 차를 레지스트막의 하프톤 패턴의 막 두께만으로 설정하는 것은 아니고, 그 막 두께와, 마스크 기판에 홈을 파고, 그 깊이(즉, 그 홈의 형성부에서의 마스크 기판의 두께)를 조절함으로써 위상 차를 설정하도록 한 것이다. 이에 의해, 상기 제5 실시예에서 얻어진 효과 외에, 이하의 효과를 얻을 수 있다. 즉, 하프톤 패턴을 투과하는 광의 강도 설정을 용이하게 할 수 있다. 또한, 하프톤 패턴을 형성하는 재료의 선택의 폭을 늘릴 수 있다.
도 32(a)는 제6 실시예의 마스크 PM6의 구체예를 도시하고 있다. 이 마스크 PM6에 있어서는, 레지스트막의 하프톤 패턴(3d)은, 상기 제5 실시예의 하프톤 패턴(3c)과 동일한 재료로 이루어지지만, 그 두께를 하프톤 패턴(3c)보다 얇은 반투명막으로 형성하고, 그 하프톤 패턴(3d)의 두께와, 마스크 기판(1a)에 형성된 홈(18)의 부분에서의 마스크 기판(1a)의 두께로 투과광의 위상 반전을 실현하였다.
하프톤 패턴(3d)은, 예를 들면 두께 50㎚ 정도의 노볼락계 수지에 의해 형성하였다. 그 결과, 하프톤 패턴(3d)의 투과율은 5%로 되었다. 단, 그 투과율은 5%로 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 2∼20% 정도의 범위에서 목적에 부합한 선정이 가능하다. 이 경우의 위상 반전은 약 90도이었다. 이 때문에, 마스크 기판(1)에 약 90㎚의 깊이의 홈(18)을 파서, 마스크 PM6을 투과한 노광 광에 합계로 약 180도의 위상 반전이 얻어지도록 하였다. 이 하프톤 패턴(3d)의 막 두께는 상기한 것에 한정되는 것이 아니라 여러가지 변경 가능하고, 재료의 굴절율, 노광 파장 등에 따라 위상이 반전되도록 조정하면 된다.
이러한 마스크 PM6의 형성 방법은, 예를 들면 다음과 같다. 우선, 상기 제5 실시예 등과 마찬가지로 하여, 도 32(b)에 도시한 바와 같이 마스크 기판(1) 위에, 차광 패턴(2a, 2b) 및 하프톤 패턴(3d)을 형성한다. 계속해서, 그 차광 패턴(2a, 2b) 및 하프톤 패턴(3d)을 에칭 마스크로 하여, 거기로부터 노출되는 마스크 기판(1)을 상기 깊이 분만큼 선택적으로 에칭 제거한다. 이에 의해, 도 32(a)에 도시한 홈(18)을 하프톤 패턴(3d)에 대하여 자기 정합적으로 형성한다. 이와 같이 하여 제6 실시예에서는, 예를 들면 5%의 투과율의 하프톤 패턴(3d)을 갖는 마스크 PM6을 제조할 수 있다. 또, 도 32(a)의 예시에서는 마스크의 제조 공정을 간략화하기 위해서, 홈(18)의 형성 시에 마크 패턴(4b) 영역에서의 마스크 기판(1)도 에칭 제거되어 파여 있지만, 이 영역의 마스크 기판(1) 부분을 에칭 제거하지 않도록 할 수도 있다. 또한, 마스크 PM6에 있어서, 하프톤 패턴(3d)의 수정이나 변경을 행하는 경우에는 홈(18)을 형성하기 전에 행한다.
제6 실시예에서도, 상기 제1 실시예∼제5 실시예와 마찬가지의 효과가 얻어진다.
〈제7 실시예〉
제7 실시예는 상기 제5, 제6 실시예의 마스크의 변형예를 설명하는 것이다.
제7 실시예에서는 상기 제6 실시예에서 설명한 과제를 해결하기 위해서, 상기 노광 광의 위상을 하프톤 패턴만으로 조정하는 것이 아니라, 그 하프톤 패턴에 대하여 평면적으로 중첩되는 다른 막을 형성함으로써 조정하는 것이다. 이에 의해, 제7 실시예에 따르면, 상기 제6 실시예와 마찬가지로 하프톤 패턴을 투과하는 광의 강도 설정을 용이하게 할 수 있다. 또한, 하프톤 패턴을 형성하는 재료의 선택의 폭을 늘릴 수 있다.
도 33(a)은 제7 실시예에서의 마스크 PM7의 구체예를 도시하고 있다. 이 마스크 PM7에 있어서는 상기 제6 실시예와 마찬가지의 레지스트막의 하프톤 패턴(3d) 과 마스크 기판(1) 사이에, 예를 들면 산화 실리콘막으로 이루어지는 투명한 위상 조정막(19)을 형성하고, 하프톤 패턴(3d)과 위상 조정막(19)과의 막 두께를 조정함으로써 상기 위상 반전을 실현하고 있다.
이러한 마스크 PM7의 형성 방법은, 예를 들면 다음과 같다. 우선, 도 33(b)에 도시한 바와 같이 마스크 기판(1)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 위상 조정막(19)을 스퍼터링법, CVD(Chemical Vapor Deposition)법 또는 도포법 등에 의해 형성한다. 계속해서, 또한 상기 제5, 제6 실시예 등과 마찬가지로 차광 패턴(2a, 2b) 및 하프톤 패턴(3d)을 형성한다. 그 후, 상기한 바와 같이 하프톤 패턴(3d)만으로는 위상 반전이 약 90도이므로, 하프톤 패턴(3d) 및 차광 패턴(2a, 2b)을 에칭 마스크로 하여, 그 하층의 위상 조정막(19)을, 예를 들면 90㎚ 정도 홈파기, 합계로 약 180도의 위상 반전이 얻어지도록 하였다. 이 때, 마스크 기판(1)을 에칭 스토퍼로 해도 된다. 이와 같이 하여, 도 33(a)에 도시한 마스크 PM7을 제조한다. 제7 실시예에서도, 예를 들면 5%의 투과율의 하프톤형 마스크 PM7을 제조할 수 있었다. 또, 하프톤 패턴(3d)의 막 두께는 상기 제6 실시예와 마찬가지로 이에 한정되는 것이 아니다. 또한, 제7 실시예에서도 마스크의 제조 공정을 간략화하기 위해서, 위상 조정막(19)의 패터닝 시에 마크 패턴(4b) 영역에서의 위상 조정막(19)도 에칭 제거되어 있지만, 이 영역의 위상 조정막(19) 부분을 에칭 제거하지 않도록 할 수도 있다. 또한, 이 경우, 마스크 PM7의 하프톤 패턴(3d)의 수정이나 변경은 위상 조정막(19)에 대하여 에칭 처리를 하기 전에 행 하는 것이 바람직하다.
제7 실시예에서도, 상기 제1 실시예∼제6 실시예와 마찬가지의 효과가 얻어진다.
〈제8 실시예〉
제8 실시예는 상기 제5 실시예∼제7 실시예에서의 마스크 및 그 제조 방법의 변형예를 설명하는 것이다.
제8 실시예의 마스크의 제조 방법의 일례를 도 34에 의해 설명한다.
우선, 도 34(a)에 도시한 바와 같이 상기 제1 실시예∼제7 실시예와 마찬가지로 하여, 마스크 기판(1)의 주면 위에, 상기 차광 패턴(2a, 2b) 및 마크 패턴(4b) 등을 형성한다. 계속해서, 도 34(b)에 도시한 바와 같이 마스크 기판(1)의 주면 위에, 상기 차광 패턴(2a, 2b) 및 마스크 기판(1)의 주면을 덮도록, 노광 광에 투명한 레지스트막(20)을 도포하고, 또한 그 위에 상기 제5 실시예에서 사용한 차광성을 갖는 레지스트막(3)을 박막으로 형성하여 반투명으로 하였다. 여기서는 투명한 레지스트막(20)으로서, 예를 들면 포지티브형을 나타내는 PGMA24(폴리글리시딜메타크릴레이트) 등을 이용하였다. 또한, 차광성의 레지스트막(3)은, 예를 들면 네가티브형을 나타내는 두께 50㎚ 정도의 노볼락계 수지로 형성하였다. 그 후, 레지스트막(3)에 원하는 집적 회로 패턴을 전자선 등에 의해 묘화하였다. 여기서도, 상기 대전 방지 처리를 행하였다. 그 후, 통상의 현상 처리를 행하여, 레지스트막(3)을 현상함으로써, 도 34(c)에 도시한 바와 같이 레지스트막(3)으로 형성된 하프톤 패턴(3e)을 형성한다.
계속해서, 마스크 기판(1)의 주면에 대하여 통상의 노광 처리를 실시하여 차광성을 갖는 하프톤 패턴(3e)으로부터 노출되는 레지스트막(20) 부분을 노광한 후, 현상 처리를 행함으로써, 도 34(d)에 도시한 바와 같이 하프톤 패턴(3e)에 대하여 자기 정합적으로 레지스트막(20)으로 구성되는 위상 조정막을 형성한다. 이와 같이 하여 마스크 PM8을 제조하였다.
이 마스크 PM8에 있어서는 하프톤 패턴(3e) 하에서만 레지스트막(20)(위상 조정막)이 형성되어 있다. 마스크 PM8을 투과하는 노광 광의 위상 조정은 하프톤 패턴(3e)과 레지스트막(20)(위상 조정막)과의 막 두께로 조절되어 있다. 이에 의해, 하프톤 패턴(3e) 및 레지스트막(20)(위상 조정막)의 적층 패턴 영역을 투과한 광과, 마스크 기판(1)만을 투과한 광에서 위상을 180도 반전시킬 수 있었다. 또한, 그 적층 패턴 영역의 투과율은 5% 정도로 되었다. 즉, 상기 제6, 제7 실시예 등과 마찬가지로, 예를 들면 5%의 투과율의 하프톤 패턴(3e)을 갖는 마스크 PM8을 제조할 수 있다. 또한, 이 경우에는 하프톤 패턴(3e)의 수정이나 변경은, 레지스트막(20)을 패턴 가공한 후라도 된다. 즉, 그 패턴 변경을 행하는 경우에는 하프톤 패턴(3e) 및 레지스트막(20)의 양방을 제거하여, 재차 레지스트막(20)의 도포로부터 다시 하면 된다.
제8 실시예에서도, 상기 제1 실시예∼제7 실시예와 마찬가지의 효과가 얻어진다.
〈제9 실시예〉
제9 실시예는 마스크의 변형예를 설명하는 것으로, 통상의 하프톤 마스크와, 상기 제5 실시예∼제8 실시예와 같은 레지스트막을 이용한 하프톤 마스크와의 조합예를 설명하는 것이다.
도 35는 제9 실시예의 마스크 PM9의 구체예를 도시하고 있다. 마스크 PM9는 하프톤 패턴으로 배선 등과 같은 라인 패턴을 웨이퍼에 전사하는 마스크를 예시하고 있다. 여기서는 마스크 기판(1)의 주면 위의 집적 회로 패턴 영역에, 예를 들면 MoSiOx 또는 MoSiON 등으로 이루어지는 통상의 하프톤 패턴(21a)과, 상기 제5 실시예∼제8 실시예에서 설명한 레지스트막으로 이루어지는 하프톤 패턴(3c)이 패턴 형성되어 있다. 하프톤 패턴(3c)의 막 두께는 위상 반전에 필요한 막 두께와, 상기 제5 실시예∼제8 실시예와 마찬가지로 원하는 차광성을 만족하는 막 두께로 하였다. 따라서, 투과광의 위상차는 180도에 한하지 않고, 540도, 900도 등 여러가지 선정 가능하다.
도 35(b)는 마스크 PM9의 이면측으로부터 조사한 노광 광의 위상 반전의 모습을 도시하고 있다. 하프톤 패턴(3c, 21a)을 통과한 노광 광은 투명부(광 투과 영역)를 통과한 노광 광에 대하여 위상이 180도 반전하고 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다.
다음으로, 마스크 PM9의 제조 방법의 일례를 도 36에 의해 설명한다.
우선, 도 36(a)에 도시한 바와 같이 마스크 기판(1)의 주면 위에, 예를 들면 MoSiOx 또는 MoSiON 등으로 이루어지는 하프톤막(21)을, 예를 들면 스퍼터링법 또 는 CVD법으로 퇴적한 후, 그 위에, 상기 차광막용 메탈로 이루어지는 차광막(2)을 스퍼터링법 등에 의해 퇴적한다. 계속해서, 그 차광막(2) 및 하프톤막(21)을 통상의 포토리소그래피 기술 및 에칭 기술에 의해 패턴 가공함으로써, 도 36(b)에 도시한 바와 같이 하프톤 패턴(21a), 차광 패턴(2b) 및 마크 패턴(4b)을 형성한다. 그 후, 도 36(c)에 도시한 바와 같이 하프톤 패턴(21a)의 형성 영역 이외의 차광 패턴(2b)을 덮도록 레지스트막(22)을 형성한 후, 이것을 에칭 마스크로 하여, 거기로부터 노출되는 차광막(2)을 제거함으로써, 도 36(d)에 도시한 바와 같이 하프톤 패턴(21a)을 노출시킨다. 그 후, 도 36(e)에 도시한 바와 같이 차광 마스크용 레지스트막(3)을 도포한 후, 소정의 위치에 전자선 등을 조사함으로써, 도 35에 도시한 레지스트막(3)으로 구성되는 하프톤 패턴(3c)을 형성한다. 하프톤 패턴(3c)의 수정이나 변경 방법은 상기 제1 실시예 등과 동일하다.
제9 실시예에서도, 상기 제1 실시예∼제7 실시예와 마찬가지의 효과가 얻어진다.
〈제10 실시예〉
제10 실시예는 마스크의 변형예를 설명하는 것으로, 레벤손형 위상 시프트 마스크와, 상기 제1 실시예∼제4 실시예의 레지스트막을 이용한 차광 패턴 마스크와의 조합예를 설명하는 것이다.
도 37은 제10 실시예의 마스크 PM10의 구체예를 도시하고 있다. 여기서는 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM10이 예시되어 있다. 마 스크 PM10의 주면 위의 집적 회로 패턴 영역에는 레벤손형 위상 시프트 패턴 영역(도 37(a)의 좌측)과, 상기 제1 실시예∼제4 실시예 등에서 설명한 레지스트막의 차광 패턴(3a)의 형성 영역(도 37(a)의 우측)이 배치되어 있다.
레벤손형 위상 시프트 패턴 영역에는 복수의 메탈의 차광 패턴(2a)과, 그 차광 패턴(2a)을 사이에 두고 인접하는 광 투과 패턴(16f)과, 그 인접하는 광 투과 패턴(16f)의 한쪽에 배치된 위상 시프터(22a)가 배치되어 있다. 위상 시프터(22a)는, 예를 들면 홈형 시프터로 되어 있다. 홈형 시프터로서, 홈의 폭 방향의 일부를 차광 패턴(2a)의 하부에 오버행시키는 구조를 채용할 수도 있다. 이에 의해, 패턴 전사 정밀도를 향상시킬 수 있다. 도 37(b)는 마스크 PM10의 이면측으로부터 조사한 노광 광의 위상 반전의 모습을 도시하고 있다. 위상 시프터(22a)를 통과한 노광 광은 위상 시프터(22a)가 없는 광 투과 패턴(16f)을 통과한 노광 광에 대하여 위상이 180도 반전하고 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다. 한편, 차광 패턴(3a)은 상기 제1 실시예 등에서 설명한 것과 동일하다. 따라서, 차광 패턴(3a)의 수정이나 변경을 용이하게 행할 수 있다.
이러한 마스크 PM10은 DRAM 등과 같은 메모리를 갖는 반도체 집적 회로 장치에 적용하는 것이 바람직하다. DRAM 등의 메모리를 갖는 반도체 집적 회로 장치에서는 메모리 셀 영역에서의 소자나 배선의 미세화가 진행되고 있다. 이 때문에, 워드선이나 데이터선 또는 홀 패턴의 형성 시에는 레벤손형 위상 시프트 마스크를 사용하지 않으면 패턴의 전사를 할 수 없는 경우가 있다. 한편, 메모리 셀 영역 이외의 주변 회로 영역이나 다른 논리 회로 영역에서는 레벤손형 위상 시프트 마스크를 사용하지 않아도 되지만, 고객의 요구나 제품의 사양에 따라 주변 회로나 논리 회로의 패턴이 여러가지 변경되는 경우가 있다. 마스크 PM10은 그 양방의 요구에 대응할 수 있다. 즉, 메모리 셀 영역측에서는 미세한 소자나 배선의 패턴을 전사할 수 있고, 메모리 셀 영역 이외의 회로에서는 여러가지의 패턴 형상의 변경에 유연하게 단시간 내에 대향할 수 있다. 그 수정, 변경은 위상 시프터용 홈을 형성한 후의 단계부터 가능하므로, 마스크 제조 시간의 단축을 도모할 수 있다. 그 외에는 제10 실시예에서도, 상기 제1 실시예∼제9 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제11 실시예〉
제11 실시예는 마스크의 변형예를 설명하는 것으로, 통상의 레벤손형의 위상 시프트 마스크와, 상기 제1 실시예∼제4 실시예의 레지스트막의 차광 패턴으로 구성된 레벤손형 위상 시프트 마스크와의 조합예를 설명하는 것이다.
도 38은 제11 실시예의 마스크 PM11의 구체예를 도시하고 있으며, 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM11이 예시되어 있다. 마스크 PM11의 주면 위의 집적 회로 패턴 영역에는 레벤손형 위상 시프트 패턴 영역(도 38의 좌측)과, 상기 제1 실시예∼제4 실시예 등에서 설명한 레지스트막의 차광 패턴(3a)으로 구성한 레벤손형 위상 시프트 패턴 영역(도 38의 우측)이 배치되어 있다.
도 38의 좌측의 레벤손형 위상 시프트 패턴 영역은 상기 제10 실시예와 동일 하므로 설명을 생략한다. 도 38의 우측에는, 예를 들면 감광성 SOG막 등과 같은 감광성 투명막으로 형성되는 위상 시프터(22b)가 패턴 형성되어 있다. 또한, 그 위상 시프터(22b)의 측면 및 측면 근방을 덮도록 레지스트막의 차광 패턴(3a)이 패턴 형성되어 있다. 이 차광 패턴(3a)에 의해 마스크 기판(1)의 주면의 일부가 노출되는 광 투과 패턴(16g)과 위상 시프터(22b)의 상면의 일부가 노출되는 광 투과 패턴(16h)이 형성되어 있다. 그리고, 상호 인접하는 광 투과 패턴(16g, 16h)을 투과한 각각의 광 위상은 상호 180도 반전되어 있다.
이러한 마스크 PM11을 제조하기 위해서는, 우선 마스크 기판(1)의 주면 위에, 메탈로 이루어지는 차광 패턴(2a, 2b)을 통상의 마스크와 마찬가지로 형성한 후, 마스크 기판(1)의 주면의 소정 부분에 홈을 파서, 위상 시프터(22a)를 형성한다. 계속해서, 마스크 기판(1)의 주면 위에, 감광성 SOG막 등을 도포하고, 이것을 포토리소그래피 기술에 의해 패턴 가공함으로써, 위상 시프터(22b)를 형성한다. 그 후, 마스크 기판(1)의 주면 위에, 상기 차광막 형성용 레지스트막을 도포한 후, 이것을 포토리소그래피 기술에 의해 패턴 가공함으로써 차광 패턴(3a)을 형성한다.
제11 실시예에서도, 상기 제1 실시예∼제9 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제12 실시예〉
제12 실시예는 마스크의 변형예를 설명하는 것으로, 통상의 마스크와, 상기 제11 실시예의 레지스트막의 차광 패턴으로 구성된 레벤손형 위상 시프트 마스크와 의 조합예를 설명하는 것이다.
도 39는 제11 실시예의 마스크 PM12의 구체예를 도시하고 있으며, 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM12가 예시되어 있다. 마스크 PM12의 주면 위의 집적 회로 패턴 영역에는 통상의 마스크의 패턴 영역(도 39의 좌측)과, 상기 제11 실시예에서 설명한 레지스트막의 차광 패턴(3a)으로 구성한 레벤손형 위상 시프트 패턴 영역(도 39의 우측)이 배치되어 있다. 마스크 PM12의 제조 방법은 상기 제11 실시예와 거의 동일하며, 홈형의 위상 시프터(22a)의 형성 공정이 없는 것이 다르다.
제12 실시예에서도, 상기 제1 실시예∼제9 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제13 실시예〉
제13 실시예는 마스크의 변형예를 설명하는 것이다.
상기한 바와 같이 본 실시예의 마스크에 있어서는 마스크 상의 패턴을 제거하기 때문에, 메탈로 형성되는 차광 패턴에 어느 정도의 내성이 요구된다. 그래서, 제13 실시예에서는 메탈로 형성되는 차광 패턴의 표면에 보호막을 형성한다.
도 40(a)은 제13 실시예의 마스크 PM13 단면의 구체예를 도시하고 있다. 마스크 기판(1) 위에 형성된 메탈의 차광 패턴(2a, 2b)의 표면(즉, 차광 패턴(2a, 2b)의 상면 및 측면) 및 마스크 기판(1)의 주면에는, 예를 들면 산화 실리콘 등으 로 이루어지는 얇은 보호막(23)이 피착되어 있다. 이에 의해, 마스크 PM13의 레지스트막(차광 패턴(3a)) 박리 및 세정 처리 시에, 차광 패턴(2a, 2b)을 보호할 수 있다. 이 때문에, 차광 패턴(2a, 2b)의 내성을 향상시킬 수 있다. 특히, 미세한 집적 회로 패턴을 전사하기 위한 차광 패턴(2a)이 형성되어 있는 경우, 보호막(23)이 차광 패턴(2a)의 표면 전체를 덮는 본 구조는 차광 패턴(2a)의 내박리성을 향상시키는 데에 바람직하다. 보호막(23)은 차광 패턴(2a, 2b)의 패턴 가공 후에, 예를 들면 CVD법 또는 스퍼터링 등에 의해 형성되어 있다. 레지스트막의 차광 패턴(3a)은 그 보호막(23) 상에 패턴 형성되어 있다. 도 40(b)은 차광 패턴(3a)을 제거한 상태를 도시하고 있다. 새로운 차광 패턴을 형성하기 위해서는 상기 제1 실시예와 마찬가지로 차광 패턴 형성용 레지스트막을 도포하고, 이것에 전자선 등을 이용하여 패턴을 묘화하면 된다. 또, 이 구조는 상기 제1 실시예∼제12 실시예의 어느 마스크에 대해서도 적용할 수 있다.
제13 실시예에서는 상기 제1 실시예∼제12 실시예에서 얻어지는 효과 외에, 마스크 PM13의 수명을 향상시킬 수 있는 효과를 얻을 수 있다.
〈제14 실시예〉
제14 실시예는 상기 제13 실시예의 변형예를 설명하는 것이다.
도 41(a)은, 제14 실시예의 마스크 PM14 단면의 구체예를 도시하고 있다. 제14 실시예에서는 보호막(23)이 차광 패턴(2a, 2b)의 상면에만 피착되어 있는 경우가 예시되어 있다. 이 경우의 보호막(23)은 마스크 기판(1) 상에 차광막을 스퍼 터링법으로 퇴적한 후, 그 위에, 보호막(23)을 CVD법 또는 스퍼터링법 등에 의해 퇴적하고, 또한 차광막을 패턴 가공함으로써 차광 패턴(2a, 2b)을 형성할 때에 동시에 형성된다. 그 외에는 상기 제13 실시예와 동일하다. 도 41(b)은 차광 패턴(3a)을 제거한 상태를 나타내고 있다. 이 경우도 차광 패턴(2a, 2b)의 내성을 향상시킬 수 있어, 마스크 PM14의 수명을 향상시킬 수 있다.
〈제15 실시예〉
제15 실시예는 마스크의 변형예를 설명하는 것이다.
본 발명자의 검토에 따르면, 상기 집적 회로 패턴이나 마크 패턴을 형성하기 위한 레지스트막의 차광 패턴을 마스크 기판의 주면 위에 형성한 후, 그 주면 위에, 그 차광 패턴을 덮는 투명한 보호막을 형성하는 것도 유효하다는 것을 알 수 있었다. 이에 의해, 상기 레지스트막으로 형성되는 차광 패턴의 기계적 강도를 향상시킬 수 있다. 또한, 보호막에 의해 산소를 차단함으로써, 레지스트막으로 형성되는 차광 패턴의 막질의 변화를 방지할 수 있다.
도 42는 그 구체예를 도시하고 있다. 마스크 PM15를 구성하는 마스크 기판(1)의 주면 상 전면에는, 예를 들면 산화 실리콘막 또는 도포 규소 화합물로 이루어지는 보호막(24)이 형성되어 있다. 보호막(24)을 산화 실리콘막 등으로 하는 경우에는, 예를 들면 스퍼터링법이나 CVD법으로 형성하면 된다. 또한, 보호막(24)을 도포 규소 화합물로 하는 경우에는 그 도포 후에, 예를 들면 100∼200° 정도의 열 처리를 실시하면 된다.
또한, 제15 실시예의 마스크 PM15에 있어서는 보호막(24)이 차광 패턴(2a, 2b, 3a)을 덮도록, 마스크 기판(1)의 주면 상 전면에 퇴적되어 있다. 즉, 마스크 PM15를 검사 장치나 노광 장치 등에 장착하는 경우, 마스크 PM15의 보호막(24)이 검사 장치나 노광 장치 등의 장착부에 접하는 구조가 된다. 따라서, 상기 제1 실시예∼제14 실시예와 마찬가지로 검사 장치나 노광 장치 등의 장착부(5)가 마스크 기판(1) 상의 레지스트막의 패턴(차광 패턴(3a) 등)에 직접 접하지 않기 때문에, 그 장착에 기인한 레지스트막의 박리나 깎이는 것을 방지할 수 있고, 그에 기인하는 이물 발생을 방지할 수 있다. 또, 이 구조는 상기 제1 실시예∼제14 실시예의 포토마스크에도 적용할 수 있다.
〈제16 실시예〉
제16 실시예에서는 마스크 상에 메탈의 차광 패턴과 레지스트막의 차광 패턴을 형성한 경우에 생기는 문제 및 그것을 해결하는 수단에 대하여 설명한다.
도 43(a)은 웨이퍼 상에서 상호 인접하는 복수의 라인 패턴을 전사하는 마스크의 주요부 평면도로서, 그 라인 패턴을 전사하는 메탈의 차광 패턴(2a)과 레지스트막의 차광 패턴(3a)과의 접속부를 도시하고 있다. 또한, 도 43(b)은 (a)의 A-A선의 단면도를 도시하고 있다.
여기서는 차광 패턴(2a, 3a)이 위치 어긋남 없이 중첩되어 있는 경우가 예시되어 있다. 그러나, 차광 패턴(2a, 3a)은 각각 따로따로 패턴 가공하는 것이므로, 반드시 이와 같이 양호한 위치 정렬로 배치할 수 있는 것이 아니라, 도 44(a)에 도 시한 바와 같이 패턴의 폭 방향으로 어긋나는 경우도 있다. 이와 같이 패턴이 어긋나면, 인접 패턴 간격 d1을 확보할 수 없는 문제가 생긴다. 또한, 도 44(b)에 도시한 바와 같이 고립된 차광 패턴(2a, 3a)의 중첩 부분이어도, 각각의 패턴이 그 폭 방향으로 대폭 어긋나 충분한 접속 상태를 확보할 수 없는 경우도 있다.
그래서, 도 45에 도시한 바와 같이 제16 실시예의 마스크 PM16에 있어서는, 본래 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)을 접속해야 할 개소이어도 소정의 조건에 해당하는 경우, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)을 분리하여 배치하도록 하였다.
도 46(a)은 제16 실시예의 마스크 PM16에 있어서, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)과의 위치 관계가 패턴 폭 방향으로 어긋나 배치된 경우를 도시하고 있다. 도 46(b)은 그 마스크 PM16을 이용하여 웨이퍼(8) 상의 도체막 패턴(10a1)을 형성한 경우의 평면도를 도시하고 있다. 또한, 도 46(c)은 (b)의 A-A선의 단면도를 도시하고 있다. 그런데, 본래 도체막 패턴(10a1, 10a1)은 접속되어야 하므로, 도 47(a)∼(c)에 도시한 바와 같이, 도체막 패턴(10a1, 10a1)을 그 상층의 도체막 패턴(10f)으로 접속하도록 하였다. 도 47(a)은 도체막 패턴(10a1, 10a1)의 상대적 위치 관계가 양호한 경우를 도시하고, (b)는 어긋난 경우를 도시하고, (c)는 (a), (b)의 A-A선의 단면도를 도시하고 있다. 도체막 패턴(10a1, 10a1) 의 각각은, 절연막(9b)에 형성된 관통 홀(25)을 통해 도체막 패턴(10f)에 상호 전기적으로 접속되어 있다.
〈제17 실시예〉
제17 실시예는 상기 제16 실시예에서 설명한 과제를 해결하기 위한 다른 수단을 설명하는 것이다.
제17 실시예에서는 메탈의 차광 패턴 및 레지스트막의 차광 패턴의 양방 또는 한쪽에 있어서, 그 각각의 접속부를 다른 패턴 부분보다 넓은 폭으로 하였다. 도 48은 그 구체예를 도시하고 있다. 도 48(a)은 마스크 PM17의 주요부 평면도, (b)는 (a)의 A-A선의 단면도를 도시하고 있다. 여기서는 메탈의 차광 패턴(2a)의 단부가 다른 부분보다 넓은 폭으로 되어 있다. 레지스트막의 차광 패턴(3a)의 단부는 메탈의 차광 패턴(2a)의 광폭 부분과 중첩되도록 되어 있다. 이에 의해, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)과의 상대적 위치가 다소 어긋났다고 해도 각각의 패턴의 중첩량을 충분히 확보할 수 있다. 마스크 PM17에 의해 전사되는 패턴을 도 49에 도시한다. 메탈의 차광 패턴(2a)으로 전사된 도체막 패턴(10a1)과, 레지스트막의 차광 패턴(3a)으로 전사된 도체막 패턴(10a1)과의 접속 부분에는 광폭 부분이 형성되는데, 쌍방은 설계대로 접속되어 있다. 또, 도 49(a)는 웨이퍼의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
또한, 다른 방법으로서, 차광 패턴(2a, 3a)의 중첩량을 패턴의 위치 정렬 정밀도 이상으로 해도 된다.
〈제18 실시예〉
제18 실시예는 상기 제17 실시예의 변형예를 설명하는 것이다.
제18 실시예에서는 도 50에 도시한 바와 같이 마스크 PM18의 메탈의 차광 패턴(2a) 및 레지스트막의 차광 패턴(3a)의 양방에 있어서, 각각의 접속 부분을 넓은 폭으로 하였다. 도 50(a)은 차광 패턴(2a, 3a)이 양호한 위치 정렬로 배치된 경우를 도시하고, (b)는 차광 패턴(2a, 3a)이 그 폭 방향으로 어긋나게 배치된 경우를 도시하고 있다. 이 경우에도 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)과의 상대적 위치가 다소 어긋났다고 해도 각각의 패턴의 중첩량을 충분히 확보할 수 있다. 또한, 이 경우에는 차광 패턴(2a, 3a)의 단부의 굵기량을 작게 할 수 있기 때문에, 인접 피치가 좁은 전사 패턴의 전사에도 사용할 수 있다.
〈제19 실시예〉
제19 실시예에서는, 예를 들면 게이트 어레이나 스탠더드 셀 등과 같은 ASIC(Application Specific IC)의 제조에 본 발명의 기술 사상을 적용한 경우에 대해서 설명한다.
도 51은 제19 실시예의 반도체 칩(8c4)의 구성예를 도시하고 있다. 반도체 칩(8c4)의 주면에는 메모리부, IF 제어부, CPU부, 어플리케이션 논리 회로 및 아날로그부가 배치되어 있다. 반도체 칩(8c4)에 있어서, 이들의 회로군의 외주에는 복수의 입출력 회로 영역(26)이 반도체 칩(8c4)의 외주를 따라 나란히 배치되어 있다. 각 입출력 회로 영역(26)에는 입력 회로, 출력 회로 또는 입출력 쌍방향 회로 등이 배치되어 있다. 또한, 그 외주에는 각 입출력 회로 영역(26)마다 본딩 패드 BP가 배치되어 있다.
이 중, IF 제어부 및 어플리케이션 논리 회로는 고객의 요구 등에 따라 수정이나 변경이 생기기 쉽다. 그래서, 그 부분을 게이트 어레이화하고, 또한 상기 제1 실시예∼제18 실시예에서 설명한 바와 같이 그 부분을 전사하는 마스크 상의 차광 패턴을 레지스트막으로 형성하도록 하였다. 또한, 그 외의 회로 영역의 패턴을 전사하는 마스크 상의 차광 패턴을 메탈로 형성하였다.
도 52(a)는 상기 IF 제어부 및 어플리케이션 논리 회로에 배치된 기본 셀 BC의 평면도, (b)는 (a)의 단면도를 도시하고 있다. IF 제어부 및 어플리케이션 로직 회로의 형성 영역에는, 예를 들면 복수의 기본 셀 BC가 전면에 깔려 배치되어 있다(소위, SOG 구조: Sea Of Gate). 기본 셀 BC는, 예를 들면 2개의 nMISQn 및 2개의 pMISQp로 구성되어 있다. 게이트 전극(10b)은 nMISQn 및 pMISQp에 공유되어 있으며, 쌍방의 영역에 걸쳐 배치되어 있다. 전원 배선(10VDD)은 고전위(예를 들면, 3.3V 또는 1.8V 정도)측의 전원 배선이고, 전원 배선(10VSS)은 저전위(예를 들면, 0V 정도)측의 전원 배선이다. 전원 배선(10VDD), 전원 배선 (10VSS)은 게이트 전극(10b)에 교차하고, 또한 n 웰 NWL 및 p 웰 PWL의 연장 방향을 따르도록 배치되어 있다. 또, nMISQn 및 pMISQp의 세로 구조에 대해서는, 상기 제1 실시예에서 설명하였으므로, 설명을 생략한다.
이러한 기본 셀 BC의 단계까지는 형성되어 있다. 또한, 기본 셀 BC의 단계까지의 패턴의 형상은 정해져 있기 때문에, 이 기본 셀 BC의 패턴은 통상의 마스크로 패턴 형성한다. 원하는 회로는 이 상층의 배선층, 컨택트홀 및 관통 홀의 배치에 의해 구성한다. 도 52(c)는 제1층 배선(10e), 제2층 배선(10g) 및 제3층 배선(10h)을 형성한 후의 단면도를 도시하고 있다. 제2층 배선(10g)은 층간 절연막(9f)에 천공된 관통 홀(27a)을 통해 제1층 배선(10e)과 전기적으로 접속되어 있다. 또한, 제3층 배선(10h)은 층간 절연막(9g)에 천공된 관통 홀(27b)을 통해 제2층 배선(10g)과 전기적으로 접속되어 있다. 이러한 제1∼제3층 배선(10e, 10g, 10h)의 패턴 형상, 컨택트홀(15) 및 관통 홀(27a, 27b)의 배치는 고객의 요구에 따라 여러가지 변경되는 경우가 있으므로, 이들의 패턴 형성에 있어서는 레지스트막으로 형성된 차광 패턴을 갖는 마스크를 이용한다.
다음으로, 마스크 상의 패턴의 변경의 일례를 설명한다.
도 53은 상기 기본 셀 BC를 이용하여 형성된 NAND 회로 ND를 예시하고 있다. 도 53(a)는 NAND 회로 ND의 심볼도, (b)는 그 회로도, (c)는 그 레이아웃 평면도를 도시하고 있다. 여기에는 2개의 입력 I1, I2 및 1개의 출력 F를 갖는 NAND 회로 ND가 예시되어 있다.
도 53(c)에 도시한 바와 같이 입력 I1, I2에 접속된 배선(10i, 10i)은 각각 컨택트홀(15a, 15a)을 통해 게이트 전극(10b, 10b)과 전기적으로 접속되어 있다. 전원 배선(10VDD)은 컨택트홀(15b, 15c)을 통해 양방의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 배선(10j)은 컨택트홀(15d)을 통해 양방의 pMISQp에 공유의 반도체 영역(14)과 전기적으로 접속되어 있다. 또한, 배선(10j)은 컨택트홀(15e)을 통해 한쪽의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또한, 전원 배선(10VSS)은 컨택트홀(15f)을 통해 한쪽의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또, 도 53에서는 컨택트홀(15a∼15f)의 평면 형상이 사각 형상으로 도시되어 있지만, 실제로는 일반적으로 대략 원 형상으로 된다.
이 NAND 회로 ND의 컨택트홀 및 배선의 패턴을 전사하기 위한 마스크에 있어서의 패턴의 주요부 평면도의 일례를 도 54(a), (b)에 도시한다. 또, 도 54(a), (b)의 마스크는 별개의 것이므로, 쌍방의 위치 관계를 알 수 있도록 X-Y축을 표시하였다.
도 54(a)는 도 53(c)의 컨택트홀(15a∼15f)을 웨이퍼 상에 전사하기 위한 마스크 PM19C의 패턴을 예시하고 있다. 차광막(3f)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3f)에는 부분적으로 차광막(3f)이 제거되어 평면 사각 형상의 미세한 광 투과 패턴(16g)이 복수 개소에 개구되어 있다. 광 투과 패턴(16g)이 컨택트홀(15a∼15f)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 포지티브형 레지스트막을 사용한다.
도 54(b)는 도 53(c)의 배선(10i, 10j) 및 전원 배선(10VDD), 전원 배선(10VSS)을 웨이퍼 상에 전사하기 위한 마스크 PM19L의 패턴을 예시하고 있다. 차광막(3g)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3g)에는 부분적으로 차광막(3g)이 제거되어 광 투과 패턴(16h)이 복수 개소에 개구되어 있다. 광 투과 패턴(16h)이 배선(10i, 10j) 및 전원 배선(10VDD), 전원 배선(10VSS)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 네가티브형 레지스트막을 사용한다.
도 55는 상기 기본 셀 BC를 이용하여 형성된 2입력의 NOR 회로 NR을 예시하고 있다. 도 55(a)는 NOR 회로 NR의 심볼도, (b)는 그 회로도, (c)는 그 레이아웃 평면도를 도시하고 있다. 여기서는 도 53(c)의 NAND 회로 구성과 다른 부분을 설명한다.
도 55(c)에 도시한 바와 같이 전원 배선(10VDD)은 컨택트홀(15b)을 통해 한쪽의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 배선(10k)은 컨택트홀(15g)을 통해 한쪽의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 또한, 배선(10k)은 컨택트홀(15h)을 통해 양방의 nMISQn의 공유의 반도체 영역(13)과 전기적으로 접속되어 있다. 또한, 전원 배선(10VSS)은 컨택트홀(15f, 15i)을 통해 양방의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또, 도 55에서도 컨택트홀(15a, 15b, 15f, 15g∼15i)의 평면 형상이 사각 형상으로 도시되어 있지만, 실제로는 일반적으로 대략 원 형상으로 된다.
이 NOR 회로 NR의 컨택트홀 및 배선의 패턴을 전사하기 위한 마스크에 있어서의 패턴의 주요부 평면도의 일례를 도 56(a), (b)에 도시한다. 또, 도 56(a), (b)의 마스크는 별개의 것이므로, 쌍방의 위치 관계를 알 수 있도록 X-Y축을 표시하였다.
도 56(a)은 도 55(c)의 컨택트홀(15a, 15b, 15f, 15g∼15i)을 웨이퍼 상에 전사하기 위한 마스크 PM19C의 패턴을 예시하고 있다. 차광막(3h)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3h)에는 차광막(3h)이 부분적으로 제거되어 평면 사각 형상의 미세한 광 투과 패턴(16i)이 복수 개소에 개구되어 있다. 광 투과 패턴(16i)이 컨택트홀(15a, 15b, 15f, 15g∼15i)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 포지티브형 레지스트막을 사용한다.
도 56(b)은 도 55(c)의 배선(10i, 10k) 및 전원 배선(10VDD), 전원 배선(10VSS)을 웨이퍼 상에 전사하기 위한 마스크 PM19L의 패턴을 예시하고 있다. 차광막(3i)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3i)에는 차광막(3i)이 부분적으로 제거되어 광 투과 패턴(16j)이 복수 개소에 개구되어 있다. 광 투과 패턴(16j)이 배선(10i, 10k) 및 전원 배선(10VDD), 전원 배선(10VSS)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 네가티브형 레지스트막을 사용한다.
이러한 도 54 및 도 56의 마스크 PM19C, PM19L의 패턴 변경은, 상기 제1 실시예 등에서 설명한 것과 마찬가지로 행하면 된다. 예를 들면, 도 54의 마스크 PM19C 의 NAND 회로용 패턴을 도 56의 마스크 PM19C의 NOR 회로용 패턴으로 변경하기 위해서는 도 54의 마스크 PM19C 상의 차광막(3f)을 제거한 후, 마스크 기판 위에 새롭게 상기 차광막 형성용 레지스트막을 도포하고, 그 레지스트막에 NOR 회로용 패턴을 전자선 또는 자외선 등에 의해 묘화함으로써, 도 56의 마스크 PM19C의 차광막(3h) 및 광 투과 패턴(16i)을 형성하면 된다. 즉, NAND 회로로부터 NOR 회로에, 반대로 NOR 회로로부터 NAND 회로에 패턴을 용이하게, 단시간 내에 변경할 수 있다. 따라서, 그 마스크를 이용하는 반도체 집적 회로 장치의 개발 및 제조 시간을 대폭 단축할 수 있다. 또한, 재료비 및 공정비를 낮추기 때문에, 반도체 집적 회로 장치의 비용을 대폭 저감시킬 수 있다. 이 때문에, 소량 생산의 반도체 집적 회로 장치이어도 비용 저감을 실현할 수 있다.
이와 같이 제19 실시예에서도 상기 제1 실시예 등과 마찬가지의 효과가 얻어진다.
〈제20 실시예〉
제20 실시예에서는, 예를 들면 마스크 ROM의 제조에 본 발명의 기술 사상을 적용한 경우에 대해서 설명한다.
마스크 ROM에서는 메모리 셀이 1개의 MIS로 형성되므로 대용량의 메모리를 실현할 수 있다. 또한, 기입 동작이 불필요하기 때문에 전체의 회로 구성을 심플하게 할 수 있다. 그러나, 고객의 요구에 따라 메모리의 내용이 변하기 때문에, TAT가 다른 ROM(예를 들면, EEPROM(Electric Erasable Programmable Read Only Memory))에 비하여 길어진다. 또한, 고객이 다종다양한 ROM 코드마다 다른 마스크를 형성해야만 하므로, 소량 생산일 때에는 제품 비용이 비싸지는 문제가 있다. 그래서, 제20 실시예에서는 상기 베이스 데이터에 기초하여 메모리 셀 영역 부분의 변경을 수반하는 각종 패턴을, 상기 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 전사함으로써, 메모리 내용을 변경하도록 하였다. 또, 마스크에 있어서, 메모리 셀 영역 이외의 영역의 패턴을 전사하는 패턴은, 메탈로 이루어지는 차광 패턴으로 형성하였다. 물론, 그 집적 회로 패턴의 모두를 레지스트막으로 이루어지는 차광 패턴으로 형성해도 된다.
도 57은 마스크 ROM의 베이스 데이터를 도시하고 있으며, (a)는 메모리 셀 영역의 레이아웃 평면도, (b)는 그 회로도, (c)는 (a)의 A-A선의 단면도를 도시하고 있다. 여기서는 이온 주입 프로그램 방식의 마스크 ROM이 예시되어 있다. 데이터선(10m)은 컨택트홀(15j)을 통해 반도체 영역(13)과 전기적으로 접속되어 있다. 게이트 전극(10b)은 워드선 WL의 일부로 형성되어 있다. 데이터선(10m)과 워드선 WL과의 교점 근방의 1개의 nMOSQn에 의해 1개의 메모리 셀이 형성되어 있다. 이 이온 주입 프로그램 방식의 ROM에서는 메모리 셀을 구성하는 nMISQn의 채널 영역에 불순물을 도입할지의 여부에 따라, nMISQn의 임계값 전압이 높은 타입(워드선 WL이 하이 레벨이어도 도통하지 않을 정도로 높음)과, 임계값 전압이 낮은 타입(워드선 WL이 하이 레벨로 도통)으로 구별하여 형성하고, 그것을 정보의 "0", "1"에 대응시키는 방식이다. 이 베이스 데이터의 패턴의 전사는 상기 메탈을 차광 패턴으로 하는 마스크를 사용하였다. 물론, 그 베이스 데이터의 패턴을 레지스트막으 로 이루어지는 차광 패턴으로 형성해도 된다.
다음으로, 마스크 ROM에서의 정보 재기입의 일례를 도 58∼도 60에 의해 설명한다. 또, 도 58∼59의 각 도면에서, (a)는 마스크의 주요부 평면도, (b)는 메모리의 정보 기입용 패턴을 도시하는 마스크 ROM의 메모리 셀 영역의 레이아웃 평면도, (c)는 정보 기입 공정 시의 도 57(a)의 A-A선에 상당하는 부분의 단면도를 도시하고 있다.
우선, 도 58에서는 (a)에 도시하는 마스크 PM20을 이용하여, 데이터베이스 상에, (b)에 도시하는 개구 패턴(28a)을 형성하고, (c)에 도시한 바와 같이 개구 패턴(28a)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM20의 차광막(3j)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3j)의 일부는 제거되어 평면 사각 형상의 광 투과 패턴(16k)이 개구되어 있다. 이 광 투과 패턴(16k)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28a)을 형성하는 패턴으로 되어 있다. 레지스트막(11b)은 포지티브형 레지스트를 이용하고 있다. 또, 정보 기입을 위한 불순물 주입 공정은 게이트 전극(10b)(즉, 워드선 WL)의 형성 공정 전에 행한다. 그 불순물로서는 nMISQn의 임계값을 높게 하고자 하는 경우에는, 예를 들면 붕소를 도입하면 되고, nMISQn의 임계값을 낮게 하고자 하는 경우에는, 예를 들면 인 또는 비소를 도입하면 된다.
다음으로, 도 59에서는 (a)에 도시하는 마스크 PM20을 이용하여 데이터베이스 상에, (b)에 도시하는 개구 패턴(28b, 28c)을 형성하고, (c)에 도시한 바와 같이 개구 패턴(28b, 28c)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM20의 차광막(3k)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3k)의 일부는 제거되어 평면 사각 형상의 2개의 광 투과 패턴(16m, 16n)이 개구되어 있다. 이 광 투과 패턴(16m, 16n)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28b, 28c)을 형성하는 패턴으로 되어 있다.
다음으로, 도 60에서는 (a)에 도시하는 마스크 PM20을 이용하여 데이터베이스 상에, (b)에 도시하는 개구 패턴(28d)을 형성하고, (c)에 도시한 바와 같이 개구 패턴(28d)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM20의 차광막(3m)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3m)의 일부는 제거되어 광 투과 패턴(16p)이 개구되어 있다. 이 광 투과 패턴(16p)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28d)을 형성하는 패턴으로 되어 있다.
이러한 도 58∼도 60의 마스크 PM20의 패턴 변경은 상기 제1 실시예 등에서 설명한 것과 마찬가지로 행하면 된다. 예를 들면, 도 58의 마스크 PM20의 패턴을 도 59의 마스크 PM20의 패턴으로 변경하기 위해서는 도 58의 마스크 PM20 상의 차광막(3j)을 제거한 후, 마스크 기판 위에 새롭게 상기 차광막 형성용 레지스트막을 도포하고, 그 레지스트막의 소정 위치에 전자선 또는 자외선 등을 조사함으로써, 도 59의 마스크 PM20의 차광막(3k) 및 광 투과 패턴(16m, 16n)을 형성하면 된다. 이에 의해, 다품종의 마스크 ROM을 효율적으로 제조할 수 있다. 또한, 다품종의 마스크 ROM의 TAT를 대폭 단축할 수 있다. 또한, 재료비 및 공정비를 낮추기 때문에, 소량 생산이어도 마스크 ROM의 비용을 대폭 낮출 수 있다.
이와 같이 제20 실시예에서도 상기 제1 실시예 등과 마찬가지의 효과가 얻어진다.
〈제21 실시예〉
제21 실시예는 상기 제20 실시예의 변형예로서, 상기 제20 실시예의 마스크 ROM과는 다른 정보 재기입 방식을 설명하는 것이다.
도 61은 제21 실시예의 마스크 ROM의 베이스 데이터를 도시하고 있으며, (a)는 메모리 셀 영역의 레이아웃 평면도, (b)는 그 회로도, (c)는 (a)의 A-A선의 단면도를 도시하고 있다. 여기서는 컨택트홀 프로그램 방식의 마스크 ROM이 예시되어 있다. 이 컨택트홀 프로그램 방식의 ROM에서는 반도체 영역(13)과 데이터선(10m)을 접속하는 컨택트홀(도 61(b)의 파선)의 레이아웃의 방법으로 프로그램을 행하는 방식이다. 제21 실시예에서도, 베이스 데이터의 패턴의 전사는 상기 메탈을 차광 패턴으로 하는 마스크를 사용하였다.
다음으로, 마스크 ROM에서의 정보 재기입 방법의 일례를 도 62∼65에 의해 설명한다. 또, 도 62, 도 64 및 도 65의 각 도면에서, (a)는 마스크의 주요부 평 면도, (b)는 메모리의 정보 기입용 패턴을 도시하는 마스크 ROM의 메모리 셀 영역의 레이아웃 평면도, (c)는 그 회로도, (d)는 (b)의 A-A선의 단면도를 도시하고 있다.
우선, 도 62에서는 (a)에 도시하는 마스크 PM21을 이용하여 데이터베이스 상에, (b)에 도시하는 컨택트홀(15k)을 형성하고, (c), (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다.
마스크 PM21의 차광막(3p)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3p)의 일부는 제거되어 평면 사각 형상의 광 투과 패턴(16m)이 개구되어 있다. 이 광 투과 패턴(16m)은 웨이퍼(8) 상의 레지스트막에 컨택트홀(15k) 형성용 개구 패턴을 형성하는 패턴으로 되어 있다. 이 컨택트홀(15k)의 형성 방법은, 상기 제1 실시예 등에서 설명한 것과 동일하다. 간단하게 설명하면 다음과 같다. 우선, 도 63(a)에 도시한 바와 같이 절연막(9d) 상에, 포지티브형 레지스트막(11b)을 도포한 후, 그 레지스트막(11b)에 상기 도 62의 마스크 PM21을 이용하여 패턴을 전사하고, 현상 처리 등을 실시함으로써 개구 패턴(28e)을 형성한다. 계속해서, 그 레지스트막(11b)을 에칭 마스크로 하여, 에칭 처리를 실시함으로써, 도 63(b)에 도시한 바와 같이 절연막(9d)에, 반도체 기판(8s)의 일부가 노출되는 컨택트홀(15k)을 형성한다.
다음으로, 도 64에서는 (a)에 도시하는 마스크 PM21을 이용하여 데이터베이스 상에, (b)에 도시하는 2개의 컨택트홀(15m, 15n)을 형성하고, (c), (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM21의 차광막(3q)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3q)의 일부는 제거되어 평면 사각 형상의 광 투과 패턴(16q)이 개구되어 있다. 이 광 투과 패턴(16q)은 웨이퍼(8) 상의 레지스트막에 컨택트홀(15m, 15n) 및 워드선 컨택트홀 형성용 개구 패턴을 형성하는 패턴으로 되어 있다. 이 컨택트홀(15m, 15n) 및 워드선 컨택트홀의 형성 방법은, 상기 도 63(a), (b)에서 설명한 것과 동일하므로, 설명을 생략한다.
다음으로, 도 65에서는 (a)에 도시하는 마스크 PM21을 이용하여 데이터베이스 상에, (b)에 도시하는 3개의 컨택트홀(15k, 15m, 15n)을 형성하고, (c), (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM21의 차광막(3r)은 상기 제1 실시예의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3r)의 일부는 제거되어 평면 사각 형상의 광 투과 패턴(16r)이 개구되어 있다. 이 광 투과 패턴(16r)은 웨이퍼(8) 상의 레지스트막에 컨택트홀(15k, 15m, 15n) 및 워드선 컨택트홀 형성용 개구 패턴을 형성하는 패턴으로 되어 있다. 이 컨택트홀(15k, 15m, 15n) 및 워드선 컨택트홀의 형성 방법은 상기 도 63(a), (b)에서 설명한 것과 동일하므로, 설명을 생략한다.
이러한 도 62, 도 64 및 도 65의 마스크 PM21의 패턴 변경은, 상기 제1 실시예 등에서 설명한 것과 마찬가지로 행하면 된다. 예를 들면, 도 62의 마스크 PM21의 패턴을 도 64의 마스크 PM21의 패턴으로 변경하기 위해서는 도 62의 마스크 PM21 상의 차광막(3p)을 제거한 후, 마스크 기판 위에 새롭게 상기 차광막 형성용 레지스트막을 도포하고, 그 레지스트막의 소정 위치에 전자선 또는 자외선 등을 조사함으로써, 도 64의 마스크 PM21의 차광막(3q) 및 광 투과 패턴(16q)을 형성하면 된다. 이에 의해, 상기 제20 실시예와 마찬가지로 다품종의 마스크 ROM을 효율적으로 제조할 수 있다. 또한, 다품종의 마스크 ROM의 TAT를 대폭 단축할 수 있다. 또한, 재료비 및 공정비를 낮출 수 있기 때문에, 소량 생산이어도 마스크 ROM의 비용을 대폭 낮출 수 있다.
이와 같이 제21 실시예에서도 상기 제1 실시예 등과 마찬가지의 효과가 얻어진다.
〈제22 실시예〉
제22 실시예는 상기 제20 실시예의 변형예로서, 상기 제20 실시예와는 다른 구조의 마스크 ROM을 설명하는 것이다.
도 66은 제22 실시예의 NAND형의 마스크 ROM의 일부를 도시하고 있다. 메모리 셀을 구성하는 복수의 nMISQn이 반도체 영역(13)을 개재하여 병렬로 접속되어 있다. 프로그램 방식은 이온 주입 방식이 채용되고 있다. 즉, 이온 주입된 부분의 nMISQn(메모리 셀)이 공핍형으로 되고, 이온 주입되어 있지 않는 부분의 nMISQn(메모리 셀)이 인핸스밴드형으로 되어, 이들 각각 정보의 "0", "1"에 대응하도록 되어 있다.
도 66에서는 nMISQnd의 채널 영역에 불순물이 도입되어 공핍형으로 되어 있은 경우가 예시되어 있다. 메모리의 정보 기입용 패턴을 나타내는 개구 패턴(28f)은 nMISQnd에 프로그램(불순물 이온 주입)을 행할 때의 이온 주입 마스크의 개구 패턴을 나타내고 있다. 또, 반도체 영역(13VSS)은 저전위(예를 들면 0V=GND)측의 전원 배선으로서의 기능도 갖고 있다.
제22 실시예에서의 마스크 상의 패턴의 변경 방법이나 프로그램을 위한 웨이퍼에의 선택적인 불순물의 도입 방법은, 상기 제20 실시예와 동일하므로 설명을 생략한다.
제22 실시예에서도, 상기 제21 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제23 실시예〉
본 실시예에서는 상기한 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 반도체 집적 회로 장치의 특성 조정을 행하는 경우에 대해서 설명한다.
도 67 및 도 68은 웨이퍼 상에 형성되는 반도체 집적 회로 장치 내의 회로도로서, 그 특성 조정을 행하는 회로를 예시하고 있다.
도 67은 직렬로 접속된 복수의 저항 R1∼Rn에 의한 특성 조정의 회로도를 도시하고 있다. 회로(예를 들면, 반도체 집적 회로 장치의 CPU 등)에 접속된 단자 Ta와, 각 저항 R1∼Rn에 접속된 단자 Tb1∼Tbn과의 접속 상태를 접속부 J1에 의해 바 꿈으로써 회로 전체의 저항값을 바꾸게 되어 있다.
또한, 도 68은 직렬로 접속된 복수의 컨덴서 C1∼Cn에 의한 특성 조정의 회로도를 도시하고 있다. 회로에 접속된 단자 Ta와, 각 C1∼Cn에 접속된 단자 Tb1∼Tbn과의 접속 상태를 접속부 J1에 의해 바꿈으로써 회로 전체의 용량값을 바꾸게 되어 있다.
반도체 집적 회로 장치의 개발 시 등에서는, 상기한 바와 같은 저항이나 용량의 값을 여러가지로 바꿈으로써, 예를 들면 신호의 타이밍 조정 등과 같은 반도체 집적 회로 장치의 특성 조정을 행하는 경우가 있다. 이러한 패턴을 전사할 때에 통상의 마스크를 이용하는 경우에는 도 67 및 도 68의 회로도로부터도 알 수 있는 바와 같이 변경 부분(접속부 J1) 자체는 작음에도 불구하고, 조정할 때마다 마스크를 다시 제조해야 한다. 따라서, 마스크의 제조에 시간이 걸리므로, 반도체 집적 회로 장치의 개발 기간이 길어진다. 또한, 낭비가 많아, 재료비 및 공정비가 증가하므로, 반도체 집적 회로 장치의 비용도 비싸게 된다.
그래서, 본 실시예에서는 마스크에 있어서, 상기 접속부 J1을 전사하는 부분을 레지스트막의 차광 패턴에 의해 형성하도록 하였다. 도 69(a)는 웨이퍼 상에 형성되는 상기 단자 Ta, Tb1∼Tbn 부분의 평면도를 모식적으로 도시하고 있다. 여기서는 단자 Ta는 단자 Tb1∼Tbn의 어느 것과도 접속되어 있지 않다. 도 69(b)는 (a)의 단자 Ta, Tb1∼Tbn을 전사하기 위한 마스크 PM23 상의 차광 패턴(2g)을 도시하 고 있다. 차광 패턴(2g)은 상기 제1 실시예 등에서 설명한 차광 패턴(2a)과 동일하게 메탈로 구성되어 있다. 이것을 베이스 데이터로 한다. 여기서, 예를 들면 도 70(a)에 도시한 바와 같이 단자 Ta와 단자 Tb1을 접속하고자 하는 경우에는 도 70(b)에 도시한 바와 같이 마스크 PM23의 마스크 기판(1)의 주면(메탈의 차광 패턴(2g)이 형성된 면) 상에 있어서, 단자 Ta, Tb1의 접속부 J1에 상당하는 위치에, 레지스트막의 차광 패턴(3s)을 형성하면 된다. 차광 패턴(3s)의 레지스트 재료, 형성 방법 및 변경 방법은 상기 제1 실시예에서 설명한 것과 동일하다. 이 때문에, 단자 Ta와, 단자 Tb1∼Tbn과의 접속 변경을 용이하게, 단시간 내에, 또한 저비용으로 행할 수 있다. 따라서, 반도체 집적 회로 장치의 개발 시간을 대폭 단축할 수 있다. 또한, 반도체 집적 회로 장치의 비용을 저감시킬 수 있다.
이러한 제23 실시예에서도, 상기 제1 실시예 등과 마찬가지의 효과를 얻을 수 있다.
〈제24 실시예〉
본 실시예에서는 상기한 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 반도체 집적 회로 장치의 논리 회로를 용장하는 기술에 대하여 설명한다.
도 71은 웨이퍼 상에 형성되는 용장 회로를 예시하고 있다. 접속부 J2를 어떻게 접속할지에 따라 단자 Tc1∼Tc3 사이의 접속 상태를 바꿔 용장을 행하도록 되고 있다. 또, INV는 인버터 회로이다.
이러한 용장 회로 구성에서도, 패턴을 전사할 때에 통상의 마스크를 이용하면, 변경 부분(접속부 J2) 자체는 작음에도 불구하고, 용장 때문에 마스크를 다시 제조해야 한다. 이 때문에, 마스크의 제조에 시간이 걸리므로, 반도체 집적 회로 장치의 개발 및 제조 기간이 길어진다. 또한, 낭비가 많아, 재료비 및 공정비가 증가하므로, 반도체 집적 회로 장치의 비용도 비싸게 된다.
그래서, 본 실시예에서는 마스크에 있어서, 상기 접속부 J2를 전사하는 부분을 레지스트막의 차광 패턴에 의해 형성하도록 하였다. 도 72(a)는 웨이퍼 상에 형성되는 상기 단자 Tc1∼Tc3의 부분의 평면도를 모식적으로 도시하고 있다. 여기서는 단자 Tc2는 단자 Tc1, Tc3의 어느 것과도 접속되어 있지 않다. 도 72(b)는 (a)의 단자 Tc1∼Tc3을 전사하기 위한 마스크 PM24 상의 메탈의 차광 패턴(2g)을 도시하고 있다. 이것을 베이스 데이터로 한다. 여기서, 예를 들면 도 73(a)에 도시한 바와 같이 단자 Tc1과 단자 Tc2를 접속하고자 하는 경우에는 도 73(b)에 도시한 바와 같이 마스크 PM24의 마스크 기판(1)의 주면(메탈의 차광 패턴(2g)이 형성된 면) 상에 있어서, 단자 Tc1, Tc2의 접속부 J2에 상당하는 위치에, 레지스트막의 차광 패턴(3s)을 형성하면 된다. 차광 패턴(3s)의 레지스트 재료, 형성 방법 및 변경 방법은, 상기 제1 실시예에서 설명한 것과 동일하다. 이 때문에, 단자 Tc1∼Tc3의 접속 변경을 용이하게, 단시간 내에, 또한 저비용으로 행할 수 있다. 따라서, 반 도체 집적 회로 장치의 개발 및 제조 시간을 대폭 단축할 수 있다. 또한, 반도체 집적 회로 장치의 비용을 저감시킬 수 있다.
이러한 제24 실시예에서도, 상기 제1 실시예 등과 마찬가지의 효과를 얻을 수 있다.
〈제25 실시예〉
본 실시예에서는 상기 실시예에서 설명한 마스크의 제조 공정 및 그 마스크를 이용한 반도체 집적 회로 장치의 제조 공정에서의 일련의 흐름의 일례에 대하여 설명한다.
통상의 마스크의 제조 공정에서는 마스크 기판의 주면 상 전면에 크롬 등의 차광막이나 상기한 반투명막(하프톤막)이 형성된 기판(마스크 블랭크)의 제조 공정과, 그 마스크 블랭크에 반도체 집적 회로 형성용 패턴을 형성하는 마스크 제조 공정으로 분할할 수 있다. 때로는 그 양자는 별개의 부서에서 제조된다.
본 실시예의 마스크의 제조 공정에서는 마스크 블랭크의 제조 공정, 마스크 기판의 외주부에 여러가지의 투영 노광 장치에서 공통으로 이용되는 패턴을 형성하는 공통 차광 패턴 및 집적 회로 패턴을 형성하는 공통 디바이스 패턴의 형성 공정, 레지스트 패턴 형성 공정으로 분할된다. 각각의 공정은 다른 부서, 다른 회사에서 제조되는 경우가 있다.
예를 들면, 도 74(a)는 상기 공통 차광 패턴 및 공통 디바이스 패턴의 형성 공정을 도시하고 있다. 공통 패턴은 제조하는 반도체 집적 회로 장치마다나, 노광 처리 시에 이용하는 투영 노광 장치에 따라 여러가지 준비할 수 있다. 우선, 공통 차광 패턴(도 1의 마스크 PM1 등에서는 차광 패턴(2a, 2b)에 해당)을 형성한다(공정 100). 계속해서, 결함 유무를 검사한다(공정 101). 여기서, 결함이 없는 경우에는 공통 차광 패턴 및 공통 디바이스 패턴 형성 단계에서의 완성된 공통 마스크로 하여 저장한다(공정 102). 한편, 결함이 있는 경우에는 수정 등을 행하고(공정 103), 수정 후에 저장한다(공정 102).
이와 같이 본 실시예의 마스크 제조에 있어서는 마스크의 제조 공정 중에 있어서 마스크 기판을 저장해 둘 수 있기 때문에, 반도체 집적 회로 장치의 제조 및 개발 시간을 대폭 단축할 수 있다. 통상의 마스크인 경우에는 마스크 기판의 도중 공정에서 기판을 저장할 수 없기 때문에, 차광막 등의 퇴적(마스크 블랭크 제조 공정)으로부터 소정 패턴의 패터닝까지를 일괄적으로 행하지 않으면 안된다. 이에 대하여, 본 실시예에서는 공통 차광 패턴 및 공통 디바이스 패턴의 제조 공정까지 제조된 마스크를 저장해 둘 수 있다. 이 때문에, 반도체 집적 회로 장치의 개발이나 제조 시에, 구체적인 집적 회로 패턴(디바이스 패턴)의 형성에 있어서는 그 저장된 단계로부터 마스크의 제조를 개시할 수 있기 때문에, 마스크의 제조 시간을 단축할 수 있다. 이 때문에, 집적 회로 패턴을 형성하는 공정을 단시간에 종료할 수 있다. 따라서, 본 발명의 기술 사상은 상기한 바와 같이, 예를 들면 품종 전개의 빈도가 높은 논리 디바이스용 마스크의 제조에 특히 적합하다. 또한, 도 74(a)의 단층의 마스크의 경우, 상기 영역 RE의 메탈막은 제거되므로, 그 영역에 핀홀 등의 결함이 있어도 문제가 되지 않는다. 이 때문에, 마스크 블랭크의 품질 관리 를 완화할 수 있고, 마스크 블랭크의 수율을 대폭 향상시킬 수 있다.
계속해서, 도 74(b)는 상기 공통 마스크 상에 레지스트막에 의한 차광 패턴을 형성하는 공정을 도시하고 있다. 우선, 상기 공통 마스크의 집적 회로 패턴 영역에, 상기한 바와 같이 하여 디바이스 제조용 레지스트막의 차광 패턴(도 1의 마스크 PM1 등에서는 차광 패턴(3a)에 해당)을 형성한다(공정 104, 105). 계속해서, 그 마스크 기판에 대하여 결함 검사나 치수 검사 등의 검사를 행한다(공정 106). 이 검사에 합격한 경우에는 마스크의 완성이 된다(공정 107). 그러나, 검사 결과, 규격에서 벗어난 불합격된 포토마스크는 상기 레지스트막의 차광 패턴을 제거하여, 재이용된다(공정 108). 이와 같이 본 실시예에서는 공통 마스크를 재이용할 수 있다. 즉, 디바이스 제조용 차광 패턴이 금속막으로 형성된 경우, 이것을 제거하여 재이용하는 것은 마스크의 품질을 확보하는 관점 등의 이유로 어렵다. 이에 대하여, 본 실시예와 같이 레지스트막을 제거하여 재이용하는 것은 시간도 걸리지 않고, 또한 마스크의 품질을 떨어뜨리지 않고 용이하게 가능하다. 따라서, 자원의 유효 활용이 가능하게 된다.
계속해서, 도 74(c)는 상기 완성한 마스크를 반도체 집적 회로 장치의 제조 공정에 이용하여, 웨이퍼 상에 패턴을 전사하는 공정을 도시하고 있다. 여기서는 완성된 마스크를 이용하여 웨이퍼 상에 집적 회로 패턴을 전사한다(공정 109). 그리고, 마스크가 열화하여 사용할 수 없게 된 경우나 반도체 집적 회로 장치의 일부에 변경이 생긴 경우 등에 있어서는, 마스크를 다시 레지스트 제거 재생 공정(공정 108)에 보내어, 공통 마스크로서 재이용한다.
이와 같이 본 실시예에 따르면, 마스크의 제조로부터 반도체 집적 회로 장치의 제조 공정에 걸쳐 마스크의 재이용이 가능하게 된다. 따라서, 반도체 집적 회로 장치의 개발이나 제조 기간의 단축이 가능하게 된다. 또한, 불필요한 재료나 공정을 저감시킬 수 있어, 반도체 집적 회로 장치의 비용을 대폭 저감시킬 수 있다.
〈제26 실시예〉
본 실시예에서는 상기 마스크를 이용한 반도체 집적 회로 장치의 제조 공정에서의 응용예에 대하여 설명한다.
여기서는 로트마다 트리밍을 행하는 경우에 대해서 설명한다. 즉, 대량 생산 중에 다수 로트의 반도체 집적 회로 장치의 특성의 평균적인 특성 변동 정보를, 계속되는 로트의 반도체 집적 회로 장치의 배선층 형성 공정에 피드백하여 배선을 수정함으로써, 반도체 집적 회로 장치의 특성 조정을 행한다. 이 배선 수정을 레지스트막의 차광 패턴을 갖는 마스크에 의해 행한다.
도 75는 그 흐름을 예시하고 있다. 소자 형성 공정 301에서는 웨이퍼 상에 소정의 집적 회로 소자를 형성한다. 계속되는 배선층 형성 공정(공정 302)에서는 웨이퍼 상에 배선을 형성함으로써 집적 회로를 형성한다. 여기서, 반도체 집적 회로 장치의 모든 배선층을 형성하고, 반도체 집적 회로 장치의 제조가 완료된 후, 웨이퍼 상의 각 반도체 집적 회로 장치의 전기적 특성을 시험한다(공정 303). 그 때, 얻어진 반도체 집적 회로 장치의 특성의 평균적인 특성 변동 정보를, 시험을 행한 로트에 이어지는 로트의 반도체 집적 회로 장치의 배선층 형성 공정으로 피드백한다. 그 정보에 기초하여, 마스크 상의 배선 형성용 패턴의 치수나 형상 등을 변경한다(공정 304). 그 마스크로서 상기 실시예에서 설명한 레지스트막을 차광 패턴으로 하는 마스크를 이용한다. 그리고, 그 마스크를 이용하여, 이어지는 로트의 반도체 집적 회로 장치의 배선층을 형성한다. 이에 의해, 로트마다의 반도체 집적 회로 장치의 트리밍을 행한다.
이와 같이 함으로써, 전기적 특성이 갖추어진 신뢰성이 높은 반도체 집적 회로 장치를 단기간 내에 제공할 수 있다. 또한, 트리밍을 위한 마스크의 패턴 변경에 있어서, 불필요한 재료나 불필요한 공정을 생략할 수 있기 때문에, 신뢰성이 높은 반도체 집적 회로 장치를 저비용으로 제공할 수 있다.
〈제27 실시예〉
본 실시예는 상기 제26 실시예의 변형예를 설명하는 것이다. 여기서는 배선층 형성 공정 도중 공정에서 반도체 집적 회로 장치의 특성 시험을 행하고, 그래서 얻어진 정보를 그 후의 배선층 형성 공정에 피드포워드함으로써, 반도체 집적 회로 장치의 특성 조정을 행하는 것이다.
도 76은 그 흐름을 예시하고 있다. 우선, 소자 형성 공정(공정 301) 후, 배선층 형성 공정(공정 302a)을 거친다. 여기서는 최종 배선층 형성 공정에 이르기 전에(그 후에 배선층을 형성하는 공정이 아직 있는 단계에서), 웨이퍼 상의 반도체 집적 회로 장치에 대하여 전기적 특성 시험을 행한다(공정 303). 그 때, 얻어진 반도체 집적 회로 장치의 특성 정보에 기초하여, 이어지는 최종 배선층 형성 공정( 공정 302b)에서 이용하는 마스크 상의 배선 형성용 패턴의 치수나 형상 등을 변경한다(공정 304). 최종 배선층은, 예를 들면 반도체 칩의 외부 단자로서 기능하는 본딩 패드를 형성하는 층 또는 그 하나 전의 배선층을 말한다. 그 마스크로서 상기 실시예에서 설명한 레지스트막을 차광 패턴으로 하는 마스크를 이용한다. 그리고, 그 마스크를 이용하여, 웨이퍼 상의 최종 배선층의 패턴을 형성한다. 이와 같이 하여 반도체 집적 회로 장치의 트리밍을 행함으로써, 상기 제26 실시예와 마찬가지의 효과를 얻을 수 있다.
본 실시예에서의 발명의 기술 사상은 배선층 형성 공정 중에 있어서, 반도체 집적 회로 장치의 특성을 시험하고, 거기서 측정된 특성 정보를 그 후에 계속되는 배선층 형성 공정에 전송하며, 그 특성 정보에 기초하여, 상기 마스크를 이용하여 트리밍을 행하는 것으로써, 그 정보를 상기 최종 배선층 형성 공정에 전송하는 것에 한정되는 것이 아니다. 예를 들면, 상기 특성 정보를 그 후의 최종 배선층 이외의 배선층 형성 공정에 전송해도 되고, 복수의 배선층 형성 공정에 전송해도 된다. 또한, 예를 들면 웨이퍼의 단계에서 밀봉 공정을 행하는, 소위 웨이퍼 프로세스 패키지 기술에서는 본딩 패드 형성 후에 재배선을 행하는 구조이지만, 그 재배선층의 형성 공정에, 상기한 특성 정보를 전송하고, 재배선층 형성 공정에서 상기 마스크를 이용하여 트리밍을 행하도록 해도 된다.
〈제28 실시예〉
제28 실시예에서는 고객 정보를 마스크 상의 레지스트막의 차광 패턴으로 웨이퍼 상에 형성하는 경우에 대해서 설명한다.
반도체 집적 회로 장치의 제조 공정에서는, 예를 들면 고객명, 번호, 로트 번호, 제조 연월일, 품종, 등급 또는 버전 등과 같은 정보를 가능한 한 웨이퍼 또는 반도체 칩의 일부에 기입해 두는 것이 바람직하다. 그와 같게 하면, 제조된 제품의 전기적 특성, 패턴 변경 상황 등을 알 수 있으며, 반도체 집적 회로 장치의 특성 시험이나 선별 등이 하기 쉬워지기 때문이다. 그러나, 통상의 마스크에서는 마스크의 제조에 시간이나 비용이 걸리므로, 그다지 상세한 정보까지 기입할 수는 없다. 그래서, 본 실시예에서는 고객 정보를 상기 레지스트막의 차광 패턴을 이용한 마스크에 의해 전사하도록 하였다. 이에 의해, 단시간에, 저비용으로, 상세한 고객 정보를 웨이퍼 상에 전사시킬 수 있다.
도 77은 반도체 집적 회로 장치의 제조 공정의 흐름을 도시하고 있다. 배선 형성 공정 302에서, 레지스트막의 차광 패턴을 이용한 마스크에 의해 고객 정보를 전사한다. 웨이퍼 완성(공정 303)에서, 고객 정보를 광학적으로 판독하여, 정보를 관리한다. 그 후, 조립 공정 304를 거쳐 최종 시험을 행한다(공정 305). 그 때, 상기 고객 정보를 자동적으로 참조함으로써, 그 반도체 집적 회로 장치에 적합한 테스트 프로그램을 자동적으로 인식하여 회로의 동작 테스트를 행한다. 따라서, 보다 정확한 시험을 행할 수 있다.
도 78(a)은 웨이퍼(8)의 주요부 평면도를 도시하고 있다. 고객 정보는 반도체 칩(8c) 내(영역(30a)) 또는 인접하는 반도체 칩(8c) 사이의 절단 영역(영역(30b))에 형성한다. 도 78(b), (c)는 영역(30a) 또는 영역(30b)에 형성된 고객 정보 패턴을 예시하고 있다. 또한, 도 78(d)은 (b)의 A-A선의 단면도를 예시하고 있다. 도 78(b)은 복수의 도체막 패턴(10n)을 평행하게 배치함으로써 바코드를 형성한 것이다. 또한, 도 78(c)은 도체막 패턴(10p)에 의해 문자나 숫자 등을 형성한 것이다. 도체막 패턴(10n, 10p)은 배선 패턴과 동시에 형성된다.
또한, 도 79는 도 78(b)의 도체막 패턴(10n)을 형성하는 데 이용한 마스크의 일례를 도시하고 있다. 도 79(a)는 상기 제2 실시예의 마스크 PM2의 일부에, 고객 정보 형성용 차광 패턴(3t)을 레지스트막으로 형성한 경우를 예시하고 있다. 차광 패턴(3t)은 상기 차광 패턴(3a)과 동일한 형성 공정 시에 동일한 재료로 형성되어 있다. 또한, 도 79(b)는 상기 제3 실시예의 마스크 PM3의 일부에, 고객 정보 형성용 광 투과 패턴(16s)을 형성한 경우를 예시하고 있다. 광 투과 패턴(16s)은 차광막(3u)의 일부를 제거함으로써 형성되어 있다. 차광막(3u)은 상기 차광막(3b)과 동일한 형성 공정 시에 동일한 재료로 형성되어 있다. 또한, 차광막(3u)의 광 투과 패턴(16s)은 차광막(3b)에 광 투과 패턴(16b)을 형성할 때에 동시에 형성되어 있다.
또한, 레지스트의 차광 패턴에 의해 간단한 회로의 패턴을 형성하고, 반도체 칩의 소정의 본딩 패드(또는 패키징 후의 리드 핀)로부터 「0」과 「1」의 2치 신호를 판독할 수 있도록 해도 된다. 이에 의해, 조립 공정 후의 반도체 집적 회로 장치의 시험 공정에서, 상기 고객 정보를 반도체 집적 회로 장치로부터 전기적으로 판독할 수 있기 때문에, 그 반도체 집적 회로 장치에 적합한 테스트 프로그램을 자동적으로 인식하여 회로의 동작 테스트를 행할 수 있다. 상기 회로의 구성으로서 는, 예를 들면 본딩 패드(또는 리드)와, 반도체 칩 내의 전원 단자(고전위 또는 저전위(0V))와의 접속을 행할지의 여부에 의해, 또는 고저의 어느 전원 단자와 접속할지에 의해, 그 패드(또는 리드)에 「1」 또는 「0」을 할당한다. 그 접속 패턴 부분을 상기 제23, 제24 실시예에서 설명한 바와 같이 레지스트막의 차광 패턴으로 형성한다. 이에 의해, 마스크 상에 있어서 정보를 간단히 기입, 또한 재기입할 수 있다. 물론, 레지스트막의 차광 패턴으로, 반도체 칩에 간단한 회로를 구성함으로써, 리드에 상기 고객 정보용 2치 신호가 출력되도록 해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 상기 실시예에서는 배선을 통상의 배선 구조로 한 경우에 대해서 설명하였지만, 이에 한정되는 것이 아니고, 예를 들면 절연막에 형성된 배선 또는 구멍용 홈 내에 도체막을 매립함으로써 배선을 형성하는, 소위 다마신법 또는 듀얼 다마신법으로 형성해도 된다.
또한, 상기 실시예에서는 반도체 집적 회로 기판으로서 반도체 단체로 이루어지는 반도체 기판을 이용한 경우에 대해서 설명했지만, 이에 한정되는 것이 아니고, 예를 들면 절연층 상에 얇은 반도체층을 형성하는 SOI(Silicon On Insulator) 기판, 반도체 기판 위에 에피택셜층을 형성하는 에피택셜 기판을 이용해도 된다.
또한, 상기 실시예에서 마크 패턴을 레지스트막으로 형성하는 경우에, 그 레지스트막에 마크 검출광(예를 들면, 결함 검사 장치의 프로브광(노광 파장보다 장 파장의 광이고, 예를 들면 파장 500㎚: 정보 검출광))을 흡수하는 흡수재를 첨가해도 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 반도체 집적 회로 장치의 제조에 적용한 경우에 대해서 설명하였지만, 그에 한정되는 것이 아니고, 예를 들면 액정 기판이나 자기 헤드 등과 같은 다른 전자 장치(전자 회로 장치) 등의 제조 방법에도 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 일 실시예에 따르면, 마스크 기판의 주면 위에 레지스트막으로 형성된 차광부 및 메탈로 형성된 차광부를 갖는 마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면의 레지스트막에 소정의 패턴을 전사함으로써, 마스크의 패턴의 변경 또는 수정 시간을 단축할 수 있다. 이 때문에, 그 마스크를 이용함으로써, 반도체 집적 회로 장치의 개발 또는 제조 기간을 대폭 단축할 수 있다.
(2) 본 발명의 일 실시예에 따르면, 마스크 기판의 주면의 주변부에 메탈로 이루어지는 차광부를 형성하고, 그 차광부에 개구부를 형성함으로써 정보 검출용 패턴을 형성함으로써, 레지스트막을 차광부로 기능시키는 마스크에 있어서, 정보 검출 능력을 향상시킬 수 있다. 따라서, 이 마스크를 반도체 집적 회로 장치의 제조 공정에서 이용함으로써, 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다.
(3) 본 발명의 일 실시예에 따르면, 마스크 기판의 주면의 주변부에 메탈로 이루어지는 차광부를 형성함으로써, 레지스트막을 차광막으로 기능시키는 마스크를 이용한 노광 처리에 있어서, 이물의 발생을 억제 또는 방지할 수 있다. 따라서, 이 마스크를 반도체 집적 회로 장치의 제조 공정에서 이용함으로써, 반도체 집적 회로 장치의 수율을 향상시킬 수 있다.
본 발명은 반도체 집적 회로 장치의 제조 기술, 특히 반도체 집적 회로 장치의 제조 공정에서의 리소그래피 기술에 적용하기에 유효한 기술이다.

Claims (37)

  1. 집적 회로 패턴 영역에서 마스크 기판의 주면 위에 레지스트막으로 이루어지는 차광부 및 메탈로 이루어지는 차광부를 모두 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막에 소정의 패턴을 전사하는 공정을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부를 제거하고, 대신에 레지스트막으로 이루어지는 새로운 차광부를 형성하는 공정을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 커스텀 회로 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 메모리의 정보 기입 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 집적 회로의 특성 조정 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 용장 회로 구성 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 레지스트막으로 이루어지는 차광부에 의해, 고객 정보 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 마스크 기판의 주면의 주변부에는 메탈을 사용하여 차광부가 형성되는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 마스크 기판의 주면 위에는 집적 회로 패턴 영역을 덮도록 페리클(pellicle)이 제공되고, 상기 페리클은 상기 메탈로 이루어지는 상기 차광부 위에 접촉 고정되어 있는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 메탈로 이루어지는 상기 차광부에 개구부를 형성함으로써 정보 검출용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 마스크 기판의 주면의 주변부에는 상기 마스크 기판의 노출 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 마스크 기판의 주면 위에는 상기 집적 회로 패턴 영역을 덮도록 페리클이 제공되고, 상기 페리클은 상기 마스크 기판의 상기 노출 영역 위에 접촉 고정되어 있는 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 마스크 기판의 상기 노출 영역에 메탈로 이루어지는 상기 차광부를 제공함으로써 정보 검출용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  14. 제1항에 있어서,
    100㎚ 이상, 250㎚ 미만의 파장을 갖는 노광 광이 사용되는 반도체 집적 회로 장치의 제조 방법.
  15. 제1항에 있어서, 요구된 규격에 맞는 반도체 칩 구조를 실현하기 위해 변경되거나 변형될 회로 패턴은 상기 레지스트막으로 이루어진 상기 차광부를 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제1 마스크 기판의 주면 위에 메탈로 이루어지는 차광부를 갖는 제1 포토마스크 및 제2 마스크 기판의 주면 위에 레지스트막으로 이루어지는 차광부를 갖는 제2 포토마스크를 이용한 중첩 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막에 패턴들을 전사하는 공정을 포함하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 포토마스크 내의 상기 레지스트막으로 이루어지는 상기 차광부를 제거하고, 대신에 레지스트막으로 이루어지는 새로운 차광부를 형성하는 공정을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 포토마스크의 상기 레지스트막으로 이루어지는 상기 차광부에 의해, 메모리의 정보 기입 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 포토마스크 내의 상기 레지스트막으로 이루어지는 상기 차광부에 의해, 커스텀 회로 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  20. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 레지스트막으로 이루어지는 차광부 및 메탈로 이루어지는 차광부를 그의 제1 주면 위에 갖는 마스크 기판의 제2 주면측으로부터 노광 광을 조사하는 공정 - 상기 차광부 모두는 포토마스크 위에 집적 회로 패턴들을 구성함 -, 및
    (b) 상기 마스크 기판을 투과한 상기 노광 광을 투영 광학계에 의해 축소 투영함으로써, 상기 집적 회로 패턴들을 반도체 웨이퍼의 주면 위에 형성된 포토레지스트막 위에 결상시키는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부를 제거하고, 대신에 레지스트막으로 이루어지는 새로운 차광부를 형성하는 공정을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 커스텀 회로 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 메모리의 정보 기입 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  24. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 집적 회로의 특성 조정 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  25. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 용장 회로 구성 패턴의 전사용 패턴을 형성하는 반도체 집적 회로 장치의 제조 방법.
  26. 제20항에 있어서,
    상기 레지스트막으로 이루어지는 상기 차광부에 의해, 고객 정보 패턴의 전사용 차광부를 형성하는 반도체 집적 회로 장치의 제조 방법.
  27. 제20항에 있어서,
    반도체 집적 회로 장치들의 배선층 형성 공정을 완료한 후, 선행 로트(lot)의 상기 반도체 집적 회로 장치들에 대한 특성 시험을 행하는 공정,
    상기 특성 시험에 의해 얻어진 정보를, 상기 선행 로트에 이어지는 로트의 반도체 집적 회로 장치들의 배선층 형성 공정에 피드백하는 공정, 및
    상기 피드백 정보에 기초하여 배선층 패턴을 수정하는 공정
    을 더 포함하고, 상기 배선층 패턴을 전사하기 위한 상기 포토마스크 위의 패턴은 상기 레지스트막으로 이루어지는 상기 차광부에 의해 형성되는 반도체 집적 회로 장치의 제조 방법.
  28. 제20항에 있어서,
    상기 반도체 집적 회로 장치의 배선층 형성 중에, 상기 반도체 집적 회로 장치에 대한 특성 시험을 행하는 공정,
    상기 특성 시험에 의해 얻어진 정보를, 상기 특성 시험 공정 후의 배선층 형성 공정에 피드포워드하는 공정, 및
    상기 피드포워드 정보에 기초하여 배선층의 패턴을 수정하는 공정
    을 더 포함하고, 상기 배선층 패턴을 전사하기 위한 상기 포토마스크 위의 패턴은 상기 레지스트막으로 이루어지는 상기 차광부에 의해 형성되는 반도체 집적 회로 장치의 제조 방법.
  29. 제20항에 있어서,
    상기 포토마스크를 투과한 광에 위상 차를 생기게 하는 위상 시프터를 제공하는 반도체 집적 회로 장치의 제조 방법.
  30. 마스크 기판의 주면 위에 레지스트막으로 이루어지는 하프톤(halftone) 패턴 및 메탈로 이루어지는 차광부를 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막 위에 패턴들을 전사하는 공정을 포함하며, 상기 포토마스크에서 상기 하프톤 패턴은 상기 차광부와 같은 높이로(flush) 형성되는 반도체 집적 회로 장치의 제조 방법.
  31. 마스크 기판의 주면 위에 레지스트막으로 이루어지는 하프톤 패턴 및 메탈로 이루어지는 차광부를 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막 위에 패턴들을 전사하는 공정을 포함하며, 상기 포토마스크의 상기 하프톤 패턴을 투과하는 광 투과율은 그 위에 조사된 상기 노광 광의 광 강도로 환산하여 1%-40%이며, 상기 포토마스크의 하프톤막이 없는 부분을 투과하는 광의 위상과 비교했을 때 상기 하프톤 패턴은 이를 통해 투과하는 광의 위상을 반전시키는 반도체 집적 회로 장치의 제조 방법.
  32. 제31항에 있어서, 상기 하프톤 패턴을 통과하는 광 투과율은 그 위에 조사된 상기 노광 광의 광 강도로 환산하여 2%-10%인 반도체 집적 회로 장치의 제조 방법.
  33. 제31항에 있어서, 상기 노광 광에 노출된 상기 마스크 기판의 부분들은 그 안에 트렌치 영역들을 가지며, 상기 트렌치 영역들을 투과한 광 및 상기 하프톤 패턴을 투과한 광 사이에서 얻어지는 투과된 광의 위상 반전이 이뤄지는 반도체 집적 회로 장치의 제조 방법.
  34. 제33항에 있어서, 상기 하프톤 패턴을 통과하는 광 투과율은 그 위에 조사된 상기 노광 광의 광 강도로 환산하여 2%-20%인 반도체 집적 회로 장치의 제조 방법.
  35. 마스크 기판의 주면 위에 레지스트막으로 이루어지는 하프톤 패턴 및 메탈로 이루어지는 차광부를 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막 위에 패턴들을 전사하는 공정을 포함하며, 상기 포토마스크는 상기 하프톤 패턴과 상기 마스크 기판 사이에 상기 노광 광에 직접 노출되지 않는 위상 조정막을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  36. 제35항에 있어서, 상기 위상 조정막은 상기 하프톤 패턴과 상기 마스크 기판 사이에만 제공되는 반도체 집적 회로 장치의 제조 방법.
  37. 마스크 기판의 주면 위에 레지스트막으로 이루어지는 하프톤 패턴 및 메탈로 이루어지는 차광부를 갖는 포토마스크를 이용한 노광 처리에 의해, 반도체 웨이퍼의 주면에 형성된 레지스트막 위에 패턴들을 전사하는 공정을 포함하며, 상기 포토마스크의 상기 하프톤 패턴을 형성하는 상기 레지스트막은 유기 레지스트 물질로 이루어진 반도체 집적 회로 장치의 제조 방법.
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