KR20020047008A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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KR20020047008A
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Abstract

반도체 집적 회로 장치의 제조 시간을 단축하기 위해 마스크 RM1의 결함이 있는 칩 영역 CA를 마스킹 블레이드 MB로 덮어 차광한 상태에서, 웨이퍼(10W)에 대하여 노광 처리를 행하는 것이다.

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치의 제조 장치 기술에 관한 것으로, 특히, 반도체 집적 회로 장치의 제조 공정에서, 포토마스크(이하, 간단히 마스크라고 함)르 이용한 노광 처리에 의해 반도체 웨이퍼(이하, 간단히 웨이퍼라고 함)에 소정의 패턴을 전사하는 포토리소그래피(이하, 간단히 리소그래피라고 함) 기술에 적용하기에 유효한 기술에 관한 것이다.
반도체 집적 회로 장치의 제조에서는, 미세 패턴을 웨이퍼로 전사하는 방법으로서 리소그래피 기술이 이용되고 있다. 리소그래피 기술에서는 주로 투영 노광 장치가 이용되고, 투영 노광 장치에 장착한 마스크의 패턴을 웨이퍼로 전사함으로써 디바이스 패턴을 형성한다.
이 투영 노광법에서 이용되는 마스크는, 노광 광에 대하여 투명한 마스크 기판 상에 크롬 등과 같은 금속막으로 이루어지는 차광 패턴을 형성하는 구조를 갖고 있다. 그 제조 공정은, 예를 들면 다음과 같은 것이 있다.
우선, 투명한 마스크 기판 상에 차광막이 되는 크롬 등으로 이루어지는 금속막을 퇴적하고, 그 위에 전자선에 감광하는 레지스트막을 도포한다. 계속해서, 전자선 묘화 장치 등에 의해 전자선을 상기 레지스트막의 소정의 위치에 조사하고, 이것을 현상하여 레지스트 패턴을 형성한다. 그 후, 그 레지스트 패턴을 에칭 마스크로 하여 하층의 금속막을 에칭함으로써 금속막으로 이루어지는 차광 패턴을 형성한다. 마지막에 남은 전자선 감광의 레지스트막을 제거한 후, 마스크 상의 패턴의 검사 공정을 거쳐 마스크를 제조한다.
그러나, 이 구성의 마스크에서는, 제조 공정 수가 많아, 비용이 비싸게 되는 문제나 차광 패턴을 등방성 에칭으로 가공함으로써 가공 치수 정밀도가 저하되는 문제가 있다. 이 문제를 고려한 기술로서, 예를 들면 특개평5-289307호 공보에는, 소정의 레지스트막이 ArF 엑시머 레이저에 대하여 투과율을 0%로 할 수 있는 것을 이용하여, 마스크 기판 상의 차광 패턴을 레지스트막으로 구성하는 기술이 개시되어 있다.
또한, 특개평3-100655호 공보에는, 레이저 빔 광을 정형하기 위한 투과광부나 차광부가 설치된 2장의 개구 블레이드로 개구를 구성하고, 그 2장의 개구 블레이드를 중첩하여 이용함으로써, 마스크 상의 결함을 수정하는 기술이 개시되어 있다. 또한, 예를 들면 특개평7-142309호 공보에는, 웨이퍼의 에지 근방에 발생되는 일부가 손상된 상태의 제품 패턴 이미지를 레티클 블렌드에 의해 제어하여 2중 노광하는 기술이 개시되어 있다.
그런데, 상기 레지스트막을 차광 패턴으로 하는 마스크 기술에서는, 이하의 과제가 있는 것을 본 발명자는 발견하였다.
즉, 첫째, 마스크를 효율적으로 단기간에 제조하는 것에 대하여 충분한 고려가 이루어져 있지 않다고 하는 문제이다. 예를 들면 ASIC(Application Specific IC) 등과 같은 주문형 제품에서는, 높은 기능이 요구되는 만큼 제품 개발에 요하는 공정수나 기간이 걸리게 되지만, 그 반면, 현존하는 제품의 진부화도 빠르고, 제품 수명이 짧기 때문에 제품의 개발, 제조 기간의 단축이 요구되고 있다. 따라서, 이러한 제품의 제조에 이용하는 마스크를 어떻게 하여 단시간에 효율적으로 제조하는 가가 중요한 과제로 된다.
둘째, 마스크의 비용을 더욱 내리는데 대하여 충분한 고려가 이루어져 있지 않다고 하는 문제이다. 최근, 반도체 집적 회로 장치에서는 마스크의 비용이 점점 증가하는 경향에 있다. 이것은, 예를 들면 다음과 같은 이유에서이다. 즉, 마스크 제조 장치의 분야는 시장 규모가 작기 때문에 채산성이 없다고 하는 상황에 있고, 마스크 상에 패턴을 형성하기 위한 묘화 장치나 그 패턴을 검사하는 검사 장치의 개발 비용이나 유지 비용이, 마스크에 형성되는 패턴의 미세화, 고집적화에 따라 방대한 것으로 되어, 이에 대한 비용 등을 회수하기 위해서는 마스크의 비용을증가시킬 수 밖에 없다고 하는 이유에서이다. 또한, 반도체 집적 회로 장치의 성능 향상에 따라 하나의 반도체 집적 회로 장치를 제조하는 데 필요한 마스크의 총수가 증가하는 경향에 있는 점에서도, 마스크의 비용을 어떻게 하여 저감할지가 중요한 과제로 된다.
본 발명의 목적은 반도체 집적 회로 장치의 제조 시간을 단축할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 목적은 반도체 집적 회로 장치의 비용을 저감할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 다른 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
도 1은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 공정의 일례를 나타내는 흐름도.
도 2의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A1-A1선을 따라 취한 단면도.
도 3의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A2-A2선을 따라 취한 단면도.
도 4의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도, (c)는 (b)의 변형예이고, (a)의 A3-A3선을 따라 취한 단면도.
도 5의 (a)는 도 4의 포토마스크의 유기막으로 이루어지는 차광체를 제거했을 때의 마스크 기판의 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도.
도 6의 (a)는 도 4의 포토마스크에 페리클을 장착한 상태를 나타내는 포토마스크의 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도.
도 7의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도, (c)는 (b)의 변형예로서, (a)의 A4-A4선을 따라 취한 단면도.
도 8의 (a)는 도 7의 포토마스크의 유기막으로 이루어지는 차광체를 제거했을 때의 마스크 기판의 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도.
도 9의 (a)는 도 7의 포토마스크에 페리클을 장착한 상태를 나타내는 포토마스크의 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도.
도 10의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도.
도 11의 (a)는 도 10의 포토마스크의 유기막으로 이루어지는 차광체를 제거했을 때의 마스크 기판의 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도.
도 12의 (a)는 도 10의 포토마스크에 페리클을 장착한 상태를 나타내는 포토마스크의 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도.
도 13의 (a)는 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도.
도 14의 (a)는 도 13의 포토마스크의 유기막으로 이루어지는 차광체를 제거했을 때의 마스크 기판의 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도.
도 15의 (a)는 도 13의 포토마스크에 페리클을 장착한 상태를 나타내는 포토마스크의 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도.
도 16은 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도.
도 17은 도 1의 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크의 평면도.
도 18은 도 1의 포토마스크의 제조 공정의 상세한 흐름도.
도 19의 (a)∼(c)는 포토마스크의 제조 공정 중에서의 주요부 단면도.
도 20의 (a)는 포토마스크의 제조 공정 중에서의 마스크 기판의 전체 평면도, (b)는 (a)의 A7-A7선을 따라 취한 단면도.
도 21의 (a)는 도 20에 후속하는 포토마스크의 제조 공정 중에서의 마스크 기판의 전체 평면도, (b)는 (a)의 A7-A7선을 따라 취한 단면도.
도 22의 (a)는 도 21에 후속하는 포토마스크의 제조 공정 중에서의 마스크 기판의 전체 평면도, (b)는 (a)의 A7-A7선을 따라 취한 단면도.
도 23의 (a)는 도 22에 후속하는 포토마스크의 제조 공정 중에서의 마스크 기판의 전체 평면도, (b)는 (a)의 A7-A7선을 따라 취한 단면도.
도 24는 도 1의 포토마스크 검사 공정의 상세한 흐름도.
도 25는 도 24의 포토마스크 검사 공정의 구체적인 흐름과, 그 검사 결과를 이용한 노광 공정의 설명도.
도 26은 포토마스크 검사 공정 중에서의 검사용 반도체 웨이퍼의 전체 평면도.
도 27은 도 26의 A8-A8선을 따라 취한 단면도.
도 28의 (a) 및 (b)는 본 발명의 일 실시예인 반도체 집적 회로 장치의 노광 공정 중의 설명도.
도 29의 (a)는 본 발명의 일 실시예인 반도체 집적 회로 장치의 노광 공정에서 이용하는 포토마스크의 평면도, (b)는 (a)의 A10-A10선을 따라 취한 단면도.
도 30은 도 29의 노광 공정에서의 다중 노광의 설명도.
도 31의 (a)는 포토마스크의 칩 영역의 주요부 평면도, (b)는 스캐너를 이용한 노광 처리 시에 (a)의 포토마스크를 1회 노광한 경우의 포토레지스트 패턴의 평면도.
도 32의 (a)는 포토마스크의 2위치의 칩 영역의 주요부 평면도, (b)는 스캐너를 이용하여 (a)의 2위치의 칩 영역을 중첩하여 노광한 경우의 포토레지스트 패턴의 평면도.
도 33의 (a)는 포토마스크에서 결함이 존재하는 칩 영역의 주요부 평면도, (b)는 포토마스크에서 결함이 존재하지 않는 칩 영역의 주요부 평면도.
도 34의 (a)∼(c)는 스캐너에 의한 노광 처리 시에, 도 33의 (a)의 포토마스크만을 이용한 경우 및 도 33의 (a), (b)의 포토마스크를 2회 또는 그 이상 중첩하여 노광한 경우에 전사된 패턴의 치수 평가 결과를 나타내는 그래프 도면.
도 35의 (a)∼(c)는 포토마스크의 칩 영역의 배치에 의해 선택 가능한 다중 노광 방법의 설명도.
도 36의 (a)∼(c)는 포토마스크의 결함을 수정하는 방법의 설명도.
도 37은 도 1의 반도체 웨이퍼 상의 레지스트막으로의 패턴 전사 공정을 상세히 나타낸 흐름도.
도 38의 (a)는 반도체 웨이퍼 상에 소정의 패턴을 전사하는 공정 시에서의 반도체 웨이퍼의 주요부 평면도, (b)는 (a)의 A11-A11선을 따라 취한 단면도.
도 39는 마스킹 블레이드를 이용한 노광 처리 후의 반도체 웨이퍼의 전체 평면도.
도 40은 다중 노광법을 이용한 노광 처리 후의 반도체 웨이퍼의 전체 평면도.
도 41의 (a)는 도 39 또는 도 40의 주요부 확대 평면도, (b)는 (a)의 A12-A12선을 따라 취한 단면도.
도 42의 (a)는 도 39∼도 41에 후속하는 제조 공정 중에서의 반도체 웨이퍼의 주요부 평면도, (b)는 (a)의 A13-A13선을 따라 취한 단면도.
도 43은 도 1의 마스크 검사 공정 및 반도체 집적 회로 장치의 제조 공정에서 이용한 노광 장치의 일례의 설명도.
도 44는 도 43의 노광 장치에서의 노광 방법의 일례의 설명도.
도 45는 스캐너의 노광 영역의 설명도.
도 46은 스테퍼의 노광 영역의 설명도.
도 47은 포토마스크 상의 서로 다른 평면 위치 좌표의 칩 영역을 스캐너를 이용하여 전사한 모습을 모식적으로 나타내는 설명도.
도 48은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중에서의 검사용 반도체 웨이퍼의 전체 평면도.
도 49는 본 발명의 또 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중에서의 다중 노광법을 채용하는 경우의 검사용 반도체 웨이퍼의 전체 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 마스크 기판
2 : 메탈막
2a, 4a, 21 : 차광막
2b, 4b : 차광 패턴
3a, 3c, 3d, 3f : 광 투과 패턴
3b, 3e, 3g : 광 투과 영역
4 : 유기막
4a1, 4b1 : 흡광성 유기막
4a2, 4b2 : 감광성 수지막
5 : 페리클
5a : 보호막
5b : 페리클 프레임
6 : 마스크 장착부
6A : 영역
7a, 13 : 레지스트막
8 : 수용성 도전 유기막
9 : 접지
10Wt : 반도체 웨이퍼(제1 반도체 웨이퍼)
10W : 반도체 웨이퍼(제2 반도체 웨이퍼)
10S : 반도체 기판
11a : 절연막
12a : 도체막
13a, 19a : 레지스트 패턴
15A, 15B, 15C, 16A : 영역
18a∼18i : 결함
20a, 20b : 레지스트 잔류물
25 : 노광 장치
25a : 노광 광원
25b : 플라이 아이 렌즈
25c, 25f : 개구
25d1, 1d2 : 집광 렌즈
25e, 25i1, 25r : 미러
25fs : 슬릿
25g : 투영 렌즈
25ga : 유효 노광 영역
25h : 마스크 위치 제어 수단
25i2 : 마스크 스테이지
25j : 시료대
25k : Z 스테이지
25m : XY 스테이지
25n : 주 제어계
25p, 25q : 구동 수단
25s : 레이저 길이 측정기
25t : 얼라이먼트 검출 광학계
25u : 네트워크 장치
M, RM, RM1∼RM5 : 포토마스크
NM1, NM2 : 통상의 포토마스크
CA, CA1∼CA4, WCA, WCA1, WCA2 : 칩 영역
MB : 마스킹 블레이드
본원에서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 반도체 웨이퍼의 내부 영역에 전사하는 것이다.
또한, 본 발명은 노광 광에 대하여 차광성을 갖는 유기막으로 이루어지는 차광 패턴이 복수의 칩 영역에 배치된 포토마스크를 이용하여, 제1 반도체 웨이퍼에 패턴을 전사한 후, 그 제1 반도체 웨이퍼 상에 전사된 패턴을 검사하는 공정과, 상기 포토마스크를 이용하여 제2 반도체 웨이퍼에 패턴을 전사할 때, 상기 검사 결과를 활용하여, 상기 포토마스크에 결함이 존재하고 있었다고 해도, 그 결함이 제2 반도체 웨이퍼 상에는 전사되지 않도록 노광을 행하는 공정을 포함하는 것이다.
본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
1. 마스크(광학 마스크) : 마스크 기판 상에 광을 차광하는 패턴이나 광의 위상을 변화시키는 패턴을 형성한 것이다. 실제 치수의 수배가 되는 패턴이 형성된 레티클도 포함한다. 마스크의 제1 주면이란, 상기 광을 차폐하는 패턴이나 광의 위상을 변화시키는 패턴이 형성된 패턴면이며, 마스크의 제2 주면이란 제1 주면의 반대측의 면(즉, 이면)을 말한다.
2. 통상의 마스크 : 상기 마스크의 일종으로서, 마스크 기판 상에 메탈로 이루어지는 차광 패턴과 광 투과 패턴으로 마스크 패턴을 형성한 일반적인 마스크를 말한다.
3. 레지스트 마스크 : 상기 마스크의 일종으로서, 마스크 기판 상에 유기막으로 이루어지는 차광체(차광막, 차광 패턴, 차광 영역)를 갖는 마스크를 말한다.
4. 마스크(상기 통상의 마스크 및 레지스트 마스크)의 패턴 면을 이하의 영역으로 분류한다. 전사될 집적 회로 패턴이 배치되는 영역을「집적 회로 패턴 영역」이라 하고, 그 외주 영역을「주변 영역」이라 한다. 이 집적 회로 패턴 영역에는 복수의 칩 영역이 배치된다.
5.「차광체」,「차광 영역」,「차광막」,「차광 패턴」이라 할 때는, 그 영역에 조사되는 노광 광 중, 40% 미만을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 수% 내지 30% 미만의 것이 사용된다. 한편,「투명」,「투명막」,「광 투과 영역」,「광 투과 패턴」이라고 할 때는, 그 영역에 조사되는 노광 광 중, 60% 이상을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다.
6. 웨이퍼 : 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 평면 원형상), 사파이어 기판, 유리 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등과 이들의 복합적 기판을 말한다. 또한, 본원에서 반도체 집적 회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것뿐만 아니라, 특히, 그렇지 않다고 하는 것이 명시된 경우를 제외하고, TFT(Thin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 상에 만들어지는 것 등도 포함하도록 한다.
7. 디바이스면 : 웨이퍼의 주면으로서, 그 면에 리소그래피에 의해 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.
8. 전사 패턴 : 마스크에 의해 웨이퍼 상에 전사된 패턴으로서, 구체적으로는 포토레지스트 패턴 및 포토레지스트 패턴을 마스크로 하여 실제로 형성된 웨이퍼 상의 패턴을 말한다.
9. 레지스트 패턴 : 감광성 수지막을 포토리소그래피의 방법에 의해 패터닝한 막 패턴을 말한다. 또, 이 패턴에는 해당 부분에 관하여 전혀 개구가 없는 단순한 레지스트막을 포함한다.
10. 통상 조명 : 비변형 조명으로서, 광 강도 분포가 비교적 균일한 조명을말한다.
11. 변형 조명 : 중앙부의 조도를 내린 조명으로서, 사방 조명, 환상 조명, 4중극 조명, 5중극 조명 등의 다중극 조명 또는 그것과 등가인 동공 필터에 의한 초해상 기술을 포함한다.
12. 스캐닝 노광 : 가는 슬릿 형상의 노광 밴드를, 웨이퍼와 마스크에 대하여 슬릿의 길이 방향과 직교하는 방향으로(경사지게 이동시켜도 됨) 상대적으로 연속 이동(주사)시킴으로써 마스크 상의 회로 패턴을 웨이퍼 상의 원하는 부분으로 전사하는 노광 방법으로, 이 노광 방법을 행하는 장치를 스캐너라 한다.
13. 스텝-앤드-스캔 노광 : 상기 스캐닝 노광과 스텝 노광을 조합하여 웨이퍼 상의 노광하여야 할 부분의 전체를 노광하는 방법으로, 상기 스캐닝 노광의 하위 개념에 해당한다.
14. 스텝-앤드-리피트 노광 : 마스크 상의 회로 패턴의 투영 이미지에 대하여 웨이퍼를 반복하여 스텝함으로써, 마스크 상의 회로 패턴을 웨이퍼 상의 원하는 부분으로 전사하는 노광 방법으로, 이 노광 방법을 행하는 장치를 스테퍼라 한다.
이하의 실시예에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시예에서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함한 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본 실시예를 설명하기 위한 모든 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그에 대한 반복 설명은 생략한다.
또한, 본 실시예에서 이용하는 도면에서는, 평면도이어도 도면을 보기 쉽게 하기 위해 차광부(차광막, 차광 패턴, 차광 영역 등) 및 레지스트막에 해칭을 넣는 경우도 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
<실시예 1>
도 1은, 본 실시예의 반도체 집적 회로 장치의 주된 제조 공정 흐름을 나타내고 있다. 마스크의 제조 공정 100에서는, 지금부터 제조하려고 하는 반도체 집적 회로 장치를 형성하기 위한 각종 패턴을 웨이퍼 상에 전사하기 위한 마스크를 제조한다.
계속해서, 마스크 검사 공정 101에서는, 마스크의 제조 공정 100에서 제조된 마스크의 패턴의 허용 가능성을 검사한다. 본 실시예에서는, 마스크의 패턴을 웨이퍼 상의 포토레지스트(이하, 간단히 레지스트라고 함)막에 전사(노광)하는 공정 101a와, 웨이퍼 상에 전사된 레지스트 패턴을 검사하는 공정 101b를 포함하고 있다. 즉, 본 실시예에서는 마스크의 패턴의 허용 가능성을, 마스크 검사 장치로 검사하는 것이 아니라, 웨이퍼 상에 전사된 레지스트 패턴을 검사함으로써 판정한다.
즉, 실제의 웨이퍼 상에 전사된 레지스트 패턴을 검사의 대상으로 하고 있음으로써, 패턴의 실질적인 검사가 가능하기 때문에, 마스크 검사 장치로 검사하는 경우보다도 검사의 신뢰성을 향상시킬 수 있게 된다. 특히, 위상 시프트 패턴을 갖는 마스크에서는, 마스크 상의 패턴과 웨이퍼 상에 형성되는 패턴이 다른 경우가 있기 때문에 마스크의 패턴의 허용 가능성 판정이 어렵지만, 본 실시예에서는 실제의 웨이퍼 상의 패턴을 검사하기 때문에, 그 허용 가능성 판정을 용이하게 할 수 있다. 따라서, 반도체 집적 회로 장치의 수율 및 신뢰성을 향상시킬 수 있다. 또한, 마스크 검사의 신뢰성을 향상시킬 수 있으므로, 마스크 검사의 재시도 등을 저감시킬 수 있다. 이 때문에, 마스크의 제조 시간을 단축할 수 있어, 반도체 집적 회로 장치의 개발 및 제조 기간을 단축할 수 있다. 또한, 고가의 마스크 검사 장치가 필요 없게 되어, 검사의 재시도에 관한 비용을 저감 또는 삭감시킬 수 있기 때문에, 마스크의 비용을 저감할 수 있어, 반도체 집적 회로 장치의 비용을 저감시키는 것이 가능해진다. 또, 웨이퍼 상에 전사된 패턴을 검사함으로써, 마스터의 패턴의 허용 가능성을 검사하는 기술에 대해서는, 본원 발명자 등에 의한특원평2000-316965호(평성12년 10월 17일 출원)에 기재되어 있다.
후속하는 웨이퍼 상의 레지스트막으로의 패턴 전사 공정 102에서는, 상기 마스크 검사 공정에서 얻어진 검사 결과를 가미하면서, 웨이퍼 상의 레지스트막에 대하여 마스크를 이용하여 노광 처리를 실시함으로써, 그 레지스트막에 마스크의 패턴을 전사한다. 본 실시예에서는, 마스크가 결함을 갖고 있었다고 해도, 그 결함이 웨이퍼 상에는 전사되지 않도록 웨이퍼 상에 패턴을 전사하는 것이다. 이 때 이용하는 노광 장치로서는, 상기 스테퍼를 이용하는 것도 가능하며, 상기 스캐너를 이용하는 것도 가능하다. 또한, 상기 통상 조명을 이용하는 것도 가능하며, 변형 조명을 이용하는 것도 가능하다.
후속하는 웨이퍼 상의 패턴 또는 영역의 형성 공정 103에서는, 상기 노광 처리에 의해 웨이퍼 상에 형성된 레지스트 패턴을, 예를 들면 에칭 마스크 또는 불순물 도입용 마스크로서 이용함으로써, 웨이퍼 상에 패턴 또는 영역을 형성한다. 이 패턴으로서는, 예를 들면 배선 또는 전극 등과 같은 라인 패턴이나 컨택트홀 또는 관통 홀 등과 같은 홀 패턴 등이 있다. 또한, 상기 영역으로서는, 웰 또는 반도체 영역 등과 같은 것이 있다.
다음에, 본 실시예에서 이용하는 마스크의 일례를 도 2∼도 17에 의해 설명한다. 본 실시예에서 이용하는 마스크는, 예를 들면 실제 치수의 1∼10배 정도의 치수를 갖는 집적 회로 패턴의 원 화상을, 축소 투영 광학계 등을 통해 웨이퍼에 전사하기 위한 레티클이다. 여기서는, 웨이퍼 상에 라인 패턴을 전사하는 경우에 이용하는 마스크를 예시하지만, 본 발명의 기술 사상은, 이것에 한정되는 것이 아니라 다양하게 적용 가능하며, 예를 들면 상기 홀 패턴 등을 전사하는 경우에 이용하는 마스크에도 적용 가능하다. 또한, 여기서는, 마스크에 4개의 칩 영역이 배치되어 있는 경우가 예시되어 있다. 각 마스크에서 각 칩 영역은, 상호 동일한 패턴이 배치되어 있다. 단, 1장의 마스크에 형성되는 칩 영역의 수는, 이것에 한정되는 것이 아니라 다양하게 변경 가능하며, 예를 들면 후술하는 바와 같이 2개 또는 3개여도 무방하다.
도 2 및 도 3은, 상기 통상의 마스크 NM1, NM2의 일례를 나타내고 있다. 도 2 및 도 3에서 (a)는 마스크 NM1, NM2의 전체 평면도, (b)는 (a)의 A1-A1선 및 A2-A2선을 따라 취한 단면도를 나타내고 있다.
마스크 NM1, NM2는, 그 칩 영역 CA에서의 광 투과 영역 및 차광 영역이 상호 반전하는 것이 예시되어 있다. 또한, 여기서는, 마스크 NM1을 이용함으로써 전사되는 패턴이, 마스크 NM2를 이용함으로써 전사되는 패턴과 동일해지는 경우가 예시되어 있지만, 마스크 NM1을 이용하는 경우에는 웨이퍼 상에서 네가티브형의 레지스트막을 이용하고, 마스크 NM2를 이용하는 경우에는 웨이퍼 상에서 포지티브형의 레지스트막을 이용한다.
이 마스크 NM1, NM2를 구성하는 마스크 기판(1)은, 예를 들면 평면 사각 형상으로 형성된 두께 6㎜ 정도의 투명한 합성 석영 유리 기판 등으로 이루어진다. 마스크 NM1, NM2의 마스크 기판(1)의 제1 주면은, 그 대부분이 예를 들면 크롬(Cr) 또는 크롬과 산화 크롬(CrOx)과의 적층막 등과 같은 메탈막으로 이루어지는차광막(2a)에 의해 덮여져 있다. 단, 마스크 NM1의 상기 칩 영역 CA에서는, 그 차광막(2a)의 일부가 제거되어 복수의 광 투과 패턴(3a)이 배치되어 있다. 이 광 투과 패턴(3a)은, 상기 라인 패턴으로서 웨이퍼 상에 전사되는 패턴이다. 한편, 마스크 NM2의 상기 칩 영역 CA에서는, 차광막(2a)이 제거되어 칩 영역 형상의 광 투과 영역(3b)이 배치되어 있다. 그리고, 그 광 투과 영역(3b) 내에는, 예를 들면 상기 차광막(2a)과 동일 재료로 이루어지는 복수의 차광 패턴(2b)이 배치되어 있다. 이 차광 패턴(2b)은, 상기 라인 패턴으로서 웨이퍼 상에 전사되는 패턴이다. 이러한 마스크 NM1, NM2의 주변 영역에서는, 차광막(2a)의 일부가 제거되어 광 투과 패턴(3c, 3d)이 형성되어 있다. 이 광 투과 패턴(3c, 3d)은 마스크 NM1, NM2와 웨이퍼 또는 노광 장치와의 위치 정렬에 이용하는 패턴이다.
도 4는, 상기 레지스트 마스크의 일례인 마스크 RM1을 나타내고 있다. 도 4의 (a)는 마스크 RM1의 전체 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도, (c)는 (b)의 변형예로서 (a)의 A3-A3선을 따라 취한 단면도를 나타내고 있다.
마스크 RM1을 이용하는 경우에는, 웨이퍼 상에서 네가티브형의 레지스트막을 이용한다. 이 마스크 RM1의 제1 주면의 중앙에는, 유기막으로 이루어지는 차광막(4a)이 4개의 칩 영역 CA를 포함하도록 평면 사각 형상으로 패턴 형성되어 있다. 그리고, 그 차광막(4a)의 일부가 제거되어 복수의 광 투과 패턴(3a)이 형성되어 있다. 이 차광막(4a)은, 예를 들면 g선(파장 436㎚), i선(파장 365㎚) , KrF 엑시머 레이저 광(파장 248㎚), ArF 엑시머 레이저 광(파장 193㎚) 또는 F2레이저광(파장157㎚) 등과 같은 노광 광을 흡수하는 성질을 갖고 있으며, 메탈로 이루어지는 차광체와 거의 마찬가지의 차광 기능을 구비하고 있다.
도 4의 (b)에는, 그 차광막(4a)이 감광성 수지막(레지스트막)의 단체막으로 구성되어 있는 경우가 예시되어 있다. 이 감광성 수지막의 재료로서는, 예를 들면 α-메틸스틸렌(α-methylstyrene)과 α-클로로아크릴산(α-chloroacrylate)의 공중합체, 노볼락 수지(novolac resin)와 퀴논디아지드(quinonediazide), 노볼락 수지와 폴리메틸펜틴-1-술폰(polymethylpentene-1-sulfone), 클로로메틸화 폴리스틸렌 (chloromethylated polystyrene) 등을 주성분으로 하는 것을 이용하였다. 폴리비닐페놀 수지 등과 같은 페놀 수지나 노볼락 수지에 산화 방지제(inhibitor) 및 산 발생제를 혼합한, 소위 화학 증폭형 레지스트 등을 이용하는 것이 가능하다. 여기서 이용하는 차광용의 레지스트막의 재료로서는, 투영 노광 장치의 광원에 대하여 차광 특성을 갖고, 마스크 제조 프로세스에서의 패턴 묘화 장치의 광원, 예를 들면 전자선 혹은 230㎚ 이상의 광에 감도를 갖는 특성을 가지면 되고, 상기 재료에 한정되는 것이 아니라 다양하게 변경 가능하다. 폴리페놀계, 노볼락계 수지를 약 100㎚의 막 두께로 형성한 경우에는, 예를 들면 150㎚∼230㎚ 정도의 파장으로 투과율이 거의 0이고, 예를 들면 ArF 엑시머 레이저 광(파장 193㎚), F2레이저광(파장 157㎚) 등에 충분한 마스크 효과를 갖는다. 여기서는, 파장 200㎚ 이하의 진공 자외광을 대상으로 하였지만, 이것에 한정되지 않는다. KrF 엑시머 레이저 광(파장 248㎚)이나 i선(파장 365㎚) 등과 같이 파장이 200㎚보다도 긴 파장의 노광 광을 이용하는 것도 가능하다. 그 경우에는, 다른 감광성 수지막 재료를 이용하거나, 노광 광에 대하여 흡광성을 갖는 흡수재나 차광성을 갖는 차광재를 감광성 수지막에 첨가하는 것이 필요하다. 이에 따라, 차광막(4a)이 감광성 수지막의 단체막이더라도, 예를 들면 g선, i선 또는 KrF 엑시머 레이저 광 등과 같은 파장이 200㎚ 이상의 노광 광에 대하여 충분한 감광성 또는 차광성을 갖게 할 수 있다.
또한, 도 4의 (c)에는, 상기 차광막(4a)이, 예를 들면 흡광성 유기막 상에 감광성 수지막을 퇴적한 적층막으로 구성되어 있는 경우가 예시되어 있다. 흡광성 유기막은, 예를 들면 폴리이미드 수지 등과 같은 반사 방지막으로 이루어지고, 상기 파장이 200㎚ 이상의 노광 광에 대하여 흡광성, 감광성 또는 차광성을 갖는 재료로 이루어진다. 이에 따라, 상기 파장이 200㎚ 이상의 노광 광에 대해서도 충분한 감광성 또는 차광성을 갖게 할 수도 있다.
이 레지스트 마스크의 경우, 집적 회로 패턴 영역(칩 영역 CA)에서의 에칭 프로세스를 배제할 수 있다. 또한, 유기막으로 이루어지는 차광체를 마스크 기판(1)에 손상을 입히지 않고도 간단히 제거할 수 있으며, 또한, 집적 회로 패턴을 전사하기 위한 새로운 마스크 패턴을 짧은 시간 동안에 용이하게 형성하는 것이 가능하다. 이에 따라, 마스크의 QTAT(Quick Turn Around Time)를 실현할 수 있다. 또한, 마스크의 제조 비용을 저감시킬 수 있다. 또한, 집적 회로 패턴 영역에서 차광체의 패턴 가공 시에 에칭을 실시지 않기 때문에, 에칭에 의한 패턴 치수 오차를 없앨 수 있는 만큼, 전사 패턴의 치수 정밀도를 향상시킬 수 있다. 또한, 집적 회로 패턴 영역에서 에칭을 실시지 않기 때문에, 결함의 발생율도 대폭 저감할 수있다. 따라서, 신뢰성이 높은 마스크를 제공할 수 있다. 또, 유기막에 의해 차광 패턴을 형성하는 기술에 대해서는, 본원 발명자 등에 의한 특원평11-185221호(평성11년 6월 30일 출원)에 기재가 있다. 또한, 차광막을 흡광성 유기막과 감광성 유기막과의 적층막으로 하는 기술에 대해서는, 본원 발명자 등에 의한 특원2000-328159호 및 특원2000-328160호(아둘은 모두 평성12년 10월 27일 출원)에 기재되어 있다.
이 마스크 RM1의 차광막(4a)을 제거한 경우의 상태를 도 5에 도시한다. 도 5의 (a)는 마스크 기판(1)의 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도를 나타내고 있다. 이 경우, 마스크 기판(1)의 제1 주면의 중앙에, 4개의 칩 영역을 포함하도록 한 평면 사각 형상의 광 투과 영역(3e)이 배치되어 있다. 이 광 투과 영역(3e)의 주위는 차광막(2a)으로 둘러싸여 있다. 이 마스크 RM1의 차광막(2a)의 재료는, 상기 크롬 등에 한정되는 것이 아니라, 예를 들면 텅스텐, 몰리브덴, 탄탈 또는 티탄 등과 같은 고융점 금속, 질화 텅스텐 등과 같은 질화물, 텅스텐 실리사이드(WSix)나 몰리브덴 실리사이드(MoSix) 등과 같은 고융점 금속 실리사이드(화합물), 혹은 이들의 적층막을 이용하여도 된다. 레지스트 마스크의 경우에는, 유기막으로 이루어지는 차광막(4a)을 제거한 후, 그 마스크 기판(1)을 세정하여 재차 사용하는 경우(재생)가 있으므로, 내산화성 및 내마모성이 우수하고, 내박리성이 우수한 텅스텐 등과 같은 고융점 금속은 차광막(2a)의 재료로서 바람직하다.
또한, 도 4의 마스크 RM1에 페리클(5)을 장착한 경우를 도 6에 도시한다.도 6의 (a)는 마스크 RM1의 전체 평면도, (b)는 (a)의 A3-A3선을 따라 취한 단면도로서 마스크 RM1을 노광 장치에 장착하고 있을 때의 상태를 나타내고 있다.
페리클(5)은 투명한 보호막(5a)을 갖는 구성체로서, 페리클(5b)을 통해 마스크 기판(1)의 제1 주면측에 접합되어 있다. 페리클(5)의 보호막(5a)은 평면적으로 4개의 칩 영역 CA를 덮도록 배치되고, 또한, 단면적으로 마스크 기판(1)의 제1 주면 혹은 제1, 2 주면으로부터 일정한 거리를 두고 설치되어 있다. 이 일정한 거리는 보호막(5a)의 표면 상에 부착된 이물질이 웨이퍼에 전사되지 않도록 설계되어 있다. 이 보호막(5a)에는, 외부의 이물이 레지스트 마스크 RM1에 부착되는 것을 방지하는 기능 외에, 유기막으로 이루어지는 차광체에 기인하는 이물질이 노광 시에 웨이퍼 등에 부착되는 것을 방지하는 기능을 갖고 있다.
상기 페리클 프레임(5b)의 베이스는 메탈로 이루어지는 차광막(2a)에 직접 접촉시킨 상태에서 접합되어 있다. 페리클 프레임(5b)을 유기막으로 이루어지는 차광막(4a) 상에서 직접 접촉시킨 상태에서 접합시키면, 메탈에 비교하여 기계적 강도가 낮은 유기막(차광막: 4a)이 박리되는 결과, 페리클(5)도 박리되어 버리는 경우가 있다. 또한, 레지스트 마스크 RM1의 사용 후에 페리클(5)을 떼어낼 때, 유기막으로 이루어지는 차광막(4a)이 박리되거나 깎기거나 함으로써 이물질이 발생하는 경우가 있다. 페리클 프레임(5b)의 베이스를 메탈로 이루어지는 차광막(2a)에 직접 접촉시킨 상태에서 접합함으로써, 이들 문제를 방지할 수 있다. 또한, 상기 이물질 발생의 문제를 회피하는 관점으로부터, 노광 장치에 레지스트 마스크 RM1을 장착했을 때, 노광 장치의 마스크 장착부(6)는 마스크 RM1의 메탈로 이루어지는 차광막(2a) (도 6의 (a)의 파선으로 나타내는 영역(6A))에 접촉되도록 되어 있다. 또, 여기서는 마스크 장착부(6)에서의 마스크의 유지 방식으로서, 예를 들면 진공 흡인 방식이 도시되어 있다.
도 7은 상기 레지스트 마스크의 다른 일례인 마스크 RM2를 나타내고 있다. 도 7의 (a)는 마스크 RM2의 전체 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도, (c)는 (b)의 변형예로서 (a)의 A4-A4선을 따라 취한 단면도를 나타내고 있다.
이 마스크 RM2는, 상기 마스크 RM1의 칩 영역에서의 광 투과 영역 및 차광 영역의 배치를 반전시킨 것을 예시하고 있다. 상기 마스크 RM1을 이용함으로써 전사되는 패턴이 마스크 RM2를 이용함으로써 전사되는 패턴과 동일해지는 경우가 예시되어 있다. 단, 마스크 RM2를 이용하는 경우에는, 웨이퍼 상에서 포지티브형의 레지스트막을 이용한다.
마스크 RM2에서는, 그 마스크 기판(1)의 제1 주면의 중앙에서 상기 칩 영역 CA의 차광막(2a)이 제거되어 칩 영역 형상의 4개의 광 투과 영역(3b)이 배치되어 있다. 그리고, 그 각각의 광 투과 영역(3b) 내에는 유기막으로 이루어지는 복수의 차광 패턴(4b)이 배치되어 있다. 이 차광 패턴(4b)은, 상기 라인 패턴으로서 웨이퍼 상에 전사되는 패턴이다. 이 차광 패턴(4b)의 구조(재료를 포함함)는, 예를 들면 상기 차광막(4a)과 동일하다. 도 7의 (b)에는, 차광 패턴(4b)이 예를 들면 감광성 수지막의 단체막으로 구성된 경우가 도시되어 있다. 또한, 도 7의 (c)에는, 차광 패턴(4b)이 상기 흡광성 유기막(4b2) 상에 상기 감광성 수지막(4b1)을 퇴적함으로써 구성된 경우가 도시되어 있다.
이 마스크 RM2의 차광 패턴(4b)을 제거한 경우의 상태를 도 8에 도시한다. 도 8의 (a)는 마스크 기판(1)의 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도를 나타내고 있다. 이 경우, 마스크 기판(1)의 제1 주면의 중앙에, 4개의 평면 사각 형상의 광 투과 영역(3b)이 배치되어 있다. 각 광 투과 영역(3b)은, 칩 영역에 상당한다. 그 각 광 투과 영역(3b)의 주위는, 메탈로 이루어지는 차광막(2a)으로 둘러싸여 있다. 이 마스크 RM2의 차광막(2a)의 재료는 상기 마스크 RM1의 차광막(2a)과 동일하다. 또, 도 7의 마스크 RM2에 페리클(5)을 장착한 경우를 도 9에 도시한다. 도 9의 (a)는 마스크 RM2의 전체 평면도, (b)는 (a)의 A4-A4선을 따라 취한 단면도로서 마스크 RM2를 노광 장치에 장착하고 있을 때의 상태를 나타내고 있다. 이것에 대해서는, 상기 도 6에서 설명한 마스크 RM1과 동일하기 때문에 그에 대한 설명은 생략한다. 이러한 마스크 RM2에서도 마스터 RM1과 마찬가지의 효과를 얻을 수 있다.
도 10은 상기 레지스트 마스크의 다른 일례인 마스크 RM3을 나타내고 있다. 도 10의 (a)는 마스크 RM3의 전체 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도를 나타내고 있다.
이 마스크 RM3은 부분 레지스트 마스크를 예시하고 있다. 마스크 RM3을 이용하는 경우에는, 웨이퍼 상에서 포지티브형의 레지스트막을 이용한다. 마스크 RM3에서의 마스크 기판(1)의 제1 주면의 중앙에는, 상기 도 7의 마스크 RM2와 마찬가지로, 4개의 광 투과 영역(3b)이 배치되어 있다. 각 광 투과 영역(3b)에는, 메탈로 이루어지는 차광 패턴(2b)과 유기막으로 이루어지는 차광 패턴(4b)이 모두 배치되어 있다. 이들 차광 패턴(2b, 4b)이, 상기 라인 패턴으로서 웨이퍼 상에 전사되는 패턴이다. 이 차광 패턴(2b)의 구조(재료를 포함함)는, 상기 마스크 RM1, RM2의 차광막(2a)과 동일하다. 또, 차광 패턴(4b)의 구조(재료를 포함함)는, 상기 마스크 RM2와 동일하다. 마스크 RM3의 주변 영역의 차광막(2a)의 패터닝 시에는, 포지티브형의 레지스트막을 이용한다. 이에 따라, 마스크 RM3의 차광막(2a)의 패턴을 전자선 등으로 묘화할 때, 묘화 면적을 작게 할 수 있기 때문에, 패턴 묘화 시간을 단축할 수 있다. 또, 광 투과 영역(3b)의 근방에 형성된 광 투과 패턴(3f)은, 마스크 RM3에 패턴을 전자선 묘화 장치 등을 이용하여 형성할 때 마스크 RM3의 위치를 직접 검출하기 위한 패턴이다. 이에 따라, 전자선 묘화 장치에 의한 패턴 묘화 위치 정밀도를 향상시키는 것이 가능해진다.
이 마스크 RM3의 차광 패턴(4b)을 제거한 경우의 상태를 도 11에 도시한다. 도 11의 (a)는 마스크 기판(1)의 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도를 나타내고 있다. 이 경우, 각 광 투과 영역(3b)에는 메탈로 이루어지는 차광 패턴(2b)이 남겨져 있다. 각 광 투과 영역(3b)의 주위는 메탈로 이루어지는 차광막(2a)으로 둘러싸여 있다. 이 마스크 RM3의 차광막(2a) 및 차광 패턴(2b)의 재료는, 상기 마스크 RM1의 차광막(2a)과 동일하다. 또, 도 10의 마스크 RM3에 페리클(5)을 장착한 경우를 도 12에 도시한다. 도 12의 (a)는 마스크 RM3의 전체 평면도, (b)는 (a)의 A5-A5선을 따라 취한 단면도로서 마스크 RM3을 노광 장치에 장착하고 있을 때의 상태를 나타내고 있다. 이것에 대해서는, 상기 도 6에서 설명한 마스크 RM1과 동일하기 때문에 그에 대한 설명은 생략한다.
이러한 마스크 RM3에서는, 상기 마스크 RM1에서 얻어진 효과 외에도 다음과 같은 효과를 얻을 수 있다. 집적 회로 패턴을 전사하기 위한 차광 패턴의 일부만을 유기막으로 구성함으로써, 차광 패턴을 모두 유기막으로 구성하는 경우에 비교하여 유기막으로 이루어지는 차광 패턴(4b)의 묘화 시간을 대폭 단축할 수 있기 때문에, 마스크의 제조 시간 및 재생 시간을 대폭 단축할 수 있다. 따라서, 반도체 집적 회로 장치의 개발 시간 및 제조 시간을 단축할 수 있다. 또, 부분 레지스트 마스크 기술에 대해서는, 본원 발명자 등에 의한 특원평2000-206728호 및 특원평2000-206729호(이들은 모두 평성12년 7월 7일 출원됨)에 기재되어 있다.
도 13은, 상기 레지스트 마스크의 다른 일례인 마스크 RM4를 나타내고 있다. 도 13의 (a)는 마스크 RM4의 전체 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도를 나타내고 있다. 이 마스크 RM4는 부분 레지스트 마스크를 예시하고 있다. 이 마스크 RM4에서는 광 투과 영역(3b)의 주위를 둘러싸도록 차광 패턴(2c)이 형성되고, 그 외주로부터 마스크 기판(1)의 외주까지 차광막이 제거되어 광 투과 영역(3g)이 형성되어 있다. 이 경우, 얼라이먼트용의 광 투과 패턴(3c, 3d, 3f)을 대신하여, 이들 기능을 갖는 차광 패턴(2d, 2e, 2f)이 배치되어 있다. 마스크 RM4의 주변 영역의 차광 패턴(2c∼2f)의 패터닝 시에는, 네가티브형의 레지스트막을 이용한다. 이에 따라, 마스크 RM4의 차광 패턴(2c∼2f)을 전자선 등으로 묘화할 때, 묘화 면적을 작게 할 수 있으므로, 패턴 묘화 시간을 단축할 수 있다. 그 이외에는, 도 10의 마스크 RM3과 동일하다. 마스크 RM4의 주변 영역 구조는, 상기 마스크 NM1, NM2, RM1, RM2에 적용할 수 있다. 또한, 마스크 RM1의 집적 회로 패턴 영역의 구조를 레지스트 마스크 RM3, RM4에 적용할 수도 있다.
이 마스크 RM4의 차광 패턴(4b)을 제거한 경우의 상태를 도 14에 도시한다. 도 14의 (a)는 마스크 기판(1)의 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도를 나타내고 있다. 이 경우, 마스크 기판(1) 상에는, 메탈로 이루어지는 차광 패턴(2b, 2c, 2d, 2e, 2f)이 남겨져 있다. 이 마스크 RM4의 차광 패턴(2b, 2c, 2d, 2e, 2f)의 재료는, 상기 마스크 RM1의 차광막(2a)과 동일하다. 또, 도 13의 마스크 RM3에 페리클(5)을 장착한 경우를 도 15에 도시한다. 도 15의 (a)는 마스크 RM4의 전체 평면도, (b)는 (a)의 A6-A6선을 따라 취한 단면도로서 마스크 RM4를 노광 장치에 장착하고 있을 때의 상태를 나타내고 있다. 페리클(5)의 페리클 프레임(5b)의 베이스 및 노광 장치의 마스크 장착부(6)는, 마스크 기판(1)에 직접 접촉하고 있다. 그 이유는, 상기 도 6의 마스크 RM1에서 설명한 것과 동일하다. 그 밖의 것은, 상기 도 6에서 설명한 마스크 RM1과 동일하기 때문에 그에 대한 설명은 생략한다. 이러한 마스크 RM4에서도, 상기 마스크 RM1∼RM3에서 얻어진 것과 마찬가지의 효과를 얻을 수 있다.
상기한 예에서는, 칩 영역 CA가 모두 4개인 경우를 나타내었지만, 본 실시예는, 이것에 한정되는 것이 아니라 다양하게 변경 가능하다. 도 16 및 도 17은 그 칩 영역 CA의 레이아웃의 변형예를 나타내고 있다. 마스크 M은 통상의 마스크 및 레지스트 마스크를 모두 포함하는 것이다. 도 16의 마스크 M은 칩 영역 CA가 2개인 경우, 도 17의 마스크 M은 칩 영역 CA가 3개인 경우를 각각 나타내고 있다. 구체적인 구조는, 상기 마스크 NM1, NM2, RM1∼RM4에서 설명한 것과 동일하다. 또,마스크 상의 차광체를 전부 상기 유기막으로 구성할 수도 있다.
다음에, 이러한 마스크의 제조 방법의 일례를 도 18∼도 23을 참조하여 설명한다. 도 18은 레지스트 마스크의 제조 방법에서의 흐름도의 일례를 나타내고 있다. 도 19는 레지스트 마스크의 기본적인 제조 공정에서의 마스크 기판의 주요부 단면도이다. 또, 통상의 마스크의 제조 방법에 대해서는, 일반적인 제조 방법과 동일하므로 그에 대한 설명은 생략한다.
우선, 도 19의 (a)에 도시한 바와 같이, 상기 마스크 기판(1)을 준비한다 (공정 100A1). 계속해서, 도 19의 (b)에 도시한 바와 같이, 마스크 기판(1)의 제1 주면 상에 유기막(4)을 도포한다. 이 유기막(4)의 재료는 상기 차광막(4a)과 동일한 것으로, 상기한 바와 같이, 예를 들면 감광성 수지의 단체막 또는 흡광성 유기막 상에 감광성 수지막을 퇴적한 적층막으로 이루어진다 (공정 100A2). 그 후, 그 유기막(4)에 대하여 전자선 묘화 장치 등을 이용하여 원하는 패턴을 전사한다 (공정 100A3). 그 후, 유기막(4)에 대하여 현상 처리를 실시함으로써, 도 19의 (c)에 도시한 바와 같이, 유기막(4)으로 이루어지는 차광막(4a) 또는 차광 패턴(4b)을 패터닝한다 (공정 100A4).
또한, 이 레지스트 마스크의 제조 방법의 변형예를 도 18 및 도 20∼도 23을 참조하여 설명한다. 여기서는, 예를 들면 도 4의 마스크 RM1의 제조 방법을 중심으로 설명한다. 도 20∼도 23의 (a)는 메탈을 갖는 레지스트 마스크의 제조 공정 중에서의 평면도, (b)는 (a)의 A7-A7선을 따라 취한 단면도를 나타내고 있다.
우선, 도 20에 도시한 바와 같이, 상기 마스크 기판(1)을 준비한다 (공정100A1). 계속해서, 도 21에 도시한 바와 같이, 마스크 기판(1)의 제1 주면 상에, 메탈막(2)을 스퍼터링법 등을 이용하여 퇴적한다 (공정 100B1). 이 메탈막(2)의 재료는 상기 차광막(2a)과 동일하다. 그 후, 메탈막(2) 상에 레지스트지막(7a)을 도포한 후(공정 100B2), 그 레지스트막(7a)에 대하여 전자선 묘화 장치 등을 이용하여 원하는 패턴을 묘화한다 (공정 100B3).
계속해서, 레지스트막(7a)에 대하여 현상 처리를 실시함으로써 레지스트막(7a)의 패턴을 형성한 후 (공정 100B4), 이것을 에칭 마스크로 하여 하층의 메탈막(2)을 에칭법으로 패터닝함으로써, 도 22에 도시한 바와 같이, 메탈로 이루어지는 차광막(2a)을 패터닝한다. 이 단계의 마스크 기판(1)은 상기 도 5에서 도시한 것과 동일하다. 또, 도 10 및 도 13에서 설명한 마스크 RM3, RM4의 경우에는, 이 단계에서 칩 영역 CA 내의 메탈로 이루어지는 차광 패턴(2b)도 동시에 패터닝한다 (공정 100B5).
계속해서, 도 23에 도시한 바와 같이, 마스크 기판(1)의 제1 주면 상에 유기막(4)을 도포한다. 이 유기막(4)의 재료는 상기 차광막(4a)과 동일한 것으로, 상기한 바와 같이, 예를 들면 감광성 수지의 단체막 또는 흡광성 유기막 상에 감광성 수지막을 퇴적한 적층막으로 이루어진다. 계속해서, 유기막(4) 상에 대전 방지용의 수용성 도전 유기막(8)을 도포한다. 수용성 도전 유기막(8)으로서는, 예를 들면 ESPACER(Showa Denko K.K.에 의해 제조)나 aquaSAVE(Mithubishi Rayon Co., Ltd 에 의해 제조) 등을 이용하였다 (공정 100A2). 그 후, 수용성 도전 유기막(8)과 접지(접지 전위: 9)를 전기적으로 접속한 상태에서, 패턴 묘화를 위한 전자선 묘화처리를 행하였다. 이에 따라, 미세한 패턴을 높은 정밀도로 묘화할 수 있었다 (공정 100A3). 그 후, 유기막(4)에 대하여 현상 처리를 실시함으로써, 도 4(도 7, 도 10, 도 13)에 도시한 바와 같이, 유기막(4)으로 이루어지는 차광막(4a) (또는 차광 패턴(4b))을 패터닝한다 (공정 100A4). 상기 수용성 도전 유기막(8)은 유기막(4)의 현상 처리 시에 제거하였다.
유기막(4)이나 레지스트막(7a)의 패턴 묘화는 전자선 묘화에 한하지 않고, 예를 들면 230㎜ 이상의 자외선에 의한 패턴 묘화 등도 적용할 수 있다. 또한, 이러한 유기막(4)으로 이루어지는 차광막(2a)이나 차광 패턴(2b)을 형성한 후, 노광 광 조사에 대한 내성을 향상시키기 위하여 열 처리를 부가하거나 자외광을 강력히 조사하거나 하는, 소위 레지스트막의 패터닝 처리를 행하는 것도 유효하다. 또, 유기막으로 이루어지는 차광막(2a)이나 차광 패턴(2b)의 산화를 방지하는 것을 목적으로 하여, 패턴면을 질소(N2) 등의 불활성 가스 분위기로 유지하는 것도 유효하다.
다음에, 상기 마스크(M, NM1, NM2, RM1∼RM4 등으로 예시한 마스크)의 검사 방법에 대하여 설명한다. 상기한 도 1의 마스크 검사 공정 101을 상세히 나타낸 흐름도를 도 24에 도시한다. 본 실시예에서는, 상기한 바와 같이, 검사 대상인 마스크의 패턴을 웨이퍼 상의 레지스트막에, 예를 들면 상기 스테퍼 또는 스캐너 등과 같은 축소 투영 노광 장치를 이용하여 전사한다 (공정 101a1, 공정 101a). 계속해서, 웨이퍼 상의 레지스트막에 대하여 현상 처리를 실시함으로써, 웨이퍼 상에레지스트막의 패턴을 형성한다 (공정 101a2, 공정 101a). 그 후, 웨이퍼 상에 전사된 패턴을 패턴 결함 검사 장치 등을 이용하여 결함의 유무를 검사한다. 여기서는, 결함 검사의 방법으로서, 예를 들면 상기 칩 영역 CA를 단위로 하여, 동일 웨이퍼 상의 서로 다른 칩 영역의 패턴 형상을 상호 비교하는 방법을 채용한다 (공정 101b). 이 검사에 의해, 마스크의 결함 정보를 얻는다. 이와 같이, 본 실시예에서는, 결함 정보를 갖은 상태에서 마스크를 완성한다. 그 후, 검사가 종료된 마스크의 제1 주면에 상기한 바와 같이 페리클을 장착하고 (공정 101c), 계속되는 도 1의 웨이퍼 상의 레지스트막에 대한 패턴 전사 공정 102로 이행한다.
다음에, 상기 마스크(M, NM1, NM2, RM1∼RM4 등으로 예시한 마스크)의 검사 방법과, 그 검사 결과에 기초를 둔 집적 회로 패턴의 노광 방법과의 구체적인 일례를 도 25의 흐름도를 참조하여 설명한다.
우선, 검사 대상인 마스크를 이용하여 검사용 웨이퍼 상의 레지스트막에 통상의 노광 처리를 실시한 후, 현상 처리를 실시함으로써 검사용 웨이퍼 상에 레지스트 패턴을 형성한다 (공정 101a). 또, 여기서 말하는 통상의 노광 처리는 다중 노광과 대비하는 것으로, 다중 노광이 아님을 의미하는 것이다.
계속해서, 검사용 웨이퍼 상의 서로 다른 칩 영역의 패턴의 형상 등을 결함 검사 장치를 이용하여 비교함으로써, 전사된 레지스트 패턴의 허용 가능성을 검사한다. 여기서 결함이 없다고 판정된 경우에는, 그 마스크를 이용하여 실제의 제품용 웨이퍼의 레지스트막에 대하여 노광 처리를 실시함으로써, 그 레지스트막에 집적 회로 패턴을 전사한다 (공정 EXP1). 한편, 결함이 있다고 판정된 경우에는, 후술하는 마스킹 블레이드를 이용한 노광 방법 (공정 EXP2), 다중 노광 방법, 마스크의 수정 또는 마스크의 재생 중에서 마스크의 제조 시간, 신뢰성, 비용 또는 이들 중 몇몇을 검토하여 가장 좋은 것을 선택한다. 단, 본 발명의 기술 사상은, 실제의 집적 회로 패턴을 웨이퍼 상에 전사할 때, 결함을 갖는 마스크를 이용하여도, 그 결함이 웨이퍼 상에 실질적으로 전사되지 않도록 하는 기술을 우선적으로 선택함으로써, 마스크의 수정이나 재생을 가능한 한 행하지 않도록 한다. 이에 따라, 마스크의 제조 시간을 단축할 수 있다. 또한, 마스크의 비용도 저감시킬 수 있다.
다중 노광 방법은, 다중 노광을 행하는 것으로 결함이 소멸 또는 저감하는 것을 이용한 기술이다. 이 경우, 검사 대상인 마스크를 이용하여 검사용 웨이퍼의 레지스트막에 대하여 다중 노광을 행한 후 (공정 101a), 현상 처리를 행하고, 그 웨이퍼 상에 형성된 레지스트 패턴에 대하여 상기한 결함 검사를 행한다 (공정 101b). 그 검사 결과, 결함이 없다고 판정된 경우에는, 그 마스크를 이용하여 실제의 제품용 웨이퍼 상의 레지스트막에 대하여, 상기 검사에서 행한 다중 노광 처리를 실시함으로써, 그 레지스트막에 집적 회로 패턴을 전사한다. 이 경우의 검사에서 행한 다중 노광 처리란, 예를 들면 검사에서 2중 노광을 행한 경우는, 실제의 집적 회로 패턴을 전사하기 위한 노광 처리에서도 2중 노광을, 검사에서 3중 또는 4중 노광을 행한 경우에는, 실제의 집적 회로 패턴을 전사하기 위한 노광 처리에서도 3중 또는 4중 노광 처리를 행한다라고 하는 의미이다 (공정 EXP3). 한편, 다중 노광 처리에서도 웨이퍼 상의 결함이 해소되지 않는 경우에는, 상기 마스킹 블레이드를 이용한 노광 방법 (공정 EXP2), 마스크의 수정 또는 마스크의 재생 중에서 마스크의 제조 시간, 신뢰성, 비용 또는 이들 중 몇몇을 검토하여 가장 좋은 것을 선택한다. 여기서도, 마스크의 제조 시간을 단축하고, 또한, 마스크의 비용을 저감시키는 관점 등으로부터, 실제의 집적 회로 패턴을 웨이퍼 상에 전사할 때, 결함을 갖는 마스크를 이용하여도, 그 결함이 웨이퍼 상에 실질적으로 전사되지 않도록 하는 기술을 우선적으로 선택함으로써, 마스크의 수정이나 재생을 가능한 한 행하지 않도록 한다.
다음에, 상기 마스킹 블레이드를 이용한 노광 방법, 다중 노광 방법, 마스크의 수정 및 마스크의 재생에 대하여 설명한다.
우선, 마스킹 블레이드를 이용한 노광 방법에 대하여 설명한다. 도 26은, 상기 검사 공정에서의 노광, 현상 처리 후의 검사용 웨이퍼(10Wt)의 전체 평면도의 일례를 나타내고 있다. 또한, 도 27은 도 26의 A8-A8선을 따라 취한 단면도를 나타내고 있다. 웨이퍼(10Wt)를 구성하는 반도체 기판(10S)은, 예를 들면 실리콘 단결정으로 이루어지며, 그 디바이스면 상에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(11a)이 퇴적되어 있다. 절연막(11a) 상에는, 예를 들면 메탈이나 다결정 실리콘 등으로 이루어지는 도체막(12a)이 퇴적되어 있다. 도체막(12a) 상에는, 검사 대상인 마스크에 의해 전사된 레지스트 패턴(13a)이 형성되어 있다. 여기서는, 검사 대상인 1장의 마스크만을 이용하여 웨이퍼(10Wt)의 주면 전면에 노광 처리를 행한 경우가 예시되어 있다. 또한, 여기서는, 1장의 마스크에 4개의 칩 영역이 배치된 마스크를 이용한 경우를 예시하고 있다. 또, 웨이퍼(10Wt) 상의 4개의 칩 영역 WCA를 갖는 이점 쇄선은, 1쇼트(one-shot)의 전사 영역 S1을 나타내고 있다.
여기서는, 상기 결함 검사에 의해, 웨이퍼(10Wt) 상에 결함 F1을 검출한 것을 예시하고 있다. 이 결함 F1은, 어떤 쇼트 S1에서도 동일한 위치에 존재하고 있다. 따라서, 검사 대상인 마스크의 동일한 위치에, 그 원인이 있다는 것을 알 수 있다. 그래서, 실제의 집적 회로 패턴을 전사하기 위한 노광 처리에서는, 그 결함 F1의 원인이 있는 마스크 상의 칩 영역을 마스킹 블레이드로 차광한 상태에서, 웨이퍼 상의 레지스트막에 노광 처리를 실시한다.
도 28은 그 모습을 모식적으로 나타내고 있다. 도 28의 (a)는 그 모습을 모식적으로 나타내는 평면도, (b)는 (a)의 A9-A9선의 모식적인 단면도를 나타내고 있다. 여기서는 도면을 이해하기 쉽게 하기 위해서 노광 장치의 광학계 등은 도시하지 않는다. 또한, 마스크는, 도 4 등에서 설명한 마스크 RM1을 예시하였지만, 이것에 한정되는 것이 아니라, 상기 마스크 NM1, NM2, RM2∼RM4, M에서도 적용할 수 있다.
웨이퍼(10W)의 주면 상에는, 레지스트막(14a)이 도포되어 있다. 상기 마스크의 검사 결과, 마스크 RM1의 좌측 아래의 칩 영역 CA에 결함의 원인이 존재한다고 판명되었기 때문에, 그 영역을 마스킹 블레이드 MB로 덮고, 그 영역이 웨이퍼(10W)의 주면 상에 전사되지 않도록, 도 28의 (b)의 화살표로 나타내는 노광 광 Lp를 차광한 상태에서 웨이퍼(10W)의 주면 상의 레지스트막에 노광을 행한다. 또, 여기서 마스킹 블레이드 MB가 차광하려고 하고 있는 것은, 웨이퍼(10W)의 주면에서, 상기 1쇼트 영역의 칩 영역이 웨이퍼의 외주보다도 외측으로 돌출되지 않은내부 영역, 즉, 완전한 칩 영역으로서 전사되는 영역이다.
이와 같이, 마스크 RM1에서 결함이 존재하는 칩 영역 CA를 숨긴 상태에서 노광함으로써, 즉, 마스크 RM1에서 결함이 없는 칩 영역 CA를 선택하여 노광 처리를 행함으로써 마스크 RM1의 결함을 수정하지 않고, 또한, 마스크 RM1을 재생하지 않고, 결함을 갖는 마스크 RM1을 그대로 사용하여, 실제의 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 노광 처리를 행하는 것이 가능하다. 이에 따라, 결함 수정이나 재생의 시간을 줄일 수 있기 때문에, 마스크 RM1의 납기의 지연을 해소할 수 있어, 반도체 집적 회로 장치의 QTAT를 실현할 수 있었다. 본 발명자 들의 검토에 따르면, 상기 마스킹 블레이드를 이용한 노광 처리의 경우, 웨이퍼에의 노광 시간은 1.5배 정도로 증가하지만, 결함 수정 작업을 필요로 하지 않기 때문에, 반도체 집적 회로 장치 시의 제조의 정체를 방지할 수가 있어, 실질적으로 QTAT로 반도체 집적 회로 장치를 제조할 수 있었다. 따라서, 예를 들면 ASIC 등과 같이 고객으로부터 마스크 데이터를 받고 나서 반도체 집적 회로 장치를 완성시키기까지의 시간 단축이 과제로 되어 있는 제품에 있어서는 특히 유효하다. 또, 레지스트 마스크에서는, 에칭 프로세스가 불필요하기 때문에 마스크를 QTAT로 제조할 수 있다고 하는 우수한 특징이 있지만, 이 방식에 따르면, 마스크의 결함 수정을 배제할 수 있어, 그 결함 수정에 따른 시간 손실을 없애는 것이 가능하기 때문에, 그 레지스트 마스크의 우수한 특성을 충분히 살릴 수 있다. 또한, 마스크(통상의 마스크 및 레지스트 마스크)의 결함 수정 장치가 필요없게 되어, 마스크의 제조 설비 투자를 최소한으로 억제할 수 있으므로, 마스크의 비용을 저감시킬 수 있다. 따라서, 반도체 집적 회로 장치의 비용을 저감시키는 것이 가능해진다.
다음에, 상기 다중 노광 방법에 대하여 설명한다. 여기서는, 레지스트 마스크를 이용하여 다중 노광하는 경우에 대하여 설명한다. 도 29의 (a)는 그 마스크 RM5의 전체 평면도, (b)는 도 29의 (a)의 A10-A10선을 따라 취한 단면도를 나타내고 있다.
마스크 RM5는, 그 칩 영역 CA가 상기 도 16의 타입인 것을 나타내고 있다. 마스크 기판(5)의 제1 주면의 중앙에는, 예를 들면 평면 직사각 형상의 2개의 칩 영역 CA1, CA2(CA)가 차광막(2a)을 사이에 두고 서로의 긴 변이 평행하게 되도록 배열하여 배치되어 있다. 칩 영역 CA1, CA2에는 형상, 배치 위치 및 치수 등이 서로 동일한 마스크 패턴이 형성되어 있다. 이 마스크 패턴은, 상기 소정의 집적 회로 패턴을 전사하기 위한 패턴으로, 광 투과 영역(3b)과, 그 영역에 배치된 차광 패턴(4b)으로 구성되어 있다. 또, 상기 소정의 집적 회로 패턴에는, 실질적으로 집적 회로를 구성하는 패턴 외에, 예를 들면 중첩시켜 이용하는 마크 패턴, 중첩 검사에 이용하는 마크 패턴 또는 전기적 특성을 검사할 때 이용하는 마크 패턴 등과 같은 실질적으로 집적 회로를 구성하지 않는 패턴도 포함한다.
다음에, 이 마스크 RM5를 이용하여 2중 노광하는 경우를 예로 하여 상기 다중 노광 방법을 설명한다. 도 30은 상기 마스크 RM5를 이용한 노광 처리 시에서의 웨이퍼(10Wt(10W))의 전체 평면도가 예시되어 있다.
노광 방법으로서는, 예를 들면 스텝-앤드-스캔 노광 방법을 채용하였다. 노광 조건은, 예를 들면 다음과 같다. 즉, 노광 광에는, 예를 들면 노광 파장 248㎚정도의 KrF 엑시머 레이저 광을 이용하고, 광학 렌즈의 개구 수가 NA=0.65이고, 조명의 형상은 원형이며, 코히어런스(σ: sigma)값이 0.7이다. 단, 노광 광은 상기한 것에 한정되는 것이 아니라 다양하게 변경 가능하며, 예를 들면 파장이 193㎚ 정도의 ArF 엑시머 레이저를 이용하여도 된다.
웨이퍼(10Wt)의 주면 상에는, 예를 들면 두께 500㎚ 정도의 포지티브형의 레지스트막이 퇴적되어 있다. 2중 노광의 경우에는, 1회째의 노광량은 필요 노광량의 1/2로 하고, 2중 노광함으로써 필요 노광량이 확보되도록 한다. 여기서는, 그 1회째의 노광량은, 예를 들면 25mJ/㎠로 하고, 2중 노광에 의해, 예를 들면 50 mJ/㎠가 되도록 조정하였다. 마스크 RM5 내의 최소 패턴은, 웨이퍼(10Wt) 상에 대한 환산으로, 예를 들면 150㎚의 라인-앤드-스페이스이다.
우선, 상기 마스크 RM5의 칩 영역 CA1, CA2를 상기 스캐닝 노광 처리에 의해 웨이퍼(10Wt)의 주면 상의 영역(15A)에 전사한다. 즉, 마스크 RM5와 웨이퍼(10Wt)를 각각의 주면을 평행하게 유지하면서 상대적으로 역방향(도 30의 상하 세로 방향)으로 이동시켜 웨이퍼(10Wt)의 주면 상에 슬릿 형상의 노광 영역을 이동시킴으로써, 마스크 RM5의 칩 영역 CA1, CA2 내의 마스크 패턴(집적 회로 패턴)을, 웨이퍼(10Wt)의 주면 상의 영역(15A)의 칩 영역 WCA1, WCA2에 전사한다. 계속해서, 웨이퍼(10Wt)를 도 30의 우측 방향으로 수평 이동하고, 영역(15B, 15C)을 상기와 마찬가지로 순차적으로 노광한다. 이들 영역(15A, 15B, 15C)에서의 노광량은 필요량의 1/2 정도로 한다.
계속해서, 예를 들면 칩 영역 WCA1, WCA2의 한 개분만큼 웨이퍼(10Wt)를 도30의 윗 방향으로 이동시킨 후, 영역(15D)을 상기와 마찬가지로 노광한다. 이 때, 본 실시예에서는 영역(15D) 내의 칩 영역 WCA1과, 먼저 전사한 영역(15C) 내의 칩 영역 WCA2가 평면적으로 중첩되도록 한다. 즉, 마스크 RM5에서의 칩 영역 CA2이 전사된 칩 영역 WCA2에, 동일한 마스크 RM5에서의 칩 영역 CA1을 평면적으로 중첩하여 전사한다.
계속해서, 웨이퍼(10Wt)를 도 30의 좌측 방향으로 수평 이동하고, 영역(15E)을, 상기와 마찬가지로 순차적으로 노광한다. 여기서는, 영역(15E) 내의 칩 영역 WCA1과, 먼저 전사한 영역(15B) 내의 칩 영역 CA2가 평면적으로 중첩되도록 한다. 즉, 마스크 RM5에서의 칩 영역 CA2가 전사된 칩 영역 WCA2에, 동일한 마스크 RM5에서의 칩 영역 CA1을 평면적으로 중첩하여 전사한다. 이들 영역(15D, 15E)에서의 노광량은 필요량의 1/2 정도로 한다. 따라서, 영역(15A∼15E)이 중첩된 부분에서는 노광량이 필요량으로 된다. 이러한 다중 노광 처리 동작을 웨이퍼(10Wt)의 주면 전면 내에서 반복함으로써, 웨이퍼(10Wt) 상에 복수의 칩 영역을 전사한다.
또, 상기한 설명에서는, 최외주의 전사 영역(15A, 15B, 15C)의 칩 영역 WCA1이 2중 노광되어 있지 않지만, 이 부분에 대해서는, 예를 들면 마스크 RM5의 칩 영역 CA1을 마스킹 블레이드에 의해 차광하고, 마스크 RM5의 칩 영역 CA2가 도 30의 웨이퍼(10Wt)의 칩 영역 WCA1에 평면적으로 중첩되도록 한 상태에서 노광함으로써 2중 노광을 행하였다.
이러한 2중 노광 처리에 의해 마스크 RM5에 결함이 존재하고 있었다고 해도, 그 결함이 웨이퍼(10Wt(10w))에 전사되는 것을 방지할 수 있다. 이것은, 다음과같은 이유에서이다. 예를 들면 2중 노광의 경우, 상기한 바와 같이 1회의 노광량은 웨이퍼(10Wt(10W)) 상에 패턴이 전사되는 데 필요한 노광량의 1/2로 하고 있다. 한편, 현재의 결함 발생 레벨에서는, 마스크 상의 서로 다른 칩 영역의 서로 동일한 위치(중첩될 때 동일해지는 위치)에 결함이 존재하는 확립이 영(0)에 가깝다. 즉, 마스크 상의 서로 다른 칩 영역의 결함 부분끼리가 서로 동일 위치에 존재하는 경우는 거의 없다. 따라서, 마스크 RM5 상의 서로 다른 칩 영역 CA끼리가 중첩되도록 노광했을 때, 마스크 RM5 상에 있어서 상호 중첩되는 일이 생기지 않는 결함 부분은, 상기 필요한 노광량이 얻어지지 않기 때문에, 웨이퍼(10Wt(10W)) 상에 전사되지 않는다. 이 결함 전사 방지의 원리는, 3중 노광이나 4중 노광의 경우에도 동일하다. 오히려 중첩시켜 횟수를 늘리는 만큼, 1회의 노광량이 저하되기 때문에, 결함 전사 방지 능력을 향상시킬 수 있다.
또한, 가령 결함이 전사되었다고 하여도, 검출 가능한 큰 결함만으로 할 수 있다. 예를 들면 스테퍼에서는 마스크 RM5 상의 0.2㎛ 이상의 결함이 전사되었지만, 본 실시예에서는 마스크 RM5 상의 0.4㎛ 이상의 보다 큰 결함이 전사된다. 즉, 마스크 RM5 상에 있어서 0.4㎛ 미만의 결함은, 웨이퍼(10Wt(0W)) 상으로의 노광 시에 소멸되기 때문에 무시할 수 있으므로, 마스크 RM5의 결함 검사 및 결함 수정을 용이하게 하는 것이 가능해진다.
상기 노광 조건에서의 본 실시예에서는, 예를 들면 0.25㎛의 패턴이 웨이퍼(10Wt(10W)) 상의 칩 영역의 전면에서 0.25 ±0.02㎛의 정밀도로 양호하게 형성할 수 있었다. 마스크 RM5의 결함에 의한 패턴 사이의 쇼트 불량 등의 발생은인정되지 않았다. 이것에 대하여 동일 조건에서 2중 노광을 행하지 않는 기술에서는, 예를 들면 0.25㎛의 패턴이 웨이퍼(10Wt(10W)) 상의 칩 영역의 전면에서, 예를 들면 0.25 ±0.025㎛의 정밀도로 형성되어 있었다. 또한, 패턴 사이의 쇼트 불량이 웨이퍼(10Wt(10W)) 상의 칩 내의 2위치에서 발생하고 있는 것이 판명되었다.
이 쇼트 불량 부분에 대하여 조사한 결과를 도 31 및 도 32를 참조하여 설명한다. 도 31의 (a)는 마스크 RM5의 주요부 평면도를 나타내고 있다. 영역(16A)에는, 예를 들면 0.25㎛의 차광 패턴(4b)이, 예를 들면 0.25㎛의 스페이스로 배치되어 있다. 이 영역(16A)에 결함(18a, 18b)이 존재하고 있다. 결함(18b)은, 결함(18a)보다도 평면 치수가 상대적으로 크고, 인접하는 차광 패턴(4b) 사이를 연결하도록 배치되어 있다. 이러한 영역(16A)을 2중 노광 처리를 행하지 않고 스캐너로 노광(즉, 1회 노광)한 결과를 도 31의 (b)에 도시한다. 이 경우, 정상적인 레지스트 패턴(19a) 외에, 마스크 RM5의 결함(18a, 18b)에 기인하는 레지스트 잔류물(20a, 20b)이 전사되어 있었다. 이 중, 레지스트 잔류물(20b)은 패턴 사이의 쇼트 불량의 원인으로 되어 있었다. 또, 도 31의 (b)에는 레지스트 패턴(19a) 및 레지스트 잔류물(20b)과, 마스크 RM5의 차광 패턴(4b) 및 결함(18a, 18b)과의 상대적인 위치 관계를 알 수 있는 바와 같이, 차광 패턴(4b) 및 결함(18a, 18b)도 나타내고 있다.
이것에 대하여, 상기 2중 노광 방법에서는, 도 32에 도시한 결과가 얻어졌다. 도 32의 (a)는 마스크 RM5의 주요부 평면도를 나타내고 있다. 영역(16A, 16B)에는 상호 동일 패턴이 배치되어 있고, 상기와 마찬가지의 차광 패턴(4b, 4b)이, 예를 들면 0.25㎛의 스페이스로 배치되어 있다. 본 실시예의 노광 처리에서는 영역(16A, 16B)을 각각 1/2의 노광량으로 중첩하여 노광함으로써, 결함 부분과 결함이 존재하지 않는 부분이 다중 노광되기 때문에, 웨이퍼 상에의 결함의 전사가 저감 또는 완전하게 없어진다. 전사 결과를 도 32의 (b)에 도시한다. 마스크 RM5의 영역(16A) 내의 결함(18a)에 대응하는 위치에서는 레지스트 패턴(19a)의 변형이 확인되지 않았다. 한편, 마스크 RM5의 영역(16A) 내의 결함(18b)에 대응하는 위치에서는, 레지스트 패턴(19a)의 변형(레지스트 잔류물(20c))이 확인되었지만, 패턴 사이의 쇼트 불량을 유발하지 않는 것을 알 수 있었다. 이러한 패턴 결함은 검사 결과, 필요하면, 웨이퍼 상의 결함을 예를 들면 FIB(Focused Ion Beam) 등과 같은 에너지 빔을 이용한 수정 처리에 의해 수정할 수도 있다. 이 경우, 패턴 변형량을 비교적 작게 할 수 있기 때문에, 그 수정을 용이하게 하는 것이 가능하다. 또, 도 32의 (b)에서는 레지스트 패턴(19a) 및 레지스트 잔류물(20c)과 마스크 RM5의 차광 패턴(4b) 및 결함(18a, 18b)과의 상대적인 위치 관계를 알 수 있는 바와 같이, 차광 패턴(4b) 및 결함(18a, 18b)을 나타내고 있다.
또한, 본 발명자 들은, 상기 다중 노광의 횟수를 늘린 경우에 대하여, 마스크 상의 결함의 전사 패턴의 치수에 대한 영향을 조사하였다. 이 경우의 노광 조건은, 예를 들면 다음과 같다. 스캐너의 노광 광원은, 예를 들면 파장 248㎚의 KrF 엑시머 레이저 광을 이용하고, 투영 광학 렌즈부의 개구 수 NA는, 예를 들면 0.65이다. 또한, 이 때 이용한 마스크의 전사 영역의 주요부 평면도를 도 33에 도시한다. 도 33의 (a)는 결함이 존재하는 전사 영역(칩 영역)의 주요부 평면도를나타내며, (b)는 결함이 존재하지 않은 마스크의 전사 영역(칩 영역)의 주요부 평면도를 나타내고 있다. 도 33의 (a), (b)의 전사 영역에는, 평면 직사각 형상의 복수의 차광 패턴(4b)이 각각 배치되어 있다. 어느 하나의 전사 영역에서도 차광 패턴(4b)의 폭 C1 및 차광 패턴 간의 스페이스 치수 D1은, 예를 들면 0.25㎛ 정도이다. 도 33의 (a)에는 3종류의 결함(18c∼18e)이 예시되어 있다. 결함(18c)은 1변의 치수가 상기 스페이스 치수 D1보다도 작은 평면 정사각 형상의 차광 결함이다. 또한, 결함(18d)은 긴 변의 치수가 상기 스페이스 치수 D1과 같은 평면 직사각 형상의 차광 결함이다. 또한, 결함(18e)은 한변의 치수가 상기 폭 C1보다도 작은 치수의 평면 정사각 형상의 투명 결함이다. 결함의 크기는 변수 E로 나타내었다. 노광 처리에서는, 결함이 존재하는 도 33의 (a)의 패턴과, 결함이 존재하지 않는 도 33의 (b)의 패턴을 복수회 중첩하여 노광하였다. 그리고, 차광 패턴(4b)의 치수 C1∼C3에 대한 전사 패턴의 치수를 평가하였다. 그 평가 결과를 도 34에 도시한다. 도 34의 (a)∼(c)는 각각 치수 C1∼C3의 측정 결과를 나타내고 있다. 도 34의 (a)∼(c)에서, 1중 노광은 도 33의(a)의 결함이 있는 마스크만으로 노광한 경우, 2중 노광은 도 33의 (a)의 결함이 있는 마스크와 도 33의 (b)의 결함이 없는 마스크를 중첩하여 노광한 경우, 3중 노광은 상기 2중 노광에 도 33의 (b)의 결함이 없는 포토마스크를 더 중첩하여 노광한 경우, 4중 노광은 상기 3중 노광에 도 33의 (b)의 결함이 없는 마스크를 더 중첩하여 노광한 경우를 각각 나타내고 있다. 어느 결함에 있어서도, 무결함 패턴의 중첩 횟수를 늘릴수록 결함의 영향이 적어지는 것을 알 수 있다. 또한, 여기서는 패턴의 치수에 주목하여 평가한 경우에 대하여 설명하였지만, 패턴의 단선, 쇼트 등의 평가를 한 결과, 3중 노광 이상에서는, 결함의 크기에 상관없이, 단선, 쇼트의 발생을 방지할 수 있었다. 또한, 본 실시예의 노광 방법에 따르면, 치수의 평균화가 이루어지기 때문에, 패턴의 치수 분포 정밀도도 향상시킬 수 있었다. 여기서는, 최대 치수와 최소 치수와의 차는, 예를 들면 0.036㎛였다. 즉, 치수의 편차를 약 절반으로 저감시킬 수 있었다. 따라서, 레지스트 마스크의 경우, 마스크 패턴 형성을 위한 에칭 공정이 없는 만큼, 패턴 치수 정밀도를 향상시킬 수 있다고 하는 특성이 있지만, 다중 노광을 이용함으로써, 그 특성을 더욱 향상시키는 것이 가능해진다.
도 35의 (a)∼(c)는, 마스크 M(상기 마스크 NM1, NM2, RM1∼RM4 등으로 예시한 마스크) 내의 칩 영역 CA의 수에 의해 선택 가능한 다중 노광 횟수를 나타내고 있다. 도 35의 (a)의 마스크 M에서는, 노광 시에 2개의 칩 영역 CA, CA를 중첩함으로써 2중 노광이 가능하다. 도 35의 (b)의 마스크 M에서는, 노광 시에 3개의 칩 영역 CA, CA, CA를 중첩함으로써 3중 노광이 가능하다. 또한, 도 35의 (c)의 마스크 M에서는 2중 노광 및 4중 노광이 가능하다. 2중 노광의 경우에는, 칩 영역 CA1, CA3을 중첩하고 칩 영역 CA2, CA4를 중첩하는 방법과, 칩 영역 CA1, CA2를 중첩하고 칩 영역 CA3, CA4를 중첩하는 방법이 있다. 4중 노광에서는 칩 영역 CA1∼CA4를 상호 중첩함으로써 실현할 수 있다. 이러한 노광 횟수는 결함의 상태(크기나 수 등)에 의해 선택한다. 또, 다중 노광 기술에 대해서는, 본원 발명자 들에 의한 특원2000-58359호(평성12년 3월 3일 출원) 및 특원2000-39706호(평성12년 2월 17일 출원)에 기재되어 있다.
이와 같이, 다중 노광에 의한 노광 방법을 채용함으로써, 즉, 마스크에 결함이 존재하고 있었다고 해도 웨이퍼 상에 전사되지 않도록 함으로써, 마스크의 결함을 수정하지 않고, 또한, 마스크를 재생하지 않고, 결함을 갖는 마스크를 그대로 사용하여, 실제의 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 노광 처리를 행할 수 있다. 이에 따라, 결함 수정이나 재생이 시간을 줄일 수 있기 때문에, 마스크의 납기 지연을 해소할 수 있어, 반도체 집적 회로 장치의 QTAT를 실현할 수 있었다. 따라서, 다중 노광 방법을 채용한 경우에도, 상기 마스킹 블레이드와 마찬가지로, 예를 들면 ASIC 등과 같이 고객으로부터 마스크 데이터를 받고 나서 반도체 집적 회로 장치를 완성시키기까지의 시간 단축이 과제로 되어 있는 제품에서는 특히 유효하다. 또, 이 다중 노광 방법에서 레지스트 마스크를 이용한 경우, 마스크의 결함 수정을 없앨 수 있어, 그 결함 수정에서의 시간 손실을 없앨 수 있기 때문에, 상기 레지스트 마스크의 우수한 특성을 충분히 살리는 것이 가능하다. 또한, 마스크(통상의 마스크 및 레지스트 마스크)의 결함 수정 장치가 필요 없게 되어, 마스크 제조의 설비 투자를 최소한으로 억제할 수 있기 때문에, 마스크의 비용을 저감시킬 수 있다. 따라서, 반도체 집적 회로 장치의 비용을 저감시키는 것이 가능해진다.
다음에, 상기 마스크의 수정에 대하여 설명한다. 도 36은 마스크 RM(상기 마스크 RM1∼RM5로 예시)의 수정 시의 마스크 기판(1)의 주요부 단면도를 나타내고 있다. 도 36의 (a)는, 마스크 RM에 결함(18f, 18g)이 있는 경우를 나타내고 있다. 결함(18f)은 유기막으로 이루어지는 차광 패턴(4b)이 결핍되어 있는 결함,결함(18g)은, 기본적으로 광 투과 영역(3b)이어야 하는 위치에 유기막으로 이루어지는 차광막이 남겨진 결함을 나타내고 있다. 도 36의 (b)는 결함(18g)에 레이저광 또는 집속 이온 빔(FIB: Focused Ion Beam) 등과 같은 에너지 빔을 조사함으로써 잔류물 결함을 제거하는 모습을 나타내고 있다. 또한, 도 36의 (c)는, 반응 가스 내에 레이저광 또는 집속 이온 빔 등과 같은 에너지 빔을 조사함으로써, 예를 들면 카본 등과 같은 유기막이나 크롬 등과 같은 금속막으로 이루어지는 차광막(21)을 결함(18f) 부분에 선택적으로 퇴적하는 모습을 나타내고 있다.
또한, 상기 레지스트 마스크(상기 마스크 RM, RM1∼RM5에서 예시)의 경우에는, 유기막으로 이루어지는 차광막(4a)이나 차광 패턴(4b)을 제거한 후, 상기 레지스트 마스크의 제조 처리를 실시함으로써, 마스크를 재생할 수 있다. 상기 마스크의 결함 검사 결과, 마스크 상에 결함이 존재하는 것이 검출되고, 그 시점에서, 상기 마스킹 블레이드 또는 다중 노광 방법을 사용하는 것보다도, 재생의 쪽이 좋다고 판단된 경우에는, 이 마스크의 재생 방법을 사용할 수도 있다.
다음에, 상기 마스크(NM1, NM2, RM1∼RM4 등으로 예시한 마스크)를 이용하여 웨이퍼 상의 레지스트막에 실제의 집적 회로 패턴을 전사하는 공정에 대하여 설명한다. 도 37은, 상기 도 1의 웨이퍼 상의 레지스트막으로의 패턴 전사 공정 102를 상세히 나타낸 흐름도로서, 도 38∼도 42를 함께 참조하면서 패턴 전사 공정을 설명한다.
우선, 마스크를 준비한다. 이 마스크는, 상기 마스크 검사 공정에서 얻어진 결함 정보(결함의 좌표 및 그것을 없애기 위한 방법)를 갖고 있다 (공정 102a).상기 마스킹 블레이드를 이용하는 경우에는, 상기 결함 정보에 기초하여 노광 장치에 마스킹 블레이드를 설정한다. 또한, 다중 노광을 이용하는 경우에는, 노광 장치의 동작 제어 프로그램에 다중 노광하도록 설정한다. 노광 장치는, 예를 들면 상기 스테퍼 또는 스캐너를 이용한다.
계속해서, 주면에 레지스트막을 도포한 웨이퍼를 준비하고 (공정 102b), 이것을 노광 장치에 세트한다. 도 38의 (a)는, 그 웨이퍼(10W)의 주요부 평면도, (b)는 (a)의 A11-A11선을 따라 취한 단면도를 나타내고 있다. 웨이퍼(10W)의 주면 상에는 레지스트막(13)이 도포되어 있다. 또한, 웨이퍼(10W)의 주면에는, 예를 들면 p 채널형의 MIS FET(Metal Insulator Semiconductor Field Effect Transistor)이나 n 채널형의 MIS FET 등과 같은 MIS FET, 바이폴라 트랜지스터, 다이오드, 저항(확산 저항 및 다결정 실리콘에 의한 저항) 또는 캐패시터 등과 같은 집적 회로 소자가 형성되어 있다.
그 후, 상기 마스크를 이용하여, 웨이퍼(10W)의 주면 상의 레지스트막(13)에 대하여 노광 처리를 실시한다. 마스킹 블레이드를 이용하는 경우에는, 그 마스킹 블레이드로 마스크 상의 결함이 존재하는 영역을 차광한 상태에서 노광 처리를 행한다 (도 28 참조). 다중 노광 처리에서는, 마스크 검사로 결함이 소멸하게 된 횟수만큼 마스크를 중첩하여 노광 처리를 행한다 (공정 102c).
계속해서, 웨이퍼 주면 상의 레지스트막(13)에 대하여 현상 처리를 실시함으로써, 도 39∼도 41에 도시한 바와 같이, 웨이퍼(10W) 상에 집적 회로 패턴 전사용의 레지스트 패턴(13a)을 형성한다 (공정 102d). 도 39는 마스킹 블레이드를 이용한 경우의 웨이퍼(10W)의 전체 평면도, 도 40은 다중 노광 방법을 이용한 경우의 웨이퍼(10W)의 전체 평면도를 각각 나타내고 있다. 또한, 도 41의 (a)는, 도 39 및 도 40의 웨이퍼(10W)의 주요부 확대 평면도, (b)는 (a)의 A12-A12선을 따라 취한 단면도를 각각 나타내고 있다.
마스킹 블레이드를 이용한 경우, 상기 도 28에서 도시한 바와 같이, 예를 들면 마스크 상의 2개의 칩 영역 CA를 차광하기 때문에, 1쇼트에서 노광될 수 있는 칩 영역 WCA가 2개로 된다. 한편, 다중 노광의 경우에는, 1쇼트에서 노광될 수 있는 칩 영역 WCA가 4개로 된다. 따라서, 다중 노광을 선택하는 쪽이, 마스킹 블레이드를 선택하는 것보다도 처리량 측면에서 유효하다. 한편, 다중 노광으로는 해소할 수 없는 결함이 있는 경우에는, 마스킹 블레이드를 선택하는 쪽이, 마스크 수정이나 재생을 선택하는 것보다도 처리량 측면에서 유효하다.
그 후, 레지스트 패턴(13a)을 에칭 마스크로 하여, 하층의 도체막(12a)을 에칭함으로써, 도 42에 도시한 바와 같이, 도체막(12a)으로 이루어지는 배선을 웨이퍼(10W)의 칩 영역 WCA에 형성한다. 또, 도 42의 (a)는 웨이퍼(10W)의 주요부 평면도, (b)는 (a)의 A13-A13의 단면도를 각각 나타내고 있다.
다음에, 상기 마스크 검사 및 집적 회로 패턴 형성을 위한 노광 처리 시에 이용한 노광 장치의 일례를 도 43∼도 46을 참조하여 설명한다. 또, 도 43∼도 46에서는, 노광 장치의 기능을 설명하기 위해 필요한 부분만을 나타내었지만, 그 밖의 통상의 노광 장치(스캐너나 스테퍼)에 필요한 부분은 통상의 범위에서 마찬가지이다.
도 43에 도시한 노광 장치(25)는, 예를 들면 축소비 4:1의 주사형 축소 투영 노광 장치(이하, 스캐너라고 함)이다. 노광 장치(25)의 노광 조건은, 예를 들면 다음과 같다. 즉, 노광 광 Lp에는, 예를 들면 노광 파장 248㎚ 정도의 KrF 엑시머 레이저 광을 이용하고, 광학 렌즈의 개구 수 NA는 0.65이며, 조명의 형상은 원형이고, 코히어런스(σ: sigma)값은 0.7이다. 마스크 M은, 상기 마스크 NM1, NM2, RM1∼RM5로 예시한 것이다. 단, 노광 광 Lp는, 상기한 것에 한정되는 것이 아니라 다양하게 변경 가능하며, 예를 들면 파장이 193㎚ 정도의 ArF 엑시머 레이저를 이용하여도 된다.
노광 광원(25a)으로부터 발하는 광은, 플라이 아이 렌즈(25b), 개구(25c), 집광 렌즈(25d1, 25d2) 및 미러(25e)를 통해 마스크(여기서는 레티클) M을 조명한다. 광학 조건 중, 코히어런스는 개구(25f)의 개구부의 크기를 변화시킴에 따라 조정하였다. 마스크 M 상에는 이물질 부착에 의한 패턴 전사 불량 등을 방지하기 위해 페리클(5)이 설치되어 있다. 마스크 M 상에 그려진 마스크 패턴은, 투영 렌즈(25g)를 통해 시료 기판인 웨이퍼(10W)(또는 검사용 웨이퍼(10Wt), 이하 동일) 상에 투영된다. 또, 마스크 M은, 마스크 위치 제어 수단(25h) 및 미러(25i1)로 제어된 마스크 스테이지(25i2) (상기 마스크 장착부(6)를 포함) 상에 놓여지고, 그 중심과 투영 렌즈(25g)의 광축과는 정확하게 위치 정렬이 이루어져 있다.
웨이퍼(10w)는 시료대(25j) 상에 진공 흡착되어 있다. 시료대(25j)는 투영 렌즈(25g)의 광축 방향, 즉, 시료대(25j) 상에서 웨이퍼가 놓여진 면에 수직 방향(Z 방향)으로 이동 가능한 Z 스테이지(25k) 상에 재치되고, 또한 시료대(25j)상에서 웨이퍼가 놓여진 면에 평행한 방향으로 이동 가능한 XY 스테이지(25m) 상에 탑재되어 있다. Z 스테이지(25k) 및 XY 스테이지(25m)는 주 제어계(25n)로부터의 제어 명령에 따라 각각의 구동 수단(25p, 25q)에 의해 구동되기 때문에, 원하는 노광 위치로 이동 가능하다. 그 위치는 Z 스테이지(25k)에 고정된 미러(25r)의 위치로서, 레이저 길이 측정기(25s)로 정확하게 모니터되어 있다. 또한, 웨이퍼(10W)의 표면 위치는, 통상의 노광 장치가 갖는 초점 위치 검출 수단으로 계측된다. 계측 결과에 따라 Z 스테이지(25k)를 구동시킴으로써 웨이퍼(10W)의 표면은 항상 투영 렌즈(25g)의 결상면과 일치시킬 수 있다.
마스크 M과 웨이퍼(10W)는, 축소비에 따라 동기하여 구동되며, 노광 영역이 마스크 M 상을 주사하면서 마스크 패턴을 웨이퍼(10W) 상에 축소 전사한다. 이 때, 웨이퍼(10W)의 표면 위치도 상술한 수단에 의해 웨이퍼(10W)의 주사에 대하여 동적으로 구동 제어된다. 웨이퍼(10W) 상에 형성된 회로 패턴에 대하여 마스크 M 상의 회로 패턴을 중첩하여 노광하는 경우, 웨이퍼(10W) 상에 형성된 마크 패턴의 위치를 얼라이먼트 검출 광학계(25t)를 이용하여 검출하고, 그 검출 결과로부터 웨이퍼(10W)를 위치 결정하여 중첩시켜 전사한다. 주 제어계(25n)는 네트워크 장치(25u)와 전기적으로 접속되어 있어, 노광 장치(25)의 상태에 대한 원격 감시 등이 가능하게 되어 있다.
도 44는 상기 노광 장치(25)의 스캐닝 노광 동작을 모식적으로 나타낸 도면이다. 마스크 M과 웨이퍼(10W)와는 거울 대칭 관계가 되기 때문에, 노광 처리 시에, 마스크 M의 주사(스캔) 방향과 웨이퍼(10W)의 주사(스캔) 방향은 도 44의 스테이지 스캔의 화살표 방향으로 나타낸 바와 같이 역 방향이 된다. 구동 거리는, 축소비 4:1인 경우, 마스크 M의 이동량의 4에 대하여 웨이퍼(10W)의 이동량은 1이 된다. 이 때, 노광 광 Lp를 슬릿(25fs)을 통해 마스크 M에 조사함으로써 슬릿 형상의 노광 영역(노광 밴드)을 형성하고, 그 슬릿 형상의 노광 영역을, 마스크 M 상에서, 슬릿(25fs)의 폭 방향, 즉, 슬릿(25fs)의 길이 방향에 직교 또는 비스듬히 교차하는 방향으로 연속 이동(주사)시켜, 또한 결상 광학계(투영 렌즈: 25g)를 통해 웨이퍼(10W)의 주면 상에 조사한다. 이에 따라, 마스크 M의 집적 회로 패턴 영역(칩 영역) 내의 마스크 패턴을 웨이퍼(10W)의 복수의 칩 영역 WCA의 각각에 전사한다. 또, 개개의 칩 영역 WCA는, 1개의 반도체 칩을 형성하기 위한 영역이다.
개구(25f)에는, 평면 직사각 형상의 슬릿(25fs)이 개구되어 있으며, 노광 광 Lp는 그 슬릿(25fs)을 통해 마스크 M에 조사된다. 즉, 노광 장치(25)에서는, 도 44 및 도 45에 도시한 바와 같이, 투영 렌즈(25g)의 유효 노광 영역(25ga) 내에 포함되는 슬릿 형상의 노광 영역(도면을 보기 쉽게 하기 위해 도 45에서는 사선의 해칭을 넣음) SA1을 실효적인 노광 영역으로서 이용한다. 따라서, 노광 장치(스캐너)(25)에서는 슬릿 형상의 노광 영역 SA1을 노광하도록 되어 있다. 특별히 한정되지 않지만, 그 슬릿(25fs)의 폭은 통상, 웨이퍼(10W) 상에서, 예를 들면 4∼7㎜ 정도이다.
비교를 위해 스테퍼에서의 노광의 영역을 도 46에 도시한다. 스테퍼에서는, 투영 렌즈의 유효 노광 영역(25ga) 내에 4개의 코너가 접촉하게 되는 평면 정사각 형상의 노광 영역(도면을 보기 쉽게 하기 위해 도 46에서는 사선의 해칭을 넣음)SA2를 실효적인 노광 영역으로서 이용한다. 스테퍼에서는, 마스크 M 내의 패턴을 일괄 노광하도록 되어 있다. 또, 상기한 바와 같이 스테퍼를 이용하여도 된다.
단, 상기 다중 노광을 행하는 경우에는, 스캐너를 이용한 쪽이 바람직하다. 스캐너를 이용한 경우의 패턴의 전사 상태를 도 47에 도시한다. 참조 번호(26)는 이상적인 격자에 대한 설계 패턴으로, 왜곡이 없는 사각 형상의 패턴으로 되어 있다. 참조 번호(26a)는 설계 패턴(26)에서 스캔 방향(도 47의 상하 세로 방향)으로 평행한 변을 나타내며, 참조 번호(26b)는 설계 패턴(26)에서 스캔 방향으로 직교하는 변을 나타내고 있다. 또, 여기서, 스캔 방향은 투영 렌즈의 주사 방향으로, 웨이퍼 등의 피노광 처리 기판은 이것과 반대의 방향으로 이동하도록 되어 있다. 참조 번호(27)는 실제로 전사된 전사 패턴을 나타내고 있다. 참조 번호(27a)는 전사 패턴(27)에서 스캔 방향으로 평행한 변을 나타내며, 참조 번호(27b)는 전사 패턴(27)에서 스캔 방향으로 직교하는 변을 나타내고 있다.
스캐너를 이용한 노광 처리에서는, 스캔 방향으로 직교하는 방향(도 47의 좌우 가로 방향)에서 렌즈 수차에 기인하는 위치 어긋남이 생기지만, 스캔 방향에서 렌즈 수차가 동일해지기 때문에 동일한 형상이 유지된다. 예를 들면 전사 패턴(27)에서 스캔 방향으로 평행한 변(27a)은 설계 패턴(26)에서 스캔 방향으로 평행한 변(26a)에 대하여 위치 어긋남이 보이지만, 그 편차량은 스캔 방향과 동일하다. 또한, 전사 패턴(27)에서 스캔 방향으로 직교하는 변(27b)은, 설계 패턴(26)에서 스캔 방향에 직교하는 변(26b)과 거의 중첩되어 있어, 위치 어긋남이 보이지 않는다. 즉, 스캐너를 이용한 노광 처리에서는, 칩 영역 WCA, WCA의 패턴은 스캔 방향에 직교하는 방향에서 거의 동일한 변형을 갖도록 되고, 또한 스캔 방향에서 거의 동일한 형상으로 형성된다. 따라서, 칩 영역 WCA, WCA를 웨이퍼 등의 피노광 처리 기판 상의 동일한 영역에 2중 노광하여도, 높은 중첩 정밀도로 형성할 수 있다.
<실시예 2>
본 실시예에서는, 동일 설계의 마스크를 복수장 제조하고, 이 복수의 마스크를 이용하여 동일한 웨이퍼의 주면 상에 패턴을 전사하며, 그 패턴을 검사한 결과를 이용하여 반도체 집적 회로 장치를 제조하는 방법에 대하여 설명한다.
도 48은 복수장(여기서는 3장을 예시)의 동일 설계의 마스크의 패턴을, 검사용 웨이퍼(10Wt)의 주면에 전사하고, 현상 처리를 실시한 후의 상태를 나타내고 있다. 이 때의 노광 방법은, 상기 통상의 노광 방법이어도 다중 노광 방법이어도 된다. 도 48에서, 각 열 P1∼P3의 칩 영역 WCA 그롭은, 동일 설계의 서로 다른 마스크를 이용하여 전사된 것이다. 또, 여기서는, 상기 다중 노광법을 이용한 경우, 각 열 P1∼P3의 중첩 노광 횟수는 동일한 것으로 한다. 검사용 웨이퍼(10Wt)를 복수장 준비하고, 각 웨이퍼(10Wt)마다 중첩 노광 횟수를 바꾸어도 된다.
이들 각 열 P1∼P3의 칩 영역 WCA 그룹의 레지스트 패턴의 허용 가능성을, 상기 실시예 1과 마찬가지로, 서로 다른 칩 영역 WCA의 패턴 비교에 의해 검사하였다. 그 결과, 열 P2의 칩 영역 WCA 그롭의 소정의 칩 영역 WCA에서 결함(18h)을 검출하고, 열 P3의 칩 영역 WCA 그룹의 소정의 칩 영역 WCA에서 결함(18i)을 검출하였다.
그래서, 본 실시예에서는, 제품을 제조하기 위한 마스크로 하여, 열 P1의 패턴 전사에서 이용한 마스크를 채용하도록 하였다. 이에 따라, 상기 실시예 1과 마찬가지로, 마스크의 결함 수정이나 재생의 시간을 없앨 수 있기 때문에, 마스크의 납기 지연을 해소할 수 있어, 반도체 집적 회로 장치의 QTAT를 실현할 수 있었다. 따라서, 이 경우에도, 예를 들면 ASIC 등과 같이 고객으로부터 마스크 데이터를 받고 나서 반도체 집적 회로 장치를 완성시키기까지의 시간 단축이 과제로 되어 있는 제품에 있어서는 특히 유효하다. 또, 레지스트 마스크를 이용한 경우, 마스크의 결함 수정을 없앨 수 있어, 그 결함 수정에서의 시간 손실을 없앨 수 있기 때문에, 상기 레지스트 마스크의 우수한 특성을 충분히 살릴 수 있다. 또한, 마스크(통상의 마스크 및 레지스트 마스크)의 결함 수정 장치가 필요 없게 되어, 마스크 제조의 설비 투자를 최소한으로 억제할 수 있기 때문에, 마스크의 비용을 저감시킬 수 있다. 따라서, 반도체 집적 회로 장치의 비용을 저감시키는 것이 가능해진다.
<실시예 3>
본 실시예에서는, 상기 다중 노광 방법을 이용하는 경우에, 동일 웨이퍼의 주면 내에서, 각 영역마다 중첩 노광 횟수를 바꿔 노광하고, 그 패턴을 검사한 결과를 이용하여 반도체 집적 회로 장치를 제조하는 방법에 대하여 설명한다.
도 49는 동일한 마스크를, 검사용 웨이퍼(10Wt)의 주면에서 각 열 P1∼P3마다 중첩 노광 횟수를 바꿔 노광한 후, 현상 처리를 실시한 후의 상태를 나타내고있다. 열 P1에서는 2중 노광을, 열 P2에서는 3중 노광을, 또한 열 P3에서는 4중 노광을 행하였다.
이들의 각 열 P1∼P3의 칩 영역 그룹의 레지스트 패턴의 허용 가능성을, 상기 실시예 1과 마찬가지로, 다른 칩 영역의 패턴 비교에 의해 검사한다. 그 결과, 결함이 소멸하는 다중 노광을 선택하고, 실제의 집적 회로 패턴을 웨이퍼 상에 전사할 때의 노광 처리 조건으로서 채용한다.
본 실시예에 따르면, 상기 실시예 2에서 얻어진 효과 외에, 이하의 효과를 얻을 수 있다. 예를 들면 검사용 웨이퍼(10Wt)마다 중첩 노광 횟수를 바꾼다고 하면, 상기한 예에서는 3장의 검사용 웨이퍼(10Wt)가 필요해진다. 그리고, 그 3장의 검사용 웨이퍼(10Wt)마다, 다중 노광을 실시하고 현상 처리를 하여, 결함 검사를 해야 한다. 이것에 대하여, 본 실시예에 따르면, 1장의 검사용 웨이퍼(10Wt)에서 복수 종류의 다중 노광 결과를 검사할 수 있기 때문에, 검사 시간을 대폭 단축시키는 것이 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면 상기 실시예 1∼3에서는, 통상의 구조의 배선을 형성하는 경우에 대해 설명하였지만, 이것에 한정되는 것이 아니라, 예를 들면 절연막에 배선홈이나 구멍을 형성하고, 그 내부에, 예를 들면 구리를 주성분으로 하는 도체막을 매립함으로써 배선을 형성하는, 소위 다마신 배선 구조를 형성하는 경우에도 본 발명을 적용할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 ASIC 등의 제조 방법에 적용한 경우에 대하여 설명하였지만, 그것에 한정되는 것이 아니라, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 또는 플래시 메모리(EEPROM: Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 갖는 반도체 집적 회로 장치, 마이크로 프로세서 등과 같은 논리 회로를 갖는 반도체 집적 회로 장치 혹은 상기 메모리 회로와 논리 회로를 동일 반도체 기판에 설치하고 있는 혼재형의 반도체 집적 회로 장치에도 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 본 발명의 일 실시예에 따르면, 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 반도체 웨이퍼의 내부 영역에 전사함으로써, 포토마스크의 결함 수정을 없앨 수 있어, 그 결함 수정에 관한 시간을 줄일 수 있기 때문에, 반도체 집적 회로 장치의 제조 시간을 단축하는 것이 가능해진다.
(2) 본 발명의 일 실시예에 따르면, 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 반도체 웨이퍼의 내부 영역에 전사함으로써, 포토마스크의 결함 수정을 없앨 수 있어, 그 결함 수정을 위한 장치나 작업을 없앨 수 있기 때문에, 반도체 집적 회로 장치의 비용을 저감시키는 것이 가능해진다.

Claims (34)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 포토마스크의 복수의 칩 영역에, 노광 광에 대하여 차광성을 갖는 차광 패턴을 형성하는 공정과,
    (b) 상기 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에 있어서의 복수의 칩 영역의 패턴을 반도체 웨이퍼의 내부 영역에 전사하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 차광 패턴이 금속막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 차광 패턴이 유기막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 포토마스크는, 상기 칩 영역의 주위의 주변 영역에 금속막으로 이루어지는 차광 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 차광 패턴을 구성하는 유기막이, 제1 유기막과, 감광성을 갖는 제2 유기막과의 적층막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 포토마스크의 복수의 칩 영역에, 노광 광에 대하여 차광성을 갖는 유기막으로 이루어지는 차광 패턴을 형성하는 공정과,
    (b) 상기 포토마스크의 복수의 칩 영역의 패턴을 제1 반도체 웨이퍼에 전사한 후, 상기 제1 반도체 웨이퍼 상에 전사된 패턴을 검사하는 공정과,
    (c) 상기 포토마스크를 이용하여 제2 반도체 웨이퍼에 패턴을 전사할 때, 상기 검사 결과를 활용하고, 상기 포토마스크에 결함이 존재하고 있었다고 해도, 그 결함이 제2 반도체 웨이퍼 상에는 전사되지 않도록 노광을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (c) 공정은, 상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 (c) 공정은, 상기 포토마스크의 복수의 칩 영역을, 상기 제2 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 (c) 공정에서는,
    상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 검사 결과에 기초하여 상기 포토마스크에서의 복수의 칩 영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 수단, 및 상기 포토마스크의 복수의 칩 영역을, 상기 제2 반도체 웨이퍼의 동일 위치에 중첩 노광하는 수단 중의 하나를 선택하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 (c) 공정에서는,
    상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 검사 결과에 기초하여, 상기 포토마스크에서의 복수의 칩영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 수단, 상기 포토마스크의 복수의 칩 영역을 상기 제2 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 수단, 상기 포토마스크의 칩 영역에서의 패턴의 결함을 수정하는 수단, 및 상기 포토마스크의 상기 유기막으로 이루어지는 차광 패턴을 제거하고 포토마스크를 재생하는 수단 중의 어느 하나를 선택하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 (b) 공정에서는, 상기 포토마스크의 복수의 칩 영역을, 상기 제1 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (b) 공정에서는, 중첩 노광 횟수를 다양하게 바꿔 상기 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (b) 공정에서는, 상기 제1 반도체 웨이퍼의 주면 내에, 중첩 노광 횟수가 서로 다른 영역을 형성하고, 해당 영역마다 상기 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (c) 공정에서는, 상기 검사 결과, 포토마스크 상의 결함이 상기 제2 반도체 웨이퍼에 전사되지 않는다고 판단된 중첩 노광 횟수의 노광 처리를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제6항에 있어서,
    상기 유기막으로 이루어지는 차광 패턴은, 제1 유기막과, 감광성을 갖는 제2 유기막과의 적층막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제6항에 있어서,
    상기 포토마스크는, 상기 칩 영역의 주위의 주변 영역에 금속막으로 이루어지는 차광 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 마스크 기판에 배치된 복수의 칩 영역에, 노광 광에 대하여 차광성을 갖는 유기막으로 이루어지는 차광 패턴이 배치된 포토마스크를 준비하는 공정과,
    (b) 상기 포토마스크를 이용한 통상의 노광 처리에 의해 제1 반도체 웨이퍼 상에 소정의 패턴을 전사한 후, 그 소정의 패턴을 검사하는 공정과,
    (c) 상기 검사 결과, 상기 포토마스크의 패턴에 결함이 존재하지 않는다고 판정된 경우에는, 그 포토마스크를 이용하여 통상의 노광 처리에 의해 제2 반도체 웨이퍼 상에 소정의 패턴을 전사하는 공정과,
    (d) 상기 검사 결과, 상기 포토마스크의 패턴에 결함이 존재한다고 판정된 경우에는, 그 포토마스크를 이용하여 제2 반도체 웨이퍼에 패턴을 전사할 때, 상기 검사 결과를 활용하고, 상기 포토마스크에 결함이 존재하고 있었다고 해도, 그 결함이 제2 반도체 웨이퍼 상에는 전사되지 않도록 노광을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 (d) 공정은, 상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 (d) 공정은, 상기 포토마스크의 복수의 칩 영역을, 상기 제2 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 (d) 공정에서는,
    상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 검사 결과에 기초하여, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 수단, 및 상기 포토마스크의 복수의 칩 영역을, 상기 제2 반도체 웨이퍼의 동일 위치에 중첩 노광하는 수단 중의 하나를 선택하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 (d) 공정에서는,
    상기 포토마스크의 복수의 칩 영역 중의 결함을 포함하는 칩 영역을 차광체로 숨긴 상태에서, 상기 검사 결과에 기초하여, 상기 포토마스크에서의 복수의 칩 영역의 패턴을 제2 반도체 웨이퍼의 내부 영역에 전사하는 수단, 상기 포토마스크의 복수의 칩 영역을, 상기 제2 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 수단, 상기 포토마스크의 칩 영역에서의 패턴의 결함을 수정하는 수단, 및 상기 포토마스크의 상기 유기막으로 이루어지는 차광 패턴을 제거하여 포토마스크를 재생하는 수단 중의 어느 하나를 선택하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 (b) 공정에서는, 상기 포토마스크의 복수의 칩 영역을, 상기 제1 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 (b) 공정에서는, 중첩 노광 횟수를 다양하게 바꿔 상기 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 (b) 공정에 있어서는, 상기 제1 반도체 웨이퍼의 주면 내에, 중첩 노광 횟수가 서로 다른 영역을 형성하고, 해당 영역마다 상기 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 (d) 공정에서는, 상기 검사 결과, 포토마스크 상의 결함이 상기 제2 반도체 웨이퍼에 전사되지 않는다고 판단된 중첩 노광 횟수의 노광 처리를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제17항에 있어서,
    상기 유기막으로 이루어지는 차광 패턴은, 제1 유기막과, 감광성을 갖는 제2유기막과의 적층막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제17항에 있어서,
    상기 포토마스크는, 상기 칩 영역의 주위의 주변 영역에 금속막으로 이루어지는 차광 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 마스크 기판에 배치된 복수의 칩 영역에, 노광 광에 대하여 차광성을 갖는 차광 패턴이 배치된 동일 설계의 복수장의 포토마스크를 준비하는 공정,
    (b) 상기 동일 설계의 복수장의 포토마스크를 이용한 통상의 노광 처리에 의해 제1 반도체 웨이퍼의 주면 내에, 그 각각의 포토마스크의 패턴을 전사한 후, 그 각각의 포토마스크에 의해서 전사된 각각의 패턴을 검사하는 공정,
    (c) 상기 검사 결과, 상기 동일 설계의 복수의 포토마스크 중, 결함이 존재하지 않는다고 판정된 포토마스크를 이용하여, 제2 반도체 웨이퍼에 패턴을 전사하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 차광 패턴이 금속막으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 차광 패턴이 유기막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 포토마스크는, 상기 칩 영역의 주위의 주변 영역에 금속막으로 이루어지는 차광 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 차광 패턴이, 제1 유기막과, 감광성을 갖는 제2 유기막과의 적층막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제28항에 있어서,
    상기 (b) 공정에서는, 상기 동일 설계의 복수장의 포토마스크의 각각을 이용한 각각의 노광 처리에서, 각 포토마스크의 복수의 칩 영역을, 상기 제1 반도체 웨이퍼의 동일 위치에 중첩하여 노광하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 (b) 공정에서는, 중첩 노광 횟수를 다양하게 변경하여 상기 검사를 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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