KR100833029B1 - 포토마스크의 제조 방법 및 포토마스크 - Google Patents

Abstract

마스크에 있어서의 마스크 패턴의 변경 또는 수정 시간을 단축한다.

포토마스크 PM₁을 구성하는 마스크 기판(1) 상에, 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴(2a) 외에, 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴(3a)을 부분적으로 설치하였다.

마스크 패턴, 포토마스크, 레지스트막, 차광 패턴, 반도체 칩

Description

포토마스크의 제조 방법 및 포토마스크{MANUFACTURING METHOD OF PHOTOMASK AND PHOTOMASK}

도 1의 (a)는 본 발명의 일 실시예인 포토마스크의 평면도, 도 1의 (b)는 도 1의 (a)의 A-A 선의 단면도.

도 2는 포토마스크 상에 소정의 패턴을 묘화할 때의 포토마스크의 보유 수단을 모식적으로 나타내는 설명도.

도 3은 도 1의 포토마스크의 제조 공정 중에 있어서의 단면도.

도 4는 대표적인 전자선 레지스트막의 분광 투과율을 나타내는 그래프도.

도 5는 도 1의 포토마스크의 제조 공정의 변형예로서, 그 제조 공정 중에 있어서의 단면도.

도 6의 (a) 내지 (c)는 도 1의 포토마스크의 제조 공정의 변형예로서, 그 제조 공정 중에 있어서의 단면도.

도 7은 도 1의 포토마스크를 이용한 반도체 집적 회로 장치의 제조 공정으로서, 도 7의 (a)는 반도체 웨이퍼의 주요부 평면도, 도 7의 (b)는 도 7의 (a)의 A-A선의 단면도.

도 8은 도 7에 계속되는 공정으로서, 도 8의 (a)는 반도체 웨이퍼의 주요부 평면도, 도 8의 (b)는 도 8의 (a)의 A-A선의 단면도.

도 9는 도 8에 계속되는 공정으로서, 도 9의 (a)는 반도체 웨이퍼의 주요부 평면도, 도 9의 (b)는 도 9의 (a)의 A-A선의 단면도.

도 10은 본 실시예에서 이용한 축소 투영 노광 장치의 일례의 설명도.

도 11은 도 1의 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.

도 12는 도 11에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.

도 13은 도 12에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.

도 14는 도 13에 계속되는 포토마스크를 이용한 구체적인 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.

도 15의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, 도 15의 (b)는 도 15의 (a)의 A-A선의 단면도.

도 16은 도 15에 계속되는 공정으로서, 도 16의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, 도 16의 (b)는 도 16의 (a)의 A-A선의 단면도.

도 17의 (a)는 도 16의 포토마스크에 의해 전사된 패턴을 나타내는 반도체 웨이퍼의 평면도, 도 17의 (b)는 도 17의 (a)의 A-A선의 단면도.

도 18은 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 일례의 평면도.

도 19는 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 다른 예의 평면도.

도 20은 본 실시예의 포토마스크를 개발 또는 제조 시에 이용하기에 유효한 반도체 칩의 또 다른 예의 평면도.

도 21의 (a)는 본 발명의 다른 실시예인 포토마스크의 평면도, 도 21의 (b)는 도 21의 (a)의 A-A선의 단면도.

도 22의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 21의 포토마스크의 평면도, 도 22의 (b)는 도 22의 (a)의 A-A선의 단면도.

도 23의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, 도 23의 (b)는 도 23의 (a)의 A-A선의 단면도.

도 24의 (a)는 본 발명의 다른 실시예인 포토마스크의 평면도, 도 24의 (b)는 도 24의 (a)의 A-A선의 단면도.

도 25의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 24의 포토마스크의 평면도, 도 25의 (b)는 도 25의 (a)의 A-A선의 단면도.

도 26의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 1의 포토마스크의 평면도, 도 26의 (b)는 도 26의 (a)의 A-A선의 단면 도.

도 27의 (a)는 본 발명의 다른 실시예인 제1 포토마스크의 평면도, 도 27의 (b)는 도 27의 (a)의 A-A선의 단면도.

도 28의 (a)는 본 발명의 다른 실시예인 제2 포토마스크의 평면도, 도 28의 (b)는 도 28의 (a)의 A-A선의 단면도.

도 29의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 28의 포토마스크의 평면도, 도 29의 (b)는 도 29의 (a)의 A-A선의 단면도.

도 30의 (a)는 레지스트막으로 형성된 차광 패턴의 수정 변경 공정 시에 있어서의 도 28의 포토마스크의 평면도, 도 30의 (b)는 도 30의 (a)의 A-A 선의 단면도.

도 31은 본 발명의 다른 실시예인 포토마스크의 단면도, 도 31의 (b)는 도 31의 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 나타내는 포토마스크의 단면도.

도 32는 본 발명의 다른 실시예인 포토마스크의 단면도, 도 32의 (b)는 도 32의 (a)의 포토마스크의 제조 공정 중의 단면도.

도 33은 본 발명의 다른 실시예인 포토마스크의 단면도, 도 33의 (b)는 도 33의 (a)의 포토마스크의 제조 공정 중의 단면도.

도 34의 (a) 내지 (d)는 본 발명의 다른 실시예인 포토마스크의 제조 공정 중의 단면도.

도 35는 본 발명의 다른 실시예인 포토마스크의 단면도, 도 35의 (b)는 도 35의 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 나타내는 포토마스크의 단면도.

도 36의 (a) 내지 (e)는 도 35의 포토마스크의 제조 공정 중의 단면도.

도 37은 본 발명의 다른 실시예인 포토마스크의 단면도, 도 37의 (b)는 도 37의 (a)의 포토마스크의 각부를 투과한 노광 광의 위상 반전의 모습을 나타내는 포토마스크의 단면도.

도 38은 본 발명의 다른 실시예인 포토마스크의 단면도.

도 39는 본 발명의 다른 실시예인 포토마스크의 단면도.

도 40의 (a)는 본 발명의 다른 실시예인 포토마스크의 단면도, 도 40의 (b)는 도 40의 (a)의 포토마스크의 패턴 수정 변경 시의 단면도.

도 41의 (a)는 본 발명의 다른 실시예인 포토마스크의 단면도, 도 41의 (b)는 도 41의 (a)의 포토마스크의 패턴 수정 변경 시의 단면도.

도 42의 (a)는 본 발명의 다른 실시예인 포토마스크의 단면도, 도 42의 (b)는 도 42의 (a)의 포토마스크를 노광 장치에 장착했을 때의 설명도.

도 43의 (a)는 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, 도 43의 (b)는 도 43의 (a)의 A-A선의 단면도.

도 44의 (a) 및 (b)는 본 발명의 다른 실시예인 포토마스크에 있어서 메탈 에 의한 차광 패턴과 레지스트막에 의한 차광 패턴 사이에 위치 어긋남이 생긴 경 우의 설명도.

도 45의 (a)는 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, 도 45의 (b)는 도 45의 (a)의 A-A선의 단면도.

도 46의 (a)는 도 45의 포토마스크에 있어서 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴의 위치가 어긋난 경우를 나타내는 설명도, 도 46의 (b)는 도 46의 (a)의 포토마스크를 이용하여 반도체 웨이퍼에 전사된 패턴의 평면도, (c)는 (b)의 A-A선의 단면도.

도 47의 (a) 및 (b)는 도 46의 (b)의 상층의 패턴층을 나타낸 반도체 웨이퍼의 주요부 평면도, 도 47의 (c)는 도 47의 (a) 및 (b)의 A-A선의 단면도.

도 48의 (a)는 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 평면도, 도 48의 (b)는 도 48의 (a)의 A-A선의 단면도.

도 49의 (a)는 도 48의 포토마스크를 이용하여 반도체 웨이퍼에 전사된 패턴의 평면도, 도 49의 (b)는 도 49의 (a)의 A-A선의 단면도.

도 50의 (a)는 본 발명의 다른 실시예인 포토마스크의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴과의 접속부의 주요부 평면도, 도 50의 (b)는 도 50의 (a)의 메탈에 의한 차광 패턴과 레지스트막에 의한 차광 패턴이 위치 어긋난 경우를 나타내는 주요부 평면도.

도 51은 본 발명의 다른 실시예인 반도체 칩의 평면도.

도 52의 (a)는 도 51의 반도체 칩에 있어서의 기본 셀의 평면도, 도 52의 (b)는 도 52의 (a)의 주요부 단면도, 도 52의 (c)는 도 52의 (b)에 배선층을 형성한 경우의 반도체 칩의 주요부 단면도.

도 53의 (a)는 도 51의 반도체 칩에 형성되는 NAND 회로의 심볼도, 도 53의 (b)는 도 53의 (a)의 회로도, 도 53의 (c)는 도 53의 (b)의 패턴 레이아웃을 나타내는 주요부 평면도.

도 54의 (a) 및 (b)는 본 발명의 다른 실시예의 포토마스크로서, 도 53의 회로 패턴을 전사할 때 이용하는 포토마스크의 주요부 평면도.

도 55의 (a)는 도 51의 반도체 칩에 형성되는 NOR 회로의 심볼도, 도 55의 (b)는 도 55의 (a)의 회로도, 도 55의 (c)는 도 55의 (b)의 패턴 레이아웃을 나타내는 주요부 평면도.

도 56의 (a) 및 (b)는 본 발명의 다른 실시예의 포토마스크로서, 도 55의 회로 패턴을 전사할 때 이용하는 포토마스크의 주요부 평면도.

도 57의 (a)는 마스크 ROM의 주요부 평면도, 도 57의 (b)는 도 57의 (a)의 회로도, 도 57의 (c)는 도 57의 (a)의 A-A선의 단면도.

도 58의 (a)는 본 발명의 다른 실시예의 포토마스크로서, 도 57의 마스크 RO M에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 58의 (b)는 도 58의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 58의 (c)는 도 58의 (a)의 데이터 기입 시의 모습을 나타내는 반도체 웨이퍼의 단면도.

도 59의 (a)는 본 발명의 다른 실시예의 포토마스크이며, 도 57의 마스크 ROM에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 59의 (b)는 도 59의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 59의 (c)는 도 59의 (a)의 데이터 기입 시의 모습을 나타내는 반도체 웨이퍼의 단면도.

도 60의 (a)는 본 발명의 다른 실시예의 포토마스크로서, 도 57의 마스크 ROM에 이온 주입에 의해 데이터 기입을 위한 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 60의 (b)는 도 60의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 60의 (c)는 도 60의 (a)의 데이터 기입 시의 모습을 나타내는 반도체 웨이퍼의 단면도.

도 61의 (a)는 다른 마스크 ROM의 주요부 평면도, 도 61의 (b)는 도 61의 (a)의 회로도, 도 61의 (c)는 도 61의 (a)의 A-A선의 단면도.

도 62의 (a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 R0M에 데이터 기입을 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 62의 (b)는 도 62의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 62의 (c)는 도 62의 (b)의 회로도, 도 62의 (d)는 도 62의 (b)의 A-A선의 단면도.

도 63의 (a) 및 (b)는 도 62의 컨택트홀의 형성 방법을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 64의 (a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 ROM에 데이터 기입하기 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 64의 (b)는 도 64의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 64의 (c)는 도 64의 (b)의 회로도, 도 64의 (d)는 도 64의 (b)의 A-A선의 단면도.

도 65의 (a)는 본 발명의 다른 실시예의 포토마스크로서, 도 61의 마스크 ROM에 데이터 기입을 위한 컨택트홀 패턴을 반도체 웨이퍼 상에 전사할 때 이용하는 포토마스크의 주요부 평면도, 도 65의 (b)는 도 65의 (a)의 포토마스크로 전사되는 패턴의 위치를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 65의 (c)는 도 65의 (b)의 회로도, 도 65의 (d)는 도 65의 (b)의 A-A선의 단면도.

도 66의 (a)는 본 발명의 다른 실시예인 마스크 ROM의 주요부 평면도, 도 66의 (b)는 도 66의 (a)의 회로도, 도 66의 (c)는 도 66의 (a)의 A-A선의 단면도.

도 67은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 특성 조정의 설명도.

도 68은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 특성 조정의 설명도.

도 69의 (a)는 반도체 웨이퍼 상에 있어서의 도 67 또는 도 68의 단자의 패턴을 모식적으로 나타내는 설명도, 도 69의 (b)는 도 69의 (a)의 패턴 전사에 이용하는 포토마스크의 주요부 평면도.

도 70의 (a)는 반도체 웨이퍼 상에 있어서의 도 67 또는 도 68의 단자의 패턴의 설명도, 도 70의 (b)는 도 70의 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.

도 71은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 용장 구성의 설명도.

도 72의 (a)는 반도체 웨이퍼 상에 있어서의 도 71의 단자의 패턴을 모식적으로 나타내는 설명도, 도 72의 (b)는 도 72의 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.

도 73의 (a)는 반도체 웨이퍼 상에 있어서의 도 71의 단자의 패턴의 설명도, 도 73의 (b)는 도 73의 (a)의 패턴의 전사에 이용하는 포토마스크의 주요부 평면도.

도 74의 (a) 내지 (c)는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정에서 이용하는 포토마스크에 있어서의 일련의 흐름의 일례의 설명도.

도 75는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.

도 76은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.

도 77은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정의 설명도.

도 78의 (a)는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도, 도 78의 (b) 및 (c)는 반도체 웨이퍼 상에 전사된 정보의 기술예를 나타내는 반도체 웨이퍼의 주요부 평면도, 도 78의 (d)는 도 78의 (b)의 A-A선의 단면도.

도 79의 (a) 및 (b)는 본 발명의 다른 실시예인 포토마스크로서, 도 78의 (b)의 정보를 전사할 때 이용한 포토마스크의 주요부 평면도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 마스크 기판

2, 3b, 3f∼3i, 3j, 3k, 3m, 3p∼3r, 3u : 차광막

2a, 2b, 2c, 2d, 2e, 2f, 2g, 3a. 3s, 3t : 차광 패턴

3, 6a, 11a, 20 : 레지스트막

3c, 3d, 3e : 하프톤 패턴

4a, 4b, 200m : 마크 패턴

5 : 장착부

5A : 영역

7a : 투명 도전막

7b : 수용성 도전 유기막

8 : 반도체 웨이퍼

8s : 반도체 기판

8c1∼8c3 : 반도체 칩

9a : 절연막

9b : 필드 절연막

9c : 게이트 절연막

9d, 9f : 층간 절연막

9e : SOG막

10a : 도체막

10a1, 10f, 10n : 도체막 패턴

10b : 게이트 전극

10c, 10i∼10k : 배선

10d : 저항

10e : 제1층 배선

109 : 제2층 배선

10h : 제3층 배선

10V_DD, 10V_SS : 전원 배선

10m : 데이터선

11a1 : 레지스트 패턴

12 : 축소 투영 노광 장치

12a : 광원

12b : 플라이 아이 렌즈

12c : 조명 형상 조정 개구

12d1, 12d2 : 컨덴서 렌즈

12e : 미러

12f : 투영 렌즈

12g : 마스크 위치 제어 수단

12h : 마스크 스테이지

12i : 위치 검출 수단

12j : 시료대

12k : Z 스테이지

12m : XY 스테이지

12n : 주 제어계

12p1, 12p2 : 구동 수단

12q : 미러

12r : 레이저 측정기

13, 14 : 반도체 영역

15, 15a∼15i, 15j, 15k, 15m, 15n : 컨택트홀

16a, 16b, 16c, 16d, 16e, 16f, 16g∼16j, 16k, 16m, 16n, 16p∼16r, 6s : 광 투과 패턴

18 : 홈

19 : 위상 조정막

21 : 하프톤막

21a : 하프톤 패턴

22a, 22b : 위상 시프터

23, 24 : 보호막

25, 27a, 27b : 관통 홀

26 : 입출력 회로 영역

28a∼28e : 개구 패턴

200 : 마스크 보유부

200a : 3점 핀

200b : 고정 핀

PM41 : 제1 포토마스크

PM42 : 제2 포토마스크

WL : 워드선

PE, MF : 펠리클

PEf : 펠리클 부착 프레임

EA : 접지

NWL : n 웰

PWL : p 웰

Q_p : pMIS

Q_n :㎚IS

D1∼D3 : 소자 전사 영역

BC : 기본 셀

ND : NAND 회로

NR : NOR 회로

INV : 인버터 회로

R1 ∼Rn : 저항

C1∼Cn : 컨덴서

Ta, Tb1∼Tbn, Tc1∼Tc3 : 단자

Jl, J2 : 접속부

본 발명은 포토마스크의 제조 방법 및 포토마스크 기술에 관한 것으로, 특히 리소그래피 기술에 적용하는데 유효한 기술에 관한 것이다.

예를 들면, 반도체 집적 회로 장치의 제조에 있어서는 미세 패턴을 반도체 웨이퍼 상에 전사하는 방법으로서, 리소그래피 기술이 이용된다. 리소그래피 기술에서는 주로 투영 노광 장치가 이용되며, 투영 노광 장치에 장착한 포토마스크(이하, 단순히 마스크라고 함)의 패턴을 반도체 웨이퍼(이하, 단순히 웨이퍼라고 함) 상에 전사하여 디바이스 패턴을 형성한다.

본 발명자가 검토한 통상의 마스크의 마스크 패턴은 투명 석영 기판 상에 형성된 크롬(Cr) 등의 차광막을 패턴 가공함으로써 형성된다. 이 차광막의 패턴 가공은 예를 들면, 다음과 같다. 우선, 차광막 상에 전자선 감응 레지스트를 도포하 고, 그 전자선 감응 레지스트에 전자선 묘화 장치(electron beam drawing apparatus)로써 원하는 패턴을 묘화한 후, 현상에 의해 원하는 형상의 레지스트 패턴을 형성한다. 계속해서, 그 레지스트 패턴을 에칭 마스크로 하여 건식 에칭이나 습식 에칭으로 차광막을 패턴 가공한 후, 레지스트 패턴의 제거 및 세정 등을 순서대로 행하고, 원하는 형상의 차광 패턴을 투명 석영 기판 상에 형성하고 있다.

또한, 최근 리소그래피의 해상도 향상을 목적으로 하여 여러 마스크 구조가 제안되고 있다. 예를 들면, 특개평4-136854호 공보에는 단일 투명 패턴의 해상도 향상 수단으로서, 하프톤형 위상 시프트 마스크를 이용하는 기술이 개시되어 있다. 이 기술에서는 단일 투명 패턴의 주위를 반투명한 상태 즉, 마스크의 차광부를 반투명으로 한 상태에서 그 반투명부를 통과하는 포토레지스트의 감도 이하의 약간의 광과, 투명 패턴을 통과하는 광의 위상을 반전시키도록 하고 있다. 반투명막을 통과한 광은, 주패턴인 투명 패턴을 통과한 광에 대해 위상이 반전되기 때문에, 그 경계부에서 위상이 반전되고, 경계부에서의 광 강도가 영(0)에 근접한다. 이에 따라, 상대적으로 투명 패턴을 통과한 광의 강도와, 패턴 경계부의 광 강도와의 비는 커져 반투명막을 이용하지 않은 기술에 비해 콘트라스트가 높은 광 강도 분포를 얻을 수 있다. 이 하프톤형 위상 시프트 마스크는 상기 통상의 마스크 차광막이 하프톤 위상 시프트막으로 변경된 것으로, 상기 통상의 마스크의 제조 공정과 거의 동일한 공정으로 제조된다.

또한, 예를 들면, 특개평5-289307호 공보에는 마스크의 제조 공정의 간략화 및 고정밀도화를 목적으로 하여, 차광막을 레지스트막으로 형성하는 기술이 개시되 어 있다. 이 방법은 통상의 전자선 감응 레지스트나 감광성 레지스트가 파장 200㎚ 정도 이하의 진공 자외 광을 차광한다고 하는 성질을 이용한 것이다. 이 방법에 따르면 차광막의 에칭 공정이나 레지스트의 제거 공정이 불필요해지므로, 마스크의 비용 저감, 치수 정밀도 향상, 결함 저감이 가능하다.

또한, 예를 들면, 특개소55-22864호 공보에는 금속막 및 유기물질층을 적층하여 이루어진 패턴을 갖는 리소그래피용 마스크 기술에 대해 기재가 있으며, 유리 기판의 주면 상의 크롬층을 패턴 가공하기 위한 포토레지스트 패턴에 대해 아르곤 이온을 조사하고, 그 포토레지스트 패턴을 크롬층 패턴에 고착함으로써, 노광 광에 대한 차폐 효과를 향상시키는 기술이 개시되어 있다.

또한, 예를 들면, 특개소60-85525호 공보에는 극복해야 할 결함을 갖는 마스크 상에 포토레지스트를 도포한 후, 그 포토레지스트에 있어서 마스크를 극복해야 할 미소 영역에 집속 하전 입자 빔을 조사함으로써 탄소 피막화시켜 불투명 상태로 하는 기술이 개시되어 있다.

또한, 예를 들면, 특개소54-83377호 공보에는 포토마스크의 국부적인 불량 개소에 불투명 에멀젼을 매립함으로써 패턴의 수정을 행하는 기술이 개시되어 있다.

그런데, 상기 마스크 기술에서는 이하의 과제가 있다는 것을 본 발명자등이 발견하였다.

즉, 마스크 상의 마스크 패턴의 변경 또는 수정에 신속하게 대응할 수 없다 고 하는 과제가 있다. 반도체 집적 회로 장치의 제조 공정에서는 고객으로부터의 요구 사양에 따른 반도체 칩 구성을 실현하기 위해 제품 개발 시간이나 제조 시에 고객의 요구를 위해, 메모리의 정보 재기입을 위해, 특성 조정을 위해, 혹은 불량 회로 구제를 위해 회로 패턴을 변경 또는 수정하는 경우가 있다. 예를 들면, 특개소63-274156호 공보에는 ROM(Read Only Memory)을 내장하는 반도체 집적 회로 장치의 제조에 있어서 ROM으로의 정보 기입때문에 배선을 빈번히 변경할 필요가 있다는 것이 기재되어 있다. 그러나, 통상의 마스크에서는 그 설계 변경이나 수정 때마다 마스크 기판을 준비하고, 크롬막의 피착 및 패턴 가공을 행해야 하므로, 마스크의 제조에 시간이 걸린다. 이 때문에, 고객의 요구 사양에 맞는 반도체 집적 회로 장치를 개발 또는 제조하는데 많은 시간과 노동력을 필요로 한다.

또한, 마스크의 차광 패턴을 레지스트막으로 형성하는 상기 기술에서는 마스크를 실제로 반도체 집적 회로 장치의 제조 공정에서 이용할 때의 문제점이나 그 마스크의 제조 상의 문제점 및 그 대책에 대하여 개시되지 않고, 예를 들면, 다음과 같은 과제가 있다.

첫째 과제는 마스크의 얼라인먼트 마크, 패턴 측정 마크 또는 제품 판정 마크 등과 같은 각종 정보 검출 등에 이용하는 소정의 패턴의 검출이 곤란하다는 것이다. 예를 들면, 현재 사용되고 있는 마스크 결함 검사 장치나 노광 장치 등에서는 마스크의 얼라인먼트에 할로겐 램프 등을 주로 이용하고 있다. 따라서, 마스크를 결함 검사 장치나 노광 장치 등에 장착하는 경우에 마스크 상의 검출 마크가 레지스트막 패턴에 따라 형성되면, 레지스트막으로는 광 투과율이 높아, 높은 콘트라 스트를 얻을 수 없으므로, 패턴의 검출이 곤란하다. 이 때문에, 마스크와 결함 검사 장치나 노광 장치 등과의 얼라인먼트가 곤란해지고, 양호한 검사나 노광을 할 수 없게 된다.

둘째 과제는 마스크를 결함 검사 장치나 노광 장치 등에 장착할 때에 이물질이 발생한다. 상기 기술에서는 마스크를 결함 검사 장치나 노광 장치 등에 장착할 때에, 마스크의 레지스트막이 결함 검사 장치나 노광 장치 등의 마스크 고정 부재(예를 들면, 진공 고정)에 직접 접촉하게 되므로, 레지스트막이 깨지거나 깎기거나 함으로써 이물질이 발생한다. 이 이물질이 예를 들면, 검사 장치나 노광 장치의 렌즈의 표면에 부착되거나, 챔버 내를 오염시키거나, 반도체 웨이퍼의 표면에 부착하는 것에 기인하여 패턴의 검사 정밀도나 전사 정밀도의 열화를 초래하거나, 패턴의 단락 불량이나 개방 불량 등과 같은 불량이 발생하기도 하므로, 반도체 집적 회로 장치의 신뢰성 및 수율을 저하시킨다는 문제를 야기한다.

셋째 과제는 마스크 상에 펠리클(pellicle)을 장착하는 경우에, 그 장착부에 레지스트막이 존재하면 펠리클이 잘 장착되지 않아서, 펠리클이 박리되기 쉬워지고 펠리클 박리시에 이물질이 발생한다는 것이다.

본 발명의 목적은, 마스크에서의 마스크 패턴의 변경 또는 수정 시간을 단축할 수 있는 기술을 제공하는 것에 있다.

또한, 본 발명의 목적은 레지스트막을 차광막으로 기능하게하는 마스크에 있어서, 정보 검출 능력을 향상시킬 수 있는 기술을 제공하는 것에 있다.

또한, 본 발명의 목적은 레지스트막을 차광막으로 기능하게 하는 마스크를 이용한 노광 처리에 있어서, 이물질의 발생을 억제하거나 방지할 수 있는 기술을 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명히 알 수 있다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

즉, 본 발명은 마스크 기판의 일부에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성하는 공정을 포함한다.

또한, 본 발명은 마스크 기판에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과, 마스크 기판에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성하는 공정을 포함한다.

또한, 본 발명은 상기 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정 시에 상기 마스크 기판 주면의 주변부에 메탈로 이루어진 차광 패턴을 형성하는 것이다.

또한, 본 발명은 상기 마스크 기판 주면의 주변부에서 메탈로 이루어진 차광 패턴에 펠리클을 접촉 고정하는 것이다.

또한, 본 발명은 상기 마스크 기판 주면의 주변부에서 메탈로 이루어진 차광 패턴에 개구부를 설치하는 것이다.

또한, 본 발명은 마스크 기판에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과, 상기 마스크 기판에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성하는 공정을 포함한다.

또한, 본 발명은 마스크 기판에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴 및 상기 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 갖는 것이다.

<발명의 실시예>

본원 발명을 상세히 설명하기 전에 본원에서의 용어의 의미를 설명하면 다음과 같다.

1. 마스크(광학 마스크) : 기판 상에 광을 차광하는 패턴이나 광의 위상을 변화시키는 패턴을 형성한 것이다. 실제 치수의 수배의 패턴이 형성된 레티클도 포함한다. 기판 상이란, 기판 상면, 기판 상면에 근접한 내부 영역 또는 상공(上空) 영역을 포함한다(상면에 근접한 다른 기판 상에 배치해도 됨). 마스크의 제1 주면이란, 상기 광을 차폐하는 패턴이나 광의 위상을 변화시키는 패턴이 형성된 면이고, 마스크의 제2 주면이란 제1 주면과는 반대측 면의 것을 말한다. 통상의 마스크(2치 마스크)란, 기판 상에 광을 차광하는 패턴과 광을 투과하는 패턴으로 마스크 패턴을 형성한 일반적인 마스크를 말한다.

2. 마스크의 패턴면을 이하의 영역으로 분류한다. 전사되는 집적 회로 패턴이 배치되는 영역 「집적 회로 패턴 영역」, 펠리클에 피복되어 있는 영역 「펠리클 커버 영역」, 집적 회로 패턴 영역 이외의 펠리클 커버 영역 「집적 회로 패턴 주변 영역」, 펠리클에 피복되지 않은 외부 영역 「주변 영역」, 주변 영역 중, 광 학적 패턴이 형성되어 있는 내측의 영역 「주변 내부 영역」, 그 밖의 주변 영역에서 진공 흡착 등에 사용되는 부분 「주변 외부 영역」.

3. 마스크 차광 재료에 대해 「메탈」이라고 할 때는 크롬, 산화 크롬, 그 밖의 금속 및 금속의 화합물 등을 가리키며, 넓게는 금속 원소를 포함하는 단체(simple substance), 화합물, 복합체 등으로 차광 작용이 있는 것을 포함한다.

4. 「차광 영역」, 「차광막」, 「차광 패턴」 이라고 할 때는 그 영역에 조사되는 노광 광 중, 40% 미만을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 수% 내지 30% 미만의 것이 사용된다. 한편, 「투명」, 「투명막」,「광 투과 영역」, 「광 투과 패턴」이라고 할 때는 그 영역에 조사되는 노광 광 중 60% 이상을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다. 메탈 또는 레지스트막으로 형성된 차광 영역, 차광막 및 차광 패턴의 상위 개념을 차광부라고 한다.

5. 하프톤 마스크 : 위상 시프트 마스터의 일종으로 시프터와 차광막을 겸용하는 하프톤막의 투과율이 1% 이상 40% 미만이며, 그것이 없는 부분과 비교했을 때의 위상 시프트량이 광의 위상을 반전시키는 하프톤 시프터를 포함한다.

6. 레벤손형(Levenson type) 위상 시프트 마스크 : 차광 영역에서 사이에 둔 인접하는 개구의 위상을 서로 반전시켜, 그 간섭 작용에 따라 선명한 상을 얻고자 하는 위상 시프트 마스크의 일종이다.

7. 통상 조명 : 비변형 조명으로, 광 강도 분포가 비교적 균일한 조명을 말한다.

8. 변형 조명 : 중앙부의 조도를 낮춘 조명으로서, 경사진 방향의 조명, 고리형 조명, 4 중극 조명, 5 중극 조명 등의 다중극 조명 또는 그것과 등가인 동공 필터에 의한 초해상 기술을 포함한다.

9. 해상도 : 패턴 치수는 투영 렌즈의 개구 수 NA(Numerical Aperture)와 노광 파장 λ로 규격화하여 표현할 수 있다. 다른 파장이나 다른 렌즈 NA를 이용하는 경우 해상도 R은 R=K1·λ/NA로 나타내므로 환산하여 이용하면 좋다. 단, 초점 심도 D도 D=K2·λ/(NA)²로 나타내므로, 초점 심도는 다르다.

10. 반도체 분야에서는 자외선은 이하와 같이 분류된다. 파장이 대략 400㎚ 미만이며, 50㎚ 이상을 자외선, 300㎚ 이상을 근자외선, 300㎚ 미만 200㎚ 이상을 원자외선, 200㎚ 미만을 진공 자외선으로 분류한다. 또한 본원의 주된 실시예는 200㎚ 미만의 진공 자외선 영역을 중심으로 설명하지만, 이하의 실시예에서 설명하는 변경을 행하면, 250㎚ 미만, 200㎚ 이상의 KrF 엑시머 레이저에 따른 원적외 영역에서도 가능한 것은 물론이다. 또한, 100㎚ 미만, 50㎚ 이상의 자외선의 단파장단 영역에서도 본 발명의 원리를 적용하는 것은 마찬가지로 가능하다.

11. 스캐닝 노광 : 가는 슬릿형의 노광대를 반도체 웨이퍼와 포토마스크(또는 레티클, 본원에서 포토마스크라고 할 때는 레티클도 포함하는 넓은 개념을 나타냄)에 대해 슬릿의 길이 방향과 직교하는 방향으로(비스듬히 이동시켜도 됨) 상대적으로 연속 이동(주사)시킴으로써, 포토마스크 상의 회로 패턴을 반도체 웨이퍼 상의 원하는 부분에 전사하는 노광 방법.

12. 스텝 앤드 스캔 노광 : 상기 스캐닝 노광과 스텝 노광을 조합하여 웨이퍼 상의 노광해야 할 부분의 전체를 노광하는 방법으로서, 상기 스캐닝 노광의 하위 개념에 해당한다.

13. 반도체 집적 회로 웨이퍼(반도체 집적 회로 기판) 또는 웨이퍼(반도체 기판)란, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 평면 원 형상), 사파이어 기판, 유리 기판 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다.

14. 디바이스면이란, 웨이퍼의 주면으로서 그 면에 포토리소그래피에 의해 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

15. 마스킹층 : 일반적으로 레지스트막을 말하지만, 무기 마스크나 비감광성의 유기물 마스크 등도 포함하는 것으로 한다.

16. 전사 패턴 : 마스크에 의해 웨이퍼 상에 전사된 패턴으로서, 구체적으로는 상기 포토레지스트 패턴 및 포토레지스트 패턴을 마스크로 하여 실제로 형성된 웨이퍼 상의 패턴을 말한다.

17. 레지스트 패턴 : 감광성의 유기막을 포토리소그래피의 수법에 따라 패터닝한 막 패턴을 말한다. 또, 이 패턴에는 해당 부분에 대해 전혀 개구가 없는 단순한 레지스트막을 포함한다.

18. 홀 패턴 : 웨이퍼 상에서 노광 파장과 동일한 정도 또는 그 이하의 이차원적 치수를 갖는 컨택트홀, 관통 홀 등의 미세 패턴. 일반적으로는 마스크 상에서는 정방형 또는 그것에 가까운 장방형 혹은 팔각형 등의 형상이지만, 웨이퍼 상 에서는 원형에 가까워지는 경우가 많다.

19. 라인 패턴 : 소정의 방향으로 연장하는 띠 형상의 패턴을 말한다.

20. 커스텀(custom) 회로 패턴 : 예를 들면, 커스텀 I/O 회로, 커스텀 논리 회로 등과 같은 고객의 요구에 따라 설계 변경이 행해지는 회로를 구성하는 패턴을 말한다.

21. 용장 회로 패턴 : 집적 회로에 형성된 예비 회로와 불량 회로를 교환하기 위한 회로를 구성하는 패턴을 말한다.

이하의 실시예에서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들이 상호 무관하지 않으며, 한쪽은 다른 일부 또는 모든 변형예, 상세한 내용, 보충 설명 등의 관계에 있다.

또한, 이하의 실시예에서, 요소의 수 등(갯수, 수치, 량, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이든 이하이든 좋다.

또한, 이하의 실시예에서 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고는 반드시 필수적인 것은 아니다.

마찬가지로, 이하의 실시예에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때는 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되어지는 경 우 등을 제외하고, 실질적으로 그 형상 등에 근사하거나 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지다.

또한, 본원에서 반도체 집적 회로 장치일 때는 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것 뿐만 아니라, 특히 그렇지 않은 취지에 명시된 경우를 제외하고, TFT(Tin-Film-Transistor) 및 STN (Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.

또한, 본 실시예를 설명하기 위한 모든 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복 설명은 생략한다.

또한, 본 실시예에서 이용하는 도면에서는 평면도라도 도면을 보기 쉽게 하기 위해 차광 패턴이나 위상 시프트 패턴에 해칭하는 경우가 있다.

또한, 본 실시예에서는 전계 효과 트랜지스터를 대표하는 MIS·FET(Metal Insulator Semiconductor Field Effect Transistor)을 MIS라고 줄이고, p 채널형의 MIS·FET을 pMIS라고 줄이고, n 채널형의 MIS·FET을 nMIS라고 줄인다.

이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다.

<실시예 1>

도 1의 (a)는 본 발명의 일 실시예의 포토마스크의 평면도, 도 1의 (b)는 포토마스크를 소정의 장치에 장착했을 때의 도 1의 (a)의 A-A선의 단면도이다.

본 실시예 1의 마스크 PM₁은, 예를 들면, 실제 치수의 1∼10배 치수의 집적 회로 패턴의 초기 화상을 축소 투영 광학계 등을 통해서 웨이퍼에 결상하여 전사하기 위한 레티클이다. 여기에는 반도체 칩 주변이 차광부가 되는 경우의 마스크로, 웨이퍼 상에서 포지티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크가 예시되어 있다.

이 마스크 PM₁의 마스크 기판(1)은, 예를 들면, 평면 사각형에 형성된 두께 6㎜ 정도의 투명한 합성 석영 유리판 등으로 이루어진다. 마스크 기판(1)의 주면 중앙에는 평면 장방형의 광투과 개구 영역이 형성되고, 마스크 기판(1)의 주면이 노출되어 있다. 이 광투과 개구 영역은, 상기 집적 회로 패턴 영역을 형성하고 있다. 이 집적 회로 패턴 영역에서 마스크 기판(1)의 주면 상에는 웨이퍼 상에 집적 회로 패턴을 전사하기 위한 차광 패턴(2a, 3a)이 배치되어 있다. 여기서는 차광 패턴(2a, 3a)이 웨이퍼 상의 라인 패턴으로서 전사되는 경우가 예시되어 있다.

본 실시예에서는 차광 패턴(2a)은 통상의 마스크와 마찬가지로 메탈로 구성되어 있지만, 집적 회로 패턴 영역 내에서의 일부 영역 RE(파선으로 나타내는 영역)의 차광 패턴(3a)이 레지스트막으로 형성되어 있다. 따라서, 후술한 바와 같이 영역 RE의 차광 패턴(3a)은 비교적 간단히 제거할 수 있다. 그리고, 새로운 차광 패턴(3a)을 간단하고 또한 단시간 내에 형성하는 것이 가능해진다. 이 차광 패턴(3a)을 형성하는 레지스트막은, 예를 들면, KrF 엑시머 레이저 광(파장 248㎚), ArF 엑시머 레이저 광(파장 193㎚) 또는 F² 레이저광(파장 157㎚) 등과 같은 노광 광을 흡수하는 성질을 가지고, 메탈로 형성되는 차광 패턴(2a)과 거의 동 일한 차광 기능을 가지고 있다. 이 레지스트막의 재료 등의 구조에 대해서는 후술한다. 또, 레지스트막에 의해 차광 패턴을 형성하는 기술에 대해서는 본원 발명자 등에 의한 특원평 11-185221호(평성 11년 6월 30일 출원)에 기재되어 있다.

이 마스크 기판(1) 주면에서 집적 회로 패턴 영역의 외주는 차광 패턴(2b)에 의해서 덮어지고 있다. 차광 패턴(2b)은 상기 집적 회로 패턴 영역의 외주로부터 마스크 기판(1)의 외주에 걸쳐서 평면 프레임형으로 형성되어 있고, 예를 들면, 상기 차광 패턴(2a)과 동일한 메탈로, 동일한 패턴 가공 공정에서 형성되어 있다. 차광 패턴(2a, 2b)은, 예를 들면, 크롬 또는 크롬 상에 산화 크롬이 피착되어 이루어진다. 단, 차광 패턴(2a, 2b)의 재료는 이것 뿐만 아니라 여러가지로 변경 가능하고, 예를 들면, 텅스텐, 몰리브덴, 탄탈 또는 티탄 등과 같은 고융점 금속, 질화 텅스텐 등과 같은 질화물, 텅스텐 실리사이드(WSix)나 몰리브덴 실리사이드(MoSix) 등과 같은 고융점 금속 실리사이드(화합물) 혹은 이들의 적층막을 이용해도 된다. 본 실시예의 마스크 PM₁의 경우 레지스트막으로 형성되는 차광 패턴(3a)을 제거한 후, 그 마스크 기판(1)을 세정하여 재차 사용하는 경우가 있기 때문에, 차광 패턴(2a, 2b)에는 내 박리성(peeling resistance)이나 내 마모성(abrasion resistance)이 풍부한 재료가 바람직하다. 텅스텐 등의 고융점 금속은 내 산화성(oxidation resistance) 및 내 마모성과, 내 박리성이 우수하므로, 차광 패턴(2a, 2b)의 재료로서 바람직하다.

차광 패턴(2b) 상에서 대략 팔각형의 프레임 내 영역은 상기 펠리클 커버 영 역을 나타낸다. 즉, 여기서는 마스크 PM₁의 마스크 기판(1)의 주면측에, 펠리클 PE가 펠리클 부착 프레임 PEf를 통해 접합되어 있는 경우가 예시되어 있다. 펠리클 PE는 투명한 보호막을 갖는 구성체로, 마스크 PM₁에 이물질이 부착하는 것을 피하기 위해서 마스크 기판(1)의 주면 혹은 주면 및 이면으로부터 일정한 거리를 사이에 두고 설치되어 있다. 이 일정한 거리는 보호막 표면 상의 부착 이물질과 이물질의 웨이퍼로의 전사성을 고려하여 설계되어 있다.

이 펠리클 부착 프레임 PEf의 기초부는 마스크 PM₁의 차광 패턴(2b)에 직접 접촉한 상태로 접합 고정되어 있다. 이에 따라, 펠리클 부착 프레임 PEf의 박리를 방지할 수 있다. 또한, 펠리클 부착 프레임 PEf의 부착 위치에 레지스트막이 형성되어 있으면, 펠리클 PE의 부착 착탈 시에, 레지스트막이 박리하여 이물질 발생의 원인이 된다. 펠리클 부착 프레임 PEf를 차광 패턴(2b)에 직접 접촉시킨 상태로 접합함으로써 그와 같은 이물질 발생을 방지할 수 있다.

펠리클 커버 영역에서, 상기 집적 회로 패턴 영역을 제외한 영역은 집적 회로 패턴 주변 영역을 나타낸다. 이 집적 회로 패턴 주변 영역에는 마스크 PM₁의 정보 검출용 마크 패턴(4a)이 형성되어 있다. 이 마크 패턴(4a)은, 전자선 묘화 장치를 이용하여 마스크 PM₁ 상에 소정의 패턴을 묘화할 때, 마스크 PM₁로부터 직접 마스크 PM₁의 위치 정보를 검출하기 위한 패턴이다. 즉, 전자선 묘화 장치를 이용하여 마스크 PM₁의 집적 회로 패턴 영역에 소정의 집적 회로 패턴을 묘화할 때에, 그 마스크 PM₁의 마크 패턴(4a)을 몇초에 1회의 비율로 판독하고, 패턴 묘화용 전자선의 조사 위치를 보정(조정)하면서 패턴 묘화를 행한다. 이에 따라, 전자선 묘화 장치에 의한 패턴 묘화 위치 정밀도를 향상시킬 수 있다. 이러한 마크 패턴(4a)을 설치한 것은, 예를 들면, 다음의 이유때문이다.

즉, 통상의 전자선 묘화 장치에서는 마스크에의 묘화 처리는 진공 중에서 행한다. 진공 중에서의 마스크의 보유는 도 2에 모식적으로 도시한 바와 같이 전자선 묘화 장치의 이동 스테이지 상의 마스크 보유부(200)의 3점 핀(200a)에 마스크 PM₁ 또는 마스크 PM₁이 장착된 카세트(201)를 고정하고, 고정 핀(200b)으로 기계적으로 고정하고 있다. 여기서, 통상의 전자선 묘화 장치에서는 묘화 중 전자선의 위치 드리프트에 의한 패턴 묘화 위치 어긋남을 방지할 목적으로 마스크 보유부(200)에 부착된 위치 검출용 마크 패턴(200m)을 묘화 중에서 복수회 검출하여, 위치 어긋남을 보정하고 있다. 마스크 보유부(200 ; 스테이지)의 마스크 PM₁은 상술된 바와 같이 기계적으로 고정되어 있기 때문에 마스크 보유부(200)의 마크 패턴(200m)과 마스크 PM₁과의 상대적인 위치 관계는 일정하지만, 실제로는 고속으로 이동하는 스테이지의 충격에 의해, 마크 패턴(200m)과 마스크 PM₁ 간에 근소한 위치 어긋남이 생기는 경우가 있다. 이 때문에, 전자선 묘화 공정 중에 마스크 PM₁의 위치를 마크 패턴(200m)으로부터 판독하고 있음에도 불구하고, 묘화 패턴에 위치 어긋남이 생기게 된다. 그래서, 마스크 PM₁ 자체에 위치 보정용 마크 패턴(4a)을 배 치하고, 마스크 PM₁ 자체로부터 그 위치를 직접 검출하도록 하였다. 이에 따라, 상기 마스크 PM₁의 보유의 어긋남도 포함시켜서 보정할 수 있어서, 패턴의 배열 오차를 저감할 수 있다. 이러한 마크 패턴(4a)은, 예를 들면, 해당 패턴 위치가 광투과 영역으로 되어 있는지, 차광 영역으로 되어 있는지에 따라 구성되고, 거기에 조사된 위치 검출 빔 또는 검출 광의 반사 상태에 의해서 정보의 검출이 이루어지게 되고 있다. 위치 검출 수단은 전자선 묘화 장치의 전자선을 사용하는 것, 레이저 라이터에 의한 레이저광을 사용하는 것 또는 다른 방식을 이용할 수 있다. 특히, 위치 정밀도가 높은 장치의 적용이 바람직하다. 이 마크 패턴(4a)은 상기 마스크 제조에서의 공통 차광 패턴의 형성 공정 시에 형성할 수 있어서, 마스크 블랭크의 제조 공정 시에 형성하는 것도 유효하다.

도 1의 펠리클 커버 영역의 외측은 주변 영역을 나타낸다. 이 주변 영역에는 마스크 PM₁의 정보 검출용 마크 패턴(4b)이 형성되어 있다. 마크 패턴(4b)은, 예를 들면, 얼라인먼트용 마크나 마스크 제조에 이용하는 교정용 마크 등으로서 사용된다. 얼라인먼트용 마크는 검사 장치나 노광 장치 등의 소정의 장치에 포토마스크 PM₁을 장착했을 때에, 마스크 PM₁의 위치를 검출함으로써 마스크 PM₁과 검사 장치나 노광 장치 등과의 얼라인먼트를 행하기 위해서 이용하는 마크이다. 또한, 교정용 마크는 패턴 오정렬, 패턴의 형상 상태 또는 패턴 전사 정밀도를 측정할 때에 이용하는 마크이다.

이 마크 패턴(4b)은 광투과 패턴에 의해 형성되어 있다. 즉, 마크 패턴(4b) 은 차광 패턴(2b)의 일부가 제거되고, 그 하층이 투명한 마스크 기판(1)의 일부가 노출됨으로써 형성되어 있다. 이 때문에, 마스크 PM₁의 위치 검출에 통상의 할로겐 램프 등을 이용하는 노광 장치를 이용한 경우에서도, 마크 패턴(4b)을 투과한 광의 콘트라스트를 충분히 얻을수 있어서, 마크 패턴(4b)의 인식 능력을 향상시킬 수 있다. 이 때문에, 마스크 PM₁과 노광 장치와의 상대적인 위치 정렬을 용이하게 하고 또한 고정밀도로 행할 수 있다. 본 발명자의 검토 결과에 따르면, 상기 통상의 마스크와 동등한 위치 정렬이 가능해졌다. 또, 상기 마크 패턴(4a, 4b)은 웨이퍼 상에 전사되지 않는다.

본 실시예에서는 이 주변 영역에 패턴으로 형성용 레지스트막이 형성되어 있지 않다. 이 주변 영역에 레지스트막이 형성되어 있으면, 그 레지스트막이 마스크 PM₁을 검사 장치나 노광 장치 등에 장착했을 때의 기계적 충격 등에 의해서 박리되거나 연삭됨으로써 이물질이 발생한다. 그러나, 본 실시예에 따르면, 주변 영역에 레지스트막이 존재하지 않으므로, 레지스트막의 박리나 연삭 등을 방지할 수 있어서, 레지스트막의 박리 등에 기인하는 이물질 발생의 문제점 등을 방지할 수 있었다.

또한, 마스크 MP₁은 상기 검사 장치나 노광 장치 등의 장착부(5)가 마스크 PM₁의 차광 패턴(2b)에 직접 접촉한 상태에서 검사 장치나 노광 장치 등에 설치되도록 되어 있다. 도 1의 (a)의 굵은 선으로 나타내는 영역(5A)은 장착부(5)가 접촉 하는 영역을 나타낸다. 이와 같이 마스크 PM₁을 검사 장치나 노광 장치 등에 장착하였다고 해도, 차광 패턴(2b) 상에는 레지스트막이 형성되어 있지 않으므로, 레지스트막의 박리나 연삭에 기인하는 이물질은 발생하지 않는다. 또, 차광 패턴(2b)을 구성하는 메탈은 단단하므로 메탈의 박리나 연삭에 기인하는 이물질의 발생도 없다. 또, 장착부(5)는 진공 흡착 기구를 갖는 것이 예시되어 있다.

다음으로, 도 1의 마스크 PM₁의 제조 방법의 일례를 도 3 및 도 4에 의해 설명한다.

우선, 도 3의 (a)에 도시한 바와 같이 예를 들면, 두께 약 6㎜의 투명한 합성 석영 기판으로 이루어진 마스크 기판(1)을 준비한다. 이 단계에서는 마스크 기판(1)의 주면 상에 차광 패턴(2a, 2b)이 통상의 마스크와 동일한 방법으로 이미 형성되어 있다. 즉, 이 차광 패턴(2a, 2b)은 마스크 기판(1a)의 주면 상에, 차광성이 높은 메탈막을 스퍼터링법 등에 의해서 피착한 후, 이것을 포토리소그래피 기술 및 에칭 기술에 의해 패터닝함으로써 형성되어 있다. 이 차광 패턴(2a, 2b)을 형성할 때에 에칭 마스크로 하여 이용하는 레지스트 막으로서는 포지티브형 레지스트막을 사용한다. 그 쪽이 전자선 등에 의한 묘화 면적을 작게 할 수 있어서, 묘화 시간을 단축할 수 있기 때문이다. 차광 패턴(2a, 2b)의 패턴 가공 후에는 그 포지티브형 레지스트막을 제거한다.

계속해서, 도 3의 (b)에 도시한 바와 같이 그 마스크 기판(1)의 주면 상 전면에, 예를 들면, KrF 엑시머 레이저, ArF 엑시머 레이저 또는 F² 레이저광 등과 같 은 노광 광을 흡수하는 성질을 갖는 레지스트막(3)을 스핀 코팅법 등에 의해 도포한다. 이 레지스트막(3)은 전자선에 감응하는 레지스트막이다. 여기서는 노볼락계 레지스트막을 예를 들면, 150㎚의 막 두께로 형성하였다.

계속해서, 위치 정렬 마크를 이용하여 위치 정렬을 행한 후, 도 3의 (c)에 도시한 바와 같이 통상의 마스크 제조 공정에서의 원하는 패턴의 형성 방법과 동일한 전자선 묘화 방법을 이용하여, 레지스트막(3)으로 이루어진 차광 패턴(3a)을 형성하였다. 여기서, 후술하는 전자선의 대전(帶電)에 대한 대책을 행하였다. 또, 마스크 PM₁의 주변부는 투영 노광 장치에 대한 접촉부가 되므로, 레지스트막(3)은 제거되도록 하고, 기계적 충격에 의한 레지스트막(3)의 박리나 연삭 등에 기인하는 이물질의 발생을 방지한다.

이 레지스트막(3)으로서는 예를 들면, α-메틸스틸렌과 α-클로로아크릴산의 공중 합체, 노볼락 수지와 퀴논디아지드, 노볼락 수지와 폴리메틸펜틴-1-술폰, 클로로메틸화 폴리스틸렌 등을 주성분으로 하는 것을 이용하였다. 폴리비닐페놀 수지 등과 같은 페놀 수지나 노볼락 수지에 억제제 및 산 발생제를 혼합한, 소위 화학 증폭형 레지스트 등을 이용할 수 있다. 여기서 이용하는 레지스트막(3)의 재료로서는 투영 노광 장치의 광원에 대하여 차광 특성을 가지고, 마스크 제조 공정에서의, 패턴 묘화 장치의 광원, 예를 들면, 전자선 혹은 230㎚ 이상의 광에 감도를 갖는 특성을 가지고 있는 것이 필요하며, 상기 재료뿐만 아니라 여러가지로 변경 가능하다. 또한, 막 두께도 150㎚뿐만 아니라, 상기 조건을 만족하는 막 두께로 해도 된다.

대표적인 전자선 레지스트막의 분광 투과율을 도 4에 나타낸다. 폴리페놀계, 노볼락계 수지를 약 100㎚의 막 두께로 형성한 경우에는 예를 들면, 150㎚∼230㎚ 정도의 파장으로 투과율이 거의 0으로, 예를 들면, 파장 193㎚의 ArF 엑시머 레이저 광, 파장 157㎚의 F² 레이저 등에 충분한 마스크 효과를 갖는다. 여기서는 파장 200㎚ 이하의 진공 자외광을 대상으로 하였지만, 이것 뿐만은 아니다. 파장 248㎚의 KrF 엑시머 레이저 광 등과 같은 마스크재는 다른 재료를 이용하거나 레지스트막에 광 흡수재나 광 차폐재를 첨가하는 것이 필요하다. 또한, 레지스트막에 형성되는 차광 패턴(3a)을 형성한 후, 노광 광 조사에 대한 내성을 향상시킬 목적에서의 열 처리 공정의 부가나 미리 자외광을 강하게 조사하는 소위 레지스트막의 경화 처리를 행하는 것도 유효하다.

또한, 레지스트막(3)은, 예를 들면, 네가티브형의 레지스트막으로 하였다. 이것은 마스크 PM₁을 Q-TAT(Quick Turn Around Time)로 작성할 수 있기 위해서이다. 즉, 집적 회로 패턴 영역의 외측에 레지스트막을 남겨 두면 상기한 바와 같이 이물질 발생의 원인이 되므로, 그 외측의 레지스트막을 제거해둘 필요가 있다. 따라서, 여기서, 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역 외주의 대부분을 전자선 묘화해야만 하므로 시간이 걸린다. 그러나, 네가티브형 레지스트막을 이용하면, 마스크 기판(1) 주면 내에서 상대적으로 면적이 작은 영역을 묘화하면 되고, 묘화 면적을 작게 할 수 있어서 묘화 시간을 단축할 수 있다.

또한, 도 1의 마스크 PM₁의 제조 방법의 다른 일례를 도 5 및 도 6에 의해 설명한다. 상기 통상의 마스크를 제조하는 경우 차광 패턴으로 형성용 레지스트 패턴을 전자선 묘화 장치 등에 의해서 묘화할 때에, 상기 차광 패턴으로 형성용 금속막을 접지함으로써 전자선 묘화 시에 발생하는 전자의 대전을 방지할 수 있어서 대전 방지 처리는 불필요하다. 그러나, 본 실시예의 마스크 PM₁을 제조하는 경우에는 레지스트막(3)에 전자선 묘화 장치를 이용하여 차광 패턴을 형성할 때에 마스크 기판(1)이나 레지스트막(3)도 절연체이므로, 조사된 전자가 트랩핑되어 대전되고, 레지스트 패턴[즉, 차광 패턴(3a)]의 형성에 악영향을 미치는 경우가 있다. 그래서, 예를 들면, 다음과 같이 하여 마스크 PM₁을 제조한다.

우선, 도 5의 (a)에 도시한 바와 같이 마스크 기판(1)의 주면 상에 투명 도전막(7a)을 피착한다. 투명 도전막(7a)으로서는 예를 들면, ITO(인듐 주석 산화물)막을 이용할 수 있다. 이 투명 도전막(7a)은 가공할 필요는 없다. 계속해서, 그 투명 도전막(7a) 상에 상기한 바와 같이 통상 마스크의 차광 패턴의 형성 방법과 마찬가지로 하여 차광 패턴(2a, 2b)을 형성한다. 계속해서, 도 5의 (b)에 도시한 바와 같이 이 투명 도전막(7a) 상에 상기 레지스트막(3)을 상기 실시예 1과 마찬가지로 도포한다. 투명 도전막(7a)은 접지 EA와 전기적으로 접속된다. 그 후, 상기한 바와 마찬가지로 전자선 묘화 장치를 이용하여 레지스트막(3)에 소정의 패턴(차광 패턴: 3a)을 묘화한다. 이 때, 마스크 기판(1)에 조사된 전자를 투명 도전막(7a)을 통하여 접지 ER에 빠져 나갈 수 있기 때문에, 전자의 대전에 기인하는 레지스트 패턴의 형상 열화나 위치 어긋남 불량 등의 문제점을 억제하거나 또는 방지하는 것이 가능해진다. 그 후, 현상 처리 및 세정 처리를 거쳐서 도 5의 (c)에 나타내는 마스크 PM₁을 제조한다.

또한, 상기한 바와 동일한 목적으로 다음과 같이 해도 된다. 우선, 도 6의 (a)에 도시한 바와 같이 이미 차광 패턴(2a, 2b)이 형성된 마스크 기판(1)을 준비한 후, 도 6의 (b)에 도시한 바와 같이 그 주면 상에 상기 레지스트막(3)을 도포한다. 계속해서, 레지스트막(3) 상에 수용성 도전 유기막(7b)을 도포한다. 수용성 도전 유기막(7b)으로서는 예를 들면, 이스페이서(Espacer)(쇼와 전공(showa denko) KK제)나 아쿠아 세이브(aquashave)(미츠비시 레이온사제) 등을 이용하였다. 그 후, 수용성 도전 유기막(7b)과 접지 EA를 전기적으로 접속한 상태에서, 상기 패턴 묘화를 위한 전자선 묘화 처리를 행하였다. 그 후, 레지스트막(3)의 현상 처리 시에 수용성 도전 유기막(7b)도 제거하였다. 상기한 방법에 의해 전자선의 대전을 방지할 수 있어서, 패턴 형상의 이상이나 패턴의 위치 어긋남 등의 문제점을 방지할 수 있었다. 이와 같이 하여 도 6의 (c)에 나타내는 마스크 PM₁을 제조한다.

이러한 마스크 PM₁에서는 레지스트막으로 이루어진 차광 패턴(3a)의 산화 방지를 목적으로 하여, 패턴면을 질소(N₂) 등의 불활성 가스 분위기로 유지하는 것도 유효하다. 또, 차광 패턴(3a)을 형성하기 위한 레지스트막의 패터닝 묘화는 상기 전자선 묘화 방법뿐만 아니라, 예를 들면, 230㎚ 이상의 자외선[예를 들면, i선(파장 365㎚)]에 의해 패턴을 묘화하는 것 등도 가능하다. 또, 본 발명의 취지는 레 지스트막을 직접 마스크(차광 패턴)로서 이용하는데 있어서, 실용적인 마스크의 구조를 제공하는 것이다. 따라서, 차광 대상 파장, 레지스트 재료, 마스크 기판 재료는 다른 것을 이용해도 된다.

이 마스크 PM₁을 이용하여 축소 투영 노광 장치에 의해서 도 7에 나타내는 웨이퍼(8) 상에 패턴을 전사하였다. 도 7의 (a)는 웨이퍼(8)의 주요부 평면도, 도 7의 (b)는 도 7의 (a)의 A-A선의 단면도를 나타낸다. 피투영 기판이 되는 웨이퍼(8)는 예를 들면, 실리콘 단결정으로 이루어지고, 그 주면 상에는 절연막(9a)이 피착되어 있다. 절연막(9a) 상의 전면에는 도체막(10a)이 피착되어 있다. 또한, 그 도체막(10a) 상에는 ArF에 감광성을 갖는 통상의 포지티브형 레지스트막(11a)이 예를 들면, 300㎚ 정도의 막 두께로 피착되어 있다.

축소 투영 노광 장치의 투영 광은, 예를 들면, 파장 193㎚의 ArF 엑시머 레이저 광을 이용하고, 투영 렌즈의 개구수 NA는 예를 들면, 0.68, 광원의 코히어런스 σ는 예를 들면, 0.7을 이용하였다. 축소 투영 노광 장치와 마스크 PM₁과의 얼라인먼트는 상기 마스크 PM₁의 마크 패턴(4b)을 검출함으로써 행하였다. 여기서의 얼라인먼트에는 예를 들면, 파장 633㎚로 헬륨 네온(He-Ne) 레이저광을 이용하였다. 이 경우, 마크 패턴(4b)을 투과한 광의 콘트라스트를 충분히 얻을수 있어서, 마스크 PM₁과 노광 장치와의 상대적인 위치 정렬을 용이하게 하고 또한 고정밀도로 행할 수 있었다.

그 후, 통상의 노광 방법에 의해서 마스크 PM₁ 상의 집적 회로 패턴을 웨이퍼(8)의 주면 상에 투영하였다. 그리고, 통상의 열 처리, 현상 공정을 거쳐서, 도 8에 나타내는 레지스트 패턴(11a₁)을 형성하였다. 도 8의 (a)는 웨이퍼(8)의 주요부 평면도, 도 8의 (b)는 도 8의 (a)의 A-A선 단면도이다. 영역 RE는 레지스트막으로 형성된 차광 패턴(3a)이 전사된 영역을 나타낸다. 그 후, 그 레지스트 패턴(11a₁)을 에칭 마스크로 하여 도체막(10a)에 대하여 에칭 처리를 실시함으로써, 도 9에 도시한 바와 같이 도체막 패턴(10a₁)을 형성하였다. 도 9의 (a)는 웨이퍼(8)의 주요부 평면도, 도 9의 (b)는 도 9의 (a)의 A-A선의 단면도이다. 이 결과, 상기 통상 마스크를 이용한 노광 시와 거의 동일한 패턴 전사 특성이 얻어졌다. 예를 들면, 0.19㎛ 라인 앤드 스페이스가 0.4㎛의 초점 심도로 형성할 수 있었다.

이 노광 처리에 이용한 축소 투영 노광 장치의 일례를 도 10에 나타낸다. 축소 투영 노광 장치(12)의 광원(12a)으로부터 발하는 노광 광은 플라이 아이 렌즈(12b), 조명 형상 조정 개구(12c), 컨덴서 렌즈(12d₁, 12d₂) 및 미러(12e)를 통해 마스크 PM₁을 조사한다. 노광 광원으로서는 상기한 바와 같이 예를 들면, KrF, ArF 엑시머 레이저 또는 F² 레이저광 등을 이용한다. 마스크 PM₁은 차광 패턴(2a, 2b)이 형성된 주면을 하측[웨이퍼(8) 측]을 향한 상태에서 축소 투영 노광 장치(12)에 장착되어 있다. 따라서, 상기 노광 광은 마스크 PM₁의 이면측에서부터 조사된다. 이에 따라, 마스크 PM₁ 상에 그려진 마스크 패턴은 투영 렌즈(12f)를 통해 시료 기판인 웨이퍼(8) 상에 투영된다. 마스크 PM₁의 주면에는 상기 펠리클 PE가 경우에 따라 설치되어 있다. 또, 마스크 PM₁은 마스크 위치 제어 수단(12g)으로 제어된 마스크 스테이지(12h)의 상기 장착부(5)에 있어서 진공 흡착되며, 위치 검출 수단(12i)에 의해 위치 정렬되며, 그 중심과 투영 렌즈(12f)의 광축과의 위치 정렬이 정확하게 이루어지고 있다.

웨이퍼(8)는 시료대(12j) 상에 진공 흡착되어 있다. 시료대(12j)는 투영 렌즈(12f)의 광축 방향, 즉 Z축 방향으로 이동 가능한 Z 스테이지(12k) 상에 장착되며, 또한 XY 스테이지(12m) 상에 탑재되어 있다. Z 스테이지(12k) 및 XY 스테이지(12m)는 주제어계(12n)로부터의 제어 명령에 따라 각각의 구동 수단(12p₁, 12p₂)에 의해서 구동되므로 원하는 노광 위치로 이동 가능하다. 그 위치는 Z 스테이지(12k)에 고정된 미러(12q)의 위치로서, 레이저 길이 측정기(12r)로 정확하게 모니터되어 있다. 또한, 위치 검출 수단(12i)에는 예를 들면, 통상의 할로겐 램프가 이용되고 있다. 즉, 특별한 광원을 위치 검출 수단(12i)에 이용할 필요가 없고(새로운 기술이나 어려운 기술을 새롭게 도입할 필요성이 없음), 지금까지와 같은 축소 투영 노광 장치를 이용할 수 있다. 따라서, 본 실시예와 같은 신규인 마스크 PM₁을 이용한다고 해서 제품의 비용이 증가하지도 않는다. 또한, 상기 주 제어계(12n)는 네트워크 장치와 전기적으로 접속되어 있고, 축소 투영 노광 장치(12)의 상태의 원격 감시 등이 가능하게 되어 있다. 노광 방법으로는 예를 들면, 스텝 앤드 리피트 노광 방법 또는 스텝 앤드 스캐닝 노광 방법 중 어느 하나를 이용해도 된다.

다음으로, 예를 들면, 트윈·웰 방식의 CMIS(Complimentary MIS) 회로를 갖는 반도체 집적 회로 장치의 제조 공정에 본 발명의 기술 사상을 적용한 경우를 도 11 ∼ 도 14에 의해 설명한다.

도 11은 그 제조 공정 중에서의 웨이퍼(8)의 주요부 단면도이다. 웨이퍼(8)는 예를 들면, 평면 대략 원형상의 박판으로 이루어진다. 웨이퍼(8)를 구성하는 반도체 기판(8s)은, 예를 들면, n^-형 Si 단결정으로 이루어지며, 그 상부에는 예를 들면, n웰 NWL 및 p웰 PWL이 형성되어 있다. n웰 NWL에는 예를 들면, 인(P) 또는 비소(As)가 도입되어 있다. 또한, p웰 PWL에는 예를 들면, 붕소가 도입되어 있다.

이 반도체 기판(8s)의 주면에는 예를 들면, 산화 실리콘막으로 이루어진 분리용 필드 절연막(9b)이 LOCOS(Local Oxidization of Silicon)법 등에 의해 형성되어 있다. 또, 분리부는 홈형으로 해도 된다. 즉, 반도체 기판(8s)의 두께 방향으로 파진 홈 내에 절연막을 매립함으로써 분리부를 형성해도 된다. 이 필드 절연막(9b)에 의해서 둘러싸인 활성 영역에는 nMISQn 및 pMISQp가 형성되어 있다.

nMISQn 및 pMISQp의 게이트 절연막(9c)은, 예를 들면, 산화 실리콘막으로 이루어지고, 열 산화법 등에 의해 형성되어 있다. 또한, nMISQn 및 pMISQp의 게이트 전극(10b)은 웨이퍼(8)의 주면 상에, 예를 들면, 저저항 폴리실리콘으로 이루어진 게이트 형성용 도체막을 CVD법 등에 의해서 피착한 후, 그 막을 상기 축소 투영 노광 장치(12) 및 포토마스크 PM₁을 이용한 포토리소그래피 기술과 통상의 에칭 기술에 따라 패턴 가공함으로써 형성되어 있다. 특별히 한정되지는 않지만, 게이트 길이는 예를 들면, 0.18㎛ 정도이다.

nMISQn의 소스 또는 드레인을 형성하는 반도체 영역(13)은, 게이트 전극(10b)을 마스크로 하여, 예를 들면, 인 또는 비소를 반도체 기판(8s)에 이온 주입법 등에 의해서 도입함으로써, 게이트 전극(10b)에 대하여 자기 정합적으로 형성되어 있다. 또한, pMISQp의 소스 또는 드레인을 형성하는 반도체 영역(14)은 게이트 전극(10b)을 마스크로 하여, 예를 들면, 붕소를 반도체 기판(8s)에 이온 주입법 등에 의해서 도입함으로써, 게이트 전극(10b)에 대하여 자기 정합적으로 형성되어 있다.

단, 상기 게이트 전극(10b)은, 예를 들면, 저저항 폴리실리콘의 단일막으로 형성되는 것 뿐만 아니라 여러가지로 변경 가능하며, 예를 들면, 저저항 폴리실리콘막 상에 텅스텐 실리사이드나 코발트 실리사이드 등과 같은 실리사이드층을 설치하여 이루어진 소위, 폴리사이드 구조로 해도 되며, 예를 들면, 저저항 폴리실리콘막 상에 질화 티탄이나 질화 텅스텐 등과 같은 배리어 도체막을 통해 텅스텐 등과 같은 금속막을 설치하여 이루어진 소위, 폴리 메탈 구조로 해도 된다.

우선, 이러한 반도체 기판(8s) 상에 도 12에 도시한 바와 같이 예를 들면, 산화 실리콘막으로 이루어진 층간 절연막(9d)을 CVD법 등에 의해서 피착한 후, 그 상면에 폴리실리콘막을 CVD법 등에 의해서 피착한다. 계속해서, 그 폴리실리콘막을 상기 축소 투영 노광 장치(12) 및 마스크 PM₁을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해서 패터닝한 후, 그 패터닝된 폴리실리콘막의 소정 영역에 불순물을 도입함으로써, 폴리실리콘막으로 이루어진 배선(10c) 및 저항(10d)을 형성한다.

그 후, 도 13에 도시한 바와 같이 반도체 기판(8s) 상에, 예를 들면, 산화 실리콘막으로 이루어진 SOG(Spin On Glass)막(9e)을 도포법 등에 의해 피착한 후, 층간 절연막(9d) 및 SOG막(9e)에 반도체 영역(13, 14) 및 배선(10c) 일부를 노출시키는 컨택트홀(15)을 상기 축소 투영 노광 장치(12) 및 마스크 PM₁을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해서 천공한다. 또한, 반도체 기판(8s) 상에, 예를 들면, 알루미늄(Al) 또는 Al 합금 등으로 이루어진 금속막을 스퍼터링법 등에 의해 피착한 후, 그 금속막을 상기 축소 투영 노광 장치(12) 및 마스크 PM₁을 이용한 포토리소그래피 기술 및 통상의 에칭 기술에 의해서 패터닝함으로써, 도 14에 도시한 바와 같이 제1층 배선(10e)을 형성한다. 이후, 제1층 배선(10e)과 마찬가지로 제2층 배선 이후를 형성하고 반도체 집적 회로 장치를 제조한다. 또, 여기서는 상기 각 포토리소그래피 공정에 있어서, 형성하고자 하는 패턴에 대응한 마스크 패턴(차광 패턴 및 광투과 패턴)을 형성하는 것으로 한다.

다음으로, 본 실시예의 마스크 PM₁을 이용한 반도체 집적 회로 장치의 제조 방법의 응용예에 대하여 설명한다. 여기서는 반도체 집적 회로 장치의 패턴을 부분적으로 수정 또는 변경하는 경우에 대처하는 방법에 대하여 설명한다.

반도체 집적 회로 장치의 개발기나 제조 시에서는 집적 회로 패턴 일부에 수정이나 변경 등이 생기는 경우가 있다. 그와 같은 경우, 통상의 마스크에서는 새로운 마스크 기판을 준비하여, 그 위에 메탈막을 피착하고, 그 메탈막을 패턴 가공하게 된다. 이 때문에, 그 수정이나 변경의 작업은 수고나 시간이 걸리는 번거로운 작업이 된다. 또한, 가령 제조된 마스크의 패턴에 불량이 존재하고 있는 경우, 불량의 정도에도 따르지만 일반적으로 그 마스크를 사용할 수는 없기 때문에, 그 마스크를 파기하지 않을수 없고, 새로운 마스크 기판을 준비하여 처음부터 마스크를 다시 제조해야만 한다. 이 때문에, 낭비가 많은 비경제적인 작업이 되는 경우가 있다.

이에 대하여 본 실시예의 마스크 PM₁을 이용한 경우에는 다음과 같이 대처할 수 있다. 우선, 도 1의 마스크 PM₁ 상의 레지스트막으로 형성된 차광 패턴(3a)을 도 15에 도시한 바와 같이 제거한다. 도 15의 (a)는 차광 패턴(3a) 제거 후의 마스크 PM₁의 평면도, 도 15의 (b)는 도 15의 (a)의 A-A선의 단면도를 나타낸다. 마스크 PM₁ 상에는 메탈로 형성된 차광 패턴(2a, 2b)은 남겨지고 있지만, 영역 RE의 차광 패턴(3a)은 제거되고 영역 RE는 광투과 영역으로 되어 있다.

레지스트막으로 이루어진 차광 패턴(3a)은, 예를 들면, n-메틸-2-피롤리돈유기 용매에 의해서 박리하였다. 그 외, 가열한 아민계 유기 용매 또는 아세톤에 의 해 차광 패턴(3a)을 박리해도 된다. 테트라 메틸 암모늄 하이드로 옥사이드(TMAH) 수용액, 오존 황산 또는 과산화 수소수와 농축 황산과의 혼합액에 의해 제거하는 것도 가능하다. TMAH 수용액을 이용하는 경우에는 그 농도를 5% 정도로 하면 메탈(차광 패턴: 2a, 2b)을 손상하지 않고 레지스트막(차광 패턴: 3a)을 박리할 수 있는 것이 바람직하다.

또한, 레지스트막(차광 패턴: 3a)을 제거하는 다른 방법으로서 산소 플라즈마 애싱법을 이용하는 것도 가능하다. 이 방법은, 특히 마스크 PM₁ 상의 레지스트막(차광 패턴: 3a)에 대하여 상기 레지스트막의 경화 처리를 실시하고 있는 경우에 유효하다. 경화 처리를 실시하고 있는 레지스트막(차광 패턴: 3a)은 경화하고 있어, 상기 화학적인 제거 방법으로는 충분히 제거할 수 없는 경우가 생기기 때문이다.

또한, 차광 패턴(3a)을 필링(peeling)에 의해 기계적으로 박리해도 된다. 즉, 마스크 PM₁의 차광 패턴(3a)의 형성면에 점착 테이프를 부착한 후, 그 점착 테이프를 떼어냄으로써 차광 패턴(3a)을 박리한다. 이 경우, 거의 유기 용매를 이용하지 않고 또한 진공 상태를 형성할 필요도 없어서, 차광 패턴(3a)을 비교적 용이하게 하고 또한 단시간 내에 박리하는 것이 가능해진다.

레지스트막(차광 패턴: 3a)의 제거 공정 후, 세정 처리를 실시함으로써, 마스크 PM₁의 표면의 이물질을 제거한다. 여기서의 세정으로는 예를 들면, 오존 황산 세정 및 브러시 세정 처리의 조합을 이용하였지만, 이물질 제거 능력이 높고, 메탈(차광 패턴: 2a, 2b)을 손상하지 않는 방법이라면, 이 방법뿐만 아니라 여러가지로 변경 가능하다.

그 후, 도 16에 도시한 바와 같이 영역 RE에, 도 1의 영역 RE에 나타낸 차광 패턴(3a)의 그룹과는 형상이 다른 원하는 차광 패턴(3a)의 그룹을 레지스트막에 의해 형성한다. 이 차광 패턴(3a)의 형성 방법은, 마스크 PM₁의 제조 방법으로 설명한 것과 동일한 것이므로 설명을 생략한다. 이 마스크 PM₁의 패턴을 상기 축소 투영 노광 장치(12) 등(도 10 참조)을 이용하여 웨이퍼 상에 전사한 경우를 도 17에 나타낸다. 도 17의 (a)는 웨이퍼(8)의 주요부 평면도, 도 17의 (b)는 도 17의 (a)의 A-A선의 단면도이다. 이와 같이 영역 RE에 도 9에서 나타낸 것과는 형상이 다른 도체막 패턴(10a₁)의 그룹을 형성할 수 있다.

이와 같이 본 실시예의 마스크 PM₁의 경우 마스크 PM₁의 일부 차광 패턴(3a)을 레지스트막으로 형성함으로써, 마스크 PM₁의 일부분(영역 RE)의 패턴에 수정이나 변경이 생긴 경우, 반도체 집적 회로 장치의 제조 공정에서 일반적으로 행해지고 있는 포토리소그래피와 동일한 방법으로, 차광 패턴(3a)을 제거하고, 차광 패턴(3a)을 재형성하기 때문에, 그 수정이나 변경을 간단하고 또한 매우 단시간 내에 행하는 것이 가능해진다. 즉, 마스크 PM₁의 제조 기간을 대폭 단축시키는 것이 가능해진다. 따라서, 이 마스크 PM₁을 반도체 집적 회로 장치의 개발이나 제조에 이용함으로써, 반도체 집적 회로 장치의 개발이나 제조의 시간을 대폭 단축시키는 것이 가능해진다.

또한, 마스크 PM₁의 패턴의 수정 또는 변경에 있어서는 새로운 마스크 기판(1)을 준비할 필요도 없어서, 처음부터 다시 제조할 필요도 없다. 또한, 제조된 마스크의 차광 패턴(3a)에 불량이 존재한다고 해도, 재차 차광 패턴(3a)을 제거하고 패턴 재가공하면 된다. 이 때문에, 마스크 PM₁의 제조의 공정수를 대폭 줄이는 것이 가능한데다가, 마스크 PM₁의 제조에서 필요로 하는 재료를 매우 적게 할 수 있다. 이 때문에, 마스크 PM₁의 제조 비용을 대폭 저감시키는 것이 가능해진다. 따라서, 이 마스크 PM₁을 반도체 집적 회로 장치의 개발이나 제조에 이용함으로써, 반도체 집적 회로 장치의 비용을 대폭 저감시키는 것이 가능해진다.

도 18 ∼ 도 20은 본 발명의 기술 사상을 적용하여 유효한 반도체 집적 회로 장치의 반도체 칩(8c₁ ∼ 8c₃)의 일례를 나타낸다. 반도체 칩은 웨이퍼로부터 추출된 평면 사각형상의 반도체의 일부분이다. 또, 마스크 상에서 차광 패턴을 레지스트막으로 형성하는 영역에 해칭을 긋는다.

도 18의 반도체 칩(8c₁)에, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), DSP(Digital Signal Processor), 마이크로 프로세서, MPEG(Moving Picture Experts Group) 및 Logic 등의 회로 영역이 배치되어 있는 경우가 예시되어 있다. Logic은 고객의 요구 등에 의해 변경되기 쉬워서, Logic의 회로 영역의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으 로 형성한다. 즉, 마스크 PM₁의 영역 RE에 Logic의 회로 영역의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴 ; 3a)으로 형성한다. 그 이외의 회로 영역의 패턴을 형성하기 위한 마스크 PM₁ 상의 차광 패턴을 메탈로 형성한다.

도 19의 반도체 칩(8c₂)에는 PCI 제어 회로, I/F 제어 회로, MCU, 프로그램 ROM, 데이터 RAM(SRAM 등) 및 커스텀 논리 회로 등의 회로 영역이 배치되어 있는 경우가 예시되어 있다. 이 중, I/F 제어 회로, 프로그램 ROM 및 커스텀 논리 회로의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으로 형성한다. 즉, 마스크 PM₁의 3개의 영역 RE를 설치하고, 그 각각에 I/F 제어 회로, 프로그램 ROM 및 커스텀 논리 회로의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴 ; 3a)으로 형성한다. 그 이외의 회로 영역의 패턴을 형성하기 위한 마스크 PM₁ 상의 차광 패턴을 메탈로 형성한다. I/F 제어 회로에서는 예를 들면, IEEE1394, USB(Universal Serial Bus), SCSI(Small Computer System Interface), AGP(Accelerated Graphics Port), Ether(이더), Fiber-channel(파이버-채널) 등과 같이 인터페이스의 규격이 다른 경우에 패턴 형상이 다르기 때문이다. 또한, 프로그램 ROM에서는 후술하는 바와 같이 프로그램을 재기입할 필요가 생기기 때문이다. 여기서는 ROM의 주요(메모리 셀) 부분에 대하여 마스크 상의 차광 패턴을 레지스트막으로 형성하는 것을 예시할 수 있다. 또한, 커스텀 논리 회로는 예를 들면, 게이트 어레이 또는 스탠다드 셀에 대표되도록 고객의 요구에 따라 회로 패턴을 변경 하는 경우가 생기기 때문이다.

도 20의 반도체 칩(8c₃)에는 CPU(Central Processing Unit), 메모리, 어플리케이션 논리 회로, 커스텀 I/O(Input/Output) 회로, 아날로그 회로 및 커스텀 논리 회로가 배치되어 있는 경우가 예시되어 있다. 이 중, 커스텀 I/O 회로 및 커스텀 논리 회로의 패턴을 형성하기 위한 마스크 상의 차광 패턴을 레지스트막으로 형성한다. 즉, 마스크 PM₁의 영역 RE를 2개소로 설치하고, 그 각각에 커스텀 I/O 회로 및 커스텀 논리 회로의 패턴을 형성하는 마스크 패턴을 레지스트막(차광 패턴: 3a)으로 형성한다. 그 이외의 회로 영역의 패턴을 형성하기 위한 마스크 PM₁ 상의 차광 패턴을 메탈로 형성한다. 커스텀 I/O 회로는 상기한 I/F 제어 회로와 동일한 이유때문이다.

<실시예 2>

본 실시예 2에서는 마스크의 변형예를 설명한다. 그 이외는 상기 실시예 1과 동일하다.

도 21에 나타내는 마스크 PM₂는 반도체 칩의 주변 윤곽이 차광부가 되는 경우의 마스크로써, 웨이퍼 상에서 포지티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크를 예시하고 있다. 또, 도 21의 (a)는 마스크 PM₂의 평면도, 도 21의 (b)는 도 21의 (a)의 A-A선의 단면도를 나타낸다.

마스크 PM₂에서의 집적 회로 패턴 영역의 차광 패턴(2a, 3a)은 상기 실시예 1과 동일하다. 또한, 이 마스크 PM₂를 이용하여 웨이퍼 상에 전사되는 패턴도 상기 도 8, 도 9 등에 나타낸 것과 동일하다. 여기서는 마스크 PM₂의 집적 회로 패턴 영역의 외주에, 그것을 둘러싸도록, 예를 들면, 메탈로 형성된 띠 형태의 차광 패턴(2c)이 형성되어 있다. 그리고, 그 외측의 대부분은 차광막이 제거되어 광투과 영역으로 되어 있다. 마스크 PM₂의 주변 영역의 마크 패턴(4a, 4b)은 메탈의 차광 패턴으로 형성되어 있다. 따라서, 검출 광의 콘트라스트를 충분히 얻을수 있어서, 마크의 검출 감도 및 검출 정밀도를 향상시키는 것이 가능하게 되었다.

차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)은, 예를 들면, 동일한 메탈 재료로, 동일한 패턴 가공 공정 시에 형성되어 있다. 이 마스크 기판(1) 상에서의 차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)의 형성에 있어서는 에칭 마스크로 하여 네가티브형 레지스트막을 이용한다. 이것은 마스크 PM₂를 Q-TAT로 작성할 수 있기 위해서이다. 즉, 집적 회로 패턴 영역의 외측에 레지스트막을 남겨두면 상기한 바와 같이 이물질 발생의 원인이 되므로, 그 외측의 레지스트막을 제거해둘 필요가 있지만, 여기서, 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역의 내부 및 외주 대부분을 전자선 묘화해야만 하기 때문에 시간이 걸린다. 그러나, 네가티브형의 레지스트막을 이용하면, 마스크 기판(1)의 주면 내에서 상대적으로 면적이 작은 차광 패턴(2a, 2c) 및 마크 패턴(4a, 4b)의 영역을 묘화하면 되고, 묘화 면적을 작게 할 수 있어서 묘화 시간을 단축할 수 있다.

펠리클 PE의 펠리클 부착 프레임 PEf의 기초부는 마스크 기판(1)에 직접 접 촉한 상태로 접합되어 있다. 따라서, 상기 실시예 1과 마찬가지로 펠리클 부착 프레임 PEf의 박리를 방지할 수 있다. 노광 장치의 장착부(5)도 마스크 기판(1)에 직접 접촉한 상태가 된다. 따라서, 상기 실시예 1과 마찬가지로 레지스트 박리 등에 기인하는 이물질 발생을 억제하거나 또는 방지할 수 있다.

마스크 PM₂의 차광 패턴(3a)의 변경 방법도 상기 실시예 1과 동일하다. 도 22 및 도 23을 이용하여 간단히 설명하면 다음과 같다. 또, 도 22 및 도 23의 (a)는 마스크 PM₂의 평면도, 도 23의 (b)는 도 23의 (a)의 A-A선의 단면도이다.

우선, 도 21에 나타낸 마스크 PM₂의 영역 RE의 차광 패턴(3a)을 도 22에 도시한 바와 같이 상기 실시예 1과 마찬가지로 하여 제거한다. 소자 전사 영역 D₁ ∼ D₃의 차광 패턴(2a) 및 차광 패턴(2c)은 메탈로 형성되어 있어 남겨진다. 계속해서, 도 23에 도시한 바와 같이 상기 실시예 1과 마찬가지로 하여 마스크 PM₂의 영역 RE에, 도 21에 나타낸 것과는 형상이 다른 차광 패턴(3a)을 레지스트막으로 형성한다. 여기서는 상기한 바와 같이 차광 패턴(3a)을 형성하는 레지스트막으로서 네가티브형 레지스트를 사용하였다.

이러한 본 실시예 2에서도 상기 실시예 1과 동일한 효과가 얻어진다.

<실시예 3>

본 실시예 3에서는 마스크의 변형예를 설명한다. 그 이외는 상기 실시예 1과 동일하다.

도 24에 나타내는 마스크 PM3은 웨이퍼 상에서 네가티브형 레지스트막을 이용하여 라인 패턴을 형성하는 경우의 마스크를 예시하고 있다. 또, 도 24의 (a)는 마스크 PM3의 평면도, 도 24의 (b)는 도 24의 (a)의 A-A선의 단면도를 나타낸다.

마스크 PM3의 마스크 기판(1)의 주면은 거의 모든 면적에 메탈로 형성된 차광막(2d)으로 덮어져 있다. 이 차광막(2d)은 상기한 차광 패턴(2a ∼ 2c)과 동일한 재료이다. 마스크 PM3의 집적 회로 패턴 영역 내의 소자 전사 영역 D₁ ∼ D₃에서는 차광막(2d)의 일부가 제거되어 광투과 패턴(16a)이 형성되어 있다. 또한, 집적 회로 패턴 영역 내의 영역 RE는 차광막(2d)이 평면 사각 형상으로 부분적으로 제거되어 광투과 개구 영역이 형성되어 있고, 대신에 레지스트막으로 형성된 차광막(3b)으로 덮어져 있다. 그리고, 상기 차광막(3b)의 일부가 제거되어 광투과 패턴(16b)이 형성되어 있다. 레지스트막의 차광막(3b) 외주의 일부는 차광막(2d)의 일부 상에 적층되어 있다. 차광막(3b)의 레지스트 재료는 상기 실시예 1에서 설명한 차광 패턴(3a)의 레지스트 재료와 동일하다. 여기서는 광투과 패턴(16a, 16b)이 웨이퍼 상의 라인 패턴으로서 전사되는 경우가 예시되어 있다. 즉, 광투과 패턴(16a, 16b)의 패턴이 웨이퍼 상에 전사된다. 또한, 마스크 PM3의 마크 패턴(4a, 4b)은 상기 실시예 1과 마찬가지로, 광투과 패턴으로 형성되어 있다. 즉, 차광막(2d)의 일부를 제거하는 것이 형성되어 있다. 따라서, 검출 광의 콘트라스트를 충분히 얻을 수 있어 마크의 검출 감도 및 검출 정밀도를 향상시킬 수 있다.

상기 마스크 기판(1) 상에서의 차광막(2d)의 가공[즉, 광투과 패턴(16a), 영 역 RE의 광투과 개구 영역 및 마크 패턴(4a, 4b)의 형성]에 있어서는 포지티브형 레지스트막을 이용한다. 이것은 마스크 PM3을 Q-TAT로 작성할 수 있기 위해서이다. 즉, 여기서 네가티브형 레지스트막을 사용하면 집적 회로 패턴 영역 내외의 대부분을 전자선 묘화해야만 하기 때문에 시간이 걸린다.

펠리클 PE의 펠리클 부착 프레임 PEf의 기초부는 마스크 기판(1) 상의 메탈로 형성된 차광막(2d)에 직접 접촉한 상태로 접합되어 있다. 따라서, 상기 실시예 1, 2와 마찬가지로 펠리클 부착 프레임 PEf의 박리를 방지할 수 있다. 노광 장치의 장착부(5)도 메탈로 형성된 차광막(2d)에 직접 접촉한 상태가 된다. 따라서, 상기 실시예 1, 2와 마찬가지로 레지스트 박리 등에 기인하는 이물질 발생을 억제하거나 또는 방지할 수 있다.

마스크 PM3의 광투과 패턴(16b)의 변경 방법도 상기 실시예 1, 2와 동일하다. 이것을 도 25 및 도 26을 이용하여 간단하게 설명하면 다음과 같다. 또, 도 25 및 도 26의 (a)는 마스크 PM3의 평면도, 도 26의 (b)는 도 26의 (a)의 A-A선의 단면도이다.

우선, 도 24에 나타내는 마스크 PM3의 영역 RE의 레지스트막으로 형성되는 차광막(3b)을 도 25에 도시한 바와 같이 상기 실시예 1, 2와 마찬가지로 하여 제거함으로써, 영역 RE의 광투과 개구 영역(16c)을 노출한다. 이 때, 메탈의 차광막(2d)은 남겨지므로, 소자 전사 영역 D₁ ∼ D₃의 광투과 패턴(16a)은 도 24와 같다. 광투과 개구 영역(16c)은, 예를 들면, 평면 사각 형상으로 개구되어 있어, 그 영역에서는 마스크 기판(1)의 주면이 노출되어 있다.

계속해서, 마스크 PM3의 주면[차광막(2d)이 형성된 면] 상에 차광 패턴 형성용의 레지스트막을 도포한다. 이 레지스트막은 네가티브형 레지스트막을 사용하였다. 이것은 마스크 PM3을 Q-TAT로 작성할 수 있기 위해서이다. 즉, 여기서 포지티브형 레지스트막을 사용하면 집적 회로 패턴 영역 내외에 있어서 전자선을 묘화해야만 하기 때문에 묘화에 시간이 걸리지만, 네가티브형을 이용하면 묘화 면적을 축소할 수 있어서 묘화 시간을 단축할 수 있기 때문이다. 계속해서, 그 레지스트막의 차광 영역을 형성하는 부분에 전자선 등을 조사하여 패턴을 묘화하고, 현상 처리를 실시함으로써 도 26에 도시한 바와 같이 영역 RE에 차광막(3b) 및 그 일부가 제거되어 이루어진 광투과 패턴(16b)을 형성한다.

이러한 본 실시예 3에서도 상기 실시예 1, 2와 동일한 효과가 얻어진다.

(제4 실시예)

제4 실시예에 있어서는 웨이퍼 상의 하나 또는 일군의 패턴을 복수장의 마스크를 정합시켜서 노광함으로써 형성하는 소위, 정합 노광 기술에 본 발명을 적용한 경우에 대하여 설명한다. 그 외에는 상기 제1 실시예∼제3 실시예와 동일하다.

도 27은 제4 실시예에서 이용하는 제1 마스크 PM₄₁의 일례를 나타낸다. 이 마스크 PM₄₁의 집적 회로 패턴 영역에는 예를 들면, 평면 역 L자형의 광 투과 개구 영역(16d)이 형성되어 있다. 광 투과 개구 영역(16d)에는 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 메탈 차광 패턴(2a)이 형성되어 있다. 여기서는 웨이퍼 상 에 라인 패턴을 전사하는 마스크 PM₄₁이 예시되어 있다. 이 광 투과 개구 영역( 16d)의 주위는 그 대부분이 마스크 기판(1)의 외주에 걸쳐 메탈 차광막(2e)으로 덮여 있다. 영역 RE도 차광막(2e)으로 덮여 있다. 제1 마스크 PM₄₁에 있어서 마크 패턴(4b) 및 펠리클에 대해서는 상기 제3 실시예와 동일하다.

이 마스크 PM₄₁은 반도체 집적 회로 장치에서 패턴의 수정이나 변경이 기본적으로 행해지지 않은 정형 패턴군으로 구성되는 회로(상기 도 18∼도 20 참조)의 패턴을 전사하는 마스크로서 이용한다. 여기서, 차광 패턴(2a)과 차광막(2e)은 동일한 재료로 이루어지지만, 여기서는 차광 패턴(2a) 및 차광막(2e)의 재료로서 크롬이나 산화 크롬 이외의 재료로 하지 않아도 좋다. 이 마스크 PM₄₁은 통상의 마스크와 동일한 사용법을 하기 때문이다. 즉, 패턴의 변경을 행하지 않아, 차광 패턴 (2a)이나 차광막(2e)에는 통상의 마스크에 요구되는 내성이 있으면 좋기 때문이다. 물론, 마스크 PM₄₁의 차광 패턴을 레지스트막으로 형성하여도 좋다.

도 28은 제4 실시예에서 이용하는 제2 마스크 PM₄₂의 일례를 나타낸다. 이 마스크 PM₄₂에 있어서는 그 집적 회로 패턴 영역의 영역 RE에, 예를 들면, 평면 사각 형상의 광 투과 개구 영역(16e)이 형성되어 있다. 광 투과 개구 영역(16e)에는 집적 회로 패턴을 웨이퍼 상에 전사하기 위한 상기 레지스트막의 차광 패턴(3a)이 형성되어 있다. 여기서는 웨이퍼 상에 라인 패턴을 전사하는 마스크 PM₄₂가 예시되어 있다. 이 광 투과 개구 영역(16e)의 주위는 그 대부분이 마스크 기판(1)의 외 주에 걸쳐 메탈 차광막(2f)으로 덮여 있다. 차광막(2f)은 상기 제1 실시예 등에서 설명한 차광 패턴(2a)과 동일한 재료로 이루어진다.

제2 마스크 PM₄₁에서도, 마크 패턴(4b) 및 펠리클에 대해서는 상기 제3 실시예와 동일하다.

이 마스크 PM₄₂는 반도체 집적 회로 장치에서 패턴의 수정이나 변경이 행해지는 패턴군으로 구성되는 회로(상기 도 18∼도 20 참조)의 패턴을 전사하는 마스크로서 이용된다. 제2 마스크 PM₄₂에서의 차광 패턴(3a)의 수정이나 변경 방법도 상기 제1 실시예∼제3 실시예와 동일하다. 이를 도 29 및 도 30을 참조하여 간단히 설명하면, 다음과 같다. 또, 도 29 및 도 30의 (a)는 마스크 PM₄₂의 평면도, 도 29 및 도 30의 (b)는 도 30의 (a)의 A-A선 단면도이다.

우선, 도 28에 도시한 마스크 PM₄₂의 영역 RE의 레지스트막으로 형성된 차광 패턴(3a)을 도 29에 도시한 바와 같이 상기 제1 실시예∼제3 실시예와 마찬가지로 하여 제거한다. 이 때, 메탈 차광막(2f)은 남겨진다. 계속해서, 마스크 PM₄₂의 주면[차광막(2f)의 형성된 면] 상에 차광 패턴으로 형성용 레지스트막을 도포한다. 이 레지스트막은 네가티브형 레지스트막을 사용하였다. 이것은 마스크 PM₁을 Q-TAT에서 작성할 수 있기 위해서이다. 즉, 집적 회로 패턴 영역의 외측에 레지스트막을 남겨 두면 상기한 바와 같이 이물질 발생의 원인이 되기 때문에, 그 외측의 레지스트막을 제거해 둘 필요가 있다. 따라서, 여기서 포지티브형 레지스트막으로 하면 집적 회로 패턴 영역 외주의 대부분을 전자선 묘화해야 하기 때문에 시간이 걸린다. 그러나, 네가티브형 레지스트막을 이용하면, 마스크 기판(1)의 주면 내에서 상대적으로 면적이 작은 차광 패턴(3a) 영역만을 묘화하면 좋고, 묘화 면적을 작게 할 수 있어서, 묘화 시간을 짧게 할 수 있다. 계속해서, 그 레지스트막의 차광 영역을 형성하는 부분에 전자선 등을 조사하여 패턴을 묘화하고 현상 처리를 실시함으로써, 도 30에 도시한 바와 같이 영역 RE에 도 28에 도시한 차광 패턴(3a)과는 형상이 다른 차광 패턴(3a)을 형성한다. 물론, 마스크 PM₄₁, PM₄₂의 차광부(차광 패턴, 차광 영역)를 전부 크롬 등과 같은 메탈로 작성하여도, 마스크 PM₄₂의 변경만으로 끝나기 때문에 마스크 제조에 있어서 Q-TAT를 달성할 수 있다.

이러한 제1, 제2 마스크 PM₄₁, PM₄₂를 이용하여 웨이퍼 상에 패턴을 전사하는 방법을 도 7 등을 이용하여 설명하면, 예를 들면, 다음과 같다.

우선, 상기 도 7에 도시한 바와 같이 웨이퍼(8) 상에 형성된 도체막(10a) 상에 포지티브형 레지스트막(11a)을 도포한 후, 그 레지스트막(11a)에 도 27에 도시한 제1 마스크 PM₄₁의 마스크 패턴을 도 10에 도시한 축소 투영 노광 장치(12)에 의해 전사한다. 이 때, 제1 마스크 PM₄₁의 광 투과 개구 영역(16d)은 노광 광이 투과하기 때문에, 레지스트막(11a)에서 그 광 투과 개구 영역(16d)에 대응하는 영역은 노광된다. 그러나, 제1 마스크 PM₄₁의 영역 RE는 차광막(2e)으로 덮여 있기 때문에 레지스트막(11a)에서 그 영역 RE에 대응하는 영역은 노광되지 않는다.

계속해서, 그 레지스트막(11a)을 제거하지 않고, 이번에는 그 레지스트막 (11a)에 도 28에 도시한 제2 마스크 PM₄₂의 마스크 패턴을 도 10에 도시한 축소 투영 노광 장치(12)에 의해 전사한다. 이 때는 제1 마스크 PM₄₁과는 반대로, 레지스트막(11a)에서 제2 마스크 PM₄₂의 영역 RE에 대응하는 영역만 노광된다.

그 후, 레지스트막(11a)에 현상 처리 등을 실시함으로써, 도체막(10a) 상에 제1, 제2 마스크 PM₄₁, PM₄₂의 마스크 패턴을 반영하는 레지스트 패턴을 형성한다. 그 후, 그 레지스트 패턴을 에칭 마스크로 하여 도체막(10a)에 에칭 처리를 실시함으로써, 도체막 패턴을 형성한다. 반도체 집적 회로 장치의 개발이나 제조 공정 중에 제2 마스크 PM₄₂의 영역 RE에 수정이나 변경이 생기면, 상기한 바와 같이 하여 제2 마스크 PM₄₂ 상의 차광 패턴(3a)을 재작성하면 좋다.

이러한 제4 실시예에 따르면, 상기 제1 실시예∼제3 실시예에서 얻어진 효과 외에 다음과 같은 효과를 얻을 수 있다.

즉, 동일한 마스크에 그다지 수정이나 변경이 없는 차광 패턴(2a)과, 수정이나 변경이 있는 차광 패턴(3a)을 형성한 경우, 패턴의 수정이나 변경 시, 수정이나 변경이 없는 미세한 차광 패턴(2a)에 대해서도 레지스트막[차광 패턴(3a)]의 박리 처리나 세정 처리가 실시되기 때문에, 상기 차광 패턴(2a)이 열화되거나 박리되는 경우가 있다. 이에 대하여, 제4 실시예에 있어서는 그다지 수정이나 변경이 없는 패턴을 전사하는 제1 마스크 PM₄₁과, 수정이나 변경이 있는 패턴을 전사하는 제2 마 스크 PM₄₂로 마스크로 나눔으로써, 패턴의 수정이나 변경 시, 수정이나 변경이 없는 미세한 차광 패턴(2a)에 대해서는 레지스트막의 박리 처리나 세정 처리가 실시되지 않고 끝나기 때문에, 상기 차광 패턴(2a)이 열화하거나 박리하지 않는다. 또한, 제2 마스크 PM₄₂에는 미세한 차광 패턴(2a)이 없기 때문에, 상기 차광 패턴(2a)의 열화나 박리를 우려함 없이 차광 패턴(3a)의 박리나 세정 처리를 실시할 수 있다. 따라서, 마스크의 수명 및 신뢰성을 향상시킬 수 있다.

(제5 실시예)

제5 실시예는 마스크의 변형예를 설명한 것으로서, 반투명 위상 시프트 마스크(상기 하프톤 마스크)에 본 발명을 적용한 경우에 대하여 설명한다.

도 31은 제5 실시예의 마스크 PM₅를 나타낸다. 마스크 PM₅의 집적 회로 패턴 영역의 일부의 광 투과 영역에 집적 회로 패턴을 전사하기 위한 하프톤 패턴 (3c)이 형성되어 있다. 이 하프톤 패턴(3c)은 상기 제1 실시예 등에서 설명한 차광 패턴(3a)을 형성한 레지스트막(3)으로 형성되어 있지만, 노광 광에 대하여 반투명이고, 또한 노광 광의 위상을 반전시키는 막 두께로 조정되어 있다. 또, 하프톤 패턴(3c)은 마스크 기판(1)에 있어서 차광 패턴(2a, 2b)과 동일면 상에 형성되어 있다.

도 31의 (b)는 제5 실시예의 마스크 PM₅의 이면 측으로부터 조사한 노광 광의 위상 반전의 모습을 나타낸다. 하프톤 패턴(3c)을 통과한 노광 광은, 투명부(광 투과 영역)를 통과한 노광 광에 대하여 위상이 180도 반전되어 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다. 또한, 하프톤 패턴(3c)의 투과율은 하프톤 패턴(3c)을 투과하기 전의 노광 광의 약 2∼10% 정도의 광 강도이다. 따라서, 하프톤 패턴(3c)은 실질적으로 차광부로서 작용하지만, 전사되는 패턴의 경계부를 선명하게 하는 효과가 있다. 또, 하프톤 패턴(3c)의 패턴 가공 방법 및 패턴 변경 방법은 상기 제1 실시예∼제4 실시예의 차광 패턴(3a)의 패턴 가공 방법 및 변경 방법과 동일하다.

ArF 엑시머 레이저를 노광 광원으로 한 경우 마스크가 되는 레지스트막에서의 흡수가 크기 때문에, 상기 2∼10% 정도의 투과율과 위상 반전을 동시에 실현하기 위해서는 하프톤 패턴(3c) 형성용 레지스트막에 대하여 조정이 필요하다. 한편, 파장 157㎚의 F² 레이저광을 노광 광원으로 한 경우 레지스트막에서의 흡수가 작아지기 때문에 상기 2∼10% 정도의 투과율과 위상 반전을 동시에 실현하는 데 유리하다.

제5 실시예에서도, 상기 제1 실시예∼제4 실시예와 동일한 효과를 얻을 수 있다.

(제6 실시예)

제6 실시예는 상기 제5 실시예의 마스크의 변형예에 대하여 설명한다.

상기 제5 실시예에 있어서는 하프톤 패턴의 막 두께에 의해 위상 차를 설정하고 있기 때문에, 그 두께를 소정의 범위로 할 필요성이 있으며, 레지스트막의 하프톤 패턴을 투과하는 광의 강도 설정이 어려워지는 경우가 있다.

그래서, 제6 실시예에 있어서는 상기 광의 위상 차를 레지스트막의 하프톤 패턴의 막 두께만으로 설정하는 것이 아니라, 그 막 두께와, 마스크 기판에 홈을 파서 그 깊이(즉, 그 홈의 형성부에서의 마스크 기판의 두께)를 조절함으로써 위상 차를 설정하도록 한 것이다. 이에 따라, 상기 제5 실시예에서 얻어진 효과 외에 다음과 같은 효과를 얻을 수 있다. 즉, 하프톤 패턴을 투과하는 광의 강도 설정을 용이하게 할 수 있다. 또한, 하프톤 패턴을 형성하는 재료의 선택 폭을 늘릴 수 있다.

도 32의 (a)는 제6 실시예의 마스크 PM₆의 구체예를 나타낸다. 이 마스크 PM₆에 있어서는 레지스트막의 하프톤 패턴(3d)은 상기 제5 실시예의 하프톤 패턴(3c)과 동일한 재료로 이루어지지만, 그 두께를 하프톤 패턴(3c)보다 얇은 반투명막으로 형성하고, 그 하프톤 패턴(3d)의 두께와, 마스크 기판(1a)에 형성된 홈(18)의 부분에서의 마스크 기판(1a)의 두께로 투과광의 위상 반전을 실현하였다.

하프톤 패턴(3d)은, 예를 들면, 두께 50㎚ 정도의 노볼락계 수지에 의해 형성하였다. 그 결과, 하프톤 패턴(3d)의 투과율은 5%가 되었다. 단, 그 투과율은 5%에 한정되는 것이 아니라 여러가지로 변경 가능하고, 예를 들면, 2∼20% 정도의 범위로 목적에 따른 선정이 가능하다. 이 경우의 위상 반전은 약 90도이었다. 이 때문에, 마스크 기판(1)에 약 90㎚ 깊이의 홈(18)을 파서, 마스크 PM₆을 투과한 노광 광에 합계 약 180도의 위상 반전이 얻어지도록 하였다. 이 하프톤 패턴(3d)의 막 두께는 상기한 것에 한정되는 것이 아니라 여러가지로 변경 가능하고, 재료의 굴절율, 노광 파장 등에 따라 위상이 반전하도록 조정하면 좋다.

이러한 마스크 PM₆의 형성 방법은, 예를 들면, 다음과 같다. 우선, 상기 제5 실시예 등과 마찬가지로 하여, 도 32의 (b)에 도시한 바와 같이 마스크 기판(1) 상에 차광 패턴(2a, 2b) 및 하프톤 패턴(3d)을 형성한다. 계속해서, 상기 차광 패턴 (2a, 2b) 및 하프톤 패턴(3d)을 에칭 마스크로 하고, 거기에서 노출되는 마스크 기판(1)을 상기 깊이 분만큼 선택적으로 에칭 제거한다. 이에 따라, 도 32의 (a)에 도시한 홈(18)을 하프톤 패턴(17b)에 대하여 자기 정합적으로 형성한다. 이와 같이 하여 제6 실시예에 있어서는 예를 들면, 투과율 5%의 하프톤 패턴(3d)을 갖는 마스크 PM₆을 제조할 수 있었다. 또, 도 32의 (a)의 예시에 있어서는 마스크의 제조 공정을 간략화하기 위해, 홈(18) 형성 시에 마크 패턴(4b) 영역에서의 마스크 기판(1)도 에칭 제거되어 홈이 파여지고 있지만, 이 영역의 마스크 기판(1) 부분을 에칭 제거하지 않도록 할 수도 있다. 또한, 마스크 PM₆에 있어서, 하프톤 패턴(3d)의 수정이나 변경을 행하는 경우는 홈(18)을 형성하기 전에 행한다.

제6 실시예에서도, 상기 제1 실시예∼제5 실시예와 동일한 효과를 얻을 수 있다.

(제7 실시예)

제7 실시예는 상기 제5 실시예, 제6 실시예의 마스크의 변형예에 대하여 설명한다.

제7 실시예에 있어서는 상기 제6 실시예에서 설명한 과제를 해결하기 위해, 상기 노광 광의 위상을 하프톤 패턴만으로 조정하는 것이 아니라, 그 하프톤 패턴에 대하여 평면적으로 중첩되는 다른 막을 설치함으로써 조정하는 것이다. 이에 따라, 제7 실시예에 따르면, 상기 제6 실시예와 마찬가지로, 하프톤 패턴을 투과하는 광의 강도 설정을 용이하게 할 수 있다. 또한, 하프톤 패턴을 형성하는 재료의 선택 폭을 늘릴 수 있다.

도 33의 (a)는 제7 실시예에 있어서의 마스크 PM₇의 구체예를 나타낸다. 이 마스크 PM₇에 있어서는 상기 제6 실시예와 동일한 레지스트막의 하프톤 패턴(3d)과, 마스크 기판(1) 사이에 예를 들면, 산화 실리콘막으로 이루어진 투명한 위상 조정막(19)을 설치하고, 하프톤 패턴(3d)과 위상 조정막(19)의 막 두께를 조정함으로써 상기 위상 반전을 실현하고 있다.

이러한 마스크 PM₇의 형성 방법은, 예를 들면, 다음과 같다. 우선, 도 33의 (b)에 도시한 바와 같이 마스크 기판(1)의 주면 상에, 예를 들면, 산화 실리콘막으로 이루어진 위상 조정막(19)을 스퍼터링법, CVD(Chemical Vapor Deposition)법 또는 도포법 등에 의해 형성한다. 계속해서, 그 위에 상기 제5 실시예, 제6 실시예 등과 마찬가지로, 차광 패턴(2a, 2b) 및 하프톤 패턴(3d)을 형성한다. 그 후, 상기한 바와 같이 하프톤 패턴(3d)만으로는 위상 반전이 약 90도이기 때문에 하프톤 패턴(3d) 및 차광 패턴(2a, 2b)을 에칭 마스크로 하여, 그 하층의 위상 조정막(19)을 예를 들면, 90㎚ 정도 홈을 파고, 합계 약 180도의 위상 반전이 얻어지도록 하였다. 이 때, 마스크 기판(1)을 에칭 스토퍼로 하여도 좋다. 이와 같이 하여, 도 33의 (a)에 도시한 마스크 PM₇을 제조한다. 제7 실시예에서도, 예를 들면, 투과율 5%의 하프톤형 마스크 PM₇을 제조할 수 있었다. 또, 하프톤 패턴(3d)의 막 두께는 상기 제6 실시예와 마찬가지로 이에 한정되는 것이 아니다. 또한, 제7 실시예에 있어서도 마스크의 제조 공정을 간략화하기 위해서 위상 조정막(19)의 패터닝 시에 마크 패턴(4b) 영역에서의 위상 조정막(19)도 에칭 제거되어 있지만, 이 영역의 위상 조정막(19) 부분을 에칭 제거하지 않도록 할 수도 있다. 또한, 이 경우 마스크 PM₇의 하프톤 패턴(3d)의 수정이나 변경은 위상 조정막(19)에 대하여 에칭 처리를 하기 전에 행하는 것이 바람직하다.

제7 실시예에서도, 상기 제1 실시예∼제6 실시예와 동일한 효과를 얻을 수 있다.

(제8 실시예)

제8 실시예는 상기 제5 실시예∼제7 실시예에 있어서의 마스크 및 그 제조 방법의 변형예에 대하여 설명한다.

제8 실시예의 마스크의 제조 방법의 일례를 도 34를 참조하여 설명한다.

우선, 도 34의 (a)에 도시한 바와 같이 상기 제1 실시예∼제7 실시예와 마찬가지로 하여, 마스크 기판(1)의 주면 상에 상기 차광 패턴(2a, 2b) 및 마크 패턴 (4b) 등을 형성한다. 계속해서, 도 34의 (b)에 도시한 바와 같이 마스크 기판(1)의 주면 상에 상기 차광 패턴(2a, 2b) 및 마스크 기판(1)의 주면을 덮도록 노광 광에 투명한 레지스트막(20)을 도포하고, 또한 그 위에 상기 제5 실시예에서 사용한 차광성을 갖는 레지스트막(3)을 박막으로 형성하여 반투명으로 하였다. 여기서는 투명한 레지스트막(20)으로서, 예를 들면, 포지티브형을 나타내는 PGMA24(폴리글리시딜메타크릴레이트) 등을 이용하였다. 또한, 차광성의 레지스트막(3)은 예를 들면, 네가티브형을 나타내는 두께 50㎚ 정도의 노볼락계 수지에 의해 형성하였다. 그 후, 레지스트막(3)에 원하는 집적 회로 패턴을 전자선 등에 의해 묘화하였다. 여기서도, 상기 대전 방지 처리를 행하였다. 그 후, 통상의 현상 처리를 행하여 레지스트막(3)을 현상함으로써, 도 34의 (c)에 도시한 바와 같이 레지스트막(3)으로 형성된 하프톤 패턴(3e)을 형성한다.

계속해서, 마스크 기판(1)의 주면에 대하여 통상의 노광 처리를 실시하여 차광성을 갖는 하프톤 패턴(3e)으로부터 노출되는 레지스트막(20) 부분을 노광한 후, 현상 처리를 행함으로써, 도 34의 (d)에 도시한 바와 같이 하프톤 패턴(3e)에 대하여 자기 정합적으로 레지스트막(20)으로 구성된 위상 조정막을 형성한다. 이와 같이 하여 마스크 PM₈을 제조하였다.

이 마스크 PM₈에 있어서는 하프톤 패턴(3e) 아래에만 레지스트막(20: 위상 조정막)이 설치되어 있다. 마스크 PM₈을 투과하는 노광 광의 위상 조정은 하프톤 패턴(3e)과 레지스트막(20: 위상 조정막)의 막 두께로 조절되어 있다. 이에 따라, 하프톤 패턴(3e) 및 레지스트막(20: 위상 조정막)의 적층 패턴 영역을 투과한 광과, 마스크 기판(1)만을 투과한 광으로 위상을 180도 반전시킬 수 있었다. 또한, 그 적층 패턴 영역의 투과율은 5% 정도가 되었다. 즉, 상기 제6 실시예, 제7 실시 예 등과 마찬가지로, 예를 들면, 투과율 5%의 하프톤 패턴(3e)을 갖는 마스크 PM₈을 제조할 수 있었다. 또한, 이 경우 하프톤 패턴(3e)의 수정이나 변경은 레지스트막(20)을 패턴 가공한 후라도 좋다. 즉, 그 패턴 변경을 행하는 경우 하프톤 패턴(3e) 및 레지스트막(20) 양방을 제거하여, 레지스트막(20)의 도포부터 재생할 수도 있다.

제8 실시예에서도, 상기 제1 실시예∼제7 실시예와 동일한 효과를 얻을 수 있다.

(제9 실시예)

제9 실시예는 마스크의 변형예를 설명한 것으로서, 통상의 하프톤 마스크와, 상기 제5 실시예∼제8 실시예와 같은 레지스트막을 이용한 하프톤 마스크의 조합예에 대하여 설명한다.

도 35는 제9 실시예의 마스크 PM₉의 구체예를 나타낸다. 마스크 PM₉는 하프톤 패턴으로 배선 등과 같은 라인 패턴을 웨이퍼에 전사하는 마스크를 예시하고 있다. 여기서는 마스크 기판(1)의 주면 상의 집적 회로 패턴 영역에 예를 들면, MoSiOx 또는 MoSiON 등으로 이루어진 통상의 하프톤 패턴(21a)과, 상기 제5 실시예∼제8 실시예에서 설명한 레지스트막으로 이루어진 하프톤 패턴(3c)이 패턴으로 형성되어 있다. 하프톤 패턴(3c)의 막 두께는 위상 반전에 필요한 막 두께와, 상기 제5 실시예∼제8 실시예와 마찬가지로 원하는 차광성을 만족하는 막 두께로 하였다. 따라서, 투과광의 위상 차는 180도에 한하지 않고, 540도, 900도 등 여러가지 로 선정할 수 있다.

도 35의 (b)는 마스크 PM₉의 이면 측으로부터 조사된 노광 광의 위상 반전의 모습을 나타낸다. 하프톤 패턴(3c, 21a)을 통과한 노광 광은 투명부(광 투과 영역)를 통과한 노광 광에 대하여 위상이 180도 반전되어 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다.

다음으로, 마스크 PM₉의 제조 방법의 일례를 도 36을 참조하여 설명한다.

우선, 도 36의 (a)에 도시한 바와 같이 마스크 기판(1)의 주면 상에, 예를 들면, MoSiOx 또는 MoSiON 등으로 이루어진 하프톤막(21)을 예를 들면, 스퍼터링법 또는 CVD법에 의해 피착한 후, 그 위에 상기 차광막용 메탈로 이루어진 차광막(2)을 스퍼터링법 등에 의해 피착한다. 계속해서, 상기 차광막(2) 및 하프톤막(21)을 통상의 포토리소그래피 기술 및 에칭 기술에 의해 패턴 가공함으로써, 도 36의 (b)에 도시한 바와 같이 하프톤 패턴(21a), 차광 패턴(2b) 및 마크 패턴(4b)을 형성한다. 그 후, 도 36의 (c)에 도시한 바와 같이 하프톤 패턴(21a)의 형성 영역 이외의 차광 패턴(2b)을 덮도록 레지스트막(22)을 형성한 후, 이를 에칭 마스크로 하여 거기에서 노출되는 차광막(2)을 제거함으로써, 도 36의 (d)에 도시한 바와 같이 하프톤 패턴(21a)을 노출시킨다. 그 후, 도 36의 (e)에 도시한 바와 같이 차광 마스크용 레지스트막(3)을 도포한 후, 소정의 위치에 전자선 등을 조사함으로써, 도 35에 도시한 레지스트막(3)으로 구성되는 하프톤 패턴(3c)을 형성한다. 하프톤 패턴 (3c)의 수정이나 변경 방법은 상기 제1 실시예 등과 동일하다.

제9 실시예에서도, 상기 제1 실시예∼제7 실시예와 동일한 효과를 얻을 수 있다.

(제10 실시예)

제10 실시예는 마스크의 변형예를 설명한 것으로서, 레벤손형 위상 시프트 마스크와, 상기 제1 실시예∼제4 실시예의 레지스트막을 이용한 차광 패턴 마스크의 조합예에 대하여 설명한다.

도 37은 제10 실시예의 마스크 PM₁₀의 구체예를 나타낸다. 여기서는 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM₁₀이 예시되어 있다. 마스크 PM₁₀의 주면 상의 집적 회로 패턴 영역에는 레벤손형 위상 시프트 패턴 영역 [도 37의 (a)의 좌측]과, 상기 제1 실시예∼제4 실시예 등에서 설명한 레지스트막의 차광 패턴(3a)의 형성 영역[도 37의 (a)의 우측]이 배치되어 있다.

레벤손형 위상 시프트 패턴 영역에는 복수 메탈의 차광 패턴(2a)과, 상기 차광 패턴(2a)을 삽입하여 인접한 광 투과 패턴(16f)과, 상기 인접한 광 투과 패턴 (16f)의 한쪽에 배치된 위상 시프터(22a)가 배치되어 있다. 위상 시프터(22a)는 예를 들면, 홈형 시프터로 되어 있다. 홈형 시프터로서, 홈의 폭 방향의 일부를 차광 패턴(2a)의 하부로 돌출시키는 구조를 채택할 수도 있다. 이에 따라, 패턴 전사 정밀도를 향상시킬 수 있다. 도 37의 (b)는 마스크 PM₁₀의 이면 측으로부터 조사된 노광 광의 위상 반전의 모습을 나타낸다. 위상 시프터(22a)를 통과한 노광 광은 위상 시프터(22a)가 없는 광 투과 패턴(16f)을 통과한 노광 광에 대하여 위상 이 180도 반전되어 있다. 즉, 이들 노광 광의 위상이 반대로 되어 있다. 한편, 차광 패턴(3a)은 상기 제1 실시예 등에서 설명한 것과 동일하다. 따라서, 차광 패턴(3a)의 수정이나 변경을 용이하게 행할 수 있다.

이러한 마스크 PM₁₀은 DRAM 등과 같은 메모리를 갖는 반도체 집적 회로 장치에 적용하는 것이 바람직하다. DRAM 등의 메모리를 갖는 반도체 집적 회로 장치에서는 메모리 셀 영역에서의 소자나 배선의 미세화가 진행되고 있다. 이 때문에, 워드선이나 데이터선 또는 홀 패턴의 형성에 있어서는 레벤손형 위상 시프트 마스크를 사용하지 않으면 패턴의 전사를 할 수 없는 경우가 있다. 한편, 메모리 셀 영역 이외의 주변 회로 영역이나 다른 논리 회로 영역으로서는 레벤손형 위상 시프트 마스크를 사용하지 않아도 좋지만, 고객의 요구나 제품의 사양에 의해 주변 회로나 논리 회로의 패턴이 여러가지로 변경되는 경우가 있다. 마스크 PM₁₀은 그 양방의 요구에 대응할 수 있다. 즉, 메모리 셀 영역 측에서는 미세한 소자나 배선의 패턴을 전사할 수 있고, 메모리 셀 영역 이외의 회로에서는 여러가지 패턴 형상의 변경에 대하여 유연하게 단시간 내에 대향할 수 있다. 그 수정, 변경은 위상 시프터용 홈을 형성한 후의 단계부터 가능하기 때문에 마스크 제조 시간의 단축을 도모할 수 있다. 그 외에는 제10 실시예에서도, 상기 제1 실시예∼제9 실시예와 동일한 효과를 얻을 수 있다.

(제11 실시예)

제11 실시예는 마스크의 변형예를 설명한 것으로서, 통상의 레벤손형 위상 시프트 마스크와, 상기 제1 실시예∼제4 실시예의 레지스트막의 차광 패턴으로 구성한 레벤손형 위상 시프트 마스크의 조합예에 대하여 설명한다.

도 38은 제11 실시예의 마스크 PM₁₁의 구체예를 나타내고 있으며, 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM₁₁이 예시되어 있다. 마스크 PM₁₁의 주면 상의 집적 회로 패턴 영역에는 레벤손형 위상 시프트 패턴 영역(도 38의 좌측)과, 상기 제1 실시예∼제4 실시예 등에서 설명한 레지스트막의 차광 패턴(3a)으로 구성한 레벤손형 위상 시프트 패턴 영역(도 38의 우측)이 배치되어 있다.

도 38의 좌측의 레벤손형 위상 시프트 패턴 영역은 상기 제10 실시예와 동일하므로, 설명을 생략한다. 도 38의 우측에는 예를 들면, 감광성 SOG막 등과 같은 감광성 투명막으로 형성된 위상 시프터(22b)가 패턴으로 형성되어 있다. 또한, 그 위상 시프터(22b)의 측면 및 측면 근방을 덮도록 레지스트막의 차광 패턴(3a)이 패턴으로 형성되어 있다. 이 차광 패턴(3a)에 의해 마스크 기판(1)의 주면의 일부가 노출되는 광 투과 패턴(16g)과, 위상 시프터(22b)의 상면의 일부가 노출되는 광 투과 패턴(16h)이 형성되어 있다. 그리고, 상호 인접한 광 투과 패턴(16g, 16h)을 투과한 각각의 광의 위상은 상호 180도 반전되어 있다.

이러한 마스크 PM₁₁을 제조하기 위해서는 우선, 마스크 기판(1)의 주면 상에 메탈로 이루어진 차광 패턴(2a, 2b)을 통상의 마스크와 마찬가지로 형성한 후, 마스크 기판(1)의 주면의 소정 부분에 홈을 파서 위상 시프터(22a)를 형성한다. 계속해서, 마스크 기판(1)의 주면 상에 감광성 SOG막 등을 도포하고, 이를 포토리소 그래피 기술에 의해 패턴 가공함으로써, 위상 시프터(22b)를 형성한다. 그 후, 마스크 기판(1)의 주면 상에 상기 차광막 형성용 레지스트막을 도포한 후, 이를 포토리소그래피 기술에 의해 패턴 가공함으로써 차광 패턴(3a)을 형성한다.

제11 실시예에서도, 상기 제1 실시예∼제9 실시예와 동일한 효과를 얻을 수 있다.

(제12 실시예)

제12 실시예는 마스크의 변형예를 설명한 것으로서, 통상의 마스크와, 상기 제11 실시예의 레지스트막의 차광 패턴으로 구성한 레벤손형 위상 시프트 마스크의 조합예에 대하여 설명한다.

도 39는 제11 실시예의 마스크 PM₁₂의 구체예를 나타내고 있으며, 배선 등과 같은 라인 패턴을 웨이퍼 상에 전사하는 마스크 PM₁₂가 예시되어 있다. 마스크 PM₁₂의 주면 상의 집적 회로 패턴 영역에는 통상의 마스크의 패턴 영역(도 39의 좌측)과, 상기 제11 실시예에서 설명한 레지스트막의 차광 패턴(3a)으로 구성한 레벤손형 위상 시프트 패턴 영역(도 39의 우측)이 배치되어 있다. 마스크 PM₁₂의 제조 방법은 상기 제11 실시예와 거의 동일하며, 홈형 위상 시프터(22a)의 형성 공정이 없는 것이 다르다.

제12 실시예에서도, 상기 제1 실시예∼제9 실시예와 동일한 효과를 얻을 수 있다.

(제13 실시예)

제13 실시예는 마스크의 변형예를 설명하는 것이다.

상기한 바와 같이 제13 실시예의 마스크에 있어서는 마스크 상의 패턴을 제거하기 때문에, 메탈로 형성된 차광 패턴에 어느 정도의 내성이 요구된다. 그래서, 제13 실시예에서는 메탈로 형성된 차광 패턴의 표면에 보호막을 형성한다.

도 40의 (a)는 제13 실시예의 마스크 PM₁₃ 단면의 구체예를 나타낸다. 마스크 기판(1) 상에 형성된 메탈의 차광 패턴(2a, 2b)의 표면[즉, 차광 패턴(2a, 2b)의 상면 및 측면] 및 마스크 기판(1)의 주면에는 예를 들면, 산화 실리콘 등으로 이루어진 얇은 보호막(23)이 피착되어 있다. 이에 따라, 마스크 PM₁₃의 레지스트막[차광 패턴(3a)] 박리 및 세정 처리에 있어서, 차광 패턴(2a, 2b)을 보호할 수 있다. 이 때문에, 차광 패턴(2a, 2b)의 내성을 향상시킬 수 있다. 특히, 미세한 집적 회로 패턴을 전사하기 위한 차광 패턴(2a)이 형성되어 있는 경우, 보호막(23)이 차광 패턴(2a)의 표면 전체를 덮는 본 발명에서의 구조는 차광 패턴(2a)의 내 박리성을 향상시키는 데 있어서 바람직하다. 보호막(23)은 차광 패턴(2a, 2b)의 패턴 가공 후, 예를 들면, CVD법 또는 스퍼터링법 등에 의해 형성되어 있다. 레지스트막의 차광 패턴(3a)은 그 보호막(23) 상에 패턴으로 형성되어 있다. 도 40의 (b)는 차광 패턴 (3a)을 제거한 상태를 나타낸다. 새로운 차광 패턴을 형성하기 위해서는 상기 제1 실시예와 마찬가지로 차광 패턴으로 형성용 레지스트막을 도포하고, 이에 전자선 등을 이용하여 패턴을 묘화하면 좋다. 또, 이 구조는 상기 제1 실시예∼제12 실시예의 어느 마스크에 대해서도 적용할 수 있다.

제13 실시예에 있어서는 상기 제1 실시예∼제12 실시예에서 얻어지는 효과 외에 마스크 PM₁₃의 수명을 연장시킬 수 있다는 효과를 얻을 수 있다.

(제14 실시예)

제14 실시예는 상기 제13 실시예의 변형예에 대하여 설명한다.

도 41의 (a)는 제14 실시예의 마스크 PM₁₄ 단면의 구체예를 나타낸다. 제14 실시예에 있어서는 보호막(23)이 차광 패턴(2a, 2b)의 상면에만 피착되어 있는 경우가 예시되어 있다. 이 경우의 보호막(23)은 마스크 기판(1) 상에 차광막을 스퍼터링법에 의해 피착한 후, 그 위에 보호막(23)을 CVD법 또는 스퍼터링법 등에 의해 피착하고, 또한 차광막을 패턴 가공함으로써 차광 패턴(2a, 2b)을 형성할 때 동시에 형성된다. 그 외에는 상기 제13 실시예와 동일하다. 도 41의 (b)는 차광 패턴(3a)을 제거한 상태를 나타낸다. 이 경우도 차광 패턴(2a, 2b)의 내성을 향상시킬 수 있어서, 마스크 PM₁₄의 수명을 연장시킬 수 있다.

(제15 실시예)

제15 실시예는 마스크의 변형예에 대하여 설명한다.

본 발명자의 검토에 따르면, 상기 집적 회로 패턴이나 마크 패턴을 형성하기 위한 레지스트막의 차광 패턴을 마스크 기판의 주면 상에 형성한 후, 그 주면 상에 상기 차광 패턴을 덮는 투명한 보호막을 형성하는 것도 유효하다는 것을 알 수 있었다. 이에 따라, 상기 레지스트막으로 형성된 차광 패턴의 기계적 강도를 향상시킬 수 있다. 또한, 보호막에 의해 산소를 차단함으로써, 레지스트막으로 형성된 차광 패턴의 막질의 변화를 방지할 수 있다.

도 42는 그 구체예를 나타낸다. 마스크 PM₁₅를 구성하는 마스크 기판 (1)의 주면상의 전면에는 예를 들면, 산화 실리콘막 또는 도포 규소 화합물로 이루어진 보호막(24)이 형성되어 있다. 보호막(24)을 산화 실리콘막 등으로 할 경우, 예를 들면, 스퍼터링법이나 CVD법에 의해 형성하면 좋다. 또한, 보호막(24)을 도포 규소 화합물로 할 경우, 그 도포 후에 예를 들면, 100∼200°정도의 열 처리를 실시하면 좋다.

또한, 제15 실시예의 마스크 PM₁₅에 있어서는 보호막(24)이 차광 패턴(2a, 2b, 3a)을 덮도록, 마스크 기판(1)의 주면상의 전면에 피착되어 있다. 즉, 마스크 PM₁₅를 검사 장치나 노광 장치 등에 장착하는 경우, 마스크 PM₁₅의 보호막(24)이 검사 장치나 노광 장치 등의 장착부에 접하는 구조가 된다. 따라서, 상기 제1 실시예∼제14 실시예와 마찬가지로, 검사 장치나 노광 장치 등의 장착부(5)가 마스크 기판(1) 상의 레지스트막의 패턴[차광 패턴(3a) 등]에 직접 접하지 않기 때문에, 그 장착에 의해 레지스트막의 박리나 삭제를 방지할 수 있고, 그에 따른 이물질 발생을 방지할 수 있다. 또, 이 구조는 상기 제1 실시예∼제14 실시예의 포토마스크에도 적용할 수 있다.

(제16 실시예)

제16 실시예에 있어서는 마스크 상에 메탈의 차광 패턴과 레지스트막의 차광 패턴을 형성한 경우에 발생되는 문제 및 그 해결 수단에 대하여 설명한다.

도 43의 (a)는 웨이퍼 상에 있어서 상호 인접한 복수의 라인 패턴을 전사하는 마스크의 주요부 평면도이고, 상기 라인 패턴을 전사하는 메탈의 차광 패턴(2a)과 레지스트막의 차광 패턴(3a)의 접속부를 나타낸다. 또한, 도 43의 (b)는 도 43의 (a)의 A-A선 단면도를 나타낸다.

여기서는 차광 패턴(2a, 3a)이 위치 편차없이 중첩되어 있는 경우가 예시되어 있다. 그러나, 차광 패턴(2a, 3a) 각각을 패턴 가공할 때, 반드시 이와 같이 위치 정렬하여 배치할 수 있는 것은 아니고, 도 44의 (a)에 도시한 바와 같이 패턴의 폭 방향으로 어긋나는 경우가 있다. 이와 같이 패턴이 어긋나면, 인접 패턴 간격 d₁을 확보할 수 없는 문제가 발생된다. 또한, 도 44의 (b)에 도시한 바와 같이 고립된 차광 패턴(2a, 3a)의 중첩 부분이라도, 각각의 패턴이 그 폭 방향으로 대폭 어긋나서 충분한 접속 상태를 확보할 수 없는 경우가 있다.

그래서, 도 45에 도시한 바와 같이 제16 실시예의 마스크 PM₁₆에 있어서는 본래 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)을 접속해야 할 개소이어도 소정의 조건에 해당하는 경우, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)을 분리하여 배치하도록 하였다.

도 46의 (a)는 제16 실시예의 마스크 PM₁₆에 있어서, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)의 위치 관계가 패턴 폭 방향으로 어긋나게 배치된 경우를 나타낸다. 도 46의 (b)는 그 마스크 PM₁₆을 이용하여 웨이퍼(8) 상의 도체 막 패턴(10a₁)을 형성한 경우의 평면도를 나타낸다. 또한, 도 46의 (c)는 도 46의 (b)의 A-A선 단면도를 나타낸다. 그런데, 본래 도체막 패턴(10a₁, 10a₁)은 접속되지 않으면 안되기 때문에, 도 47의 (a)∼(c)에 도시한 바와 같이 도체막 패턴(10a₁, 10a₁)을 그 상층의 도체막 패턴(10f)에서 접속하도록 하였다. 도 47의 (a)는 도체막 패턴(10a₁, 10a₁)의 상대적 위치 관계가 양호한 경우를 나타내고, 도 47의 (b)는 어긋난 경우를 나타내고, 도 47의 (c)는 도 47의 (a), (b)의 A-A선 단면도를 나타낸다. 각각의 도체막 패턴(10a₁, 10a₁)은 절연막(9b)에 형성된 관통 홀(25)을 통해 도체막 패턴(10f)에 전기적으로 접속되고, 상호 전기적으로 접속되어 있다.

(제17 실시예)

제17 실시예는 상기 제16 실시예에서 설명한 과제를 해결하기 위한 다른 수단을 설명한다.

제17 실시예에 있어서는 메탈의 차광 패턴 및 레지스트막의 차광 패턴의 양방 또는 한쪽에 있어서, 그 각각의 접속부를 다른 패턴 부분보다 폭넓게 하였다. 도 48은 그 구체예를 나타낸다. 도 48의 (a)는 마스크 PM₁₇의 주요부 평면도, 도 48의 (b)는 도 48의 (a)의 A-A선 단면도를 나타낸다. 여기서는 메탈의 차광 패턴(2a) 단부가 다른 부분보다 폭넓게 되어 있다. 레지스트막의 차광 패턴(3a) 단부는 메탈의 차광 패턴(2a)의 폭 넓은 부분과 중첩되어 있다. 이에 따라, 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)의 상대적 위치가 다소 어긋났다 고 하여도 각각의 패턴의 중첩량을 충분히 확보할 수 있다. 마스터 PM₁₇에 의해 전사되는 패턴을 도 49에 도시한다. 메탈의 차광 패턴(2a)에서 전사된 도체막 패턴(10a₁)과, 레지스트막의 차광 패턴(3a)에서 전사된 도체막 패턴(10a₁)의 접속 부분에는 폭 넓은 부분이 형성되지만, 양방은 설계한대로 접속되어 있다. 또, 도 49의 (a)는 웨이퍼의 주요부 평면도, 도 49의 (b)는 도 49의 (a)의 A-A선 단면도이다.

또한, 다른 방법으로서 차광 패턴(2a, 3a)이 중첩량을 패턴의 위치 정렬 정밀도 이상으로 하여도 좋다.

(실시예 18)

본 실시예 18은 상기 실시예 17의 변형예를 설명하는 것이다.

본 실시예 18에 있어서는 도 50에 도시한 바와 같이 마스크 PM₁₈의 메탈의 차광 패턴(2a) 및 레지스트막의 차광 패턴(3a)의 양방에 있어서 각각의 접속 부분의 폭을 넓게 하였다. 도 50의 (a)는 차광 패턴(2a, 3a)이 위치 정렬하게 배치된 경우를 나타내고, 도 50의 (b)는 차광 패턴(2a, 3a)이 그 폭 방향으로 어긋나서 배치된 경우를 나타낸다. 이 경우도 메탈의 차광 패턴(2a)과, 레지스트막의 차광 패턴(3a)과의 상대적 위치가 다소 어긋났다고 해도 각각의 패턴의 중첩량을 충분히 확보할 수 있다. 또한, 이 경우에는 차광 패턴(2a, 3a) 단부의 증분량을 작게 할 수 있기 때문에, 인접 피치가 좁은 전사 패턴의 전사에도 사용할 수 있다.

(실시예 19)

본 실시예 19에 있어서는 예를 들면, 게이트 어레이나 표준 셀 등과 같은 ASIC(Application Specific IC)의 제조에 본 발명의 기술 사상을 적용한 경우에 대해 설명한다.

도 51은 본 실시예 19의 반도체 칩(8c₄)의 구성예를 나타낸다. 반도체 칩(8c₄)의 주면에는 메모리부, IF 제어부, CPU부, 어플리케이션 논리 회로 및 아날로그부가 배치되어 있다. 반도체 칩(8c₄)에 있어서, 이들 회로군의 외주에는 복수의 입출력 회로 영역(26)이 반도체 칩(8c₄)의 외주를 따라서 나란히 배치되어 있다. 각 입출력 회로 영역(26)에는 입력 회로, 출력 회로 또는 입출력 양방법 회로 등이 배치되어 있다. 또한, 그 외주에는 각 입출력 회로 영역(26)마다 본딩 패드 BP가 배치되어 있다.

이 중, IF 제어부 및 어플리케이션 논리 회로는 고객의 요구 등에 의해 수정이나 변경이 발생하기 쉽다. 그래서, 그 부분을 게이트 어레이화하고, 또한, 상기 실시예 1∼실시예 18에서 설명한 바와 같이 그 부분을 전사하는 마스크 상의 차광 패턴을 레지스트막으로 형성하도록 하였다. 또한, 그 이외의 회로 영역의 패턴을 전사하는 마스크 상의 차광 패턴을 메탈로 형성하였다.

도 52의 (a)는 상기 IF 제어부 및 어플리케이션 논리 회로에 배치된 기본 셀 BC의 평면도, 도 52의 (b)는 도 52의 (a)의 단면도를 나타낸다. IF 제어부 및 어플리케이션 논리 회로의 형성 영역에는 예를 들면, 복수의 기본 셀 BC가 전면에 깔려 배치되어 있다(소위 SOG 구조 : Sea Of Gate). 기본 셀 UC는 예를 들면, 2개의 nMISQn 및 2개의 pMISQp로 구성되어 있다. 게이트 전극(10b)은 nMISQn 및 pMISQp에 공유되어 있고, 양방의 영역에 걸쳐 배치되어 있다. 전원 배선(10V_DD)은 고전위(예를 들면, 3.3V 또는 1.8V 정도)측의 전원 배선이고, 전원 배선(10V_SS)은 저전위(예를 들면, 0V 정도)측의 전원 배선이다. 전원 배선(10V_DD, 10V_SS)은 게이트 전극(10b)과 교차하고, 또한, n웰 NWL 및 p웰 PWL의 연장 방향을 따르도록 배치되어 있다. 또, nMISQn 및 pMISQp의 세로 구조에 대해서는 상기 실시예 1에서 설명하였기 때문에, 설명을 생략한다.

이러한 기본 셀 BC의 단계까지는 형성되어 있다. 또한, 기본 셀 BC의 단계까지의 패턴 형상이 정해져 있기 때문에, 이 기본 셀 BC의 패턴은 통상의 마스크로 패턴으로 형성한다. 원하는 회로는 이 상층의 배선층, 컨택트홀 및 관통 홀의 배치에 의해 구성한다. 도 52의 (c)는 제1층 배선(10e), 제2층 배선(10g) 및 제3층 배선(10h)을 형성한 후의 단면도를 나타낸다. 제2층 배선(10g)은 층간 절연막(9f)에 천공된 관통 홀(27a)을 통하여 제1층 배선(10e)과 전기적으로 접속되어 있다. 또한, 제3층 배선(10h)은 층간 절연막(9g)에 천공된 관통 홀(27b)을 통하여 제2층 배선(10g)과 전기적으로 접속되어 있다. 이러한 제1∼제3층 배선(10e, 10g, 10h)의 패턴 형상, 컨택트홀(15) 및 관통 홀(27a, 27b)의 배치는 고객의 요구에 의해 여러 가지로 변경되는 경우가 있으므로, 이들의 패턴으로 형성에 있어서는 레지스트막으로 형성된 차광 패턴을 갖는 마스크를 이용한다.

다음으로, 마스크 상의 패턴 변경의 일례를 설명한다.

도 53은 상기 기본 셀 BC을 이용하여 형성된 NAND 회로 ND를 예시하고 있다. 도 53의 (a)는 NAND 회로 ND의 심볼도, 도 53의 (b)는 그 회로도, 도 53의 (c)는 그 레이아웃 평면도를 나타낸다. 여기에는 두개의 입력 I₁, I₂ 및 하나의 출력 F를 갖는 NAND 회로 ND가 예시되어 있다.

도 53의 (c)에 도시한 바와 같이 입력 I₁, I₂에 접속된 배선(10i, 10i)은 각각 컨택트홀(15a, 15a)을 통하여 게이트 전극(10b, 10b)과 전기적으로 접속되어 있다. 전원 배선(10V_DD)은 컨택트홀(15b, 15c)을 통하여 양방의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 배선(10j)은 컨택트홀(15d)을 통하여 양방의 pMISQp에 공유의 반도체 영역(14)과 전기적으로 접속되어 있다. 또한, 배선(10j)은 컨택트홀(15e)을 통하여 한쪽의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또한, 전원 배선(10V_SS)은 컨택트홀(15f)을 통하여 한쪽의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또, 도 53에서는 컨택트홀(15a∼15f)의 평면 형상이 사각 형상으로 도시되어 있지만, 실제로는 일반적으로 대략 원 형상이 된다.

이 NAND 회로 ND의 컨택트홀 및 배선의 패턴을 전사하기 위한 마스크에 있어서의 패턴의 주요부 평면도의 일례를 도 54의 (a), 도 54의 (b)에 나타낸다. 또, 도 54의 (a), 도 54의 (b)의 마스크는 각각 다른 것이기 때문에, 양방의 위치 관계를 알 수 있도록 X-Y축을 표시하였다.

도 54의 (a)는 도 53의 (c)의 컨택트홀(15a∼15f)을 웨이퍼 상에 전사하기 위한 마스크 PM19C의 패턴을 예시하고 있다. 차광막(3f)은 상기 실시예 1 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3f)에는 부분적으로 차광막(3f)이 제거되어 평면 사각 형상의 미세한 광 투과 패턴(16g)이 복수 개소에 개구되어 있다. 광 투과 패턴(16g)이 컨택트홀(15a∼15f)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 포지티브형의 레지스트막을 사용한다.

도 54의 (b)는 도 53의 (c)의 배선(10i, 10j) 및 전원 배선(10V_DD, 10V_SS)을 웨이퍼 상에 전사하기 위한 마스크 PM19L의 패턴을 예시하고 있다. 차광막(3g)은 상기 실시예 1 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3g)에는 부분적으로 차광막(3g)이 제거되어 광 투과 패턴(16h)이 복수 개소에 개구되어 있다. 광 투과 패턴(16h)은 배선(10i, 10j) 및 전원 배선(10V_DD, 10V_SS)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 네가티브형의 레지스트막을 사용한다.

도 55는 상기 기본 셀 BC을 이용하여 형성된 2입력의 NOR 회로 NR를 예시하고 있다. 도 55의 (a)는 NOR 회로 NR의 심볼도, 도 55의 (b)는 그 회로도, 도 55의 (c)는 그 레이아웃 평면도를 나타낸다. 여기서는 도 53의 (c)의 NAND 회로 구성과 다른 부분을 설명한다.

도 55의 (c)에 도시한 바와 같이 전원 배선(10V_DD)은 컨택트홀(15b)을 통하여 한쪽의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 배선(10k)은 컨택 트홀(15g)을 통하여 한쪽의 pMISQp의 반도체 영역(14)과 전기적으로 접속되어 있다. 또한, 배선(10k)은 컨택트홀(15h)을 통하여 양방의 nMISQn의 공유의 반도체 영역(13)과 전기적으로 접속되어 있다. 또한, 전원 배선(10V_SS)은 컨택트홀(15f, 15i)을 통하여 양방의 nMISQn의 반도체 영역(13)과 전기적으로 접속되어 있다. 또, 도 55에서도 컨택트홀(15a, 15b, 15f, 15g∼15i)의 평면 형상이 사각 형상으로 도시되어 있지만, 실제로는 일반적으로 대략 원 형상이 된다.

이 NOR 회로 NR의 컨택트홀 및 배선의 패턴을 전사하기 위한 마스크에 있어서의 패턴의 주요부 평면도의 일례를 도 56의 (a), 도 56의 (b)에 나타낸다. 또, 도 56의 (a), 도 56의 (b)의 마스크는 각각 다른 것이기 때문에, 양방의 위치 관계를 알 수 있도록 X-Y축을 표시하였다.

도 56의 (a)는 도 55의 (c)의 컨택트홀(15a, 15b, 15f, 15g∼15i)을 웨이퍼 상에 전사하기 위한 마스크 PM19C의 패턴을 예시하고 있다. 차광막(3h)은 상기 실시예 1 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3h)에는 차광막(3h)이 부분적으로 제거되어 평면 사각 형상의 미세한 광 투과 패턴(16i)이 복수 개소에 개구되어 있다. 광 투과 패턴(16i)이 컨택트홀(15a, 15b, 15f, 15g∼15i)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 포지티브형의 레지스트막을 사용한다.

도 56의 (b)는 도 55의 (c)의 배선(10i, 10k) 및 전원 배선(10V_DD, 10V_SS)을 웨이퍼 상에 전사하기 위한 마스크 PM19L의 패턴을 예시하고 있다. 차광막(3i)은 상기 실시예 1 등에서 설명한 차광 패턴(3a)과 동일한 레지스트 재료로 형성되어 있다. 차광막(3i)에는 차광막(3i)이 부분적으로 제거되어 광 투과 패턴(16j)이 복수 개소에 개구되어 있다. 광 투과 패턴(16j)이 배선(10i, 10k) 및 전원 배선(10V_DD, 10V_SS)을 형성하는 패턴이다. 마스크 상의 패턴을 웨이퍼 상에 전사할 때, 웨이퍼 상에서는 네가티브형의 레지스트막을 사용한다.

이러한 도 54 및 도 56의 마스크 PM19C, PM19L의 패턴 변경은 상기 실시예 1 등에서 설명한 것 마찬가지로 행하면 좋다. 예를 들면, 도 54의 마스크 PM19C의 NAND 회로용의 패턴을 도 56의 마스크 PM19C의 NOR 회로용의 패턴으로 변경하기 위해서는 도 54의 마스크 PM19C 상의 차광막(3f)을 제거한 후, 마스크 기판 상에 새롭게 상기 차광막 형성용의 레지스트막을 도포하고, 그 레지스트막에 NOR 회로용의 패턴을 전자선 또는 자외선 등에 의해 묘화함으로써, 도 56의 마스크 PM19C의 차광막(3h) 및 광 투과 패턴(16i)을 형성하면 좋다. 즉, 패턴을 NAND 회로에서 NOR 회로로, 반대로 NOR 회로에서 NAND 회로로 용이하며 단시간에 변경할 수 있다. 따라서, 그 마스크를 이용하는 반도체 집적 회로 장치의 개발 및 제조 시간을 대폭 단축할 수 있다. 또한, 재료비 및 공정비를 저감시킬 수 있기 때문에, 반도체 집적 회로 장치의 비용을 대폭 저감하는 것이 가능해진다. 이 때문에, 소량 생산의 반도체 집적 회로 장치라도 비용 절감을 실현하는 것이 가능해진다.

이와 같이 본 실시예 19에 있어서도 상기 실시예 1 등과 동일한 효과가 얻어진다.

(실시예 20)

본 실시예 20에 있어서는 예를 들면, 마스크 ROM의 제조에 본 발명의 기술 사상을 적용한 경우에 대해 설명한다.

마스크 ROM에서는 메모리 셀이 하나의 MIS로 형성되기 때문에 대용량의 메모리를 실현할 수 있다. 또한, 기입 동작이 불필요하기 때문에 전체의 회로 구성을 심플하게 할 수 있다. 그러나, 고객의 요구에 따라서 메모리의 내용이 변하기 때문에, TAT가 다른 ROM(예를 들면, EEPROM(Electric Erasable Programmable Read Only Memory))에 비해 길어진다. 또한, 고객의 다종다양한 ROM 코드마다 다른 마스크를 작성해야만 하기 때문에, 소량 생산일 때는 제품 비용이 높아지는 문제가 있다. 그래서, 본 실시예 20에 있어서는 상기 베이스 데이터를 기초로 하여, 메모리 셀 영역 부분의 변경을 동반한 각종 패턴을 상기 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 전사함으로써, 메모리 내용을 변경하도록 하였다. 또, 마스크에 있어서, 메모리 셀 영역 이외의 영역의 패턴을 전사하는 패턴은 메탈로 이루어진 차광 패턴으로 형성하였다. 물론, 그 집적 회로 패턴 모두를 레지스트막으로 이루어진 차광 패턴으로 형성해도 좋다.

도 57은 마스크 ROM의 베이스 데이터를 나타내며, 도 57의 (a)는 메모리 셀 영역의 레이아웃 평면도, 도 57의 (b)는 그 회로도, 도 57의 (c)는 도 57의 (a)의 A-A선의 단면도를 나타낸다. 여기서는 이온 주입 프로그램 방식의 마스크 ROM이 예시되어 있다. 데이터선(10m)은 컨택트홀(15j)을 통하여 반도체 영역(13)과 전기적으로 접속되어 있다. 게이트 전극(10b)은 워드선 WL의 일부로 형성되어 있다. 데이터선(10m)과 워드선 WL과의 교점 근방의 하나의 nMOSQn에 의해서 하나의 메모리 셀이 형성되어 있다. 이 이온 주입 프로그램 방식의 ROM에서는 메모리 셀을 구성하는 nMISQn의 채널 영역에 불순물을 도입하는지의 여부로, nMISQn의 임계치 전압을 높은 타입(워드선 WL이 하이 레벨이라도 도통하지 않을 정도로 높음)과, 임계치 전압이 낮은 타입(워드선 WL이 하이 레벨에서 도통)으로 구별하여 제조하고, 그것을 정보의 "0", "1"에 대응시키는 방식이다. 이 베이스 데이터의 패턴의 전사는 상기 메탈을 차광 패턴으로 하는 마스크를 사용하였다. 물론, 그 베이스 데이터의 패턴을 레지스트막으로 이루어진 차광 패턴으로 형성해도 좋다.

다음으로, 마스크 ROM에서의 정보 재기입 방법의 일례를 도 58∼도 60에 의해 설명한다. 또, 도 58 및 도 59의 각 도면에 있어서, 도 58 및 도 59의 (a)는 마스크의 주요부 평면도, 도 58 및 도 59의 (b)는 메모리의 정보 기입용의 패턴을 나타내는 마스크 ROM의 메모리 셀 영역의 레이아웃 평면도, 도 58 및 도 59의 (c)는 정보 기입 공정시의 도 57의 (a)의 A-A선에 상당하는 부분의 단면도를 나타낸다.

우선, 도 58에서는 도 58의 (a)에 도시한 마스크 PM₂₀을 이용하여, 데이터 베이스 상에 도 58의 (b)에 도시한 개구 패턴(28a)을 형성하고, 도 58의 (c)에 도시한 바와 같이 개구 패턴(28a)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM₂₀의 차광막(3j)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3j)의 일부가 제거되어 평면 사각 형상의 광 투과 패턴(16k)이 개구되어 있다. 이 광 투과 패턴(16k)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28a)을 형성하는 패턴으로 이루어져 있다. 레지스트막(11b)은 포지티브형의 레지스트를 이용하고 있다. 또, 정보 기입을 위한 불순물 주입 공정은 게이트 전극(10b)(즉, 워드선 WL)의 형성 공정 전에 행한다. 그 불순물로서는 nMISQn의 임계치를 높게 하고 싶은 경우에는 예를 들면, 붕소를 도입하면 좋고, nMISQn의 임계치를 낮게 하고 싶은 경우에는 예를 들면, 인 또는 비소를 도입하면 좋다.

다음으로, 도 59에서는 도 59의 (a)에 도시한 마스크 PM₂₀을 이용하여, 데이터 베이스 상에 도 59의 (b)에 도시한 개구 패턴(28b, 28c)을 형성하고, 도 59의 (c)에 도시한 바와 같이 개구 패턴(28b, 28c)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM₂₀의 차광막(3k)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3k)의 일부가 제거되어 평면 사각 형상의 2개의 광 투과 패턴(16m, 16n)이 개구되어 있다. 이 광 투과 패턴(16m, 16n)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28b, 28c)을 형성하는 패턴으로 되어 있다.

다음으로, 도 60에서는 도 60의 (a)에 도시한 마스크 PM₂₀을 이용하여, 데이터 베이스 상에 도 60의 (b)에 도시한 개구 패턴(28d)을 형성하고, 도 60의 (c)에 도시한 바와 같이 개구 패턴(28d)으로부터 노출되는 반도체 기판(8s)에 불순물을 이온 주입함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM₂₀의 차광막(3m)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3m)의 일부가 제거되어 광 투과 패턴(16p)이 개구되어 있다. 이 광 투과 패턴(16p)은 웨이퍼(8) 상의 레지스트막(11b)에 개구 패턴(28d)을 형성하는 패턴으로 이루어져 있다.

이러한 도 58∼도 60의 마스크 PM₂₀의 패턴 변경은 상기 실시예 1 등에서 설명한 것과 마찬가지로 행하면 좋다. 예를 들면, 도 58의 마스크 PM₂₀의 패턴을 도 59의 마스크 PM₂₀의 패턴으로 변경하기 위해서는 도 58의 마스크 PM₂₀ 상의 차광막(3j)을 제거한 후, 마스크 기판 상에 새롭게 상기 차광막 형성용의 레지스트막을 도포하고, 그 레지스트막의 소정 위치에 전자선 또는 자외선 등을 조사함으로써, 도 59의 마스크 PM₂₀의 차광막(3k) 및 광 투과 패턴(16m, 16n)을 형성하면 좋다. 이에 따라, 다품종의 마스크 ROM을 효율적으로 제조할 수 있다. 또한, 다품종의 마스크 ROM의 TAT를 대폭 단축할 수 있다. 또한, 재료비 및 공정비를 내릴 수 있기 때문에, 소량 생산이라도 마스크 ROM의 비용을 대폭 줄일 수 있다.

이와 같이 본 실시예 20에 있어서도 상기 실시예 1 등과 동일한 효과가 얻어진다.

(실시예 21)

본 실시예 21은 상기 실시예 20의 변형예이고, 상기 실시예 20의 마스크 ROM과는 다른 정보 재기입 방식을 설명하는 것이다.

도 61은 본 실시예 21의 마스크 ROM의 베이스 데이터를 나타내며, 도 61의 (a)는 메모리 셀 영역의 레이아웃 평면도, 도 61의 (b)는 그 회로도, 도 61의 (c)는 도 61의 (a)의 A-A선의 단면도를 나타낸다. 여기서는 컨택트홀 프로그램 방식의 마스크 ROM이 예시되어 있다. 이 컨택트홀 프로그램 방식의 ROM에서는 반도체 영역(13)과 데이터선(10m)을 접속하는 컨택트홀(도 61의 (b)의 파선)의 레이아웃의 방법으로 프로그램을 행하는 방식이다. 본 실시예 21에서도, 베이스 데이터의 패턴의 전사는 상기 메탈을 차광 패턴으로 하는 마스크를 사용하였다.

다음으로, 마스크 ROM에서의 정보 재기입 방법의 일례를 도 62∼도 65에 의해 설명한다. 또, 도 62, 도 64 및 도 65의 각 도면에 있어서, 도 62, 도 64 및 도 65의 (a)는 마스크의 주요부 평면도, 도 62, 도 64 및 도 65의 (b)는 메모리의 정보 기입용의 패턴을 나타내는 마스크 ROM의 메모리 셀 영역의 레이아웃 평면도, 도 62, 도 64 및 도 65의 (c)는 그 회로도, 도 62, 도 64 및 도 65의 (d)는 도 62, 도 64 및 도 65의 (b)의 A-A선의 단면도를 나타낸다.

우선, 도 62에서는 도 62의 (a)에 도시한 마스크 PM₂₁을 이용하여, 데이터 베이스 상에 도 62의 (b)에 도시한 컨택트홀(15k)을 형성하고, 도 62의 (c), 도 62의 (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다.

마스크 PM₂₁의 차광막(3p)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3p)의 일부가 제거되어 평면 사각 형상의 광 투과 패턴(16m)이 개구되어 있다. 이 광 투과 패턴(16m)은 웨이퍼(8) 상의 레지스트막 에 컨택트홀(15k) 형성용의 개구 패턴을 형성하는 패턴으로 이루어져 있다. 이 컨택트홀(15k)의 형성 방법은 상기 실시예 1 등에서 설명한 것과 동일하다. 간단하게 설명하면 다음과 같다. 우선, 도 63의 (a)에 도시한 바와 같이 절연막(9d) 상에 포지티브형의 레지스트막(11b)을 도포한 후, 그 레지스트막(11b)에 상기 도 62의 마스크 PM₂₁을 이용하여 패턴을 전사하고, 현상 처리 등을 실시함으로써 개구 패턴(28e)을 형성한다. 계속해서, 그 레지스트막(11b)을 에칭 마스크로 하여 에칭 처리를 실시함으로써, 도 63의 (b)에 도시한 바와 같이 절연막(9d)에 반도체 기판(8s)의 일부가 노출되는 컨택트홀(15k)을 형성한다.

다음으로, 도 64에서는 도 64의 (a)에 도시한 마스크 PM₂₁을 이용하여, 데이터 베이스 상에 도 64의 (b)에 도시한 2개의 컨택트홀(15m, 15n)을 형성하고, 도 64의 (c), 도 64의 (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM₂₁의 차광막(3q)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3q)의 일부가 제거되어 평면 사각 형상의 광 투과 패턴(16q)이 개구되어 있다. 이 광 투과 패턴(16q)은 웨이퍼(8) 상의 레지스트막에 컨택트홀(15m, 15n) 및 워드선 컨택트홀 형성용의 개구 패턴을 형성하는 패턴으로 이루어져 있다. 이 컨택트홀(15m, 15n) 및 워드선 컨택트홀의 형성 방법은 상기 도 63의 (a), 도 63의 (b)에서 설명한 것과 동일하기 때문에 설명을 생략한다.

다음으로, 도 65에서는 도 65의 (a)에 도시한 마스크 PM₂₁을 이용하여, 데이 터 베이스 상에 도 65의 (b)에 도시한 3개의 컨택트홀(15k, 15m, 15n)을 형성하고, 도 65의 (c), 도 65의 (d)에 도시한 바와 같이 소정의 nMISQn의 반도체 영역(13)과 데이터선(10m)을 접속함으로써, 메모리 정보를 기입하는 경우를 예시하고 있다. 마스크 PM₂₁의 차광막(3r)은 상기 실시예 1의 차광 패턴(3a)과 동일한 레지스트 재료로 이루어진다. 차광막(3r)의 일부가 제거되어 평면 사각 형상의 광 투과 패턴(16r)이 개구되어 있다. 이 광 투과 패턴(16r)은 웨이퍼(8) 상의 레지스트막에 컨택트홀(15k, 15m, 15n) 및 워드선 컨택트홀 형성용의 개구 패턴을 형성하는 패턴으로 이루어져 있다. 이 컨택트홀(15k, 15m, 15n) 및 워드선 컨택트홀의 형성 방법은 상기 도 63의 (a), 도 63의 (b)에서 설명한 것과 동일하기 때문에 설명을 생략한다.

이러한 도 62, 도 64 및 도 65의 마스크 PM₂₁의 패턴 변경은 상기 실시예 1 등에서 설명한 것과 마찬가지로 행하면 좋다. 예를 들면, 도 62의 마스크 PM₂₁의 패턴을 도 64의 마스크 PM₂₁의 패턴으로 변경하기 위해서는 도 62의 마스크 PM₂₁ 상의 차광막(3p)을 제거한 후, 마스크 기판 상에 새롭게 상기 차광막 형성용의 레지스트막을 도포하고, 그 레지스트막의 소정 위치에 전자선 또는 자외선 등을 조사함으로써, 도 64의 마스크 PM₂₁의 차광막(3q) 및 광 투과 패턴(16q)을 형성하면 좋다. 이에 따라, 상기 실시예 20과 마찬가지로 다품종의 마스크 ROM을 효율적으로 제조할 수 있다. 또한, 다품종의 마스크 ROM의 TAT를 대폭 단축할 수 있다. 또한, 재 료비 및 공정비를 내릴 수 있기 때문에, 소량 생산이라도 마스크 ROM의 비용을 대폭 줄일 수 있다.

이와 같이 본 실시예 21에 있어서도 상기 실시예 1 등과 동일한 효과가 얻어진다.

(실시예 22)

본 실시예 22는 상기 실시예 20의 변형예이고, 상기 실시예 20과는 다른 구조의 마스크 ROM을 설명하는 것이다.

도 66은 본 실시예 22의 NAND형의 마스크 ROM의 일부를 나타낸다. 메모리 셀을 구성하는 복수의 nMISQn이 반도체 영역(13)을 통해 병렬로 접속되어 있다. 프로그램 방식은 이온 주입 방식이 채용되고 있다. 즉, 이온 주입된 부분의 nMISQn(메모리 셀)이 공핍형이 되고, 이온 주입되어 있지 않은 부분의 nMISQn(메모리 셀)이 증강형이 되어 이들이 각각 정보의 "0", "1"에 대응하도록 되어 있다.

도 66에서는 nMISQnd의 채널 영역에 불순물이 도입되어 디플리션(depletion)형으로 되어 있는 경우가 예시되어 있다. 메모리의 정보 기입용의 패턴을 나타내는 개구 패턴(28f)은 nMISQnd에 프로그램(불순물 이온 주입)을 행할 때의 이온 주입 마스크의 개구 패턴을 나타낸다. 또, 반도체 영역(13V_SS)은 저전위(예를 들면, 0V=GND)측의 전원 배선으로서의 기능도 갖고 있다.

본 실시예 22에 있어서의 마스크 상의 패턴의 변경 방법이나 프로그램을 위한 웨이퍼로의 선택적인 불순물의 도입 방법은 상기 실시예 20과 동일하기 때문에 설명을 생략한다.

본 실시예 22에서도, 상기 실시예 21과 동일한 효과를 얻는 것이 가능해진다.

(실시예 23)

본 실시예에 있어서는 상기한 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 반도체 집적 회로 장치의 특성 조정을 행하는 경우에 대해 설명한다.

도 67 및 도 68은 웨이퍼 상에 형성되는 반도체 집적 회로 장치 내의 회로이고, 그 특성 조정을 행하는 회로를 예시하고 있다.

도 67은 직렬로 접속된 복수의 저항 R1∼Rn에 의한 특성 조정의 회로도를 나타낸다. 회로(예를 들면, 반도체 집적 회로 장치의 CPU 등)에 접속된 단자 Ta와, 각 저항 R1∼Rn에 접속된 단자 Tb₁∼Tb_n과의 접속 상태를 접속부 J₁에 의해서 변화시킴으로써 회로 전체의 저항치를 변화시키도록 되어 있다.

또한, 도 68은 직렬로 접속된 복수의 컨덴서 C1∼Cn에 의한 특성 조정의 회로도를 나타낸다. 회로에 접속된 단자 Ta와, 각 C1∼Cn에 접속된 단자 Tb₁∼Tb_n과의 접속 상태를 접속부 J₁에 의해서 변화시킴으로써 회로 전체의 용량치를 변화시키도록 되어 있다.

반도체 집적 회로 장치의 개발시 등에 있어서는 상기한 바와 같은 저항이나 용량의 값을 여러 가지 변화시킴으로써, 예를 들면, 신호의 타이밍 조정 등과 같은 반도체 집적 회로 장치의 특성 조정을 행하는 경우가 있다. 이러한 패턴을 전사할 때 통상의 마스크를 이용하는 경우에는 도 67 및 도 68의 회로도로부터도 알 수 있는 바와 같이 변경 부분(접속부 J₁) 자체는 작음에도 불구하고, 조정할 때마다 마스크를 다시 제조해야만 한다. 따라서, 마스크의 제조에 시간이 걸리기 때문에, 반도체 집적 회로 장치의 개발 기간이 길어진다. 또한, 낭비가 많고, 재료비 및 공정비가 증가되기 때문에, 반도체 집적 회로 장치의 비용도 높아진다.

그래서, 본 실시예에 있어서는 마스크에 있어서, 상기 접속부 J₁을 전사하는 부분을 레지스트막을 차광 패턴에 의해 형성하도록 하였다. 도 69의 (a)는 웨이퍼 상에 형성되는 상기 단자 Ta, Tb₁∼Tb_n 부분의 평면도를 모식적으로 나타낸다. 여기서는 단자 Ta는 단자 Tb₁∼Tb_n 중 어느 것과도 접속되어 있지 않다. 도 69의 (b)는 도 69의 (a)의 단자 Ta, Tb₁∼Tb_n을 전사하기 위한 마스크 PM₂₃ 상의 차광 패턴(2g)을 나타낸다. 차광 패턴(2g)은 상기 실시예 1 등에서 설명한 차광 패턴(2a)과 동일하게 메탈로 구성되어 있다. 이것을 베이스 데이터로 한다. 여기서, 예를 들면, 도 70의 (a)에 도시한 바와 같이 단자 Ta와 단자 Tb₁을 접속하고 싶은 경우에는 도 70의 (b)에 도시한 바와 같이 마스크 PM₂₃의 마스크 기판(1)의 주면[메탈의 차광 패턴(2g)이 형성된 면] 상에 있어서, 단자 Ta, Tb₁의 접속부 J₁에 상당하는 위치에 레지스트막의 차광 패턴(3s)을 형성하면 좋다. 차광 패턴(3s)의 레지스트 재료, 형성 방법 및 변경 방법은 상기 실시예 1에서 설명한 것과 동일하 다. 이 때문에, 단자 Ta와, 단자 Tb₁∼Tb_n과의 접속 변경을 용이하며 단시간으로, 또한 저비용으로 행하는 것이 가능해진다. 따라서, 반도체 집적 회로 장치의 개발 시간을 대폭 단축할 수 있다. 또한, 반도체 집적 회로 장치의 비용을 저감하는 것이 가능해진다.

이러한 본 실시예 23에서도, 상기 실시예 1 등과 동일한 효과를 얻는 것이 가능해진다.

(실시예 24)

본 실시예에 있어서는 상기한 레지스트막을 차광 패턴으로 하는 마스크를 이용하여 반도체 집적 회로 장치의 논리 회로를 용장하는 기술에 대하여 설명한다.

도 71은 웨이퍼 상에 형성되는 용장 회로를 예시하고 있다. 접속부 J₂를 어떻게 접속할지에 따라서 단자 TC₁∼TC₃ 사이의 접속 상태를 변화시켜 용장을 행하도록 되어 있다. 또, INV는 인버터 회로이다.

이러한 용장 회로 구성에서도, 패턴을 전사할 때 통상의 마스크를 이용하면, 변경 부분(접속부 J₂) 자체는 작음에도 불구하고, 용장을 위해서 마스크를 다시 제조해야만 한다. 이 때문에, 마스크의 제조에 시간이 걸리기 때문에, 반도체 집적 회로 장치의 개발 및 제조 기간이 길어진다. 또한, 낭비가 많고, 재료비 및 공정비가 증가되기 때문에, 반도체 집적 회로 장치의 비용도 높아지게 된다.

그래서, 본 실시예에 있어서는 마스크에 있어서, 상기 접속부 J₂를 전사하는 부분을 레지스트막을 차광 패턴에 의해 형성하도록 하였다. 도 72의 (a)는 웨이퍼 상에 형성되는 상기 단자 Tc₁∼Tc₃의 부분의 평면도를 모식적으로 나타낸다. 여기서는 단자 Tc₂는 단자 Tc₁, Tc₃ 중 어느 것과도 접속되어 있지 않다. 도 72의 (b)는 도 72의 (a)의 단자 Tc₁∼Tc₃을 전사하기 위한 마스크 PM₂₄ 상의 메탈의 차광 패턴(2g)을 나타낸다. 이것을 베이스 데이터로 한다. 여기서, 예를 들면, 도 73의 (a)에 도시한 바와 같이 단자 Tc₁과 단자 Tc₂를 접속하고 싶은 경우에는 도 73의 (b)에 도시한 바와 같이 마스크 PM₂₄의 마스크 기판(1)의 주면[메탈의 차광 패턴(2g)이 형성된 면] 상에 있어서, 단자 Tc₁, Tc₂의 접속부 J₂에 상당하는 위치에 레지스트막의 차광 패턴(3s)을 형성하면 좋다. 차광 패턴(3s)의 레지스트 재료, 형성 방법 및 변경 방법은 상기 실시예 1에서 설명한 것과 동일하다. 이 때문에, 단자 Tc₁∼Tc₃의 접속 변경을 용이하며 단시간으로, 또한 저비용으로 행하는 것이 가능해진다. 따라서, 반도체 집적 회로 장치의 개발 및 제조 시간을 대폭 단축할 수 있다. 또한, 반도체 집적 회로 장치의 비용을 저감하는 것이 가능해진다.

이러한 본 실시예 24에 있어서도 상기 실시예 1 등과 동일한 효과를 얻는 것이 가능해진다.

(실시예 25)

본 실시예에 있어서는 상기 실시예에서 설명한 마스크의 제조 공정 및 그 마스크를 이용한 반도체 집적 회로 장치의 제조 공정에 있어서의 일련의 흐름의 일례 에 대하여 설명한다.

통상의 마스크의 제조 공정으로는 마스크 기판의 주면 상 전면에 크롬 등의 차광막이나 상기한 반투명막(하프톤막)이 형성된 기판(마스크 블랭크)의 제조 공정과, 그 마스크 블랭크에 반도체 집적 회로 형성용의 패턴을 형성하는 마스크 제조 공정으로 분할할 수 있다. 때로는 그 양자는 각각 다른 부서에서 제조된다.

본 실시예의 마스크의 제조 공정으로는 마스크 블랭크의 제조 공정, 마스크 기판의 외주부에 여러 가지의 투영 노광 장치에서 공통으로 이용되는 패턴을 형성하는 공통 차광 패턴 및 집적 회로 패턴을 형성하는 공통 디바이스 패턴의 형성 공정, 레지스트 패턴으로 형성 공정으로 분할된다. 각각의 공정은 다른 부서, 다른 회사에서 제조되는 경우가 있다.

예를 들면, 도 74의 (a)는 상기 공통 차광 패턴 및 공통 디바이스 패턴의 형성 공정을 나타낸다. 공통 패턴은 제조하는 반도체 집적 회로 장치마다나, 노광 처리 때 이용하는 투영 노광 장치에 따라서 여러 가지를 준비할 수 있다. 우선, 공통 차광 패턴[도 1의 마스크 PM₁ 등에서는 차광 패턴(2a, 2b)에 해당]을 형성한다(공정 100). 계속해서, 결함의 유무를 검사한다(공정 101). 여기서, 결함이 없는 경우 공통 차광 패턴 및 공통 디바이스 패턴으로 형성 단계에서의 완성된 공통 마스크로서 축적한다(공정 102). 한편, 결함이 있는 경우 수정 등을 행하고(공정 103), 수정 후에 축적한다(공정 102)

이와 같이 본 실시예의 마스크 제조에 있어서는 마스크의 제조 공정 중에 있 어서 마스크 기판을 축적해 둘 수 있기 때문에, 반도체 집적 회로 장치의 제조 및 개발 시간을 대폭 단축할 수 있다. 통상의 마스크의 경우 마스크 기판의 도중 공정에서 기판을 축적할 수 없기 때문에, 차광막 등의 피착(마스크 블랭크 제조 공정)으로부터 소정 패턴의 패터닝까지를 일관해서 행해야만 한다. 이것에 대하여, 본 실시예에 있어서는 공통 차광 패턴 및 공통 디바이스 패턴의 제조 공정까지 제조된 마스크를 축적해 둘 수 있다. 이 때문에, 반도체 집적 회로 장치의 개발이나 제조에 있어서, 구체적인 집적 회로 패턴(디바이스 패턴)의 형성에 있어서는 그 축적된 단계에서 마스크의 제조를 개시할 수 있기 때문에, 마스크의 제조 시간을 단축할 수 있다. 이 때문에, 집적 회로 패턴을 형성하는 공정을 단시간에 종료할 수 있다. 따라서, 본 발명의 기술 사상은, 상기한 바와 같이 예를 들면, 품종 전개의 빈도가 높은 논리 디바이스용의 마스크의 제조에 특히 적합하다. 또한, 도 74의 (a)의 단계의 마스크의 경우, 상기 영역 RE의 메탈막은 제거하기 때문에, 그 영역에 핀홀 등의 결함이 있어도 문제가 되지 않는다. 이 때문에, 마스크 블랭크의 품질 관리를 완화할 수 있어서 마스크 블랭크의 수율을 대폭 향상시킬 수 있다.

계속해서, 도 74의 (b)는 상기 공통 마스크 상에 레지스트막에 의한 차광 패턴을 형성하는 공정을 나타낸다. 우선, 상기 공통 마스크의 집적 회로 패턴 영역에, 상기한 바와 같이 하여 디바이스 제조용의 레지스트막의 차광 패턴[도 1의 마스크 PM₁ 등에서는 차광 패턴(3a)에 해당]을 형성한다(공정 105). 계속해서, 그 마스크 기판에 대하여 결함 검사나 치수 검사 등의 검사를 행한다(공정 106). 이 검사에 합격한 경우 마스크가 완성된다(공정 107). 그러나, 검사 결과, 규격으로부터 벗어난 불합격의 포토마스크는 상기 레지스트막의 차광 패턴을 제거하고 재이용된다(공정 108). 이와 같이 본 실시예에 있어서는 공통 마스크를 재이용할 수 있다. 즉, 디바이스 제조용의 차광 패턴이 금속막으로 형성된 경우, 이것을 제거하여 재이용하는 것은 마스크의 품질을 확보하는 관점에서 볼 때 어려운 일이다. 이것에 대하여, 본 실시예와 같이 레지스트막을 제거하고 재이용하는 것은 시간도 걸리지 않고, 또한, 마스크의 품질을 저하시키지 않고서 용이하게 할 수 있다. 따라서, 자원의 유효적인 활용이 가능해진다.

계속해서, 도 74의 (c)는 상기 완성된 마스크를 반도체 집적 회로 장치의 제조 공정에 이용하여 웨이퍼 상에 패턴을 전사하는 공정을 나타낸다. 여기서는 완성된 마스크를 이용하여 웨이퍼 상에 집적 회로 패턴을 전사한다(공정 109). 그리고, 마스크가 열화되어 사용할 수 없게 된 경우나 반도체 집적 회로 장치의 일부에 변경이 발생한 경우 등에 있어서는 마스크를 재차 레지스트 제거 재생 공정(공정 108)으로 보내어 공통 마스크로서 재이용한다.

이와 같이 본 실시예에 따르면, 마스크의 제조로부터 반도체 집적 회로 장치의 제조 공정에 걸쳐 마스크의 재이용이 가능해진다. 따라서, 반도체 집적 회로 장치의 개발이나 제조 기간의 단축이 가능해진다. 또, 필요없는 재료나 공정을 저감할 수 있기 때문에, 반도체 집적 회로 장치의 비용을 대폭 저감할 수 있다.

(실시예 26)

본 실시예에 있어서는 상기 마스크를 이용한 반도체 집적 회로 장치의 제조 공정에서의 응용예에 대하여 설명한다.

여기서는 로트(lot)마다 트리밍(trimming)을 행하는 경우에 대하여 설명한다. 즉, 대량 생 산 중에 다수 로트의 반도체 집적 회로 장치 특성의 평균적인 특성 변동 정보를 계속되는 로트의 반도체 집적 회로 장치의 배선층 형성 공정으로 피드백하여 배선을 수정함으로써, 반도체 집적 회로 장치의 특성 조정을 행한다. 이 배선 수정을 레지스트막의 차광 패턴을 갖는 마스크에 의해 행한다.

도 75는 그 흐름을 예시하고 있다. 소자 형성 공정(301)에서는 웨이퍼 상에 소정의 집적 회로 소자를 형성한다. 계속되는 배선층 형성 공정(공정 302)에서는 웨이퍼 상에 배선을 형성함으로써 집적 회로를 형성한다. 여기서, 반도체 집적 회로 장치의 모든 배선층을 형성하고, 반도체 집적 회로 장치의 제조가 완료된 후, 웨이퍼 상의 각 반도체 집적 회로 장치의 전기적 특성을 시험한다(공정 303). 그 때, 얻어진 반도체 집적 회로 장치 특성의 평균적인 특성 변동 정보를 시험을 행한 로트에 계속되는 반도체 집적 회로 장치의 배선층 형성 공정으로 피드백한다. 그 정보에 기초하여, 마스크 상의 배선 형성용의 패턴 치수나 형상 등을 변경한다(공정 304). 그 마스크로 하여 상기 실시예에서 설명한 레지스트막을 차광 패턴으로 하는 마스크를 이용한다. 그리고, 그 마스크를 이용하여, 계속되는 로트의 반도체 집적 회로 장치의 배선층을 형성한다. 이에 따라, 로트마다의 반도체 집적 회로 장치의 트리밍을 행한다.

이와 같이 함으로써, 전기적 특성이 갖추어진 신뢰성이 높은 반도체 집적 회로 장치를 단기간 중에 제공하는 것이 가능해진다. 또한, 트리밍을 위한 마스크의 패턴 변경에 있어서, 불필요한 재료나 불필요한 공정을 생략할 수 있으므로, 신뢰성이 높은 반도체 집적 회로 장치를 저비용으로 제공할 수 있다.

(실시예 27)

본 실시예는 상기 실시예 26의 변형예를 설명하는 것이다. 여기서는 배선층 형성 공정 도중의 공정에서 반도체 집적 회로 장치의 특성 시험을 행하고, 이렇게 얻어진 정보를 그 후의 배선층 형성 공정으로 전달함으로써, 반도체 집적 회로 장치의 특성 조정을 행하는 것이다.

도 76은, 그 흐름을 예시하고 있다. 우선, 소자 형성 공정(공정 301) 후, 배선층 형성 공정(공정 302a)을 거친다. 여기서는 최종 배선층 형성 공정에 이르기 전에 (그 후에 배선층을 형성하는 공정이 아직 있는 단계에서), 웨이퍼 상의 반도체 집적 회로 장치에 대하여 전기적 특성 시험을 행한다(공정 303). 그 때, 얻어진 반도체 집적 회로 장치의 특성 정보에 기초하여 계속되는 최종 배선층 형성 공정(공정 302b)에서 이용하는 마스크 상의 배선 형성용의 패턴의 치수나 형상 등을 변경한다(공정 304). 최종 배선층은, 예를 들면, 반도체 칩의 외부 단자로 기능하는 본딩 패드를 형성하는 층 또는 그 하나 전의 배선층을 말한다. 그 마스크로 하여 상기 실시예에서 설명한 레지스트막을 차광 패턴으로 하는 마스크를 이용한다. 그리고, 그 마스크를 이용하여, 웨이퍼 상의 최종 배선층의 패턴을 형성한다. 이와 같이 하여 반도체 집적 회로 장치의 트리밍을 행함으로써, 상기 실시예 26과 동일한 효과를 얻는 것이 가능해진다.

본 실시예에 있어서의 발명의 기술 사상은, 배선층 형성 공정 중에 있어서, 반도체 집적 회로 장치의 특성을 시험하고, 거기서 측정된 특성 정보를 그 후에 계속되는 배선층 형성 공정으로 전송하고, 그 특성 정보에 기초하여 상기 마스크를 이용하여 트리밍을 행함으로써, 그 정보를 상기 최종 배선층 형성 공정에서 전송하는 것만으로 한정되는 것은 아니다. 예를 들면, 상기 특성 정보를 그 후의 최종 배선층 이외의 배선층 형성 공정에서 전송하여도 좋고, 복수의 배선층 형성 공정에서 전송하여도 좋다. 또한, 예를 들면, 웨이퍼의 단계에서 밀봉 공정을 행하는 소위 웨이퍼 프로세스 패키지 기술에서는 본딩 패드 형성 후에 재배선을 행하는 구조의 것이 있지만, 그 재배선층의 형성 공정에, 상기한 특성 정보를 전송하고, 재배선층 형성 공정에서 상기 마스크를 이용하여 트리밍을 행하도록 하여도 좋다.

(실시예 28)

본 실시예 28에 있어서는 고객 정보를 마스크 상의 레지스트막의 차광 패턴으로 웨이퍼 상에 형성하는 경우에 대하여 설명한다.

반도체 집적 회로 장치의 제조 공정에서는 예를 들면, 고객명, 번호, 로트 번호, 제조 연월일, 품종, 등급 또는 버전 등과 같은 정보를 가능한 한 웨이퍼 또는 반도체 칩의 일부에 기입해 놓는 것이 바람직하다. 그와 같이 하면, 제조된 제품의 전기적 특성, 패턴 변경 상황 등을 알 수 있어, 반도체 집적 회로 장치의 특성 시험이나 선별 등을 하기 쉽게 되기 때문이다. 그러나, 통상의 마스크에서는 마스크의 제조에 시간이나 비용이 걸리기 때문에, 아주 자세한 정보까지 기입할 수 없다. 그래서, 본 실시예에 있어서는 고객 정보를 상기 레지스트막의 차광 패턴을 이용한 마스크에 의해 전사하도록 하였다. 이에 따라, 단시간에 저비용으로, 상세 한 고객 정보를 웨이퍼 상에 전사하는 것이 가능해진다.

도 77은, 반도체 집적 회로 장치의 제조 공정의 흐름을 나타낸다. 배선 형성 공정 302에 있어서, 레지스트막의 차광 패턴을 이용한 마스크에 의해 고객 정보를 전사한다. 웨이퍼 완성(공정 303)에 있어서, 고객 정보를 광학적으로 판독하여, 정보를 관리한다. 그 후, 조립 공정 304를 거쳐 최종 시험을 행한다(공정 305). 그 때, 상기 고객 정보를 자동적으로 참조함으로써, 그 반도체 집적 회로 장치에 맞는 테스트 프로그램을 자동적으로 인식하여 회로의 동작 테스트를 행한다. 따라서, 보다 정확한 시험을 행하는 것이 가능해진다.

도 78의 (a)는 웨이퍼(8)의 주요부 평면도를 나타낸다. 고객 정보는 반도체 칩(8c) 내[영역(30a)] 또는 인접하는 반도체 칩(8c) 사이의 절단 영역[영역(30b)]에 형성한다. 도 78의 (b), (c)는 영역(30a) 또는 영역(30b)에 형성된 고객 정보 패턴을 예시하고 있다. 또한, 도 78의 (d)는 (b)의 A-A선의 단면도를 예시하고 있다. 도 78의 (b)는 복수의 도체막 패턴(10n)을 평행하게 배치함으로써 바코드를 형성한 것이다. 또한, 도 78의 (c)는 도체막 패턴(10p)에 의해 문자나 숫자 등을 형성한 것이다. 도체막 패턴(10n, 10p)은 배선 패턴과 동시에 형성된다.

또한, 도 79는 도 78의 (b)의 도체막 패턴(10n)을 형성하는 데 이용한 마스크의 일례를 나타낸다. 도 79의 (a)는 상기 실시예 2의 마스크 PM2의 일부에, 고객 정보 형성용의 차광 패턴(3t)을 레지스트막으로 형성한 경우를 예시하고 있다. 차광 패턴(3t)은 상기 차광 패턴(3a)과 동일한 형성 공정 시에 동일한 재료로 형성되어 있다. 또한, 도 79의 (b)는 상기 실시예 3의 마스크 PM3의 일부에, 고객 정 보 형성용의 광 투과 패턴(16s)을 형성한 경우를 예시하고 있다. 광 투과 패턴(16s)은 차광막(3u)의 일부를 제거함으로써 형성되어 있다. 차광막(3u)은 상기 차광막(3b)과 동일한 형성 공정 시에 동일한 재료로 형성되어 있다. 또한, 차광막(3u)의 광 투과 패턴(16s)은 차광막(3b)에 광 투과 패턴(16b)을 형성할 때 동시에 형성되어 있다.

또한, 레지스트의 차광 패턴에 의해 간단한 회로 패턴을 형성하고, 반도체 칩의 소정의 본딩 패드(혹은 패키징 후의 리드 핀)로부터 「0」과 「1」의 2가지 신호를 판독할 수 있도록 하여도 좋다. 이에 따라, 조립 공정 후의 반도체 집적 회로 장치의 시험 공정에 있어서, 상기 고객 정보를 반도체 집적 회로 장치로부터 전기적으로 판독할 수 있으므로, 그 반도체 집적 회로 장치에 맞는 테스트 프로그램을 자동적으로 인식하여 회로의 동작 테스트를 행하는 것이 가능해진다. 상기 회로의 구성에서는 예를 들면, 본딩 패드(혹은 리드)와, 반도체 칩 내의 전원 단자(고전위 또는 저전위(0V))와의 접속을 행하는 지의 여부에 따라, 혹은 고전원 단자와 저전원 단자 중 어느 하나와 접속하는지에 따라, 그 패드(혹은 리드)에 「1」또는 「0」을 할당한다. 그 접속 패턴 부분을 상기 실시예 23, 24에서 설명한 바와 같이 레지스트막의 차광 패턴으로 형성한다. 이에 따라, 마스크 상에 있어서 정보를 간단히 기입하고 또한, 재기입할 수 있다. 물론, 레지스트막의 차광 패턴으로, 반도체 칩에 간단한 회로를 구성함으로써 리드에 상기 고객 정보용의 2가지 신호가 출력되도록 하여도 좋다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설 명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

예를 들면, 상기 실시예에 있어서는 배선을 통상의 배선 구조로 한 경우에 대하여 설명하였지만, 이에 한정되는 것이 아니라, 예를 들면, 절연막에 형성된 배선 또는 구멍용의 홈 내에 도체막을 매립함으로써 배선을 형성하는 소위, 상감법 또는 이중 상감법으로 형성하여도 좋다.

또한, 상기 실시예에 있어서는 반도체 집적 회로 기판으로서 반도체 단체로 이루어진 반도체 기판을 이용한 경우에 대하여 설명하였지만, 이에 한정되는 것이 아니라, 예를 들면, 절연층 상에 얇은 반도체층을 설치하여 이루어진 SOI(Silicon On Insulator) 기판, 반도체 기판 상에 에피택셜층을 설치하여 이루어진 에피택셜 기판을 이용하여도 좋다.

또한, 상기 실시예에 있어서 마크 패턴을 레지스트막으로 형성하는 경우에, 그 레지스트막에 마크 검출광[예를 들면, 결함 검사 장치의 프로브 광(노광 파장보다도 장파장의 광이며, 예를 들면, 파장 500㎚: 정보 검출광)]을 흡수하는 흡수재를 첨가해 두어도 좋다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 반도체 집적 회로 장치의 제조에 적용시킨 경우에 대하여 설명하였지만, 그것에 한정되는 것이 아니라, 예를 들면, 액정 기판이나 자기 헤드 등과 같은 다른 전자 장치(전자 회로 장치) 등의 제조 방법에도 적용할 수 있다.

본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.

(1) 본 발명에 따르면, 마스크 기판의 일부에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성함으로써, 마스크 패턴의 변경 또는 수정 시간을 단축시키는 것이 가능해진다.

(2) 본 발명에 따르면, 마스크 기판 주면의 주변부에 메탈로 이루어진 차광부를 설치하고, 상기 차광부에 개구부를 설치하여 정보 검출용 패턴을 형성함으로써, 레지스트막을 차광부로 기능시키게 하는 마스크에서, 정보 검출 능력을 향상시키는 것이 가능해진다.

(3) 본 발명에 따르면, 마스크 기판 주면의 주변부에 메탈로 이루어진 차광부를 설치함으로써, 레지스트막을 차광막으로 기능하게 하는 마스크를 이용한 노광 처리에서, 이물질의 발생을 억제하거나 또는 방지하는 것이 가능해진다.

Claims (38)

1. 포토마스크의 제조 방법으로서,

   마스크 기판에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과,

   상기 마스크 기판에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성하는 공정과,

   상기 레지스트막으로 이루어진 차광 패턴을 제거하고, 상기 제거된 차광 패턴 대신 레지스트막으로 이루어진 새로운 차광 패턴을 형성하는 공정

   을 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
2. 삭제
3. 제1항에 있어서, 상기 레지스트막으로 이루어진 차광 패턴을 유기 용매에 의해 제거하는 것을 특징으로 하는 포토마스크의 제조 방법.
4. 제1항에 있어서, 상기 레지스트막으로 이루어진 차광 패턴을 산소 플라즈마 애싱법에 의해 제거하는 것을 특징으로 하는 포토마스크의 제조 방법.
5. 제1항에 있어서, 상기 레지스트막으로 이루어진 차광 패턴을 기계적으로 박리하는 것을 특징으로 하는 포토마스크의 제조 방법.
6. 제1항에 있어서, 상기 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정 시에, 상기 마스크 기판 주면의 주변부에 메탈로 이루어진 차광 패턴을 형성하는 것을 특징으로 하는 포토마스크의 제조 방법.
7. 제6항에 있어서, 상기 마스크 기판 주면의 주변부에서의 상기 메탈로 이루어진 차광 패턴에 펠리클(pellicle)을 접촉 고정하는 것을 특징으로 하는 포토마스크의 제조 방법.
8. 제6항에 있어서, 상기 마스크 기판 주면의 주변부에서의 상기 메탈로 이루어진 차광 패턴에 개구부를 설치함으로써 정보 검출용 패턴을 형성하는 것을 특징으로 하는 포토마스크의 제조 방법.
9. 제1항에 있어서, 상기 마스크 기판 주면의 주변부에 상기 마스크 기판을 노출시키는 영역을 형성하는 것을 특징으로 하는 포토마스크의 제조 방법.
10. 제9항에 있어서, 상기 마스크 기판 주면의 주변부에서의 상기 마스크 기판을 노출시키는 영역에 펠리클을 접촉 고정하는 것을 특징으로 하는 포토 마스크의 제조 방법.
11. 제9항에 있어서, 상기 마스크 기판 주면의 주변부에서의 상기 마스크 기판을 노출시키는 영역에 메탈로 이루어진 차광 패턴을 설치함으로써 정보 검출용 패턴을 형성하는 것을 특징으로 하는 포토마스크의 제조 방법.
12. 제1항에 있어서, 상기 마스크 기판 주면에서의 마스크 기판을 노출시키는 영역에 레지스트막으로 이루어진 차광 패턴을 설치함으로써 정보 검출용 패턴을 형성하는 것을 특징으로 하는 포토마스크의 제조 방법.
13. 제12항에 있어서, 상기 정보 검출용 패턴을 형성하는 레지스트막에 정보 검출광을 흡광하는 흡광재를 첨가하는 것을 특징으로 하는 포토마스크의 제조 방법.
14. 제1항에 있어서, 상기 레지스트막으로 이루어진 차광 패턴을 형성하는 공정의 전에, 상기 메탈로 이루어진 차광 패턴의 표면에 보호막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
15. 제1항에 있어서, 상기 레지스트막으로 이루어진 차광 패턴을 형성하는 공정의 전에, 상기 마스크 기판 상에 대전 방지막을 피착하는 공정을 더 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
16. 제1항에 있어서, 상기 차광 패턴을 형성하는 레지스트막이 노볼락계 수지(novolak resin)를 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
17. 제1항에 있어서, 상기 차광 패턴을 형성하는 레지스트막이 폴리비닐페놀 수지를 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
18. 제1항에 있어서, 상기 메탈은 고융점 금속막 또는 고융점 금속막과 실리콘과의 화합물로 이루어지는 것을 특징으로 하는 포토마스크의 제조 방법.
19. 포토마스크의 제조 방법으로서,

    (a) 마스크 기판 상에 대전 방지막을 피착하는 공정과,

    (b) 상기 대전 방지막 상에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과,

    (c) 상기 대전 방지막 상에 집적 회로 패턴 전사용의 레지스트막으로 이루어진 차광 패턴을 형성하는 공정

    을 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
20. 포토마스크의 제조 방법으로서,

    (a) 마스크 기판 상에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과,

    (b) 상기 마스크 기판 상에 집적 회로 패턴 전사용의 레지스트막을 피착하는 공정과,

    (c) 상기 레지스트막 상에 대전 방지막을 피착하는 공정과,

    (d) 상기 레지스트막으로 이루어진 차광 패턴을 형성하는 공정

    을 포함하는 것을 특징으로 하는 포토마스크의 제조 방법.
21. 포토마스크의 제조 방법으로서,

    (a) 마스크 기판 상에 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴을 형성하는 공정과,

    (b) 상기 마스크 기판 상에 제1 레지스트막을 피착하는 공정과,

    (c) 상기 제1 레지스트막 상에 제2 레지스트막을 피착하는 공정과,

    (d) 상기 제2 레지스트막을 패턴 가공함으로써 차광 패턴을 형성하는 공정과,

    (e) 상기 제2 레지스트막으로 이루어진 차광 패턴을 에칭 마스크로 하여, 상기 제1 레지스트막을 패턴 가공하는 공정

    을 포함하는 것을 특징으로 하는 포토마스크 제조 방법.
22. 제21항에 있어서, 상기 제1 레지스트막은 투과광에 위상 차를 생기게 하는 위상 조정막인 것을 특징으로 하는 포토마스크의 제조 방법.
23. 포토마스크로서,

    마스크 기판에, 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴, 상기 집적 회로 패턴 전사용의 위상 시프터, 및 상기 집적 회로 패턴 전사용의 패턴으로서 상기 위상 시프터의 주변을 둘러싸도록 설치된 레지스트막으로 이루어진 차광 패턴을 포함하는 것을 특징으로 하는 포토마스크.
24. 제23항에 있어서, 상기 메탈로 이루어진 차광 패턴은 상기 레지스트막으로 이루어진 차광 패턴에 연결되는 부분을 포함하는 것을 특징으로 하는 포토마스크.
25. 제23항에 있어서, 상기 마스크 기판 상에 대전 방지막을 설치한 것을 특징으로 하는 포토마스크.
26. 제23항에 있어서, 상기 마스크 기판 상에, 상기 레지스트막으로 이루어진 차광 패턴에 의해 형성된 고객 정보 패턴 전사용의 차광 패턴을 설치한 것을 특징으로 하는 포토마스크.
27. 제23항에 있어서, 상기 차광 패턴을 형성하는 레지스트막은 노볼락계 수지를 포함하는 것을 특징으로 하는 포토마스크.
28. 제23항에 있어서, 상기 차광 패턴을 형성하는 레지스트막은 폴리비닐페놀 수지를 포함하는 것을 특징으로 하는 포토마스크.
29. 제23항에 있어서, 상기 메탈은 고융점 금속막 또는 고융점 금속막 실리사이드로 이루어지는 것을 특징으로 하는 포토마스크.
30. 제23항에 있어서, 노광 광의 파장이 100㎚ 이상 250㎚ 미만인 노광 처리가 이용되는 것을 특징으로 하는 포토마스크.
31. 삭제
32. 삭제
33. 제23항에 있어서, 상기 집적 회로 패턴 전사용의 위상 시프터 및 상기 집적 회로 패턴 전사용의 패턴은, 상기 레지스트막과는 상이한 재료로 이루어진 상기 집적 회로 패턴 전사용의 하프톤 패턴을 포함하는 것을 특징으로 하는 포토마스크.
34. 제23항에 있어서, 상기 집적 회로 패턴 전사용의 위상 시프터 및 상기 집적 회로 패턴 전사용의 패턴은, 집적 회로 패턴 전사용의 레지스트막으로 이루어진 하프톤 패턴 및 상기 레지스트막과는 상이한 재료로 이루어진 상기 집적 회로 패턴 전사용의 하프톤 패턴을 포함하는 것을 특징으로 하는 포토마스크.
35. 제23항에 있어서, 상기 집적 회로 패턴 전사용의 위상 시프터 및 상기 집적 회로 패턴 전사용의 패턴은, 레벤손형(levenson type) 위상 시프트 패턴인 것을 특징으로 하는 포토마스크.
36. 포토마스크로서,

    마스크 기판에, 집적 회로 패턴 전사용의 레벤슨형 위상 시프트 패턴, 상기 집적 회로 패턴 전사용의 위상 시프터, 및 상기 집적 회로 패턴 전사용의 패턴으로서 상기 위상 시프터의 주변을 둘러싸도록 설치된 레지스트막으로 이루어진 차광 패턴을 포함하는 것을 특징으로 하는 포토마스크.
37. 포토마스크로서,

    마스크 기판 상에, 집적 회로 패턴 전사용의 메탈로 이루어진 차광 패턴과, 상기 집적 회로 패턴 전사용의 패턴으로서, 제1 레지스트막 상에 제2 레지스트막이 중첩되어 이루어진 레지스트 패턴을 가지며, 상기 제1 및 제2 레지스트막 중 어느 한쪽에 의해 하프톤 패턴이 형성되는 것을 특징으로 하는 포토마스크.
38. 삭제

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