JP2004144975A - パターン転写マスク、半導体装置の製造方法、及び、マスクパターン作成用コンピュータプログラム - Google Patents
パターン転写マスク、半導体装置の製造方法、及び、マスクパターン作成用コンピュータプログラム Download PDFInfo
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Abstract
【課題】デュアルダマシン構造の形成時にトレンチ形成用のレジストパターン（レジストマスク）に生じるビアホール付近のパターン不具合を抑制する。
【解決手段】パターン転写マスク１０１のマスクパターン１１０は、遮光パターン１１１と光透過パターン１１２とで形成されている。遮光パターン１１１は、ビアホール５１Ｈに対応する部分付近にアンダーサイジングが施された形状（パターン）を有している。アンダーサイジングはビアホール５１Ｈの占有率が高い領域ほど大きく施すのが望ましい。なお、マスク１０１はネガ型レジスト用であるが、ポジ型レジストに対して用いるマスクでは遮光パターン１１１と光透過パターン１１２を互いに入れ替えれば良い。
【選択図】 図８
【解決手段】パターン転写マスク１０１のマスクパターン１１０は、遮光パターン１１１と光透過パターン１１２とで形成されている。遮光パターン１１１は、ビアホール５１Ｈに対応する部分付近にアンダーサイジングが施された形状（パターン）を有している。アンダーサイジングはビアホール５１Ｈの占有率が高い領域ほど大きく施すのが望ましい。なお、マスク１０１はネガ型レジスト用であるが、ポジ型レジストに対して用いるマスクでは遮光パターン１１１と光透過パターン１１２を互いに入れ替えれば良い。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
この発明は、デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）構造を含んだ半導体装置の製造に用いられるパターン転写マスクに関し、更に当該パターン転写マスクを用いた半導体装置の製造方法、及び、当該パターン転写マスクのマスクパターンを作成するためのコンピュータプログラムに関する。
【０００２】
【従来の技術】
従来より半導体装置の多層配線に銅（Ｃｕ）デュアルダマシン構造が用いられており、かかる構造は次のようにして形成される。まず、基板の酸化膜にビアホールを形成する。その後、酸化膜上にレジストを全面的に塗布し、露光及び現像によって当該レジストをトレンチ（溝）に対応したパターンにパターニングする。ビアホール用又はトレンチ用のレジストを塗布する前に反射防止膜を塗布等の方法により成膜する場合もある。次に、パターニングされたレジストをマスクとして用いて酸化膜をエッチングすることによりトレンチを形成する。なお、トレンチはビアホール上に形成される。そして、ビアホール及びトレンチ内にＣｕ膜をメッキ処理することによって、デュアルダマシン構造が形成される。
【０００３】
なお、かかるデュアルダマシン構造は例えば特許文献１において紹介されている。
【０００４】
【特許文献１】
特開２０００−５８６４７号公報 （図４）
【０００５】
【発明が解決しようとする課題】
上述の従来の形成方法ではレジストをビアホールが形成された酸化膜上又は反射防止膜上に全面的に塗布するので、ビアホール内にもレジストが配置される（たまる）。このとき、レジストの厚さ（酸化膜のうちでビアホールが形成されていない部分の表面を基準にした厚さ）はビアホール上で薄くなりやすい。しかも、ビアホールの配置形態に起因してビアホール内へのレジストのたまり具合が異なるので、ビアホールが形成されていない箇所、ビアホールが数多く開口している箇所、及び、ビアホールがまばらに開口している箇所、でレジストの厚さが異なる。
【０００６】
また、ビアホールが形成された酸化膜上に塗布型の反射防止膜を形成した場合には、同様に、ビアホールの配置に起因して反射防止膜の厚さが異なる。
【０００７】
光転写ではレジストの厚さが異なると、同一露光量であっても、定在波効果（干渉効果）及びバルク効果（吸収効果）によって、現像後のレジストパターンの仕上がり寸法が異なってしまう。すなわち、ビアホールの存在や配置形態に起因して、所望の寸法のトレンチパターンが得られないという問題がある。
【０００８】
また、反射防止膜の膜厚が異なる場合、反射率が異なることにより、同様に、所望の寸法が得られない。
【０００９】
また、一般的にビアホールが在る場所と無い場所とでは露光光の反射率が異なるので、同一露光量でも実効の露光量が異なることになり、かかる場合にも上述の場合と同様に所望のパターン寸法が得られない。
【００１０】
その結果、出来上がったトレンチが所望よりも細いと配線の抵抗上昇や断線が発生しやすくなるし、逆に太いと設計値よりも配線抵抗が低くなったり隣接する配線同士がショートしてしまう。つまり、半導体装置において設計どおりの動作が得られない。
【００１１】
この発明は、かかる点に鑑みてなされたものであり、現像後のレジストパターンにおいて上述のホール付近のパターン不具合を抑制可能なパターン転写マスクを提供することを目的とし、更に当該パターン転写マスクを用いた半導体装置の製造方法、及び、当該パターン転写マスクのマスクパターンを作成するためのコンピュータプログラムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るパターン転写マスクは、半導体装置の製造時にレジストにパターンを転写するために用いられる。ここで、前記半導体装置は、少なくとも１つのホールと、前記少なくとも１つのホール上に延在するトレンチと、前記少なくとも１つのホール内及び前記トレンチ内に埋め込まれた導電体と、を含んだデュアルダマシン構造を同一レイヤに複数含んでいる。このとき、前記パターン転写マスクは、前記トレンチを形成するために前記レジストをパターニングする際に用いられる。前記パターン転写マスクは、遮光パターンと、前記遮光パターンよりも光透過率が高い光透過パターンと、を含んでおり、前記遮光パターンは、各ホールに対応する部分付近にアンダーサイジング又はオーバーサイジングが施されている。
【００１３】
【発明の実施の形態】
実施の形態１．
まず、図１の設計レイアウト図及び図２の断面図を参照しつつ、デュアルダマシン構造５０を含んだ半導体装置５０Ａを説明する。なお、図１の設計レイアウト図ではビアホール５１Ｈを×印を四角（□）で囲んだ記号で図示しており、図２は図１中の２−２線での断面図に相当する。
【００１４】
半導体装置５０Ａは同一レイヤに２つのデュアルダマシン構造５０を含んでおり、各デュアルダマシン構造５０は、基板６０と、ビアホール５１Ｈと、トレンチ（溝）５１Ｔと、ビアホール５１Ｈ内及びトレンチ５１Ｔ内に埋め込まれた金属（ないしは導電体）５２とを含んでいる。トレンチ５１Ｔはビアホール５１Ｈ上に延在しており（平面視上重なっており）、ビアホール５１Ｈに連結している。換言すると、上記埋め込み金属５２において、トレンチ５１Ｔ内の配線部５２Ｔはビアホール５１Ｈ内のビア部５２Ｈ上に延在し、ビア部５２Ｈに接している。なお、半導体装置５０Ａではデュアルダマシン構造５０が１つのビアホール５１Ｈ及び１つのトレンチ５１Ｔを有する場合を説明するが、１つのトレンチ５１Ｔに複数のビアホール５１Ｈが設けられる場合もある（後述の図１４を参照）。
【００１５】
図１及び図２に示すように、デュアルダマシン構造５０は基板６０内に形成されており、ここでは基板６０が、層間絶縁膜６１と、下層配線６２と、層間絶縁膜６３とを含む場合を例に挙げる。具体的には、下層配線６２は層間絶縁膜６１の表面内に配置されており、層間絶縁膜６１の表面上には層間絶縁膜６３が配置されている。なお、説明の簡単のため図２では層間絶縁膜６３を１層で図示しているが、当該層間絶縁膜６３はストッパ膜又はハードマスクを含む多層膜の場合もある。
【００１６】
そして、層間絶縁膜６３内にデュアルダマシン構造５０が作り込まれている。
詳細には、層間絶縁膜６３において、下層配線６２の側にビアホール５１Ｈが設けられており、下層配線６２から遠い側にトレンチ５１Ｔが設けられている。トレンチ５１Ｔは層間絶縁膜６３の表面（下層配線６２から遠い側の表面）において開口していると共に、層間絶縁膜６３内でビアホール５１Ｈと連結している。
ビアホール５１Ｈは下層配線６２へ至っている。
【００１７】
かかるビアホール５１Ｈ及びトレンチ５１Ｔは埋め込み金属５２によって埋められている。埋め込み金属５２は、例えば銅（Ｃｕ）から成り、或いは更にトレンチ５１Ｔ及びビアホール５１Ｈ内において層間絶縁膜６３及び下層配線６２に接して配置されたバリアメタル膜を含む場合もある。これにより、トレンチ５１Ｔ内の配線部５２Ｔ及びビアホール５１Ｈ内のビア部５２Ｈから成る埋め込み金属５２が構成され、配線部５２Ｔはビア部５２Ｈを介して下層配線６２に電気的に接続される。
【００１８】
図１に示すように、半導体装置５０Ａでは、２つの配線部５２Ｔ（換言すれば２つのトレンチ５１Ｔ）は平行に延在しており、各配線部５２Ｔをライン部Ｌとして且つ層間絶縁膜６３のうちで配線部５２Ｔ間に在る部分をスペース部Ｓとしてライン・アンド・スペース・パターンが形成されている。なお、平面視上、２つのビアホール５１Ｈはスペース部Ｓを挟んでトレンチ５１Ｔの延在方向と垂直な方向に並んでいる。ここでは、設計上、スペース部Ｓの幅Ｓｗが０．２０μｍ、トレンチ５１Ｔの幅（換言すれば配線部５２Ｔ又はライン部Ｌの幅）Ｔｗが０．２２μｍ、ビアホール５１の直径Ｈｒが０．２２μｍの場合を一例に挙げる。
このとき、設計上は幅Ｔｗはトレンチ５１Ｔ全体に渡って均一であり、幅Ｓｗも同様である。なおここでは、図１に示すようにトレンチ５１Ｔの幅Ｔｗがビアホール５１Ｈの直径Ｈｒに等しい場合を説明するが、幅Ｔｗが直径Ｈｒと異なる場合もある。
【００１９】
次に、図１及び図２に加えて図３〜図５を参照して、半導体装置５０Ａの製造方法、特にデュアルダマシン構造５０の形成方法を説明する。まず、下層配線６２を有する層間絶縁膜６１上に層間絶縁膜６３を全面的に形成する。次に、層間絶縁膜６３上に全面的にレジストを塗布し、写真製版法によって当該レジストにビアホール５１Ｈのパターンを転写し、当該レジストをパターニングする。そして、パターニングされたレジストをマスクにして層間絶縁膜６３をエッチングし、層間絶縁膜６３内にビアホール５１Ｈを形成する（図３の平面図を参照）。その後、レジストを除去する。
【００２０】
次に、図４の断面図（図３中の４−４線における断面に相当）に示すように、ビアホール５１Ｈ内を埋めるようにネガ型のレジスト７１を全面的に塗布し、このレジスト７１を写真製版法によりパターニングする。具体的には、パターン転写マスク（以下、単に「マスク」とも呼ぶ）１００越しにレジスト７１に露光光（例えば波長２４８ｎｍのＫｒＦ光）を照射して当該レジスト７１にトレンチ５１Ｔに対応するパターンを転写し、その後、レジスト７１を現像する。そして、パターニングされたレジスト７１をマスク（レジストマスク）にして層間絶縁膜６３をエッチングして、図５の断面図に示すようにトレンチ５１Ｔを形成する。
その後、レジスト７１を除去する。このように、パターン転写マスク１００は、レジスト７１をトレンチ５１Ｔの形成用にパターニングするために用いられる。
【００２１】
そして、例えば銅（Ｃｕ）の膜をメッキ処理によりトレンチ５１Ｔ内及びビアホール５１Ｈ内に埋め込み、かかる銅膜のうちで層間絶縁膜６３上の部分を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去する。これにより、埋め込み金属５２が形成される。
【００２２】
ここで、図４のマスク１００として、図６の平面図に示す比較用のマスク５０１を用いた場合を説明する。なお、説明を分かりやすくするため、図６及び後述の図では半導体装置５０Ａの上記ライン部Ｌ及びスペース部Ｓに対応する部分に符号”Ｌ”及び”Ｓ”をそれぞれ付している。
【００２３】
マスク５０１のマスクパターン５１０は、露光光が十分に透過可能な光透過パターン５１２と、この光透過パターン５１２よりも露光光の透過率が低い遮光パターン５１１と、を平面視上有している。マスク５０１はネガ型レジスト７１に対して用いられ、光透過パターン５１２を透過した露光光がネガ型レジスト７１（本来現像液に溶解する）に照射され（換言すればマスクパターン５１０がレジスト７１に転写され）、当該被照射部分が現像液に対して不溶化する。従って、レジスト７１のうちで光透過パターン５１２に対応したパターンが現像後に残り、レジストパターン（レジスト像）になる。
【００２４】
マスク５０１では、遮光パターン５１１においてトレンチ５１Ｔに対応する各部分（換言すれば上記ライン部Ｌに対応する各部分）は、図１に図示されるトレンチ５１Ｔの設計上のパターンと同様、均一な幅の帯状をしている。これに伴い、光透過パターン５１２において上記スペース部Ｓに対応する部分も均一な幅の帯状をしている。
【００２５】
このとき、スペース部Ｓに対応する部分の幅がスペース部Ｓの設計値と同じ０．２０μｍに設定されたマスク５０１を用いた場合、現像後のレジストパターンにおいてスペース部Ｓに対応する部分の幅は、近くにビアホール５１Ｈが無い箇所では設計値通りの０．２０μｍであったが、ビアホール５１Ｈの横では０．１７μｍであった。つまり、図７の平面図（ＳＥＭ像）に示すようにレジストパターンにおいてスペース部Ｓに対応する部分はビアホール５１Ｈ付近でスペース部Ｓの設計値よりも細く仕上がっている。換言すれば、トレンチ５１Ｔに対応する各部分はビアホール５１Ｈ付近でトレンチ５１Ｔの設計値よりも太くなっている。
【００２６】
これに対して、図８の平面図に示す実施の形態１に係るパターン転写マスク１０１によれば、上述のパターン不具合（形状不具合）を抑制することができる。
以下に、図８及びこれの一部拡大図である図９を参照しつつマスク１０１を詳述するが、図８及び図９には説明のためにビアホール５１Ｈの設計レイアウトを併せて図示している。
【００２７】
マスク１０１のマスクパターン１１０は、露光光が十分に透過可能な光透過パターン１１２と、光透過パターン１１２よりも露光光の透過率が低い遮光パターン（例えばＣｒやＭｏＳｉで形成される）１１１と、で平面視上、形成されているが、後述のように、図６の比較用マスク５０１とはパターンの形状が異なる。
なお、比較用マスク５０１と同様に、マスク１０１はネガ型レジスト７１に対して用いられ、光透過パターン１１２を透過した露光光がネガ型レジスト７１に照射され（すなわちマスクパターン１１０がレジスト７１に転写され）、レジスト７１のうちで光透過パターン１１２に対応したパターンが現像後のレジストパターンになる。
【００２８】
特に、マスク１０１の遮光パターン１１１は、図６の比較用マスク５０１の遮光パターン５１１においてビアホール５１Ｈに対応する部分付近にアンダーサイジングが施された形状（パターン）を有している。すなわち、図９に示すように、遮光パターン１１１は、トレンチ５１Ｔ（換言すれば配線部５２Ｔ又はライン部Ｌ）の設計上の幅Ｔｗを有する基部１１１Ｂと、ビアホール５１Ｈに対応する部分に設けられ基部１１１Ｂよりも幅が狭い（平面視上、基部１１１Ｂに対して凹んだ又は後退した）アンダーサイジング部１１１Ｈと、を含んでいる。
【００２９】
逆に言えば、マスク１０１の光透過パターン１１２は、図６の比較用マスク５０１の光透過パターン５１２においてビアホール５１Ｈに対応する部分付近にオーバーサイジングが施された形状（パターン）を有している。すなわち、図９に示すように、光透過パターン１１２は、図６の光透過パターン５１２と同様の寸法を有する基部１１２Ｂと、基部１１２Ｂよりも遮光パターン１１１の側に張り出したオーバーサイジング部１１２Ｈと、を含んでいる。なお、基部１１１Ｂ及びアンダーサイジング部１１１Ｈは基部１１２Ｂ及びオーバーサイジング部１１２Ｈにそれぞれ隣接している。
【００３０】
具体的に、遮光パターン１１１において基部１１１Ｂのエッジに対するアンダーサイジング部１１１Ｈのエッジの凹み寸法又は後退量としてのアンダーサイジング量Ｈ（図９参照）を０．０１μｍに設定し、アンダーサイジング部１１１Ｈにおいて遮光パターン１１１の延在方向に沿った寸法としてのアンダーサイジング量Ｗ（図９参照）を０．２０μｍに設定した場合、レジストパターンにおいてスペース部Ｓに対応する部分の幅を０．１８６μｍにすることができた（図１０の平面図（ＳＥＭ像）を参照）。なお、このとき、アンダーサイジングは遮光パターン１１１においてビアホール５１Ｈ（の中央）に対応する部分を介して対向する２つのエッジの双方に施すことにより、アンダーサイジング部１１１Ｈの幅を０．２０μｍに設定し、光透過パターン１１２においてスペース部Ｓに対応する部分のオーバーサイジング部１１２Ｈの幅を０．２２μｍに設定した。
【００３１】
なお、上述のサイジング量Ｈは光透過パターン１１２において基部１１２Ｂのエッジに対するオーバーサイジング部１１２Ｈのエッジの張り出し寸法でもあり、又、上述のサイジング量Ｗはオーバーサイジング部１１２Ｈにおいて遮光パターン１１１の延在方向に沿った寸法でもある。
【００３２】
このように、マスク１０１によればレジストパターンにおいてビアホール５１Ｈ付近のパターン不具合を抑制することができる。従って、トレンチ５１Ｔ及びトレンチ５１Ｔ内の配線部５２Ｔの形状不具合、具体的には幅の増大を抑制できるので、配線部５２Ｔの抵抗が設計値よりも低かったり、隣接する配線部５２Ｔ同士がショートするといった問題が改善される。つまり、半導体装置５０Ａでは設計どおりの動作が得られる。
【００３３】
ここで、マスク１０１において上記サイジング量Ｈ，Ｗについて種々の組み合わせを検討した結果を、図１１のグラフに示す。図１１によれば、サイジング量Ｈ，Ｗが大きいほど、レジストパターンのうちでスペース部Ｓに対応する部分のビアホール５１Ｈ付近の幅は大きくなり、サイジング量Ｗの増大に伴いその変化は飽和傾向を示すことがわかる。このとき、例えばＨ＝０．０２μｍ、Ｗ＝０．２６μｍの場合、レジストパターンにおいて上述のビアホール５１Ｈ付近で設計値通り０．２０μｍの幅が得られ、従って設計値通りの寸法のスペース部Ｓが得られた。
【００３４】
更に、発明者の実験によれば、設計レイアウト図（図１参照）上でビアホール５１Ｈのエッジとトレンチ５１Ｔ（又は配線部５２Ｔ）のエッジｅ（図１２の模式図を参照）との間隔ｄ（図１２参照）が７０ｎｍ以下の箇所にサイジングを施すことにより、上述のパターン不具合が実用的なレベルにまで改善されることが分かった。
【００３５】
さて、上述の説明ではレジスト７１がネガ型の場合を述べたが、ポジ型のレジストには図１３の平面図に示すマスク１０２を適用すれば良い。具体的には、図１３と図８とを比較すれば分かるように、マスク１０２はマスク１０１において遮光パターン１１１と光透過パターン１１２とを互いに入れ替えたマスクパターン１１０を有しており、マスク１０２の遮光パターン１１１はホール５１Ｈに対応する部分付近にオーバーサイジングが施されており、逆に言えばマスク１０２の光透過パターン１１２はホール５１Ｈに対応する部分にアンダーサイジングが施されている。なお、図１３には説明のためビアホール５１Ｈの設計レイアウトを併せて図示している。
【００３６】
このようなマスク１０２よってもマスク１０１と同様の効果が得られるので、トレンチ５１Ｔ及びトレンチ５１Ｔ内の配線部５２Ｔの形状不具合、具体的には幅の減少を抑制できる。従って、配線部５２Ｔの抵抗増大や断線が改善される。
つまり、半導体装置５０Ａでは設計どおりの動作が得られる。
【００３７】
実施の形態２．
まず、図１４の設計レイアウト図を参照しつつ、デュアルダマシン構造５０を含んだ半導体装置５０Ｂを説明する。図１４に示すように半導体装置５０Ｂは同一レイヤに複数のデュアルダマシン構造５０を含んでおり、半導体装置５０Ｂでは各デュアルダマシン構造５０は１つのトレンチ５１Ｔに対して複数のビアホール５１Ｈを有している。更に、半導体装置５０Ｂはデュアルダマシン構造５０のトレンチ５１Ｔと同じレイヤにトレンチ５１Ｔと平行に延在する複数のトレンチ５３Ｔを含んでおり、各トレンチ５３Ｔ内に配線５３が配置されている。具体的には、２０μｍ四方の領域内に、配線部５２Ｔ及び配線５３（換言すればトレンチ５１Ｔ，５３Ｔ）に当たる０．２０μｍのライン部Ｌと０．２０μｍのスペース部Ｓとが交互に配置されたライン・アンド・スペース領域１２０が形成されている。なお、トレンチ５３Ｔはライン・アンド・スペース領域１２０の領域端に設けられている。そして、デュアルダマシン構造５０を成す０．２０μｍ径のビアホール５１Ｈが縦横に０．４０μｍピッチで並んでいる。このとき、隣接するビアホール５１Ｈはスペース部Ｓを挟んで、トレンチ５１Ｔの延在方向と垂直な方向に並んでいる。
【００３８】
ここで、上述のトレンチ５１Ｔ，５３Ｔを形成するにあたり、ネガ型のレジスト７１（図４及び図５参照）を、比較用のマスク５０１（図６参照）と同様にサイジングが施されていない比較用マスクを用いてパターニングしたところ、図１５のグラフに示す結果が得られた。すなわち、比較用マスクで形成したレジストパターン（半導体装置５０Ｂにおけるスペース部Ｓに対応する）の幅は、ビアホール５１Ｈが無い、領域１２０の端付近では設計値どおり０．２０μｍになったが、ビアホール５１Ｈが在る、領域１２０の中央へ向かうに従って細くなる、という傾向が得られた。これは、塗布したレジスト７１がビアホール５１Ｈ中に埋め込まれるのでビアホール５１Ｈが在る中央領域内では層間絶縁膜６３上でのレジスト７１の膜厚が薄くなり（図４参照）、レジスト７１のバルク効果によって実効露光量が変動することが原因であると考えられる。
【００３９】
このような実験結果に基づいて、実施の形態２に係るマスク１０３には図１６〜図１８の平面図（それぞれマスク１０３の一部拡大図である）に示すようなマスクパターン１１０を与えている。なお、図１６〜図１８には説明のためビアホール５１Ｈの設計レイアウトを併せて図示している。
【００４０】
詳細には、マスク１０３の遮光パターン１１１は、基本的には既述のマスク１０１（図８及び図９参照）と同様に、半導体装置５０Ｂにおけるライン部Ｌ（すなわちトレンチ５１Ｔ，５３Ｔ）に対応したパターンを有し、ビアホール５１Ｈに対応する部分付近にアンダーサイジングが施されている。特に、平面視上（図１４参照）半導体装置５０Ｂを、より具体的にはトレンチ５１Ｔ，５３Ｔのレイヤを複数の領域１２０Ａに区画した場合に、ビアホール５１Ｈの占有率（領域１２０Ａの面積に対する該領域１２０Ａ内のビアホール５１Ｈの総面積の割合）が高い領域１２０Ａほどアンダーサイジングを大きく施している。例えば、上述の２０μｍ四方のライン・アンド・スペース領域１２０を２μｍ四方の複数の領域１２０Ａに区画し、各領域１２０Ａ内のビアホール５１Ｈの占有率を計算する。
そして、例えば、占有率が０〜１０％の領域１２０Ａに対しては図１６に示すようにサイジングを施さず、占有率が１０〜１８％の領域１２０Ａに対しては図１７に示すようにＨ（図９参照）＝０．０１μｍのアンダーサイジングを施し、占有率が１８〜２５％の領域１２０Ａに対しては図１８に示すようにＨ＝０．０２μｍのアンダーサイジングを施す。このとき、遮光パターン１１１に呼応して光透過パターン１１２がオーバーサイジングされるのは言うまでもない。なお、図１６〜図１８の例では各トレンチ５１Ｔに対して設けられた複数のサイジング部分を一体化している（一続きにしている）。
【００４１】
このようなマスクパターン１１０を有するマスク１０３を図４中のマスク１００として用いてネガ型のレジスト７１をパターニングしたところ、図１９のグラフに示すように、レジストパターンの上記幅をライン・アンド・スペース領域１２０内の全箇所で０．２０±０．０２μｍにすることができた。つまり、マスク１０２によれば、ビアホール５１Ｈの配置形態（例えば粗密）に依存したレジストパターンのパターン不具合を抑制することができる。
【００４２】
なお、図１４の設計レイアウトとは異なる場合、例えばトレンチ５３Ｔがデュアルダマシン構造５０のトレンチ５１Ｔと交互に配置されている場合等にも、マスク１０３と同様の手法が適用可能である。
【００４３】
ところで、上述の図１５のグラフによれば比較用マスクで形成したレジストパターンの幅は、０．０２μｍ程度で振幅しながら（振動しながら）細くなっていることが分かる。また、図１９のグラフでの同様の振動が見られる。これは、上述のようにビアホール５１Ｈが在る領域内では層間絶縁膜６３上でのレジスト７１の膜厚が薄くなるので、膜厚変動による定在波効果及びバルク効果によって実効露光量が異なることが原因であると考えられる。
【００４４】
そこで、図２０の断面図に示すように、レジスト７１の露出表面上に反射防止膜７２を形成した後にマスク１０３でレジスト７１を露光したところ、上述の振動的なパターン不具合は抑制され、図２１のグラフに示すようにレジスト７１の上記幅をライン・アンド・スペース領域１２０内の全箇所で０．２０±０．０１μｍの寸法を得ることができた。反射防止膜７２はマスク１０１，１０２と組み合わせても良く、マスク１０３の場合と同様に、レジストパターンの寸法精度を向上させることができる。
【００４５】
なお、図８及び図１３のマスク１０１，１０２と同様に、マスク１０３において遮光パターン１１１と光透過パターン１１２とを入れ替えることにより、ポジ型レジスト用のマスクを得ることができる。
【００４６】
実施の形態１，２の変形例．
さて、図２の下層配線６２が半導体基板内に形成された不純物領域（例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース／ドレイン領域）の場合にもデュアルダマシン構造５０は適用可能であり、実施の形態１，２の説明を当てはめることができる。かかる場合ビアホールはコンタクトホールとも呼ばれるので、ビアホール及びコンタクトホールを総称して「ホール」と呼ぶことにする。
【００４７】
また、露光光は上述のＫｒＦに限られず他の波長の露光光であっても良く、例えばｉ線、ＡｒＦ、Ｆ２による露光に対してもマスク１０１〜１０３を応用可能である。
【００４８】
更に、マスク１０１〜１０３では遮光パターン１１１をＣｒやＭｏＳｉで形成する場合を述べたが、ＣｒやＭｏＳｉに比して露光光の透過率が高い材料、例えばＭｏＳｉＯＮやＣｒＯＮで遮光パターン１１１を形成することによって、マスク１０１〜１０３をいわゆるハーフトーン型位相シフトマスクにすることも可能である。なお、いずれの場合も遮光パターン１１１を多層膜で構成しても良い。
【００４９】
実施の形態３．
実施の形態３では、マスク１０１〜１０３のマスクパターン１１０を作成するためのコンピュータプログラムないしはＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ソフトウェアを説明する。ここでは、マスク１０３（図１６〜図１８参照）を作成する場合を例示する。
【００５０】
図２２のブロック図に示すように、上記プログラムはコンピュータないしはＣＡＤ装置２００にインストールされることにより当該コンピュータ２００をレイアウト情報取得手段２１０及びトレンチパターン作成手段２２０を含んだ装置として機能させる。なお、トレンチパターン作成手段２２０は、抽出手段２２１と、区画手段２２２と、占有率算出手段２２３と、サイジング処理手段２２４と、を含んでいる。
【００５１】
まず、レイアウト情報取得手段２１０は半導体装置５０Ｂのレイアウトに関する情報（以下「レイアウト情報」とも呼ぶ）２０１を、例えばデータベースからやオペレータによる入力（作図入力）を通じて、取得する。このとき、取得するレイアウト情報２０１には、デュアルダマシン構造５０のビアホール５１Ｈ及びトレンチ５１Ｔ、並びに、トレンチ５３Ｔのレイアウト情報が含まれる。
【００５２】
次に、トレンチパターン作成手段２２０によって、取得したレイアウト情報２０１を参照してトレンチ５１Ｔ，５３Ｔのレイヤに対応するパターンを作成する。
【００５３】
詳細には、抽出手段２２１によって、レイアウト情報２０１を参照し、当該レイアウト情報２０１に基づいたトレンチ５１Ｔのレイアウトにおいて、サイジング処理の対象となる箇所を抽出する。例えば、ＣＡＤソフトウェアの一般的な機能を利用して、レイアウト情報２０１に基づいたレイアウト上でビアホール５１Ｈのエッジとの間隔ｄ（図１２参照）が７０ｎｍ以下であるトレンチ５１Ｔ（又は配線部５２Ｔ）のエッジｅ（図１２参照）にフラグを付与する。
【００５４】
また、区画手段２２２によって、レイアウト情報２０１に基づいたレイアウト上で、トレンチ５１Ｔ，５３Ｔのレイヤを複数の領域１２０Ａ（図１６〜図１８参照）に区画する。このときの区画の条件、例えば領域１２０（図１４参照）の範囲の設定や各領域１２０Ａの大きさは、プログラムに予め組み込んでおいたり、或いは、例えば区画手段２２２によって適時オペレータに入力を促すようにする。その後、占有率算出手段２２３によって、各領域１２０Ａ内におけるビアホール５１Ｈの占有率を算出する。なお、占有率算出手段２２３はＣＡＤソフトウェアの一般的な機能を利用可能である。
【００５５】
なお、抽出手段２２１による処理と、区画手段２２２及び占有率算出手段２２３による処理と、はいずれを先に実行しても良い。
【００５６】
そして、サイジング処理手段によって、抽出手段２２１が抽出した箇所において（抽出手段２２１が抽出したトレンチ５１Ｔのエッジｅのうちでビアホール５１Ｈに対応する部分付近において）、遮光パターン１１１にアンダーサイジングを施す。なお、ポジ型のレジストに対して用いるマスク１０２の場合には遮光パターン１１１にオーバーサイジングを施す。このとき、サイジング処理手段２２４は、上記占有率が高い領域１２０Ａほどアンダーサイジング（又はオーバーサイジング）を大きく施す。
【００５７】
かかるプログラムによりマスク１０３のマスクパターン１１０（図１６〜図１８参照）が作成される。なお、マスク１０１，１０２（図８及び図１３参照）のマスクパターン１１０を作成する場合には区画手段２２２及び占有率算出手段２２３をプログラムに設けなくても構わない。
【００５８】
【発明の効果】
この発明によれば、現像後のレジストパターンにおいてホール付近のパターン不具合（形状不具合）を抑制することができる。従って、トレンチ及びトレンチ内に埋め込まれた導電体の形状不具合を抑制できる。
【図面の簡単な説明】
【図１】実施の形態１に係るパターン転写マスクを説明するための、デュアルダマシン構造を含んだ半導体装置の設計レイアウト図である。
【図２】デュアルダマシン構造を説明するための断面図である。
【図３】ビアホールを形成した後の基板を説明するための平面図である。
【図４】トレンチの形成方法を説明するための断面図である。
【図５】トレンチを形成した後の基板を説明するための断面図である。
【図６】比較用のパターン転写マスクを説明するための平面図である。
【図７】比較用のパターン転写マスクを用いて形成したレジストパターンを説明するための平面図である。
【図８】実施の形態１に係るパターン転写マスクを説明するための平面図である。
【図９】図８の一部拡大図である。
【図１０】実施の形態１に係るパターン転写マスクを用いて形成したレジストパターンを説明するための平面図である。
【図１１】実施の形態１に係るパターン転写マスクを説明するためのグラフである。
【図１２】ビアホールのエッジと配線のエッジとの間隔を説明するための模式図である。
【図１３】実施の形態１に係る他のパターン転写マスクを説明するための平面図である。
【図１４】実施の形態２に係るパターン転写マスクを説明するための、デュアルダマシン構造を含んだ半導体装置の設計レイアウト図である。
【図１５】比較用のパターン転写マスクで形成したレジストパターンを説明するためのグラフである。
【図１６】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１７】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１８】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１９】実施の形態２に係るパターン転写マスクを説明するためのグラフである。
【図２０】デュアルダマシン構造を含んだ半導体装置の実施の形態２に係る製造方法を説明するための断面図である。
【図２１】デュアルダマシン構造を含んだ半導体装置の実施の形態２に係る製造方法を説明するためのグラフである。
【図２２】実施の形態３に係るコンピュータの機能を説明するためのブロック図である。
【符号の説明】
５０ デュアルダマシン構造、５０Ａ，５０Ｂ 半導体装置、５１Ｈ ビアホール、５１Ｔ トレンチ、５２ 埋め込み金属（導電体）、６３ 層間絶縁膜、７１ レジスト、７２ 反射防止膜、１０１〜１０３ パターン転写マスク、１１０ マスクパターン、１１１ 遮光パターン、１１２ 光透過パターン、１２０Ａ 領域、２００ コンピュータ、２０１ レイアウト情報、２１０ レイアウト情報取得手段、２２０ トレンチパターン作成手段、２２１ 抽出手段、２２２ 区画手段、２２３ 占有率算出手段、２２４ サイジング処理手段。
【発明の属する技術分野】
この発明は、デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）構造を含んだ半導体装置の製造に用いられるパターン転写マスクに関し、更に当該パターン転写マスクを用いた半導体装置の製造方法、及び、当該パターン転写マスクのマスクパターンを作成するためのコンピュータプログラムに関する。
【０００２】
【従来の技術】
従来より半導体装置の多層配線に銅（Ｃｕ）デュアルダマシン構造が用いられており、かかる構造は次のようにして形成される。まず、基板の酸化膜にビアホールを形成する。その後、酸化膜上にレジストを全面的に塗布し、露光及び現像によって当該レジストをトレンチ（溝）に対応したパターンにパターニングする。ビアホール用又はトレンチ用のレジストを塗布する前に反射防止膜を塗布等の方法により成膜する場合もある。次に、パターニングされたレジストをマスクとして用いて酸化膜をエッチングすることによりトレンチを形成する。なお、トレンチはビアホール上に形成される。そして、ビアホール及びトレンチ内にＣｕ膜をメッキ処理することによって、デュアルダマシン構造が形成される。
【０００３】
なお、かかるデュアルダマシン構造は例えば特許文献１において紹介されている。
【０００４】
【特許文献１】
特開２０００−５８６４７号公報 （図４）
【０００５】
【発明が解決しようとする課題】
上述の従来の形成方法ではレジストをビアホールが形成された酸化膜上又は反射防止膜上に全面的に塗布するので、ビアホール内にもレジストが配置される（たまる）。このとき、レジストの厚さ（酸化膜のうちでビアホールが形成されていない部分の表面を基準にした厚さ）はビアホール上で薄くなりやすい。しかも、ビアホールの配置形態に起因してビアホール内へのレジストのたまり具合が異なるので、ビアホールが形成されていない箇所、ビアホールが数多く開口している箇所、及び、ビアホールがまばらに開口している箇所、でレジストの厚さが異なる。
【０００６】
また、ビアホールが形成された酸化膜上に塗布型の反射防止膜を形成した場合には、同様に、ビアホールの配置に起因して反射防止膜の厚さが異なる。
【０００７】
光転写ではレジストの厚さが異なると、同一露光量であっても、定在波効果（干渉効果）及びバルク効果（吸収効果）によって、現像後のレジストパターンの仕上がり寸法が異なってしまう。すなわち、ビアホールの存在や配置形態に起因して、所望の寸法のトレンチパターンが得られないという問題がある。
【０００８】
また、反射防止膜の膜厚が異なる場合、反射率が異なることにより、同様に、所望の寸法が得られない。
【０００９】
また、一般的にビアホールが在る場所と無い場所とでは露光光の反射率が異なるので、同一露光量でも実効の露光量が異なることになり、かかる場合にも上述の場合と同様に所望のパターン寸法が得られない。
【００１０】
その結果、出来上がったトレンチが所望よりも細いと配線の抵抗上昇や断線が発生しやすくなるし、逆に太いと設計値よりも配線抵抗が低くなったり隣接する配線同士がショートしてしまう。つまり、半導体装置において設計どおりの動作が得られない。
【００１１】
この発明は、かかる点に鑑みてなされたものであり、現像後のレジストパターンにおいて上述のホール付近のパターン不具合を抑制可能なパターン転写マスクを提供することを目的とし、更に当該パターン転写マスクを用いた半導体装置の製造方法、及び、当該パターン転写マスクのマスクパターンを作成するためのコンピュータプログラムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るパターン転写マスクは、半導体装置の製造時にレジストにパターンを転写するために用いられる。ここで、前記半導体装置は、少なくとも１つのホールと、前記少なくとも１つのホール上に延在するトレンチと、前記少なくとも１つのホール内及び前記トレンチ内に埋め込まれた導電体と、を含んだデュアルダマシン構造を同一レイヤに複数含んでいる。このとき、前記パターン転写マスクは、前記トレンチを形成するために前記レジストをパターニングする際に用いられる。前記パターン転写マスクは、遮光パターンと、前記遮光パターンよりも光透過率が高い光透過パターンと、を含んでおり、前記遮光パターンは、各ホールに対応する部分付近にアンダーサイジング又はオーバーサイジングが施されている。
【００１３】
【発明の実施の形態】
実施の形態１．
まず、図１の設計レイアウト図及び図２の断面図を参照しつつ、デュアルダマシン構造５０を含んだ半導体装置５０Ａを説明する。なお、図１の設計レイアウト図ではビアホール５１Ｈを×印を四角（□）で囲んだ記号で図示しており、図２は図１中の２−２線での断面図に相当する。
【００１４】
半導体装置５０Ａは同一レイヤに２つのデュアルダマシン構造５０を含んでおり、各デュアルダマシン構造５０は、基板６０と、ビアホール５１Ｈと、トレンチ（溝）５１Ｔと、ビアホール５１Ｈ内及びトレンチ５１Ｔ内に埋め込まれた金属（ないしは導電体）５２とを含んでいる。トレンチ５１Ｔはビアホール５１Ｈ上に延在しており（平面視上重なっており）、ビアホール５１Ｈに連結している。換言すると、上記埋め込み金属５２において、トレンチ５１Ｔ内の配線部５２Ｔはビアホール５１Ｈ内のビア部５２Ｈ上に延在し、ビア部５２Ｈに接している。なお、半導体装置５０Ａではデュアルダマシン構造５０が１つのビアホール５１Ｈ及び１つのトレンチ５１Ｔを有する場合を説明するが、１つのトレンチ５１Ｔに複数のビアホール５１Ｈが設けられる場合もある（後述の図１４を参照）。
【００１５】
図１及び図２に示すように、デュアルダマシン構造５０は基板６０内に形成されており、ここでは基板６０が、層間絶縁膜６１と、下層配線６２と、層間絶縁膜６３とを含む場合を例に挙げる。具体的には、下層配線６２は層間絶縁膜６１の表面内に配置されており、層間絶縁膜６１の表面上には層間絶縁膜６３が配置されている。なお、説明の簡単のため図２では層間絶縁膜６３を１層で図示しているが、当該層間絶縁膜６３はストッパ膜又はハードマスクを含む多層膜の場合もある。
【００１６】
そして、層間絶縁膜６３内にデュアルダマシン構造５０が作り込まれている。
詳細には、層間絶縁膜６３において、下層配線６２の側にビアホール５１Ｈが設けられており、下層配線６２から遠い側にトレンチ５１Ｔが設けられている。トレンチ５１Ｔは層間絶縁膜６３の表面（下層配線６２から遠い側の表面）において開口していると共に、層間絶縁膜６３内でビアホール５１Ｈと連結している。
ビアホール５１Ｈは下層配線６２へ至っている。
【００１７】
かかるビアホール５１Ｈ及びトレンチ５１Ｔは埋め込み金属５２によって埋められている。埋め込み金属５２は、例えば銅（Ｃｕ）から成り、或いは更にトレンチ５１Ｔ及びビアホール５１Ｈ内において層間絶縁膜６３及び下層配線６２に接して配置されたバリアメタル膜を含む場合もある。これにより、トレンチ５１Ｔ内の配線部５２Ｔ及びビアホール５１Ｈ内のビア部５２Ｈから成る埋め込み金属５２が構成され、配線部５２Ｔはビア部５２Ｈを介して下層配線６２に電気的に接続される。
【００１８】
図１に示すように、半導体装置５０Ａでは、２つの配線部５２Ｔ（換言すれば２つのトレンチ５１Ｔ）は平行に延在しており、各配線部５２Ｔをライン部Ｌとして且つ層間絶縁膜６３のうちで配線部５２Ｔ間に在る部分をスペース部Ｓとしてライン・アンド・スペース・パターンが形成されている。なお、平面視上、２つのビアホール５１Ｈはスペース部Ｓを挟んでトレンチ５１Ｔの延在方向と垂直な方向に並んでいる。ここでは、設計上、スペース部Ｓの幅Ｓｗが０．２０μｍ、トレンチ５１Ｔの幅（換言すれば配線部５２Ｔ又はライン部Ｌの幅）Ｔｗが０．２２μｍ、ビアホール５１の直径Ｈｒが０．２２μｍの場合を一例に挙げる。
このとき、設計上は幅Ｔｗはトレンチ５１Ｔ全体に渡って均一であり、幅Ｓｗも同様である。なおここでは、図１に示すようにトレンチ５１Ｔの幅Ｔｗがビアホール５１Ｈの直径Ｈｒに等しい場合を説明するが、幅Ｔｗが直径Ｈｒと異なる場合もある。
【００１９】
次に、図１及び図２に加えて図３〜図５を参照して、半導体装置５０Ａの製造方法、特にデュアルダマシン構造５０の形成方法を説明する。まず、下層配線６２を有する層間絶縁膜６１上に層間絶縁膜６３を全面的に形成する。次に、層間絶縁膜６３上に全面的にレジストを塗布し、写真製版法によって当該レジストにビアホール５１Ｈのパターンを転写し、当該レジストをパターニングする。そして、パターニングされたレジストをマスクにして層間絶縁膜６３をエッチングし、層間絶縁膜６３内にビアホール５１Ｈを形成する（図３の平面図を参照）。その後、レジストを除去する。
【００２０】
次に、図４の断面図（図３中の４−４線における断面に相当）に示すように、ビアホール５１Ｈ内を埋めるようにネガ型のレジスト７１を全面的に塗布し、このレジスト７１を写真製版法によりパターニングする。具体的には、パターン転写マスク（以下、単に「マスク」とも呼ぶ）１００越しにレジスト７１に露光光（例えば波長２４８ｎｍのＫｒＦ光）を照射して当該レジスト７１にトレンチ５１Ｔに対応するパターンを転写し、その後、レジスト７１を現像する。そして、パターニングされたレジスト７１をマスク（レジストマスク）にして層間絶縁膜６３をエッチングして、図５の断面図に示すようにトレンチ５１Ｔを形成する。
その後、レジスト７１を除去する。このように、パターン転写マスク１００は、レジスト７１をトレンチ５１Ｔの形成用にパターニングするために用いられる。
【００２１】
そして、例えば銅（Ｃｕ）の膜をメッキ処理によりトレンチ５１Ｔ内及びビアホール５１Ｈ内に埋め込み、かかる銅膜のうちで層間絶縁膜６３上の部分を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去する。これにより、埋め込み金属５２が形成される。
【００２２】
ここで、図４のマスク１００として、図６の平面図に示す比較用のマスク５０１を用いた場合を説明する。なお、説明を分かりやすくするため、図６及び後述の図では半導体装置５０Ａの上記ライン部Ｌ及びスペース部Ｓに対応する部分に符号”Ｌ”及び”Ｓ”をそれぞれ付している。
【００２３】
マスク５０１のマスクパターン５１０は、露光光が十分に透過可能な光透過パターン５１２と、この光透過パターン５１２よりも露光光の透過率が低い遮光パターン５１１と、を平面視上有している。マスク５０１はネガ型レジスト７１に対して用いられ、光透過パターン５１２を透過した露光光がネガ型レジスト７１（本来現像液に溶解する）に照射され（換言すればマスクパターン５１０がレジスト７１に転写され）、当該被照射部分が現像液に対して不溶化する。従って、レジスト７１のうちで光透過パターン５１２に対応したパターンが現像後に残り、レジストパターン（レジスト像）になる。
【００２４】
マスク５０１では、遮光パターン５１１においてトレンチ５１Ｔに対応する各部分（換言すれば上記ライン部Ｌに対応する各部分）は、図１に図示されるトレンチ５１Ｔの設計上のパターンと同様、均一な幅の帯状をしている。これに伴い、光透過パターン５１２において上記スペース部Ｓに対応する部分も均一な幅の帯状をしている。
【００２５】
このとき、スペース部Ｓに対応する部分の幅がスペース部Ｓの設計値と同じ０．２０μｍに設定されたマスク５０１を用いた場合、現像後のレジストパターンにおいてスペース部Ｓに対応する部分の幅は、近くにビアホール５１Ｈが無い箇所では設計値通りの０．２０μｍであったが、ビアホール５１Ｈの横では０．１７μｍであった。つまり、図７の平面図（ＳＥＭ像）に示すようにレジストパターンにおいてスペース部Ｓに対応する部分はビアホール５１Ｈ付近でスペース部Ｓの設計値よりも細く仕上がっている。換言すれば、トレンチ５１Ｔに対応する各部分はビアホール５１Ｈ付近でトレンチ５１Ｔの設計値よりも太くなっている。
【００２６】
これに対して、図８の平面図に示す実施の形態１に係るパターン転写マスク１０１によれば、上述のパターン不具合（形状不具合）を抑制することができる。
以下に、図８及びこれの一部拡大図である図９を参照しつつマスク１０１を詳述するが、図８及び図９には説明のためにビアホール５１Ｈの設計レイアウトを併せて図示している。
【００２７】
マスク１０１のマスクパターン１１０は、露光光が十分に透過可能な光透過パターン１１２と、光透過パターン１１２よりも露光光の透過率が低い遮光パターン（例えばＣｒやＭｏＳｉで形成される）１１１と、で平面視上、形成されているが、後述のように、図６の比較用マスク５０１とはパターンの形状が異なる。
なお、比較用マスク５０１と同様に、マスク１０１はネガ型レジスト７１に対して用いられ、光透過パターン１１２を透過した露光光がネガ型レジスト７１に照射され（すなわちマスクパターン１１０がレジスト７１に転写され）、レジスト７１のうちで光透過パターン１１２に対応したパターンが現像後のレジストパターンになる。
【００２８】
特に、マスク１０１の遮光パターン１１１は、図６の比較用マスク５０１の遮光パターン５１１においてビアホール５１Ｈに対応する部分付近にアンダーサイジングが施された形状（パターン）を有している。すなわち、図９に示すように、遮光パターン１１１は、トレンチ５１Ｔ（換言すれば配線部５２Ｔ又はライン部Ｌ）の設計上の幅Ｔｗを有する基部１１１Ｂと、ビアホール５１Ｈに対応する部分に設けられ基部１１１Ｂよりも幅が狭い（平面視上、基部１１１Ｂに対して凹んだ又は後退した）アンダーサイジング部１１１Ｈと、を含んでいる。
【００２９】
逆に言えば、マスク１０１の光透過パターン１１２は、図６の比較用マスク５０１の光透過パターン５１２においてビアホール５１Ｈに対応する部分付近にオーバーサイジングが施された形状（パターン）を有している。すなわち、図９に示すように、光透過パターン１１２は、図６の光透過パターン５１２と同様の寸法を有する基部１１２Ｂと、基部１１２Ｂよりも遮光パターン１１１の側に張り出したオーバーサイジング部１１２Ｈと、を含んでいる。なお、基部１１１Ｂ及びアンダーサイジング部１１１Ｈは基部１１２Ｂ及びオーバーサイジング部１１２Ｈにそれぞれ隣接している。
【００３０】
具体的に、遮光パターン１１１において基部１１１Ｂのエッジに対するアンダーサイジング部１１１Ｈのエッジの凹み寸法又は後退量としてのアンダーサイジング量Ｈ（図９参照）を０．０１μｍに設定し、アンダーサイジング部１１１Ｈにおいて遮光パターン１１１の延在方向に沿った寸法としてのアンダーサイジング量Ｗ（図９参照）を０．２０μｍに設定した場合、レジストパターンにおいてスペース部Ｓに対応する部分の幅を０．１８６μｍにすることができた（図１０の平面図（ＳＥＭ像）を参照）。なお、このとき、アンダーサイジングは遮光パターン１１１においてビアホール５１Ｈ（の中央）に対応する部分を介して対向する２つのエッジの双方に施すことにより、アンダーサイジング部１１１Ｈの幅を０．２０μｍに設定し、光透過パターン１１２においてスペース部Ｓに対応する部分のオーバーサイジング部１１２Ｈの幅を０．２２μｍに設定した。
【００３１】
なお、上述のサイジング量Ｈは光透過パターン１１２において基部１１２Ｂのエッジに対するオーバーサイジング部１１２Ｈのエッジの張り出し寸法でもあり、又、上述のサイジング量Ｗはオーバーサイジング部１１２Ｈにおいて遮光パターン１１１の延在方向に沿った寸法でもある。
【００３２】
このように、マスク１０１によればレジストパターンにおいてビアホール５１Ｈ付近のパターン不具合を抑制することができる。従って、トレンチ５１Ｔ及びトレンチ５１Ｔ内の配線部５２Ｔの形状不具合、具体的には幅の増大を抑制できるので、配線部５２Ｔの抵抗が設計値よりも低かったり、隣接する配線部５２Ｔ同士がショートするといった問題が改善される。つまり、半導体装置５０Ａでは設計どおりの動作が得られる。
【００３３】
ここで、マスク１０１において上記サイジング量Ｈ，Ｗについて種々の組み合わせを検討した結果を、図１１のグラフに示す。図１１によれば、サイジング量Ｈ，Ｗが大きいほど、レジストパターンのうちでスペース部Ｓに対応する部分のビアホール５１Ｈ付近の幅は大きくなり、サイジング量Ｗの増大に伴いその変化は飽和傾向を示すことがわかる。このとき、例えばＨ＝０．０２μｍ、Ｗ＝０．２６μｍの場合、レジストパターンにおいて上述のビアホール５１Ｈ付近で設計値通り０．２０μｍの幅が得られ、従って設計値通りの寸法のスペース部Ｓが得られた。
【００３４】
更に、発明者の実験によれば、設計レイアウト図（図１参照）上でビアホール５１Ｈのエッジとトレンチ５１Ｔ（又は配線部５２Ｔ）のエッジｅ（図１２の模式図を参照）との間隔ｄ（図１２参照）が７０ｎｍ以下の箇所にサイジングを施すことにより、上述のパターン不具合が実用的なレベルにまで改善されることが分かった。
【００３５】
さて、上述の説明ではレジスト７１がネガ型の場合を述べたが、ポジ型のレジストには図１３の平面図に示すマスク１０２を適用すれば良い。具体的には、図１３と図８とを比較すれば分かるように、マスク１０２はマスク１０１において遮光パターン１１１と光透過パターン１１２とを互いに入れ替えたマスクパターン１１０を有しており、マスク１０２の遮光パターン１１１はホール５１Ｈに対応する部分付近にオーバーサイジングが施されており、逆に言えばマスク１０２の光透過パターン１１２はホール５１Ｈに対応する部分にアンダーサイジングが施されている。なお、図１３には説明のためビアホール５１Ｈの設計レイアウトを併せて図示している。
【００３６】
このようなマスク１０２よってもマスク１０１と同様の効果が得られるので、トレンチ５１Ｔ及びトレンチ５１Ｔ内の配線部５２Ｔの形状不具合、具体的には幅の減少を抑制できる。従って、配線部５２Ｔの抵抗増大や断線が改善される。
つまり、半導体装置５０Ａでは設計どおりの動作が得られる。
【００３７】
実施の形態２．
まず、図１４の設計レイアウト図を参照しつつ、デュアルダマシン構造５０を含んだ半導体装置５０Ｂを説明する。図１４に示すように半導体装置５０Ｂは同一レイヤに複数のデュアルダマシン構造５０を含んでおり、半導体装置５０Ｂでは各デュアルダマシン構造５０は１つのトレンチ５１Ｔに対して複数のビアホール５１Ｈを有している。更に、半導体装置５０Ｂはデュアルダマシン構造５０のトレンチ５１Ｔと同じレイヤにトレンチ５１Ｔと平行に延在する複数のトレンチ５３Ｔを含んでおり、各トレンチ５３Ｔ内に配線５３が配置されている。具体的には、２０μｍ四方の領域内に、配線部５２Ｔ及び配線５３（換言すればトレンチ５１Ｔ，５３Ｔ）に当たる０．２０μｍのライン部Ｌと０．２０μｍのスペース部Ｓとが交互に配置されたライン・アンド・スペース領域１２０が形成されている。なお、トレンチ５３Ｔはライン・アンド・スペース領域１２０の領域端に設けられている。そして、デュアルダマシン構造５０を成す０．２０μｍ径のビアホール５１Ｈが縦横に０．４０μｍピッチで並んでいる。このとき、隣接するビアホール５１Ｈはスペース部Ｓを挟んで、トレンチ５１Ｔの延在方向と垂直な方向に並んでいる。
【００３８】
ここで、上述のトレンチ５１Ｔ，５３Ｔを形成するにあたり、ネガ型のレジスト７１（図４及び図５参照）を、比較用のマスク５０１（図６参照）と同様にサイジングが施されていない比較用マスクを用いてパターニングしたところ、図１５のグラフに示す結果が得られた。すなわち、比較用マスクで形成したレジストパターン（半導体装置５０Ｂにおけるスペース部Ｓに対応する）の幅は、ビアホール５１Ｈが無い、領域１２０の端付近では設計値どおり０．２０μｍになったが、ビアホール５１Ｈが在る、領域１２０の中央へ向かうに従って細くなる、という傾向が得られた。これは、塗布したレジスト７１がビアホール５１Ｈ中に埋め込まれるのでビアホール５１Ｈが在る中央領域内では層間絶縁膜６３上でのレジスト７１の膜厚が薄くなり（図４参照）、レジスト７１のバルク効果によって実効露光量が変動することが原因であると考えられる。
【００３９】
このような実験結果に基づいて、実施の形態２に係るマスク１０３には図１６〜図１８の平面図（それぞれマスク１０３の一部拡大図である）に示すようなマスクパターン１１０を与えている。なお、図１６〜図１８には説明のためビアホール５１Ｈの設計レイアウトを併せて図示している。
【００４０】
詳細には、マスク１０３の遮光パターン１１１は、基本的には既述のマスク１０１（図８及び図９参照）と同様に、半導体装置５０Ｂにおけるライン部Ｌ（すなわちトレンチ５１Ｔ，５３Ｔ）に対応したパターンを有し、ビアホール５１Ｈに対応する部分付近にアンダーサイジングが施されている。特に、平面視上（図１４参照）半導体装置５０Ｂを、より具体的にはトレンチ５１Ｔ，５３Ｔのレイヤを複数の領域１２０Ａに区画した場合に、ビアホール５１Ｈの占有率（領域１２０Ａの面積に対する該領域１２０Ａ内のビアホール５１Ｈの総面積の割合）が高い領域１２０Ａほどアンダーサイジングを大きく施している。例えば、上述の２０μｍ四方のライン・アンド・スペース領域１２０を２μｍ四方の複数の領域１２０Ａに区画し、各領域１２０Ａ内のビアホール５１Ｈの占有率を計算する。
そして、例えば、占有率が０〜１０％の領域１２０Ａに対しては図１６に示すようにサイジングを施さず、占有率が１０〜１８％の領域１２０Ａに対しては図１７に示すようにＨ（図９参照）＝０．０１μｍのアンダーサイジングを施し、占有率が１８〜２５％の領域１２０Ａに対しては図１８に示すようにＨ＝０．０２μｍのアンダーサイジングを施す。このとき、遮光パターン１１１に呼応して光透過パターン１１２がオーバーサイジングされるのは言うまでもない。なお、図１６〜図１８の例では各トレンチ５１Ｔに対して設けられた複数のサイジング部分を一体化している（一続きにしている）。
【００４１】
このようなマスクパターン１１０を有するマスク１０３を図４中のマスク１００として用いてネガ型のレジスト７１をパターニングしたところ、図１９のグラフに示すように、レジストパターンの上記幅をライン・アンド・スペース領域１２０内の全箇所で０．２０±０．０２μｍにすることができた。つまり、マスク１０２によれば、ビアホール５１Ｈの配置形態（例えば粗密）に依存したレジストパターンのパターン不具合を抑制することができる。
【００４２】
なお、図１４の設計レイアウトとは異なる場合、例えばトレンチ５３Ｔがデュアルダマシン構造５０のトレンチ５１Ｔと交互に配置されている場合等にも、マスク１０３と同様の手法が適用可能である。
【００４３】
ところで、上述の図１５のグラフによれば比較用マスクで形成したレジストパターンの幅は、０．０２μｍ程度で振幅しながら（振動しながら）細くなっていることが分かる。また、図１９のグラフでの同様の振動が見られる。これは、上述のようにビアホール５１Ｈが在る領域内では層間絶縁膜６３上でのレジスト７１の膜厚が薄くなるので、膜厚変動による定在波効果及びバルク効果によって実効露光量が異なることが原因であると考えられる。
【００４４】
そこで、図２０の断面図に示すように、レジスト７１の露出表面上に反射防止膜７２を形成した後にマスク１０３でレジスト７１を露光したところ、上述の振動的なパターン不具合は抑制され、図２１のグラフに示すようにレジスト７１の上記幅をライン・アンド・スペース領域１２０内の全箇所で０．２０±０．０１μｍの寸法を得ることができた。反射防止膜７２はマスク１０１，１０２と組み合わせても良く、マスク１０３の場合と同様に、レジストパターンの寸法精度を向上させることができる。
【００４５】
なお、図８及び図１３のマスク１０１，１０２と同様に、マスク１０３において遮光パターン１１１と光透過パターン１１２とを入れ替えることにより、ポジ型レジスト用のマスクを得ることができる。
【００４６】
実施の形態１，２の変形例．
さて、図２の下層配線６２が半導体基板内に形成された不純物領域（例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース／ドレイン領域）の場合にもデュアルダマシン構造５０は適用可能であり、実施の形態１，２の説明を当てはめることができる。かかる場合ビアホールはコンタクトホールとも呼ばれるので、ビアホール及びコンタクトホールを総称して「ホール」と呼ぶことにする。
【００４７】
また、露光光は上述のＫｒＦに限られず他の波長の露光光であっても良く、例えばｉ線、ＡｒＦ、Ｆ２による露光に対してもマスク１０１〜１０３を応用可能である。
【００４８】
更に、マスク１０１〜１０３では遮光パターン１１１をＣｒやＭｏＳｉで形成する場合を述べたが、ＣｒやＭｏＳｉに比して露光光の透過率が高い材料、例えばＭｏＳｉＯＮやＣｒＯＮで遮光パターン１１１を形成することによって、マスク１０１〜１０３をいわゆるハーフトーン型位相シフトマスクにすることも可能である。なお、いずれの場合も遮光パターン１１１を多層膜で構成しても良い。
【００４９】
実施の形態３．
実施の形態３では、マスク１０１〜１０３のマスクパターン１１０を作成するためのコンピュータプログラムないしはＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ソフトウェアを説明する。ここでは、マスク１０３（図１６〜図１８参照）を作成する場合を例示する。
【００５０】
図２２のブロック図に示すように、上記プログラムはコンピュータないしはＣＡＤ装置２００にインストールされることにより当該コンピュータ２００をレイアウト情報取得手段２１０及びトレンチパターン作成手段２２０を含んだ装置として機能させる。なお、トレンチパターン作成手段２２０は、抽出手段２２１と、区画手段２２２と、占有率算出手段２２３と、サイジング処理手段２２４と、を含んでいる。
【００５１】
まず、レイアウト情報取得手段２１０は半導体装置５０Ｂのレイアウトに関する情報（以下「レイアウト情報」とも呼ぶ）２０１を、例えばデータベースからやオペレータによる入力（作図入力）を通じて、取得する。このとき、取得するレイアウト情報２０１には、デュアルダマシン構造５０のビアホール５１Ｈ及びトレンチ５１Ｔ、並びに、トレンチ５３Ｔのレイアウト情報が含まれる。
【００５２】
次に、トレンチパターン作成手段２２０によって、取得したレイアウト情報２０１を参照してトレンチ５１Ｔ，５３Ｔのレイヤに対応するパターンを作成する。
【００５３】
詳細には、抽出手段２２１によって、レイアウト情報２０１を参照し、当該レイアウト情報２０１に基づいたトレンチ５１Ｔのレイアウトにおいて、サイジング処理の対象となる箇所を抽出する。例えば、ＣＡＤソフトウェアの一般的な機能を利用して、レイアウト情報２０１に基づいたレイアウト上でビアホール５１Ｈのエッジとの間隔ｄ（図１２参照）が７０ｎｍ以下であるトレンチ５１Ｔ（又は配線部５２Ｔ）のエッジｅ（図１２参照）にフラグを付与する。
【００５４】
また、区画手段２２２によって、レイアウト情報２０１に基づいたレイアウト上で、トレンチ５１Ｔ，５３Ｔのレイヤを複数の領域１２０Ａ（図１６〜図１８参照）に区画する。このときの区画の条件、例えば領域１２０（図１４参照）の範囲の設定や各領域１２０Ａの大きさは、プログラムに予め組み込んでおいたり、或いは、例えば区画手段２２２によって適時オペレータに入力を促すようにする。その後、占有率算出手段２２３によって、各領域１２０Ａ内におけるビアホール５１Ｈの占有率を算出する。なお、占有率算出手段２２３はＣＡＤソフトウェアの一般的な機能を利用可能である。
【００５５】
なお、抽出手段２２１による処理と、区画手段２２２及び占有率算出手段２２３による処理と、はいずれを先に実行しても良い。
【００５６】
そして、サイジング処理手段によって、抽出手段２２１が抽出した箇所において（抽出手段２２１が抽出したトレンチ５１Ｔのエッジｅのうちでビアホール５１Ｈに対応する部分付近において）、遮光パターン１１１にアンダーサイジングを施す。なお、ポジ型のレジストに対して用いるマスク１０２の場合には遮光パターン１１１にオーバーサイジングを施す。このとき、サイジング処理手段２２４は、上記占有率が高い領域１２０Ａほどアンダーサイジング（又はオーバーサイジング）を大きく施す。
【００５７】
かかるプログラムによりマスク１０３のマスクパターン１１０（図１６〜図１８参照）が作成される。なお、マスク１０１，１０２（図８及び図１３参照）のマスクパターン１１０を作成する場合には区画手段２２２及び占有率算出手段２２３をプログラムに設けなくても構わない。
【００５８】
【発明の効果】
この発明によれば、現像後のレジストパターンにおいてホール付近のパターン不具合（形状不具合）を抑制することができる。従って、トレンチ及びトレンチ内に埋め込まれた導電体の形状不具合を抑制できる。
【図面の簡単な説明】
【図１】実施の形態１に係るパターン転写マスクを説明するための、デュアルダマシン構造を含んだ半導体装置の設計レイアウト図である。
【図２】デュアルダマシン構造を説明するための断面図である。
【図３】ビアホールを形成した後の基板を説明するための平面図である。
【図４】トレンチの形成方法を説明するための断面図である。
【図５】トレンチを形成した後の基板を説明するための断面図である。
【図６】比較用のパターン転写マスクを説明するための平面図である。
【図７】比較用のパターン転写マスクを用いて形成したレジストパターンを説明するための平面図である。
【図８】実施の形態１に係るパターン転写マスクを説明するための平面図である。
【図９】図８の一部拡大図である。
【図１０】実施の形態１に係るパターン転写マスクを用いて形成したレジストパターンを説明するための平面図である。
【図１１】実施の形態１に係るパターン転写マスクを説明するためのグラフである。
【図１２】ビアホールのエッジと配線のエッジとの間隔を説明するための模式図である。
【図１３】実施の形態１に係る他のパターン転写マスクを説明するための平面図である。
【図１４】実施の形態２に係るパターン転写マスクを説明するための、デュアルダマシン構造を含んだ半導体装置の設計レイアウト図である。
【図１５】比較用のパターン転写マスクで形成したレジストパターンを説明するためのグラフである。
【図１６】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１７】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１８】実施の形態２に係るパターン転写マスクを説明するための平面図である。
【図１９】実施の形態２に係るパターン転写マスクを説明するためのグラフである。
【図２０】デュアルダマシン構造を含んだ半導体装置の実施の形態２に係る製造方法を説明するための断面図である。
【図２１】デュアルダマシン構造を含んだ半導体装置の実施の形態２に係る製造方法を説明するためのグラフである。
【図２２】実施の形態３に係るコンピュータの機能を説明するためのブロック図である。
【符号の説明】
５０ デュアルダマシン構造、５０Ａ，５０Ｂ 半導体装置、５１Ｈ ビアホール、５１Ｔ トレンチ、５２ 埋め込み金属（導電体）、６３ 層間絶縁膜、７１ レジスト、７２ 反射防止膜、１０１〜１０３ パターン転写マスク、１１０ マスクパターン、１１１ 遮光パターン、１１２ 光透過パターン、１２０Ａ 領域、２００ コンピュータ、２０１ レイアウト情報、２１０ レイアウト情報取得手段、２２０ トレンチパターン作成手段、２２１ 抽出手段、２２２ 区画手段、２２３ 占有率算出手段、２２４ サイジング処理手段。
Claims (5)
- 半導体装置の製造時にレジストにパターンを転写するためのパターン転写マスクであって、
前記半導体装置は、少なくとも１つのホールと、前記少なくとも１つのホール上に延在するトレンチと、前記少なくとも１つのホール内及び前記トレンチ内に埋め込まれた導電体と、を含んだデュアルダマシン構造を同一レイヤに複数備えており、
前記パターン転写マスクは、前記トレンチを形成するために前記レジストをパターニングする際に用いられ、
前記パターン転写マスクは、
各ホールに対応する部分付近にアンダーサイジング又はオーバーサイジングが施された遮光パターンと、
前記遮光パターンよりも光透過率が高い光透過パターンと、を備える、
パターン転写マスク。 - 請求項１に記載のパターン転写マスクであって、
前記アンダーサイジング又は前記オーバーサイジングは、前記半導体装置の平面視上前記ホールの占有率が高い領域ほど、大きく施されている、
パターン転写マスク。 - 請求項１又は請求項２に記載のパターン転写マスクを用いた、半導体装置の製造方法であって、
（ａ）前記デュアルダマシン構造を作り込むための層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に前記ホールを形成する工程と、
（ｃ）前記工程（ｂ）の後に前記層間絶縁膜上にレジストを形成する工程と、
（ｄ）前記レジスト上に反射防止膜を形成する工程と、
（ｅ）前記工程（ｄ）の後に前記レジストを、請求項１又は請求項２に記載のパターン転写マスクを用いた写真製版法によってパターニングする工程と、
（ｆ）パターニングされたレジストをマスクとして前記層間絶縁膜をエッチングして前記トレンチを形成する工程と、を備える、
半導体装置の製造方法。 - 請求項１又は請求項２に記載のパターン転写マスクのマスクパターンを作成するためのコンピュータプログラムであって、
コンピュータを、
前記ホール及び前記トレンチの各レイアウトについての情報を含むレイアウト情報を取得するレイアウト情報取得手段と、
前記レイアウト情報を参照して前記トレンチに対応するパターンを作成するトレンチパターン作成手段と、を備え、
前記トレンチパターン作成手段は、
前記トレンチの前記レイアウトにおいて前記ホールに対応する部分付近にアンダーサイジング又はオーバーサイジングを施す、サイジング処理手段と、
前記トレンチの前記レイアウトにおいてサイジング処理の対象となる箇所を前記レイアウト情報を参照して抽出する抽出手段と、を含む装置として機能させるための、マスクパターン作成用コンピュータプログラム。 - 請求項４に記載のマスクパターン作成用コンピュータプログラムであって、
前記トレンチパターン作成手段は、
前記トレンチを含む前記レイヤを複数の領域に区画する区画手段と、
各領域内における前記ホールの占有率を算出する占有率算出手段と、を更に含み、
前記サイジング処理手段は、前記占有率が高い領域ほど前記アンダーサイジング又は前記オーバーサイジングを大きく施す、
マスクパターン作成用コンピュータプログラム。
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| CNB031548423A CN100336197C (zh) | 2002-10-24 | 2003-08-15 | 图案复制掩模、半导体装置制造方法及掩模图案制作用程序 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095915A1 (ja) * | 2005-03-09 | 2006-09-14 | Nec Corporation | 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898222B1 (ko) * | 2007-08-30 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| CN102683876B (zh) * | 2012-04-28 | 2016-01-06 | 深圳光启创新技术有限公司 | 超材料的制备工艺 |
| CN103019042B (zh) * | 2012-11-29 | 2015-01-07 | 上海华力微电子有限公司 | 改善高透光率掩膜板套刻精度稳定性的方法 |
| CN107505811B (zh) * | 2017-09-11 | 2020-05-05 | 深圳市华星光电技术有限公司 | 光罩 |
| US10481487B2 (en) | 2017-09-11 | 2019-11-19 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Mask |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0450943A (ja) * | 1990-06-15 | 1992-02-19 | Mitsubishi Electric Corp | マスクパターンとその製造方法 |
| JPH0844038A (ja) | 1994-08-03 | 1996-02-16 | Matsushita Electron Corp | マスターマスク作成装置及び半導体装置の製造方法 |
| JPH1012543A (ja) * | 1996-06-20 | 1998-01-16 | Mitsubishi Electric Corp | 位相シフトマスクを用いたパターンの形成方法 |
| JPH11307426A (ja) | 1998-04-22 | 1999-11-05 | Toshiba Corp | マスクパターンの補正方法と補正システム、及びこれらを用いた露光用マスクと半導体装置 |
| JP2000058647A (ja) | 1998-08-17 | 2000-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| JP2000077524A (ja) * | 1998-09-03 | 2000-03-14 | Matsushita Electronics Industry Corp | パターン形成方法 |
| US6355399B1 (en) * | 2000-01-18 | 2002-03-12 | Chartered Semiconductor Manufacturing Ltd. | One step dual damascene patterning by gray tone mask |
| JP2001351924A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3760086B2 (ja) * | 2000-07-07 | 2006-03-29 | 株式会社ルネサステクノロジ | フォトマスクの製造方法 |
| US6436810B1 (en) * | 2000-09-27 | 2002-08-20 | Institute Of Microelectronics | Bi-layer resist process for dual damascene |
| KR100475074B1 (ko) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 |
-
2002
- 2002-10-24 JP JP2002309416A patent/JP2004144975A/ja not_active Withdrawn
-
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Cited By (3)
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| JPWO2006095915A1 (ja) * | 2005-03-09 | 2008-08-21 | 日本電気株式会社 | 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法 |
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