CN1497699A - 图案复制掩模、半导体装置制造方法及掩模图案制作用程序 - Google Patents
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Abstract
在双镶嵌结构形成时抑制沟道形成用的光刻胶图案(光刻胶掩模)上出现的通孔附近的图案不良。图案复制掩模101的掩模图案110由遮光图案111和透光图案112构成。遮光图案111在与通孔51H对应的部分附近具有施加尺寸减小处理的形状(图案)。最好对通孔51H占有率越高的区域施加越大的尺寸减小处理。另外，掩模101用于负型光刻胶，但对于正型光刻胶用的掩模将遮光图案111和光透过图案112相互调换即可。
Description
技术领域
本发明涉及制造含有双镶嵌(Dual Damascene)结构的半导体装置中所采用的图案复制掩模，还涉及采用该图案复制掩模的半导体装置的制造方法及用于制作该图案复制掩模的掩模图案的计算机程序。
技术背景
在半导体装置的多层布线中传统上采用铜(Cu)双镶嵌结构，这种结构形成如下：首先在衬底的氧化膜上形成通孔。然后在氧化膜上整个涂敷光刻胶，经曝光、显影，在对应于沟槽的图案上使光刻胶形成图案。有时也在涂敷通孔用或沟槽用光刻胶之前通过涂敷等的方法来形成反射防止膜。接着采用形成图案的光刻胶作为掩模，刻蚀氧化膜，形成沟槽。再有，沟槽在通孔上形成。最后，通过在通孔及沟槽内对Cu膜作电镀处理，形成双镶嵌结构。
再有，例如在专利文献1：特开2000-58647号公报(图4)中有对这种双镶嵌结构的介绍。
发明内容
在上述传统的形成方法中由于光刻胶在形成通孔的氧化膜上或反射防止膜上全面地涂敷，因此在通孔内也会被配置(堆积)光刻胶。此时光刻胶的厚度(以氧化膜中未形成通孔部分的表面为基准的厚度)在通孔上容易变薄。而且由于通孔的配置状态引起至通孔内的光刻胶的堆积情况不同，因此在未形成通孔的部位、通孔大量开口的部位以及通孔稀疏地开口的部位光刻胶的厚度不相同。
另外，在形成通孔的氧化膜上形成涂敷型的反射防止膜时，同样地由于通孔配置而造成反射防止膜的厚度不相同。
如果在光复制中光刻胶厚度不同，则即使曝光量相同，由于驻波效应(干涉效应)及体效应(吸收效应)，显影后的光刻胶图案的加工尺寸不同。即出现由于通孔的存在及配置状态而不能获得所要求尺寸的沟槽图案的问题。
另外，在反射防止膜厚度不同的情况下由于反射率不同，同样地不能获得所要求的尺寸。
另外，在有通孔的地方和没有通孔的地方曝光用光的反射率一般不同，因此即使曝光量相同，由于有效曝光量不同，与上述情况一样，在这种情况下也不能获得所要求的图案尺寸。
结果是如果制作的沟槽比所要求的细，则布线电阻上升，易产生断线，相反地，如果比所要求的粗，则布线电阻低于设计值，相邻的布线之间发生短路。也就是说，在半导体装置中不能获得符合设计的动作。
本发明的目的在于：鉴于以上问题点，提供能够在显影后的光刻胶图案上抑制上述孔附近的图案不良的图案复制掩模，其目的还在于：提供采用该图案复制掩模的半导体装置制造方法及用于制作该图案复制掩模的掩模图案的计算机程序。
本发明的图案复制掩模用于在制造半导体装置时在光刻胶上复制图案。这里，上述半导体装置在同一层上包含多个含有至少一个孔、在上述至少一个孔上延伸的沟槽和埋入上述至少一个孔内及上述沟槽内的导体的双镶嵌结构。此时为了形成上述沟槽，在使上述光刻胶形成图案时，采用上述图案复制掩模。上述图案复制掩模包含遮光图案和光透过率高于上述遮光图案的透光图案，上述遮光图案在对应于各孔的部分附近被施加尺寸减小处理或尺寸加大处理。
附图说明
[图1]是说明实施例1的图案复制掩模的包含双镶嵌结构的半导体装置的设计布局图。
[图2]是用于说明双镶嵌结构的剖面图。
[图3]是用于说明形成通孔后的衬底的平面图。
[图4]是用于说明沟槽形成方法的剖面图。
[图5]是用于说明形成沟槽后的衬底的剖面图。
[图6]是用于说明比较用图案复制掩模的平面图。
[图7]是用于说明采用图6的比较用图案复制掩模形成的光刻胶图案的平面图。
[图8]是用于说明实施例1的图案复制掩模的平面图。
[图9]是图8的局部放大图。
[图10]是用于说明采用实施例1的图案复制掩模形成的光刻胶图案的平面图。
[图11]是用于说明实施例1的图案复制掩模的图。
[图12]是用于说明通孔边缘与布线边缘之间隔的示意图。
[图13]是用于说明实施例1的另一图案复制掩模的平面图。
[图14]是用于说明实施例2的图案复制掩模的包含双镶嵌结构的半导体装置的设计布局图。
[图15]是用于说明用比较用图案复制掩模形成的光刻胶图案的曲线图。
[图16]是用于说明实施例2的图案复制掩模的平面图。
[图17]是用于说明实施例2的图案复制掩模的平面图。
[图18]是用于说明实施例2的图案复制掩模的平面图。
[图19]是用于说明实施例2的图案复制掩模的曲线图。
[图20]是用于说明包含双镶嵌结构的半导体装置的实施例2的制造方法的剖面图。
[图21]是用于说明包含双镶嵌结构的半导体装置的实施例2的制造方法的图。
[图22]是用于说明实施例3的计算机功能的框图。
符号说明：
50双镶嵌结构、50A、50B半导体装置、51H通孔、51T沟槽、52埋入金属(导体)、63层间绝缘膜、71光刻胶、72反射防止膜、101～103图案复制掩模、110掩模图案、111遮光图案、112透光图案、120A区域、200计算机、201布局信息、210布局信息获得部件、220沟槽图案制作部件、221抽出部件、222分区部件、223占有率计算部件、224尺寸控制处理部件
具体实施方式
实施例1
首先参照图1的设计布局图和图2的剖面图，说明包含双镶嵌结构50的半导体装置50A。另外，在图1的设计布局图中通孔51H用方形(□)符号围住×标记的记号进行图示，图2相当于图1中2-2线上的剖面图。
半导体装置50A在同一层上包含两个双镶嵌结构50，每个双镶嵌结构50包含衬底60、通孔51H、沟槽51T以及埋入通孔51H内和沟槽51T内的金属(或者导体)52。沟槽51T在通孔51H上延伸(从平面图上看相重合)，与通孔51H连接。换句话说，在上述埋入金属52中沟槽51T内的布线部52T，在通孔51H内的导通部52H上延伸，与导通部52H连接。另外，这里说明的是在半导体装置50A中双镶嵌结构50具有一个通孔51H和一个沟槽51T的情况，但也有在一个沟槽51T上设置多个通孔51H的情况(参照后述的图14)。
如图1和图2所示，双镶嵌结构50在衬底60内形成，这里举的例子是衬底60包含层间绝缘膜61、下层布线62和层间绝缘膜63的情况。具体地说，下层布线62配置在层间绝缘膜61的表面内，在层间绝缘膜61的表面上配置层间绝缘膜63。另外，为了说明简单起见，在图2中以一层图示层间绝缘膜63，但也有该层间绝缘膜63为包含阻挡膜或硬掩模的多层膜的情况。
而且，双镶嵌结构50设在层间绝缘膜63内。详细地说，在层间绝缘膜63中，在下层布线62的一侧设置通孔51H，在远离下层布线62的一侧设置沟槽51T。沟槽51T在层间绝缘膜63的表面(远离下层布线62侧的表面)开口，同时在层间绝缘膜63内与通孔51H连接。通孔51H一直通到下层布线62。
这样的通孔51H和沟槽51T被用埋入金属52填埋。埋入金属52例如由铜(Cu)构成，或者有时还包含在沟槽51T和通孔51H内将层间绝缘膜63与下层布线62连接而配置的阻挡金属膜。因此就构成由沟槽51T内的布线部52T和通孔51H内的导通部52H组成的埋入金属52，布线部52T经由导通部52H与下层布线62在电气上连接。
如图1所示，在半导体装置50A中两个布线部52T(换句话说，即两个沟槽51T)平行延伸，各布线部52T作为导线部L以及在层间绝缘膜63内布线部52T之间的部分作为间隔部S形成导线-间隔图案。另外，从平面图上看，两个通孔51H夹着间隔部S，在与沟槽51T延伸方向垂直的方向上排列着。这里，在设计上举例如下：间隔部S的宽度Sw＝0.20μm，沟槽51T的宽度(换句话说，即布线部52T或导线部L的宽度)Tw＝0.22μm，通孔51的直径Hr＝0.22μm。此时在设计上宽度Tw在整个沟槽51T上都是均匀的，宽度Sw也同样。另外，这里说明的是如图1所示的、沟槽51T的宽度Tw等于通孔51H直径Hr的情况，但也有宽度Tw不等于直径Hr的场合。
下面在图1和图2以外再参照图3～图5，说明半导体装置50A的制造方法，特别是双镶嵌结构50的形成方法。首先，在有下层布线62的层间绝缘膜61上全面地形成层间绝缘膜63。接着，在层间绝缘膜63上全面地涂敷光刻胶，采用照相制版法将通孔51H的图案复制到光刻胶上，使该光刻胶形成图案。然后，以形成图案的光刻胶作为掩模，刻蚀层间绝缘膜63，在层间绝缘膜63内形成通孔51H(参照图3的平面图)。之后除去光刻胶。
接着，如图4的剖面图(相当于图3中4-4线处的截面)所示，将通孔51H内埋没地全面涂敷负型光刻胶71，采用照相制版法使该光刻胶71形成图案。具体地说，经过图案复制掩模(下面也简单称为「掩模」)100在光刻胶071上照射曝光用光(例如波长248nm的KrF光)，在光刻胶71上复制对应于沟槽51T的图案，接着使光刻胶71显影。然后以形成图案的光刻胶71作为掩模(光刻胶掩模)刻蚀层间绝缘膜63，如图5剖面图所示，形成沟槽51T。最后除去光刻胶71。这样，图案复制掩模100被用来使光刻胶71形成图案，以用于沟槽51T的形成。
然后，例如将铜(Cu)膜通过电镀处理埋入沟槽51T内和通孔51H内，将铜膜中层间绝缘膜63上的部分除去，例如用CMP(ChemicalMechanical Polishing：化学-机械抛光)法。从而形成埋入金属52。
这里所说明的是用图6的平面图所示的比较用掩模501作为图4的掩模100的情况。另外，为了使说明易懂，在图6和后面所述的图中在对应于半导体装置50A的上述导线部L和间隔部S部的部分上分别加注符号“L”和“S”。
从平面图上看，掩模501的掩模图案510包含使曝光用光充分透过的透光图案512和曝光用光的透过率低于透光图案512的遮光图案511。对于负型光刻胶71使用掩模501，透过透光图案512的曝光用光照射(换句话说，即在光刻胶71上复制掩模图案510)在负型光刻胶71上(它本来溶解于显影液中)，该被照射部分对于显影液不溶解。所以在光刻胶71中对应于透光图案512的图案在显影后留下，成为光刻胶图案(光刻胶像)
在掩模501中对应于遮光图案511上沟槽51T的各部分(换句话说，即对应于上述导线部L的各部分)与图1中图示的沟槽51T的设计上图案相同，成为宽度均匀的带状。因此在透光图案512上对应于上述间隔部S的部分也成为宽度均匀的带状。
此时，在采用对应于间隔部S的部分的宽度被设定为与间隔部S的设计值0.20μm相同的掩模501的场合，在显影后的光刻胶图案上对应于间隔部S的部分的宽度，在无通孔51H的位置上符合设计值0.20μm，而在通孔51H的侧面是0.17μm。也就是说，如图7的平面图(SEM像)所示，在光刻胶图案上对应于间隔部S部的部分在通孔51H附近得到的结果比间隔部S的设计值要细。换句话说，即对应于沟槽51T的各部分在通孔51H附近比沟槽51T的设计值粗。
而根据图8平面图所示的实施例1的图案复制掩模101，能够抑制上述图案不良(形状不良)。下面参照图8及其局部放大图即图9，详述掩模101，但为了说明起见，在图8及图9中对通孔51H的设计布局一并作了图示。
从平面图上看，掩模101的掩模图案110由能使曝光用光充分透过的透光图案112和曝光用光的透过率低于透光图案112的遮光图案(例如由Cr、MoSi形成的)111形成；但如后面所述，图案的形状与图6的比较用掩模501不同。另外，与比较用掩模501同样，对于负型光刻胶71使用掩模101，透过透光图案112的曝光用光照射(换句话说，即掩模图案110复制在光刻胶71上)在光刻胶71上，在负型光刻胶71中对应于透光图案112的图案在显影后成为光刻胶图案。
特别地，掩模101的遮光图案111在对应于图6的比较用掩模501的遮光图案511上在与通孔51H对应的部分附近具有施加尺寸减小处理(宽度变窄)的形状(图案)。也就是说，如图9所示，遮光图案111包含：具有沟槽51T(换句话说，即布线部52T或导线部L)设计宽度Tw的基部111B，以及对应于通孔51H的部分设置的、宽度比基部111B窄(在平面图上看，相对于基部111B凹下或后退)的尺寸减小部111H。
反过来说，在与图6的比较用掩模501的透光图案512上通孔51H对应的部分附近，掩模101的透光图案112具有施加尺寸加大处理(宽度变大)的形状(图案)。也就是说，如图9所示，透光图案112包含：具有与图6的透光图案512相同尺寸的基部112B和由基部112B向遮光图案111一侧突出的尺寸加大部112H。另外，基部111B及尺寸减小部111H分别与基部112B及尺寸加大部112H邻接。
具体地说，在遮光图案111中，作为尺寸减小部111H边缘相对于基部111B边缘的凹下或后退量的尺寸减小处理量H(参照图9)设为0.01μm；以及作为尺寸减小部111H中沿遮光图案111延伸方向的尺寸的尺寸减小处理量W(参照图9)设定为0.20μm的情况下，在光刻胶图案上对应于间隔部S的部分宽度可设为0.186μm(参照图10平面图(SEM像))。另外，此时，尺寸减小作用通过与遮光图案111上通孔51H(的中央)对应的部分施加在对置的两个边缘上，使尺寸减小部111H的宽度设为0.20μm，而与透光图案112中的间隔部S对应的部分的尺寸加大部112H的宽度设为0.22μm。
另外，上述尺寸控制量H也是在透光图案112中尺寸加大部112H边缘相对于基部112B边缘突出的尺寸；并且上述尺寸控制量W也是尺寸加大部112H沿遮光图案111的延伸方向的尺寸。
这样，凭借掩模101，可以抑制光刻胶图案上通孔51H附近的图案不良。因此，可以抑制沟槽51T及沟槽51T内的布线部52T的形状不良，具体地说，可以抑制宽度增大，从而能够改善布线部52T的电阻低于设计值及相邻的布线部52T彼此之间短路的问题。也就是说，在半导体装置50A中可以获得符合设计的动作。
这里，将对于掩模101中的上述尺寸控制量H、W进行各种组合而研究的结果示于图11上。根据图11可知：尺寸控制量H、W越大，在光刻胶图案中与间隔部S对应的部分的通孔51H附近的宽度越大，随着尺寸控制量W增大，其变化出现饱和倾向。此时，例如在H＝0.02μm、W＝0.26μm的情况下，在光刻胶图案上在上述通孔51H附近获得符合设计值0.20μm的宽度，从而获得符合设计值尺寸的间隔部S。
另外，根据本发明者的实验知：通过在设计布局图(参照图1)上通孔51H的边缘和沟槽51T(或者布线部52T)的边缘e(参照图12的示意图)之间的间隔d(参照图12)小于70nm的位置上施加尺寸控制，可以改善上述图案不良，达到实用水平。
另外，在上述说明中叙述的是光刻胶71是负型的情况，但对于正型光刻胶也适用图13平面图所示的掩模102。具体地说，如从比较图13和图8所知：掩模102具有将掩模101上遮光图案111和透光图案112相互对换的掩模图案110；掩模102的遮光图案111在对应于孔51H的部分附近施加尺寸加大处理，反之，掩模102的透光图案112在对应于孔51H的部分施加尺寸减小处理。另外，图13中为了便于说明起见，一并图示了通孔51H的设计布局。
采用这种掩模102也能获得与掩模101相同的效果，因此可以抑制沟槽51T及沟槽51T内布线部52T的形状不良，具体地说，可以抑制宽度减少。所以能够改善布线部52T的电阻增加或断线。也就是说，在半导体装置50A中可以获得符合设计的动作。
实施例2
首先参照图14的设计布局图，说明包含双镶嵌结构50的半导体装置50B。如图14所示，半导体装置50B在同一层包含有多个双镶嵌结构50，半导体装置50B中的每个双镶嵌结构50对应于一个沟槽51T，含有多个通孔51H。另外，在与双镶嵌结构50的沟槽51T相同的层上，半导体装置50B包含多个与沟槽51T平行延伸的沟槽53T，每个沟槽53T内配有布线53。具体地说，在20μm的方形区域内形成由相当于布线部52T及布线53(换句话说，即沟槽51T、53T)的0.20μm导线部L及0.20μm间隔部S交互配置的导线-间隔区域120。另外，沟槽53T设置在导线-间隔区域120的边缘。而且，构成双镶嵌结构50的0.20μm直径的通孔51H以0.40μm的间距纵横排列。此时，相邻的通孔51H夹着间隔部S，在与沟槽51T的延伸方向垂直的方向上排列。
这里，当形成上述沟槽51T、53T时，与比较用掩模501(参照图6)同样，采用不施加尺寸控制的比较用掩模使负型光刻胶71(参照图4及图5)形成图案，得到图15所示的结果。即可以获得以比较用掩模形成的光刻胶图案(对应于半导体装置50B中的间隔部S)的宽度在无通孔51H的区域120边缘的附近符合设计值0.20μm、而随着朝向有通孔51H的区域120的中央就出现变细的倾向。可以认为这是由于涂敷的光刻胶71埋入通孔51H中，从而在有通孔51H的中央区域内在层间绝缘膜63上的光刻胶71的膜厚变薄(参照图4)，有效曝光量因光刻胶71的体效应(bulk effect)而变动。
根据这种实验结果，给出实施例2的掩模103中的如图16～图18平面图(分别是掩模103的局部放大图)所示的掩模图案110。另外，在图16～图18中，为了便于说明起见，通孔51H的设计布局被一起图示。
详细地说，基本上与已经叙述的掩模101(参照图8及图9)同样，掩模103的遮光图案111具有对应于半导体装置50B中的导线部L(即沟槽51T、53T)的图案，在对应于通孔51H的部分附近施加尺寸减小处理。特别是从平面图上看(参照图14)，在将半导体装置50B，更具体地说，将沟槽51T、53T的层分划为多个区域120A时，对于通孔51H的占有率(区域120A内的通孔51H总面积与区域120A的面积之比值)越高的区域120A施加越大的尺寸减小处理。例如将上述20μm方形的导线-间隔区域120分划为2μm方形的多个区域120A，计算各区域120A内的通孔51H的占有率。另外，例如如图16所示，对于占有率为0～10％的区域120A，不施加尺寸控制(宽度变更)，如图17所示，对于占有率为10～18％的区域120A，施加H(参照图9)＝0.01μm的尺寸减小处理，如图18所示，对于占有率为18～25％的区域120A，施加H＝0.02μm的尺寸减小处理。当然，此时与遮光图案111相对应的透光图案112则被施加尺寸加大处理。另外，在图16～图18的例子中，对各沟槽51T设置的多个尺寸控制部分要一体化(整体上连续)。
采用具有这种掩模图案110的掩模103作为图4中的掩模100，使负型光刻胶71形成图案时，则如图19所示，在导线-间隔区域120内的所有位置上光刻胶图案的上述宽度能够成为0.20±0.02μm。也就是说，采用掩模103，可以抑制与通孔51H配置状态(例如疏密)相关的光刻胶图案的图案不良。
另外，在不同于图14设计布局的场合，例如在沟槽53T与双镶嵌结构50的沟槽51T交替配置的场合等，与掩模103相同的方法也可适用。
由上述图15可知：由比较用掩模形成的光刻胶图案的宽度一边以0.02μm左右的振幅振动，一边变细。另外，在图19中可以看到同样的振动。如上所述，其原因被认为是：由于在有通孔51H的区域内层间绝缘膜63上的光刻胶71的膜厚变薄，有效曝光量因膜厚变动引起的驻波效应及体效应而不同。
因此，如图20的剖面图所示，在光刻胶71的露出表面上形成反射防止膜72之后，用充当掩模100的掩模103使光刻胶71曝光，就能抑制上述振动状图案不良，如图21所示，光刻胶71的上述宽度能够在导线-间隔区域120内的所有位置上获得0.20±0.01μm尺寸。反射防止膜72也可以与掩模101、102组合，与掩模103的情况同样，能够使光刻胶图案的尺寸精度得以提高。
另外，与图8及图13的掩模101、102一样，将掩模103上遮光图案111与透光图案112加以调换，就可获得正型光刻胶用掩模。
实施例1、2的变形例
在半导体衬底内形成图2下层布线62的杂质区域(例如MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)的源极-漏极区域)的场合，双镶嵌结构50也可适用。可以采用实施例1、2的说明。在这种情况下通孔也称为接触孔，因此通孔及接触孔统称为「孔」。
另外，曝光用光不限于上述KrF，也可以是其它波长的曝光用光，例如对于用i线(i-line)、ArF、F2，曝光，也可应用掩模101～103。
另外，对于采用掩模101～103以Cr及MoSi形成遮光图案111的情况虽然进行了说明，但通过采用与Cr及MoSi相比曝光用光的透过率更高的透过材料，例如MoSiON及CrON，形成遮光图案111，也能够使掩模101～103成为所谓的半色调型相位移掩膜。另外，在任何情况下遮光图案111都可以由多层膜构成。
实施例3
在实施例3中说明用于制作掩模101～103的掩模图案110的计算机程序或CAD(Computer Aided Design：计算机辅助设计)软件。在这里以制作掩模103(参照图16～图18)的情况为例进行说明。
如图22的框图所示，通过将上述程序装入计算机或CAD装置200中，使该计算机200作为含有布局信息取得部件210及沟槽图案制作部件220的装置而发挥功能。另外，沟槽图案制作部件220中包含抽出部件221、分划部件222、占有率计算部件223以及尺寸控制处理部件224。
首先，布局信息获得部件210例如从数据库或通过由操作员进行输入(作图输入)取得有关半导体装置50B布局的信息(下面称作「布局信息」)。此时，所取得的布局信息201中包含双镶嵌结构50的通孔51H、沟槽51T及沟槽53T的布局信息。
然后通过沟槽图案制作部件220，参照所取得的布局信息201，制作与沟槽51T、53T的层对应的图案。
详细地说，通过抽出部件221，参照布局信息201，在基于该布局信息201的沟槽51T的布局中抽出作为尺寸控制处理对象的部位。例如，利用CAD软件的一般功能，在基于布局信息201的布局上在与通孔51H边缘的间隔d(参照图12)不大于70nm的沟槽51T(或布线部52T)的边缘e(参照图12)上加注记号(flag)。
另外，通过分区部件222，在基于布局信息201的布局上将沟槽51T、53T的层分划为多个区域120A(参照图16～图18)。此时的分划条件(例如区域120(参照图14)的范围设定和各区域120A的大小)预先编入程序中，或者例如通过分划部件222催促操作员适时输入。然后，通过占有率计算部件223，计算出在各区域120A内通孔51H的占有率。占有率计算部件223能利用CAD软件的一般功能。
另外，抽出部件221的处理、分划部件222的处理和占有率计算部件223的处理中任何一个先进行都可以。
而且通过尺寸控制处理部件224，在抽出部件221抽出的部位(在抽出部件221抽出的沟槽51T边缘e之中与通孔51H对应的部分附近)对遮光图案111施加尺寸减小处理。在对于正型光刻胶采用的掩膜102的场合，则对遮光图案111施加尺寸加大处理。此时，对于上述占有率越大的区域120A，尺寸控制处理部件224施加越大的尺寸减小处理(或尺寸加大处理)。
通过这样的程序，可以制作掩模103的掩模图案110(参照图16～图18)。另外，在制作掩模101、102(参照图8及图13)的掩模图案110时，也可以不在程序中设置分划部件222与占有率计算部件223。
[发明效果]
根据本发明，可以抑制显影后的光刻胶图案上孔附近的图案不良(形状不良)。因此，能够抑制沟槽及埋入沟槽内的导体的形状不良。
Claims (3)
1.一种在半导体装置制造时用以复制图案到光刻胶上的图案复制掩模，其中：
所述半导体装置在同一层上设有多个双镶嵌结构，该结构含有至少一个孔、在所述至少一个孔上延伸的沟槽以及埋入所述至少一个孔内及所述沟槽内的导体；
所述图案复制掩模，在为形成所述沟槽而对所述光刻胶形成图案时使用；
所述图案复制掩模包含，
在与各孔对应的部分附近作了尺寸减小或尺寸加大处理的遮光图案，以及
透光率高于所述遮光图案的透光图案。
2.如权利要求1中所述的图案复制掩模，其特征在于：
对于在所述半导体装置的平面图上所述孔的占有率越大的区域，施加越大的所述尺寸减小处理或所述尺寸加大处理。
3.一种采用权利要求1或权利要求2中所述的图案复制掩模的半导体装置制造方法，其中包括以下工序：
(a)形成在其中作成所述双镶嵌结构用的层间绝缘膜的工序；
(b)在所述层间绝缘膜上形成所述孔的工序；
(c)在所述工序(b)后在所述层间绝缘膜上形成光刻胶的工序；
(d)在所述光刻胶上形成反射防止膜的工序；
(e)在所述工序(d)后通过采用权利要求1或权利要求2中所述的采用图案复制掩模的照相制版法使所述光刻胶形成图案的工序；以及
(f)以形成了图案的光刻胶为掩模刻蚀所述层间绝缘膜来形成所述沟槽的工序。
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