JP5146022B2

JP5146022B2 - Ｄｃ−ｄｃコンバータ

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Publication number: JP5146022B2
Application number: JP2008060005A
Authority: JP
Inventors: 真一郎山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-03-10
Filing date: 2008-03-10
Publication date: 2013-02-20
Anticipated expiration: 2028-03-10
Also published as: CN101534050B; US8134348B2; JP2009219240A; KR101048779B1; KR20090097117A; US20090224745A1; CN101534050A

Description

この発明は、出力電圧に基づいて、スイッチング素子のスイッチング動作を制御し、出力電圧を所定の範囲に維持させるＤＣ−ＤＣコンバータに関するものである。

携帯電話に代表されるように、近年小型の携帯機器が広く普及しており、このような小型携帯機器の電源には、小型の２次電池が使用されている。負荷が必要とする動作電源は、ＤＣ−ＤＣコンバータで生成したものが用いられている。この動作電源が不安定になると、負荷の動作が不安定になり、誤動作を引き起こすことになる。そのため、ＤＣ−ＤＣコンバータは、常に安定した動作電源を生成することが要求されている。

図８は、従来のＤＣ−ＤＣコンバータの一例を示す回路図である。ＤＣ−ＤＣコンバータ１は、１チップの半導体集積回路装置上に形成された制御回路２と複数個の外付け素子とから構成されている。制御回路２の出力信号ＳＧ１は、エンハンスメント形Ｎチャネル型ＭＯＳトランジスタで構成される出力トランジスタ３のゲートに供給される。電源入力端子VINには、昇圧用のコイル４の一端が接続されており、他端には出力トランジスタ３のドレインが接続されている。出力トランジスタ３のソースは接地（ＧＮＤ）されている。そして、出力トランジスタ３のドレイン・ソース間には、ダイオード５が接続されている。このダイオード５は、アノード側がソースに、カソード側がドレインに接続されている。

前記コイル４と出力トランジスタ３の接続点には、ダイオード６のアノード側が接続され、このダイオード６のカソード側が出力端子８に接続される。前記出力端子８は、平滑化コンデンサ７を介してＧＮＤに接続されている。即ち、この平滑化コンデンサ７とコイル４とで前記出力電圧VOUTを平滑化する平滑回路が構成されている。又、前記出力端子８は制御回路２に接続され、その時の出力電圧VOUTが制御回路２に出力される。

前記制御回路２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路１３、出力回路１４を備えている。

前記出力端子８からの与えられる出力電圧は帰還抵抗１６と１７で分圧され、誤差増幅回路１１の反転入力端子に与えられる。誤差増幅回路１１の非反転入力端子には基準電圧発生回路１５からの基準電圧Ｖrefが入力される。又、誤差増幅回路１１の出力端子と反転入力端子との間には、図示はしていないが位相補償コンデンサ及び抵抗の直列回路が接続され、位相補償されている。この直列回路は、誤差増幅回路１１の発振を防止するために設けられている。そして、誤差増幅回路１１は、前記出力電圧VOUTを帰還抵抗１６、１７で分圧された出力電圧と基準電圧Ｖrefとを比較し、両電圧の差電圧を増幅した誤差出力信号ＳＧ２を次段のＰＷＭ比較回路１２に出力する。

ＰＷＭ比較回路１２の非反転入力端子には前記誤差増幅回路１１からの誤差出力信号ＳＧ２が入力され、反転入力端子には三角波発振回路１３からの三角波信号ＳＧ３が入力される。そして、ＰＷＭ比較回路１２は、前記誤差出力信号ＳＧ２と三角波信号ＳＧ３とを比較し、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２を超える期間ではＬレベル、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２以下となる期間ではＨレベルとなるパルス信号をデューティ制御信号ＳＧ４として次段の出力回路１４に出力する。

出力回路１４は、前記ＰＷＭ比較回路１２から出力されたデューティ制御信号ＳＧ４を前記出力信号ＳＧ１として前記出力トランジスタ３のゲートに供給する。

このように構成されたＤＣ−ＤＣコンバータ１では、制御回路２から出力される出力信号ＳＧ１に基づいて出力トランジスタ３がオンオフ動作され、出力端子８から出力される出力電圧VOUTが所定電圧となるように制御される。

出力電圧VOUTが下降すると、誤差増幅回路１１の誤差出力信号ＳＧ２のレベルが上昇する。逆に、出力電圧VOUTが上昇すると、誤差増幅回路１１の誤差出力信号ＳＧ２のレベルが下降する。

誤差出力信号ＳＧ２のレベルが上昇すると、ＰＷＭ比較回路１２では、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２を超える期間が短くなり、ＰＷＭ比較回路１２のデューティ制御信号ＳＧ４は、そのＨレベルとなる期間が長くなる（デューティ比が高くなる）。

一方、誤差出力信号ＳＧ２のレベルが下降すると、ＰＷＭ比較回路１２では、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２を超える期間が長くなり、そのＨレベルとなる期間が短くなる（デューティ比が低くなる）。

ところで、図９（ｂ）に示すように、三角波発振回路１３から出力され三角波のスロープが理想的な線形を示す場合には、出力電圧VOUTの帰還により、安定した出力電圧を得ることができる。しかしながら、実際は、同図９（ａ）または（ｃ）に示すように、三角波のスロープは非線形で出力されることになる。このスロープの非線形性によって、次に生成されるＰＷＭ比較回路１２からのデューティ制御信号のパルス幅に変動が生じてしまうという問題がある。

例えば、図９（ａ）に示すように、出力電圧VOUTが高く、パルス幅を縮めようとする場合、誤差出力信号ＳＧ２のレベルが下がる。１クロック（ＣＬＫ）後、誤差出力信号ＳＧ２が下がり、三角波のスロープの非線形性の部分になると、パルス幅は図９（ｂ）に示すような理想的なスロープに比べて短くなる。

また、図９（ｃ）に示すような三角波のスロープ形状であれば、パルス幅は逆に広くなってしまう。

このように、三角波のスロープが非線形で出力されることから、所望の電圧に収束するまでに時間がかかったり、最悪の場合には所望の出力電圧が得られないという問題があった。

安定した出力電圧を出力するＤＣ−ＤＣコンバータが種々提案されている。例えば、特許文献１には、出力電圧が前記基準電圧からオフセットした所定電圧よりも低いときに、前記デューティ制御信号のデューティ比を最大として、前記出力トランジスタをオン動作させる。このように構成することで、出力電圧が所定電圧値以下に大きく下降しようとしても、その期間内では出力トランジスタがオン動作されるので、出力電圧を速やかに上昇させることができる。
特開２０００−６９７４６号公報

上記した特許文献１のものは出力電圧が大きく下降した場合について考慮しているが、三角波の非線形性については何ら考慮していない。このため、この特許文献１のものにおいても、三角波の非線形性の箇所に誤差信号出力が下がった場合には、所望のパルス幅の信号が得られないという問題がある。

この発明の上述した従来の問題点に鑑みなされたものにして、三角波の線形のスロープの箇所を用いてデューティ制御信号を生成し、安定したＰＷＭ動作が行えるＤＣ−ＤＣコンバータを提供することを目的とする。

請求項１の発明は、基準電圧と出力トランジスタのオンオフ動作に基づいて生成される出力電圧の帰還入力とが与えられ、それらの差電圧と増幅した誤差信号を出力する誤差増幅回路と、三角波発振回路から出力される三角波信号と前記誤差信号とを比較し、この比較結果に基づく、デューティ比を持つデューティ制御信号を出力するＰＷＭ比較回路と、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を制御するパルス幅制御回路と、前記パルス幅制御回路からの出力信号に基づいて前記出力トランジスタを駆動する駆動回路とを備え、
前記パルス幅制御回路は、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を所定量減少させる第１の回路と、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を所定量増加させる第２の回路と、前記第１の回路と第２の回路のどちらか一方の出力を選択して出力するセレクタとを備え、
前記セレクタは、前記誤差信号が三角波信号の中央部分より下部に位置する場合に第１の回路を、前記誤差信号が三角波信号の中央部分より上部に位置する場合に第２の回路を選択することを特徴とする。

この発明は、三角波の線形のスロープの箇所を用いてデューティ制御信号を生成し、安定したＰＷＭ動作を行うことができる。

この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。

図１はこの発明の第１の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図である。ＤＣ−ＤＣコンバータ１は、１チップの半導体集積回路装置上に形成された制御回路２と複数個の外付け素子とから構成されている。制御回路２の出力信号ＳＧ１は、エンハンスメント形Ｎチャネル型ＭＯＳトランジスタで構成される出力トランジスタ３のゲートに供給される。電源入力端子VINには、昇圧用のコイル４の一端が接続されており、他端には出力トランジスタ３のドレインが接続されている。出力トランジスタ３のソースは接地（ＧＮＤ）されている。そして、出力トランジスタ３のドレイン・ソース間には、ダイオード５が接続されている。このダイオード５は、アノード側がソースに、カソード側がドレインに接続されている。

前記出力端子８からの与えられる出力電圧（ＶＦＢ）は帰還抵抗１６と１７で分圧され、誤差増幅回路１１の反転入力端子に与えられる。誤差増幅回路１１の非反転入力端子には基準電圧発生回路１５からの基準電圧Ｖrefが入力される。又、誤差増幅回路１１の出力端子と反転入力端子との間には、図示はしていないが位相補償コンデンサ及び抵抗の直列回路が接続され、位相補償されている。この直列回路は、誤差増幅回路１１の発振を防止するために設けられている。

誤差増幅回路１１は、前記出力電圧VOUTを帰還抵抗１６、１７で分圧された出力電圧と基準電圧Ｖrefとを比較し、両電圧の差電圧を増幅した誤差出力信号ＳＧ２を次段のＰＷＭ比較回路１２に出力する。

ＰＷＭ比較回路１２の非反転入力端子には前記誤差増幅回路１１からの誤差出力信号ＳＧ２が入力され、反転入力端子には三角波発振回路１３からの三角波信号ＳＧ３が入力される。そして、ＰＷＭ比較回路１２は、前記誤差出力信号ＳＧ２と三角波信号ＳＧ３とを比較し、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２を超える期間ではＬレベル、三角波信号ＳＧ３のレベルが誤差出力信号ＳＧ２以下となる期間ではＨレベルとなるパルス信号をデューティ制御信号（ＰＷＭ出力）ＳＧ４として次段のパルス幅制御回路１８に出力する。

このパルス幅制御回路１８は、後述するように、デューティ制御信号ＳＧ４のパルス幅を制御する。この第１の実施形態においては、デューティ制御信号ＳＧ４のデューティを１０％減らすように制御して、パルス幅が制御された制御信号ＳＧ５を出力する。

出力回路１４は、前記パルス幅制御回路１８から出力された制御信号ＳＧ５を前記出力信号ＳＧ１として前記出力トランジスタ３のゲートに供給する。

さて、この第１の実施形態においては、ＬＸのデューティが１５％となるように負帰還動作を行うように設定されている。前記三角波発振回路１３は、例えば１ＭＨｚで動作し、三角波信号を出力している。パルス幅制御回路１８は、デューティ制御信号ＳＧ４のデューティを１０％減らすように制御するように構成されている。パルス幅を１０％削減して出力した制御信号ＳＧ５を出力し、この信号で出力回路１４が制御される。この結果、誤差出力信号ＳＧのレベルがＬＸのデューティより１０％上がることになる。従って、この実施形態においては、ＬＸ出力のデューティを１５％に設定した場合には、誤差出力信号ＳＧ２は２５％のデューティで出力される。そして、ＰＷＭ比較回路１２のデューティ制御信号ＳＧ４も同じく２５％のデューティで出力される。そして、パルス幅制御回路１８は、デューティを１０％減らすようにパルス幅を制御するので、パルス幅制御回路１８から出力される信号ＳＧ５は１５％のデューティで出力される。

上記の動作を行うパルス幅制御回路１８は、例えば、図２に示すように構成される。図２は、この発明の第１の実施形態におけるパルス幅制御回路１８の構成を示す回路図である。パルス幅制御回路１８は、デューティ制御信号ＳＧ４を所定量遅延させる遅延回路１８１と、デューティ制御信号ＳＧ４と遅延回路１８１からの信号とが与えられるアンド回路１８２を備える。アンド回路１８２より、デューティを１０％減らすようにパルス幅を制御した信号ＳＧ５を出力する。三角波発振回路１３は、例えば１ＭＨｚで動作し、三角波信号を出力いる場合、デューティを１０％減らす場合には、遅延回路１８１で１００ｎｓ遅延させるように構成している。

図９（ａ）（ｃ）に示すように、三角波発振回路１３は、三角波のスロープに非線形性を有する。図９（ａ）（ｃ）の場合には、誤差増幅回路１１に与えられる両信号に差がない、即ち、入出力に差がない場合には、スロープの下側の非線形部分に誤差出力信号ＳＧ２が与えられることになる。このようなときには、前述したように、所望のパルス幅に対して伸縮してしまうという問題があった。そこで、この第１の実施形態においては、パルス幅制御回路１８によりデューティを１０％減らすことで、結果的に誤差出力信号ＳＧ２を上昇させ、三角波発振回路１３から出力される三角波の線形部分に誤差出力信号ＳＧを与えるようにしたものである。

図３は、この発明の第１の実施形態の動作を説明するための波形図である。この図３を参照してこの発明の動作を説明する。この図３においては、図８に示したＤＣ−ＤＣコンバータにおける誤差出力信号とそれに基づくＰＷＭ出力も参考として表示している。図３に示すように、三角波発振回路１３の出力（ＯＳＣ出力）は、スロープが理想的な三角波ではなく、パルスの立ち上がりと立ち下がり部分に非線形部分が存在する。入出力差がない場合には、誤差出力信号下がる。図８に示した従来のＤＣ−ＤＣコンバータにおける誤差出力信号（図中参考と表示）においては、三角波発振回路１３の出力の非線形部分と比較されることになり、この結果ＰＷＭ出力（図中参考と表示）のパルス幅が所望のパルス幅より狭くなっている。理想のスロープに対する所望のパルス幅は、点線で示している。

これに対して、この発明の第１の実施形態においては、パルス幅制御回路１８でパルス幅を１０％削減して出力した制御信号ＳＧ５を出力し、この信号で出力回路１４が制御される。この結果、誤差出力信号のレベルがＬＸのデューティより１０％上がることになる。従って、この実施形態においては、ＬＸ出力のデューティを１５％に設定した場合には、誤差出力信号ＳＧ２は２５％のデューティで出力され、誤差出力信号が上昇する。この結果、ＰＷＭ比較回路１２のデューティ制御信号ＳＧ４（ＰＷＭ出力）も同じく２５％のデューティで出力される。そして、この信号がパルス幅制御回路１８の遅延回路１８１で１０％分遅延される。そして、デューティ制御信号ＳＧ４と遅延回路１８１の出力がアンド回路１８２に与えられることで、１５％のデューティの制御信号ＳＧ５として出力される。この制御信号ＳＧ５は、三角波発生回路１３の理想のスロープに対するパルス幅と同じか殆ど誤差がない範囲で出力されることになる。

従って、入出力差が無い場合にもいても安定したＰＷＭ動作を行うことができる。

次に、この発明の第２の実施形態につき図４ないし図５を参照して説明する。第２の実施形態も図１の回路と同様に構成され、第１の実施形態とはパルス幅制御回路１８の動作が相違する。

第１の実施形態においては、パルス幅制御回路１８は、デューティ制御信号ＳＧ４のデューティを１０％減らすように制御して、パルス幅が制御された制御信号ＳＧ５を出力している。これに対して、この第２の実施形態においては、パルス幅制御回路１８は、デューティ制御信号ＳＧ４のデューティを１０％増加させるように制御して、パルス幅が制御された制御信号ＳＧ５を出力している。パルス幅を１０％増加した制御信号ＳＧ５を出力し、この信号で出力回路１４が制御される。この結果、誤差出力信号ＳＧのレベルがＬＸのデューティより１０％下がることになる。従って、この実施形態においては、ＬＸ出力のデューティを９５％に設定した場合には、誤差出力信号ＳＧ２は８５％のデューティで出力される。そして、ＰＷＭ比較回路１２のデューティ制御信号ＳＧ４も同じく８５％のデューティで出力される。そして、パルス幅制御回路１８は、デューティを１０％増加するようにパルス幅を制御するので、パルス幅制御回路１８から出力される信号ＳＧ５は９５％のデューティで出力される。

出力回路１４に与える出力のデューティを高くして出力する場合には、三角波の上部の部分を用いた制御となる。図５に示すように、三角波の上部も非線形部分が生じているので、この部分を用いた制御は理想的なスロープに比してパルス幅が変化することになる。そこで、この第２の実施形態においては、出力回路１４に与える出力のデューティを高くして出力する場合には、パルス幅制御回路１８は、デューティ制御信号ＳＧ４のデューティを１０％増加させ、誤差出力信号ＳＧのレベルを下げて、三角波の線形部分を用いた制御を行うように構成している。

上記の動作を行うパルス幅制御回路１８は、例えば、図４に示すように構成される。図４は、この発明の第２の実施形態におけるパルス幅制御回路１８の構成を示す回路図である。パルス幅制御回路１８は、デューティ制御信号ＳＧ４を所定量遅延させる遅延回路１８１と、デューティ制御信号ＳＧ４と遅延回路１８１からの信号とが与えられるオア回路１８３を備える。オア回路１８３より、デューティを１０％増加するようにパルス幅を制御した信号ＳＧ５を出力する。三角波発振回路１３は、例えば１ＭＨｚで動作し、三角波信号を出力いる場合、デューティを１０％増加させる場合には、遅延回路１８１で１００ｎｓ遅延させるように構成している。

図５は、この発明の第２の実施形態の動作を説明するための波形図である。この図３を参照してこの発明の動作を説明する。この図３においては、図８に示したＤＣ−ＤＣコンバータにおける誤差出力信号とそれに基づくＰＷＭ出力も参考として表示している。図５に示すように、三角波発振回路１３の出力（ＯＳＣ出力）は、スロープが理想的な三角波ではなく、パルスの立ち上がりと立ち下がり部分に非線形部分が存在する。図８に示した従来のＤＣ−ＤＣコンバータにおける誤差出力信号（図中参考と表示）においては、三角波発振回路１３の出力の非線形部分と比較されることになる。

これに対して、この発明の第２の実施形態においては、パルス幅制御回路１８でパルス幅を１０％増加して制御信号ＳＧ５を出力し、この信号で出力回路１４が制御される。この結果、誤差出力信号のレベルがＬＸのデューティより１０％下がることになる。従って、この第２の実施形態においては、ＬＸ出力のデューティを９５％に設定した場合には、誤差出力信号ＳＧ２は８５％のデューティで出力され、誤差出力信号が下がる。この結果、ＰＷＭ比較回路１２のデューティ制御信号ＳＧ４（ＰＷＭ出力）も同じく８５％のデューティで出力される。そして、この信号がパルス幅制御回路１８の遅延回路１８１で１０％分遅延される。そして、デューティ制御信号ＳＧ４と遅延回路１８１の出力がオア回路１８３に与えられることで、９５％のデューティの制御信号ＳＧとして出力される。この制御信号ＳＧは、三角波発生回路１３の理想のスロープに対するパルス幅と同じか殆ど誤差がない範囲で出力されることになる。

図６はこの発明の第３の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図、図７はこの第３の実施形態に用いられるパルス幅制御回路を示す回路図である。

この第３の実施形態においては、パルス幅制御回路１８は、ＰＷＭ比較回路１２から出力されるデューティ制御信号のパルス幅を所定量減少させる第１の回路（遅延回路１８１、アンド回路１８２）と、ＰＷＭ比較回路１２から出力されるデューティ制御信号のパルス幅を所定量増加させる第２の回路（遅延回路１８１、オア回路１８４）と、第１の回路と第２の回路のどちらか一方の出力を選択して出力するセレクタ１８５とを備えている。セレクタ１８５は出力電圧と入力電圧とに基づいて制御される。このためこの実施形態では、出力電圧と入力電圧を検出回路２１、２２でそれぞれ検出し、これら出力をコントロール２０に与える。コントロール２０は出力電圧と入力電圧との関係より、誤差出力信号が三角波の中央部分より下部に位置する場合には、第１の回路を選択するようにセレクタ１８５を制御する。また、誤差出力信号が三角波の中央部分より上部に位置する場合には、第２の回路を選択するようにセレクタ１８５を制御する。

このように、制御することにより、三角波の線形部分をもちいたＰＷＭ制御が行える。

尚、上記した実施形態においては、パルス幅制御回路１８で１０％のデューティの制御を行っているが、この制御は１０％に限られるものではなく、回路、使用する用途などにより適宜決定すればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の第１の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図である。この発明の第１の実施形態におけるパルス幅制御回路の構成を示す回路図である。この発明の第１の実施形態の動作を説明するための波形図である。この発明の第２の実施形態におけるパルス幅制御回路の構成を示す回路図である。この発明の第２の実施形態の動作を説明するための波形図である。この発明の第３の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図である。この発明の第３の実施形態におけるパルス幅制御回路の構成を示す回路図である。従来のＤＣ−ＤＣコンバータを示す回路図である。従来の動作を説明するための波形図である。

符号の説明

３出力トランジスタ、４昇圧用コイル、５ダイオード、６ダイオード、７平滑化コンデンサ、８出力端子、１１誤差増幅回路、１２ＰＷＭ比較回路、１３三角波発振回路、１４出力回路、１８パルス幅制御回路。

Claims

基準電圧と出力トランジスタのオンオフ動作に基づいて生成される出力電圧の帰還入力とが与えられ、それらの差電圧と増幅した誤差信号を出力する誤差増幅回路と、三角波発振回路から出力される三角波信号と前記誤差信号とを比較し、この比較結果に基づく、デューティ比を持つデューティ制御信号を出力するＰＷＭ比較回路と、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を制御するパルス幅制御回路と、前記パルス幅制御回路からの出力信号に基づいて前記出力トランジスタを駆動する駆動回路とを備え、
前記パルス幅制御回路は、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を所定量減少させる第１の回路と、前記ＰＷＭ比較回路から出力されるデューティ制御信号のパルス幅を所定量増加させる第２の回路と、前記第１の回路と第２の回路のどちらか一方の出力を選択して出力するセレクタとを備え、
前記セレクタは、前記誤差信号が三角波信号の中央部分より下部に位置する場合に第１の回路を、前記誤差信号が三角波信号の中央部分より上部に位置する場合に第２の回路を選択することを特徴とするＤＣ−ＤＣコンバータ。
前記パルス幅制御回路は、デューティ制御信号を所定量遅延させる遅延回路と、前記デューティ制御信号と遅延回路からの信号とが与えられるアンド回路とを備えたことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
前記パルス幅制御回路は、デューティ制御信号を所定量遅延させる遅延回路と、前記デューティ制御信号と遅延回路からの信号とが与えられるオア回路とを備えたことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。