KR101048779B1

KR101048779B1 - Ｄｃ－ｄｃ 컨버터

Info

Publication number: KR101048779B1
Application number: KR1020090018821A
Authority: KR
Inventors: 신이치로 야마다
Original assignee: 가부시키가이샤 리코
Priority date: 2008-03-10
Filing date: 2009-03-05
Publication date: 2011-07-15
Also published as: JP2009219240A; US8134348B2; US20090224745A1; KR20090097117A; JP5146022B2; CN101534050B; CN101534050A

Abstract

본 발명은 삼각파의 선형의 구배 부분을 이용하여 듀티 제어 신호를 생성함으로써, 안정된 PWM 동작을 실행할 수 있는 DC－DC 컨버터를 제공한다.

기준 전압과 출력 트랜지스터(3)의 온 오프 동작에 따라 생성되는 출력 전압의 귀환 입력이 부여되고, 이들의 차 전압을 증폭한 오차 출력 신호를 출력하는 오차 증폭 회로(11)와, 삼각파 발진 회로(13)로부터 출력되는 삼각파 신호와 오차 출력 신호를 비교하고 이 비교 결과에 따른 듀티비를 갖는 듀티 제어 신호를 출력하는 PWM 비교 회로(12)와, PWM 비교 회로(12)로부터 출력되는 듀티 제어 신호의 펄스폭을 제어하는 펄스폭 제어 회로(18)와, 펄스폭 제어 회로(18)로부터의 출력 신호에 따라 출력 트랜지스터(13)를 구동하는 구동 회로(14)를 구비한다.

출력 트랜지스터, 승압용 코일, 다이오드, 평활화 콘덴서, DC-DC 컨버터

Description

ＤＣ－ＤＣ 컨버터{DC-DC CONVERTER}

본 발명은 출력 전압에 따라 스위칭 소자의 스위칭 동작을 제어하여 출력 전압을 미리 정해진 범위로 유지시키는 DC－DC 컨버터에 관한 것이다.

근래에 휴대전화와 같은 소형 휴대 기기가 널리 보급되어 있고, 이러한 소형 휴대 기기의 전원에는 소형의 2차 전지가 사용되고 있다. 부하에 필요한 동작 전원은 DC－DC 컨버터로 생성된 것이 이용되고 있다. 이 동작 전원이 불안정하게 되면, 부하의 동작이 불안정하게 되어 오동작을 일으킬 수 있다. 이 때문에, DC－DC 컨버터는 항상 안정된 동작 전원을 생성할 것이 요구된다.

도 8은 종래의 DC－DC 컨버터의 일례를 나타내는 회로도이다. DC－DC 컨버터(201)는 1 칩의 반도체 집적 회로 장치 상에 형성된 제어 회로(202)와 복수개의 외부 부착 소자로 구성된다. 제어 회로(202)의 출력 신호(SG1)는 인핸스먼트형(enhancement type) N채널형 MOS 트랜지스터로 구성되는 출력 트랜지스터(203)의 게이트에 공급된다. 전원 입력 단자(VIN)에는 승압용 코일(204)의 일단이 접속되고, 타단에는 출력 트랜지스터(203)의 드레인이 접속된다. 출력 트랜지스터(203)의 소스는 접지(GND)된다. 그리고, 출력 트랜지스터(203)의 드레인·소스 간에는 다이 오드(205)가 접속된다. 이 다이오드(205)는 애노드측이 소스에 접속되고, 캐소드측이 드레인에 접속된다.

상기 코일(204)과 출력 트랜지스터(203)의 접속점에는 다이오드(206)의 애노드측이 접속되고, 이 다이오드(206)의 캐소드측이 출력 단자(208)에 접속된다. 상기 출력 단자(208)는 평활화 콘덴서(207)를 통하여 GND에 접속된다. 즉, 이 평활화 콘덴서(207)와 코일(204)에 의해 상기 출력 전압(VOUT)을 평활화하는 평활 회로가 구성된다. 또, 상기 출력 단자(208)는 제어 회로(202)에 접속되고, 그 때의 출력 전압(VOUT)이 제어 회로(202)에 출력된다.

상기 제어 회로(202)는 오차 증폭 회로(211), PWM 비교 회로(212), 삼각파 발진 회로(213), 출력 제어 회로(214)를 구비한다.

상기 출력 단자(208)로부터의 출력 전압은 귀환 저항(216)과 저항(217)으로 분압되어 오차 증폭 회로(211)의 반전 입력 단자에 부여된다. 오차 증폭 회로(211)의 비반전 입력 단자에는 기준 전압 발생 회로(215)로부터의 기준 전압(Vref)이 입력된다. 또, 오차 증폭 회로(211)의 출력 단자와 반전 입력 단자의 사이에는 도시하지 않는 위상 보상 콘덴서 및 저항의 직렬 회로가 접속되어 위상 보상된다. 이 직렬 회로는 오차 증폭 회로(211)의 발진을 방지하기 위하여 설치된다. 그리고, 오차 증폭 회로(211)는 상기 출력 전압(VOUT)을 귀환 저항(216, 217)으로 분압한 분압 전압(VDIV)과 기준 전압(Vref)을 비교하여, 양 전압의 차 전압을 증폭한 오차 출력 신호(SG2)를 다음 단의 PWM 비교 회로(212)에 출력한다.

PWM 비교 회로(212)의 비반전 입력 단자에는 상기 오차 증폭 회로(211)로부 터의 오차 출력 신호(SG2)가 입력되고, 반전 입력 단자에는 삼각파 발진 회로(213)로부터의 삼각파 신호(SG3)가 입력된다. 그리고, PWM 비교 회로(212)는 상기 오차 출력 신호(SG2)와 삼각파 신호(SG3)를 비교하여, 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간에는 저레벨이 되고, 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2) 이하가 되는 기간에는 고레벨이 되는 펄스 신호를 듀티 제어 신호(SG4)로서 다음 단의 출력 제어 회로(214)에 출력한다.

출력 제어 회로(214)는 상기 PWM 비교 회로(212)로부터 출력된 듀티 제어 신호(SG4)를 상기 출력 신호(SG1)로서 상기 출력 트랜지스터(203)의 게이트에 공급한다.

이와 같이 구성된 DC－DC 컨버터(201)에서는 제어 회로(202)로부터 출력되는 출력 신호(SG1)에 따라 출력 트랜지스터(203)가 온 오프 동작되어 출력 단자(208)로부터 출력되는 출력 전압(VOUT)이 미리 정해진 전압으로 되도록 제어된다.

출력 전압(VOUT)이 하강하면, 오차 증폭 회로(211)의 오차 출력 신호(SG2)의 레벨이 상승한다. 반대로, 출력 전압(VOUT)이 상승하면, 오차 증폭 회로(211)의 오차 출력 신호(SG2)의 레벨이 하강한다.

오차 출력 신호(SG2)의 레벨이 상승하면, PWM 비교 회로(212)에서는 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간이 짧아지므로, PWM 비교 회로(12)의 듀티 제어 신호(SG4)는 고레벨이 되는 기간이 길어진다(듀티 비가 높아진다).

한편, 오차 출력 신호(SG2)의 레벨이 하강하면, PWM 비교 회로(212)에서는 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간이 길어지므로, 고레벨이 되는 기간이 짧아진다(듀티 비가 낮아진다).

도 9b에 나타낸 바와 같이, 삼각파 발진 회로(213)로부터 출력된 삼각파 신호(SG3)의 구배가 이상적인 선형을 나타내는 경우에는, 출력 전압(VOUT)의 귀환으로 안정된 출력 전압을 얻을 수 있다. 그러나, 실제는 도 9a 또는 도 9c에 나타낸 바와 같이, 삼각파 신호(SG3)의 구배는 비선형으로 출력되게 된다. 이 구배의 비선형성으로 인하여 다음에 생성되는 PWM 비교 회로(212)로부터의 듀티 제어 신호의 펄스폭이 변동하게 된다는 문제가 있다.

예컨대, 도 9a에 나타낸 바와 같이, 출력 전압(VOUT)이 높아 펄스폭을 줄이고자 하는 경우에는, 오차 출력 신호(SG2)의 레벨이 낮아진다. 1 클록(CLK) 후, 오차 출력 신호(SG2)가 낮아져 삼각파 신호(SG3)의 구배의 비선형성 부분이 되면, 펄스폭은 도 9b에 나타낸 바와 같은 이상적인 구배에 비하여 좁아진다.

또한, 도 9c에 나타낸 바와 같은 삼각파 신호(SG3)의 구배 형상이면, 펄스폭은 반대로 넓어지게 된다.

이와 같이, 삼각파의 구배가 비선형으로 출력되기 때문에, 원하는 전압이 되기까지 시간이 걸리거나 최악의 경우에는 원하는 출력 전압을 얻을 수 없다는 문제가 있었다.

안정된 출력 전압을 출력하는 DC－DC 컨버터가 다양하게 제안되어 있다. 예컨대, 일본 특허 공개 공보 제2000－69746호에는 출력 전압이 상기 기준 전압으로 부터 오프셋(offset) 된 미리 정해진 전압보다 낮을 때에는, 상기 듀티 제어 신호의 듀티비를 최대로 하여 상기 출력 트랜지스터를 온 동작시킨다. 이와 같이 구성함으로써, 출력 전압이 미리 정해진 전압값 이하로 크게 하강하여도, 그 기간 내에는 출력 트랜지스터가 온 동작되므로, 출력 전압을 신속하게 상승시킬 수 있다.

상기한 특허 공보의 DC－DC 컨버터는 출력 전압이 크게 하강한 경우에 대해서는 고려되었지만, 삼각파의 비선형성에 대해서는 고려되지 않았다. 이 때문에, 상기 특허 공보의 DC－DC 컨버터에서도 삼각파의 비선형성 부분으로 오차 출력 신호가 낮아진 경우에는, 원하는 펄스폭의 신호를 얻을 수 없다는 문제가 있다.

본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로서, 삼각파의 선형의 구배 부분을 이용하여 듀티 제어 신호를 생성하여 안정된 PWM 동작을 실행할 수 있는 DC－DC 컨버터를 제공하는 것을 목적으로 한다.

본 발명의 DC－DC 컨버터는 기준 전압과 출력 트랜지스터의 온 오프 동작에 따라 생성되는 출력 전압의 귀환 입력이 부여되고, 이들의 차 전압을 증폭한 오차 출력 신호를 출력하는 오차 증폭 회로와, 삼각파 발진 회로로부터 출력되는 삼각파 신호와 상기 오차 출력 신호를 비교하고, 이 비교 결과에 따른 듀티비를 갖는 듀티 제어 신호를 출력하는 PWM 비교 회로와, 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 제어하는 펄스폭 제어 회로와, 상기 펄스폭 제어 회로로부터의 출력 신호에 따라 상기 출력 트랜지스터를 구동하는 구동 회로를 구비한 것을 특징으로 한다.

또, 상기 펄스폭 제어 회로는 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 감소시키도록 구성하는 것이 바람직하다. 그리고, 상기 펄스폭 제어 회로는 듀티 제어 신호를 미리 정해진 양만큼 지연시키는 지연 회로와, 상기 듀티 제어 신호와 지연 회로로부터의 신호가 부여되는 논리곱 회로를 구비하도록 구성하는 것이 바람직하다.

또한, 상기 펄스폭 제어 회로는 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 증가시키도록 구성하는 것이 바람직하다. 그리고, 상기 펄스폭 제어 회로는 듀티 제어 신호를 미리 정해진 양만큼 지연시키는 지연 회로와, 상기 듀티 제어 신호와 지연 회로로부터의 신호가 부여되는 논리합 회로를 구비하도록 구성하는 것이 바람직하다.

또한, 상기 펄스폭 제어 회로는 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 감소시키는 제1 회로와, 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 증가시키는 제2 회로와, 상기 제1 회로와 제2 회로 중 어느 하나의 출력을 선택하여 출력시키는 선택기를 구비하고, 상기 선택기는 출력 전압과 입력 전압에 따라 제어되도록 구성하는 것이 바람직하다.

본 발명은 삼각파의 선형의 구배 부분을 이용하여 듀티 제어 신호를 생성함으로써 안정된 PWM 동작을 실행할 수 있다.

본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면에서 동일한 부분 또는 상당한 부분에는 동일한 부호를 부여하고, 중복되는 설 명은 반복하지 않는다.

도 1은 본 발명의 제1 실시예에 따른 DC－DC 컨버터를 나타내는 회로도이다.

DC－DC 컨버터(1)는 1 칩의 반도체 집적 회로 장치 상에 형성된 제어 회로(2)와 복수개의 외부 부착 소자로 구성된다. 제어 회로(2)의 출력 신호(SG1)는 인핸스먼트형 N채널형 MOS 트랜지스터로 구성되는 출력 트랜지스터(3)의 게이트에 공급된다. 전원 입력 단자(VIN)에는 승압용 코일(4)의 일단이 접속되고, 승압용 코일(4)의 타단에는 출력 트랜지스터(3)의 드레인이 접속된다. 출력 트랜지스터(3)의 소스는 접지(GND)된다. 그리고, 출력 트랜지스터(3)의 드레인·소스 간에는 다이오드(5)가 접속된다. 이 다이오드(5)는 애노드측이 소스에 접속되고, 캐소드측이 드레인에 접속된다.

상기 코일(4)과 출력 트랜지스터(3)의 접속점에는 다이오드(6)의 애노드측이 접속되고, 이 다이오드(6)의 캐소드측이 출력 단자(8)에 접속된다. 상기 출력 단자(8)는 평활화 콘덴서(7)를 통하여 GND에 접속된다. 즉, 이 평활화 콘덴서(7)와 코일(4)로 상기 출력 전압(VOUT)을 평활화하는 평활 회로가 구성된다. 또한, 상기 출력 단자(8)는 제어 회로(2)에 접속되고, 이 때의 출력 전압(VOUT)이 제어 회로(2)에 출력된다.

상기 제어 회로(2)는 오차 증폭 회로(11), PWM 비교 회로(12), 삼각파 발진 회로(13), 출력 제어 회로(14)를 구비한다.

상기 출력 단자(8)로부터의 출력 전압(VFB)은 귀환 저항(16)과 저항(17)으 로 분압되어 오차 증폭 회로(11)의 반전 입력 단자에 부여된다. 오차 증폭 회로(11)의 비반전 입력 단자에는 기준 전압 발생 회로(15)로부터의 기준 전압(Vref)이 입력된다. 또한, 오차 증폭 회로(11)의 출력 단자와 반전 입력 단자의 사이에는 도시하지 않는 위상 보상 콘덴서 및 저항의 직렬 회로가 접속되어 위상 보상된다. 이 직렬 회로는 오차 증폭 회로(11)의 발진을 방지하기 위하여 설치된다.

오차 증폭 회로(11)는 상기 출력 전압(VOUT)을 귀환 저항(16, 17)으로 분압한 분압 전압(VDIV)과 기준 전압(Vref)을 비교하고, 양 전압의 차 전압을 증폭한 오차 출력 신호(SG2)를 다음 단의 PWM 비교 회로(12)에 출력한다.

PWM 비교 회로(12)의 비반전 입력 단자에는 상기 오차 증폭 회로(11)로부터의 오차 출력 신호(SG2)가 입력되고, 반전 입력 단자에는 삼각파 발진 회로(13)로부터의 삼각파 신호(SG3)가 입력된다. 그리고, PWM 비교 회로(12)는 상기 오차 출력 신호(SG2)와 삼각파 신호(SG3)를 비교하여 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간에는 저레벨이 되고 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2) 이하가 되는 기간에는 고레벨이 되는 펄스 신호를 듀티 제어 신호(PWM 출력)(SG4)로서 다음 단의 펄스폭 제어 회로(18A)에 출력한다.

이 펄스폭 제어 회로(18A)는 후술하는 바와 같이, 듀티 제어 신호(SG4)의 펄스폭을 제어한다. 이 제1 실시예에서는 듀티 제어 신호(SG4)의 듀티를 10% 감소하도록 하여 펄스폭이 제어된 제어 신호(SG5)를 출력한다.

출력 제어 회로(14)는 상기 펄스폭 제어 회로(18A)로부터 출력된 제어 신호(SG5)에 따라 제어 동작을 수행하여 상기 출력 신호(SG1)로서 상기 출력 트랜지 스터(3)의 게이트에 공급한다. 여기서 출력 제어 회로(14)는 출력 트랜지스터(3)를 구동하기 위한 구동 회로를 이룬다.

이와 같이 구성된 DC－DC 컨버터(1)에서는 제어 회로(2)로부터 출력되는 출력 신호(SG1)에 따라 출력 트랜지스터(3)가 온 오프 동작됨으로써, 출력 단자(8)로부터 출력되는 출력 전압(VOUT)이 미리 정해진 전압으로 되도록 제어된다.

출력 전압(VOUT)이 하강하면, 오차 증폭 회로(11)의 오차 출력 신호(SG2)의 레벨이 상승한다. 반대로, 출력 전압(VOUT)이 상승하면, 오차 증폭 회로(11)의 오차 출력 신호(SG2)의 레벨이 하강한다.

오차 출력 신호(SG2)의 레벨이 상승하면, PWM 비교 회로(12)에서는 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간이 짧아지므로, PWM 비교 회로(12)의 듀티 제어 신호(SG4)는 고레벨이 되는 기간이 길어진다(듀티 비가 높아진다).

한편, 오차 출력 신호(SG2)의 레벨이 하강하면, PWM 비교 회로(12)에서는 삼각파 신호(SG3)의 레벨이 오차 출력 신호(SG2)를 초과하는 기간이 길어지므로, 고레벨이 되는 기간이 짧아진다(듀티 비가 낮아진다).

이 제1 실시예에서는 LX의 듀티가 15%로 되도록 부귀환 동작을 실행하도록 설정되어 있다. 상기 삼각파 발진 회로(13)는 예컨대 1 MHz로 동작하여 삼각파 신호(SG3)를 출력한다. 펄스폭 제어 회로(18A)는 듀티 제어 신호(SG4)의 듀티를 10% 감소하도록 제어한다. 펄스폭을 10% 감소하여 출력한 제어 신호(SG5)를 출력 제어 회로(14)에 출력하고, 출력 제어 회로(14)는 이 신호(SG5)에 따라 제어 동작을 수 행함으로써, 오차 출력 신호(SG2)의 레벨이 LX의 듀티보다 10% 상승하게 된다. 즉, 이 제1 실시예에서는 LX 출력의 듀티를 15%로 설정한 경우, 오차 출력 신호(SG2)는 25%의 듀티로 출력된다. 그리고, PWM 비교 회로(12)의 듀티 제어 신호(SG4)도 마찬가지로 25%의 듀티로 출력된다. 그리고, 펄스폭 제어 회로(18A)는 듀티를 10% 감소하도록 펄스폭을 제어하므로, 펄스폭 제어 회로(18)로부터 출력되는 신호(SG5)는 15%의 듀티로 출력된다.

상기 동작을 실시하는 펄스폭 제어 회로(18A)는 예컨대, 도 2에 나타낸 바와 같이 구성된다. 도 2는 본 발명의 제1 실시예에 따른 펄스폭 제어 회로(18A)의 구성을 나타내는 회로도이다. 펄스폭 제어 회로(18A)는 듀티 제어 신호(SG4)를 미리 정해진 양만큼 지연시키는 지연 회로(181)와, 듀티 제어 신호(SG4)와 지연 회로(181)로부터의 신호(SG81)가 부여되는 논리곱 회로(182)를 구비한다. 논리곱 회로(182)는 듀티를 10% 감소하도록 하여 펄스폭을 제어한 신호(SG5)를 출력한다. 삼각파 발진 회로(13)가 예컨대 1 MHz로 동작하여 삼각파 신호(SG3)를 출력할 때, 듀티를 10% 감소시키는 경우에는, 지연 회로(181)에 의해 100 ns 지연시키도록 구성한다.

도 9a, 도 9c에 나타낸 바와 같이, 삼각파 발진 회로(13)는 삼각파의 구배에 비선형성을 갖는다. 도 9a, 도 9c의 경우에는, 오차 증폭 회로(11)에 부여되는 양 신호에 차이가 없는, 즉 입출력에 차이가 없는 경우에는, 구배의 하부 비선형 부분에 오차 출력 신호(SG2)가 부여되게 된다. 이 때, 전술한 바와 같이, 원하는 펄스폭에 비하여 펄스폭이 신축된다는 문제가 있었다. 이에, 본 제1 실시예에서는 펄스폭 제어 회로(18A)에 의해 듀티를 10% 감소시킴으로써, 결과적으로 오차 출력 신호(SG2)를 상승시켜 삼각파 발진 회로(13)로부터 출력되는 삼각파의 선형 부분에 오차 출력 신호(SG2)를 부여하도록 한 것이다.

도 3은 본 발명의 제1 실시예의 동작을 설명하기 위한 파형도이다. 이 도 3을 참조하여 본 발명의 동작을 설명한다. 이 도 3에서는 도 8에 나타낸 종래의 DC－DC 컨버터의 오차 출력 신호와 이에 따른 듀티 제어 신호도 참고로 표시한다. 도 3에 나타낸 바와 같이, 삼각파 발진 회로(13)로부터 출력된 삼각파 신호(SG3)는 이상적인 구배를 갖는 삼각파가 아니라, 펄스의 상승과 하강 부분에 비선형 부분이 존재한다. 입출력 차이가 없는 경우에, 오차 출력 신호는 하강한다. 종래의 DC－DC 컨버터의 오차 출력 신호(참고)에서는 삼각파 발진 회로(13)로부터 출력된 삼각파 신호(SG3)의 비선형 부분과 비교됨으로써, 결과적으로 듀티 제어 신호(참고)의 펄스폭이 원하는 펄스폭보다 좁아진다. 또한 1점 쇄선으로 나타낸 것은 이상적인 구배에 대한 원하는 펄스폭이다.

이에 반하여, 본 발명의 제1 실시예에서는 펄스폭 제어 회로(18A)로 펄스폭을 10% 감소하여 출력한 제어 신호(SG5)를 출력 제어 회로(14)에 출력하고, 출력 제어 회로(14)가 이 신호(SG5)에 따라 제어 동작을 수행하게 된다. 이 결과, 오차 출력 신호(SG2)의 레벨이 LX의 듀티보다 10% 상승하게 된다. 즉, 이 제1 실시예에서는 LX 출력의 듀티를 15%로 설정한 경우에는, 오차 출력 신호(SG2)가 25%의 듀티로 출력되어 오차 출력 신호(SG2)가 상승하게 된다. 이 결과, PWM 비교 회로(12)의 듀티 제어 신호(SG4)도 마찬가지로 25%의 듀티로 출력된다. 그리고, 이 신호(SG4) 가 펄스폭 제어 회로(18A)의 지연 회로(181)로 10% 만큼 지연된다. 그리고, 듀티 제어 신호(SG4)와 지연 회로(181)의 출력이 논리곱 회로(182)에 부여됨으로써, 15% 듀티의 제어 신호(SG5)로서 출력된다. 이 제어 신호(SG5)는 삼각파 발생 회로(13)의 이상적인 구배에 대한 펄스폭과 동일하거나 거의 오차가 없는 범위로 출력되게 된다.

따라서, 입출력 차이가 없는 경우에도 안정된 PWM 동작을 실시할 수 있다.

다음에, 본 발명의 제2 실시예에 대하여 도 4 내지 도 5를 참조하여 설명한다. 제2 실시예도 도 1의 회로와 동일한 양태로 구성되며, 제1 실시예와는 펄스폭 제어 회로(18B)의 동작이 상이하다.

제1 실시예에서는 펄스폭 제어 회로(18A)가 듀티 제어 신호(SG4)의 듀티를 10% 감소하도록 하여 펄스폭이 제어된 제어 신호(SG5)를 출력한다. 이에 반하여, 본 제2 실시예에서는 펄스폭 제어 회로(18B)가 듀티 제어 신호(SG4)의 듀티를 10% 증가하도록 하여 펄스폭이 제어된 제어 신호(SG5)를 출력한다. 펄스폭을 10% 증가시킨 제어 신호(SG5)를 출력 제어 회로(14)에 출력하고, 출력 제어 회로(14)는 이 신호(SG5)에 따라 제어 동작을 수행하게 된다. 이 결과, 오차 출력 신호(SG2)의 레벨이 LX의 듀티보다 10% 하강하게 된다. 즉, 이 제2 실시예에서는 LX 출력의 듀티를 95%로 설정한 경우에, 오차 출력 신호(SG2)는 85%의 듀티로 출력되게 된다. 그리고, PWM 비교 회로(12)의 듀티 제어 신호(SG4)도 마찬가지로 85%의 듀티로 출력된다. 그리고, 펄스폭 제어 회로(18B)는 듀티를 10% 증가하도록 펄스폭을 제어하므로, 펄스폭 제어 회로(18B)로부터 출력되는 신호(SG5)는 95%의 듀티로 출력된다.

출력 제어 회로(14)에 부여하는 신호(SG5)의 듀티를 높게 하여 출력하는 경우에는, 삼각파의 상부 부분을 이용하여 제어를 수행하게 된다. 도 5에 나타낸 바와 같이, 삼각파의 상부도 비선형 부분이 발생하고 있으므로, 이 부분을 이용한 제어는 이상적인 구배에 비하여 펄스폭이 변화하게 된다. 이에, 본 제2 실시예에서는 출력 제어 회로(14)에 부여하는 신호(SG5)의 듀티를 높게 하여 출력하는 경우에는, 펄스폭 제어 회로(18B)가 듀티 제어 신호(SG4)의 듀티를 10% 증가시킴으로써, 오차 출력 신호(SG2)의 레벨을 하강시켜 삼각파의 선형 부분을 이용한 제어를 실행하도록 구성하는 것이다.

상기 동작을 수행하는 펄스폭 제어 회로(18B)는 예컨대, 도 4에 나타낸 바와 같이 구성된다. 도 4는 본 발명의 제2 실시예에 따른 펄스폭 제어 회로(18B)의 구성을 나타내는 회로도이다. 펄스폭 제어 회로(18B)는 듀티 제어 신호(SG4)를 미리 정해진 양만큼 지연시키는 지연 회로(181)와, 듀티 제어 신호(SG4)와 지연 회로(181)로부터의 신호가 부여되는 논리합 회로(183)를 구비한다. 논리합 회로(183)는 듀티를 10% 증가하도록 하여 펄스폭을 제어한 신호(SG5)를 출력한다. 삼각파 발진 회로(13)는 예컨대 1 MHz로 동작하여 삼각파 신호를 출력할 때, 듀티를 10% 증가시키는 경우에는 지연 회로(181)에 의해 100 ns 지연시키도록 구성한다.

도 5는 본 발명의 제2 실시예의 동작을 설명하기 위한 파형도이다. 이 도 5를 참조하여 본 발명의 동작을 설명한다. 이 도 5에서는 도 8에 나타낸 종래의 DC－DC 컨버터의 오차 출력 신호와 이에 따른 듀티 제어 신호도 참고로 표시한다. 도 5에 나타낸 바와 같이, 삼각파 발진 회로(13)로부터 출력되는 삼각파 신호(SG3)는 이상적인 구배를 갖는 삼각파가 아니라, 펄스의 상승과 하강 부분에 비선형 부분이 존재한다. 종래의 DC－DC 컨버터의 오차 출력 신호(도 5에서 '참고'로 표시)는 삼각파 신호(SG3)의 비선형 부분과 비교된다.

이에 반하여, 본 발명의 제2 실시예에서는 펄스폭 제어 회로(18B)로 펄스폭을 10% 증가시켜 제어 신호(SG5)를 출력 제어 회로(14)에 출력하고, 출력 제어 회로(14)는 이 신호(SG5)에 따라 제어 동작을 수행하게 된다. 이 결과, 오차 출력 신호(SG2)의 레벨이 LX의 듀티보다 10% 하강하게 된다. 즉, 이 제2 실시예에서는 LX 출력의 듀티를 95%로 설정한 경우에는, 오차 출력 신호(SG2)가 85%의 듀티로 출력되어 오차 출력 신호(SG2)가 하강하게 된다. 이 결과, PWM 비교 회로(12)의 듀티 제어 신호(SG4)도 마찬가지로 85%의 듀티로 출력된다. 그리고, 이 신호(SG4)가 펄스폭 제어 회로(18)의 지연 회로(181)로 10%만큼 지연된다. 그리고, 듀티 제어 신호(SG4)와 지연 회로(181)의 출력이 논리합 회로(183)에 부여됨으로써, 95% 듀티의 제어 신호(SG5)로서 출력된다. 이 제어 신호(SG5)는 삼각파 발생 회로(13)의 이상적인 구배에 대한 펄스폭과 동일하거나 거의 오차가 없는 범위로 출력되게 된다.

도 6은 본 발명의 제3 실시예에 따른 DC－DC 컨버터(1A)를 나타내는 회로도이고, 도 7은 이 제3 실시예에 이용되는 펄스폭 제어 회로를 나타내는 회로도이다.

이 제3 실시예에 따른 펄스폭 제어 회로(18C)는 PWM 비교 회로(12)로부터 출력되는 듀티 제어 신호(SG4)의 펄스폭을 미리 정해진 양만큼 감소시키는 제1 회로[지연 회로(181) 및 논리곱 회로(182)]와, PWM 비교 회로(12)로부터 출력되는 듀티 제어 신호(SG4)의 펄스폭을 미리 정해진 양만큼 증가시키는 제2 회로[지연 회 로(181) 및 논리합 회로(184)]와, 제1 회로와 제2 회로 중 어느 하나의 출력을 선택하여 출력시키는 선택기(185)를 구비한다. 선택기(185)는 출력 전압과 입력 전압에 따라 제어된다. 때문에 본 제3 실시예에서는 출력 전압과 입력 전압을 검출 회로(21, 22)로 각각 검출하고, 이들의 출력을 제어기(20)에 부여한다. 제어기(20)는 출력 전압과 입력 전압의 관계로부터, 오차 출력 신호(SG2)가 삼각파 신호(SG3)의 중앙 부분보다 하부에 위치하는 경우에는, 제1 회로를 선택하도록 선택기(185)를 제어한다. 또한, 오차 출력 신호가 삼각파 신호(SG3)의 중앙 부분보다 상부에 위치하는 경우에는, 제2 회로를 선택하도록 선택기(185)를 제어한다.

이와 같이 제어함으로써, 삼각파의 선형 부분을 이용한 PWM 제어를 실행할 수 있다.

상기한 실시예에서는 펄스폭 제어 회로(18)로 10%의 듀티를 제어하고 있지만, 이 제어는 10%에 한정되는 것이 아니라, 회로, 사용 용도 등에 따라 적당히 결정하면 된다.

상기와 같이 개시된 실시예는 예시적인 것으로, 본 발명을 제한하기 위한 것이 아니다. 본 발명의 범위는 상기한 실시예의 설명에 한정되는 것이 아니라, 특허 청구 범위와 균등한 의미 및 범위내의 모든 변경이 포함되는 것이다.

도 1은 본 발명의 제1 실시예에 따른 DC－DC 컨버터를 나타내는 회로도.

도 2는 본 발명의 제1 실시예에 따른 펄스폭 제어 회로의 구성을 나타내는 회로도.

도 3은 본 발명의 제1 실시예의 동작을 설명하기 위한 파형도.

도 4는 본 발명의 제2 실시예에 따른 펄스폭 제어 회로의 구성을 나타내는 회로도.

도 5는 본 발명의 제2 실시예의 동작을 설명하기 위한 파형도.

도 6은 본 발명의 제3 실시예에 따른 DC－DC 컨버터를 나타내는 회로도.

도 7은 본 발명의 제3 실시예에 따른 펄스폭 제어 회로의 구성을 나타내는 회로도.

도 8은 종래의 DC－DC 컨버터를 나타내는 회로도.

도 9a 내지 도 9c는 종래의 동작을 설명하기 위한 파형도.

<도면의 주요 부분에 대한 부호의 설명>

3 출력 트랜지스터

4 승압용 코일

5 다이오드

6 다이오드

7 평활화 콘덴서

8 출력 단자

11 오차 증폭 회로

12 PWM 비교 회로

13 삼각파 발진 회로

14 출력 제어 회로

18 펄스폭 제어 회로

Claims

기준 전압과, 출력 트랜지스터의 온 오프 동작에 따라 생성되는 출력 전압의 귀환 입력이 부여되고, 이들의 차 전압을 증폭한 오차 출력 신호를 출력하는 오차 증폭 회로와,

삼각파 발진 회로로부터 출력되는 삼각파 신호와 상기 오차 출력 신호를 비교하고, 이 비교 결과에 따른 듀티 비를 갖는 듀티 제어 신호를 출력하는 PWM 비교 회로와,

상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭이 미리 정해진 양만큼 감소 또는 증가하도록 제어하는 펄스폭 제어 회로와,

상기 펄스폭 제어 회로로부터의 출력 신호에 따라 상기 출력 트랜지스터를 구동시키는 구동 회로

를 구비한 것을 특징으로 하는 DC－DC 컨버터.
삭제
제1항에 있어서,

상기 펄스폭 제어 회로는 듀티 제어 신호를 미리 정해진 양만큼 지연시키는 지연 회로와, 상기 듀티 제어 신호와 상기 지연 회로로부터의 신호가 부여되는 논리곱 회로를 구비한 것을 특징으로 하는 DC-DC 컨버터.
삭제
제1항에 있어서,

상기 펄스폭 제어 회로는 듀티 제어 신호를 미리 정해진 양만큼 지연시키는 지연 회로와, 상기 듀티 제어 신호와 상기 지연 회로로부터의 신호가 부여되는 논리합 회로를 구비한 것을 특징으로 하는 DC-DC 컨버터.
제1항에 있어서,

상기 펄스폭 제어 회로는 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 감소시키는 제1 회로와, 상기 PWM 비교 회로로부터 출력되는 듀티 제어 신호의 펄스폭을 미리 정해진 양만큼 증가시키는 제2 회로와, 상기 제1 회로와 상기 제2 회로 중 어느 하나의 출력을 선택하여 출력시키는 선택기를 구비하고, 상기 선택기는 출력 전압과 입력 전압에 따라 제어되는 것을 특징으로 하는 DC-DC 컨버터.