JP2003219638A - Ｄｃ／ｄｃスイッチングコンバータ - Google Patents
Ｄｃ／ｄｃスイッチングコンバータInfo
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- JP2003219638A JP2003219638A JP2002008472A JP2002008472A JP2003219638A JP 2003219638 A JP2003219638 A JP 2003219638A JP 2002008472 A JP2002008472 A JP 2002008472A JP 2002008472 A JP2002008472 A JP 2002008472A JP 2003219638 A JP2003219638 A JP 2003219638A
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Abstract
(57)【要約】
【課題】 電圧のばらつきやＰＷＭの遅延に影響を受け
ず高精度で確実に設定でき、１００％に近い最大デュー
ティサイクルを生成する回路を備えたＤＣ／ＤＣスイッ
チングコンバータを提供する 【解決手段】 最大デューティサイクルを表すパルスＶ
ＤＴＭを生成する一方、出力電圧に依存する電圧ＶＣを
三角波ＶＯＳＣと比較して得られるＰＷＭ信号を生成
し、前記パルスＶＤＴＭとＰＷＭ信号との論理積をと
り、その論理積出力をデューティサイクルとする
ず高精度で確実に設定でき、１００％に近い最大デュー
ティサイクルを生成する回路を備えたＤＣ／ＤＣスイッ
チングコンバータを提供する 【解決手段】 最大デューティサイクルを表すパルスＶ
ＤＴＭを生成する一方、出力電圧に依存する電圧ＶＣを
三角波ＶＯＳＣと比較して得られるＰＷＭ信号を生成
し、前記パルスＶＤＴＭとＰＷＭ信号との論理積をと
り、その論理積出力をデューティサイクルとする
Description
【０００１】
【発明の属する技術分野】本発明は安定したデューティ
サイクルをもつＤＣ／ＤＣスイッチングコンバータに関
するものである。
サイクルをもつＤＣ／ＤＣスイッチングコンバータに関
するものである。
【０００２】
【従来の技術】直流電源を必要とする機器の多様化によ
り、起動までの時間や負荷の急激な変化に対する応答を
早くすることが電源に求められている。このため、電源
となるＤＣ／ＤＣスイッチングコンバータのスイッチン
グ時のオフの時間をゼロに近づける、すなわち、電源の
最大デューティサイクルを出来るだけ大きくする試みが
されている。
り、起動までの時間や負荷の急激な変化に対する応答を
早くすることが電源に求められている。このため、電源
となるＤＣ／ＤＣスイッチングコンバータのスイッチン
グ時のオフの時間をゼロに近づける、すなわち、電源の
最大デューティサイクルを出来るだけ大きくする試みが
されている。
【０００３】図６に従来のＤＣ／ＤＣスイッチングコン
バータの概略回路の一例を示す。図６において、１は誤
差増幅器Ａ１の反転入力端子にコンバータの出力電圧が
負帰還され、非反転入力端子に基準電圧Ｖｒｅｆが接続
された電圧調整部である。２はスイッチング信号生成部
を示し、スイッチング信号生成部２は、発振周波数が固
定されパルス幅を変化させるＰＷＭ（Ｐｕｌｓｅ Ｗｉ
ｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）コンパレータと、ＰＷ
Ｍコンパレータに三角波または鋸波を入力する発振器
と、更にＰＷＭコンパレータに接続され最大デューティ
サイクルを生成する基準電圧ＶＤＴとから構成されてい
る。３は負荷電流をスイッチングするＮＭＯＳからなる
パワートランジスタＴＲ１、インダクタＬ１、ツェナー
ダイオードＺＤ１、平滑コンデンサーＣ１から成る出力
部である。電圧調整部１の出力はスイッチング信号生成
部２のＰＷＭコンパレータに接続され、スイッチング信
号生成部２のＰＷＭコンパレータの出力信号ＶＰＷＭは
出力部３のパワートランジスタＴＲ１のゲートに接続さ
れている。
バータの概略回路の一例を示す。図６において、１は誤
差増幅器Ａ１の反転入力端子にコンバータの出力電圧が
負帰還され、非反転入力端子に基準電圧Ｖｒｅｆが接続
された電圧調整部である。２はスイッチング信号生成部
を示し、スイッチング信号生成部２は、発振周波数が固
定されパルス幅を変化させるＰＷＭ（Ｐｕｌｓｅ Ｗｉ
ｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）コンパレータと、ＰＷ
Ｍコンパレータに三角波または鋸波を入力する発振器
と、更にＰＷＭコンパレータに接続され最大デューティ
サイクルを生成する基準電圧ＶＤＴとから構成されてい
る。３は負荷電流をスイッチングするＮＭＯＳからなる
パワートランジスタＴＲ１、インダクタＬ１、ツェナー
ダイオードＺＤ１、平滑コンデンサーＣ１から成る出力
部である。電圧調整部１の出力はスイッチング信号生成
部２のＰＷＭコンパレータに接続され、スイッチング信
号生成部２のＰＷＭコンパレータの出力信号ＶＰＷＭは
出力部３のパワートランジスタＴＲ１のゲートに接続さ
れている。
【０００４】次に従来のＤＣ／ＤＣスイッチングコンバ
ータの動作について図６及び図７を用いて説明する。図
６の電圧調整部１は、誤差増幅器Ａ１でその基準電圧Ｖ
ｒｅｆと帰還されるコンバータの出力電圧ＶＯとを比較
し、出力電圧ＶＯが所定の電圧になるようにスイッチン
グ信号生成部２のＰＷＭコンパレータに電圧ＶＣを出力
する。ＰＷＭコンパレータには発振器より三角波の電圧
ＶＯＳＣが入力されており、ＶＣの電圧レベルとＶＯＳ
Ｃで決定されるデューティの矩形波がＰＷＭコンバレー
タにより出力される。図７では、この時のＶＣの電圧レ
ベルをＶＣ１、又、ＰＷＭコンパレータにより出力され
る信号をＶＰＷＭ１として示している。図６の出力部３
のトランジスタＴＲ１のゲートにＶＰＷＭ１の波形を持
つＰＷＭコンパレータの出力信号ＶＰＷＭが入力され、
トランジスタＴＲ１がＶＰＷＭ１の波形に従ってオン／
オフされ、トランジスタＴＲ１とツェナーダイオードＺ
Ｄ１との接続点にＶＳＷ１で示される電圧が生じ、イン
ダクタＬ１とコンデンサＣ１とで平滑された所定の出力
電圧ＶＯが負荷に供給される。
ータの動作について図６及び図７を用いて説明する。図
６の電圧調整部１は、誤差増幅器Ａ１でその基準電圧Ｖ
ｒｅｆと帰還されるコンバータの出力電圧ＶＯとを比較
し、出力電圧ＶＯが所定の電圧になるようにスイッチン
グ信号生成部２のＰＷＭコンパレータに電圧ＶＣを出力
する。ＰＷＭコンパレータには発振器より三角波の電圧
ＶＯＳＣが入力されており、ＶＣの電圧レベルとＶＯＳ
Ｃで決定されるデューティの矩形波がＰＷＭコンバレー
タにより出力される。図７では、この時のＶＣの電圧レ
ベルをＶＣ１、又、ＰＷＭコンパレータにより出力され
る信号をＶＰＷＭ１として示している。図６の出力部３
のトランジスタＴＲ１のゲートにＶＰＷＭ１の波形を持
つＰＷＭコンパレータの出力信号ＶＰＷＭが入力され、
トランジスタＴＲ１がＶＰＷＭ１の波形に従ってオン／
オフされ、トランジスタＴＲ１とツェナーダイオードＺ
Ｄ１との接続点にＶＳＷ１で示される電圧が生じ、イン
ダクタＬ１とコンデンサＣ１とで平滑された所定の出力
電圧ＶＯが負荷に供給される。
【０００５】図７に示すように、三角波ＶＯＳＣと誤差
増幅器Ａ１の出力電圧ＶＣとから生成される矩形波の信
号ＶＰＷＭの周期をＴで、オンの時間をＴｏｎで表す
と、図６の出力部３における入力電源電圧Ｖｃｃと出力
電圧ＶＯの関係は以下のようになる。 ＶＯ＝Ｖｃｃ×デューティサイクル デューティサイクル＝Ｔｏｎ／Ｔ
増幅器Ａ１の出力電圧ＶＣとから生成される矩形波の信
号ＶＰＷＭの周期をＴで、オンの時間をＴｏｎで表す
と、図６の出力部３における入力電源電圧Ｖｃｃと出力
電圧ＶＯの関係は以下のようになる。 ＶＯ＝Ｖｃｃ×デューティサイクル デューティサイクル＝Ｔｏｎ／Ｔ
【０００６】次に、負荷の変動によりコンバータの出力
電圧が降下すると、誤差増幅器Ａ１はその出力電圧ＶＣ
をＶＣ１からＶＣ２に上昇する。この時、図７に示すよ
うにＰＷＭコンパレータの出力信号ＶＰＷＭの波形はＶ
ＰＷＭ２のようになり、ＶＰＷＭ２のデューティサイク
ルはＶＰＷＭ１より大きくなり、前記の式により、出力
電圧ＶＯも上昇する。すなわち、デューティサイクルが
小さいと出力電圧が低く、反対にデューティサイクルが
大きいと出力電圧が高くなる。
電圧が降下すると、誤差増幅器Ａ１はその出力電圧ＶＣ
をＶＣ１からＶＣ２に上昇する。この時、図７に示すよ
うにＰＷＭコンパレータの出力信号ＶＰＷＭの波形はＶ
ＰＷＭ２のようになり、ＶＰＷＭ２のデューティサイク
ルはＶＰＷＭ１より大きくなり、前記の式により、出力
電圧ＶＯも上昇する。すなわち、デューティサイクルが
小さいと出力電圧が低く、反対にデューティサイクルが
大きいと出力電圧が高くなる。
【０００７】しかし、誤差増幅器Ａ１の出力電圧ＶＣ
が、図７のＶＣ３のように１００％のデューティサイク
ル、すなわちトランジスタＴＲ１を常にオンにするよう
になるとトランジスタＴＲ１を破壊したり、或いは、コ
ンバータが機能を停止することになる。
が、図７のＶＣ３のように１００％のデューティサイク
ル、すなわちトランジスタＴＲ１を常にオンにするよう
になるとトランジスタＴＲ１を破壊したり、或いは、コ
ンバータが機能を停止することになる。
【０００８】このため、デューティサイクルが１００％
にならないように、例えば９０％などのように最大デュ
ーティサイクルを設定してトランジスタを保護するよう
にしている。そのための最大デューティサイクルを発生
する回路として図６に示すように、ＰＷＭコンパレータ
に最大デューティサイクルを生成するための基準電圧Ｖ
ＤＴが接続されており、図７のＶＤＴの電圧で示すよう
に、ＶＣの電圧が例えばＶＣ３のように上昇しても、Ｖ
ＤＴで規制された最大デューティサイクルを越えないよ
うにしている。
にならないように、例えば９０％などのように最大デュ
ーティサイクルを設定してトランジスタを保護するよう
にしている。そのための最大デューティサイクルを発生
する回路として図６に示すように、ＰＷＭコンパレータ
に最大デューティサイクルを生成するための基準電圧Ｖ
ＤＴが接続されており、図７のＶＤＴの電圧で示すよう
に、ＶＣの電圧が例えばＶＣ３のように上昇しても、Ｖ
ＤＴで規制された最大デューティサイクルを越えないよ
うにしている。
【０００９】
【発明が解決しようとする課題】前記のごとく、従来は
ＤＣ／ＤＣスイッチングコンバータにおいて、出力用の
トランジスタなどを保護するため、ＰＷＭコンパレータ
に最大デューティサイクルを生成するための基準電圧を
入力して最大デューティサイクルを生成していた。しか
し、三角波や鋸波と一定の基準電圧を使用するため、Ｐ
ＷＭコンパレータの遅延、三角波や鋸波の高低のばらつ
き、基準電圧のばらつきなどにより、９０％以上の最大
デューティサイクルに設定することは困難であった。
ＤＣ／ＤＣスイッチングコンバータにおいて、出力用の
トランジスタなどを保護するため、ＰＷＭコンパレータ
に最大デューティサイクルを生成するための基準電圧を
入力して最大デューティサイクルを生成していた。しか
し、三角波や鋸波と一定の基準電圧を使用するため、Ｐ
ＷＭコンパレータの遅延、三角波や鋸波の高低のばらつ
き、基準電圧のばらつきなどにより、９０％以上の最大
デューティサイクルに設定することは困難であった。
【００１０】また、反対に、ＤＣ／ＤＣスイッチングコ
ンバータの起動時間の短縮、負荷の急激な変化に対する
応答速度を速くするためには、最大デューティサイクル
は１００％に出来るだけ近い方がよい。
ンバータの起動時間の短縮、負荷の急激な変化に対する
応答速度を速くするためには、最大デューティサイクル
は１００％に出来るだけ近い方がよい。
【００１１】本発明は、上記のような課題を解決するた
めになされたものであって、従来のように電圧のばらつ
きなどにより、理想とする高い最大デューティサイクル
が生成できなかった問題を克服し、精度が高く、より確
実に設定でき、１００％に近い最大デューティサイクル
を生成する回路を備えたＤＣ／ＤＣスイッチングコンバ
ータを提供するものである。
めになされたものであって、従来のように電圧のばらつ
きなどにより、理想とする高い最大デューティサイクル
が生成できなかった問題を克服し、精度が高く、より確
実に設定でき、１００％に近い最大デューティサイクル
を生成する回路を備えたＤＣ／ＤＣスイッチングコンバ
ータを提供するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明ではデューティサイクルを変化させて出力電
圧を制御するＤＣ／ＤＣスイッチングコンバータにおい
て、最大デューティサイクルを表すパルスを生成する一
方、出力電圧に依存する電圧を三角波と比較して得られ
るＰＷＭ信号を生成し、前記パルスとＰＷＭ信号との論
理積をとり、その論理積出力をデューティサイクルとす
ることを特徴とする。
め、本発明ではデューティサイクルを変化させて出力電
圧を制御するＤＣ／ＤＣスイッチングコンバータにおい
て、最大デューティサイクルを表すパルスを生成する一
方、出力電圧に依存する電圧を三角波と比較して得られ
るＰＷＭ信号を生成し、前記パルスとＰＷＭ信号との論
理積をとり、その論理積出力をデューティサイクルとす
ることを特徴とする。
【００１３】具体的には、直流電圧と出力電圧との間に
スイッチングトランジスタとコイルとを直列に接続し、
出力電圧をフィードバックして前記トランジスタをＯＮ
／ＯＦＦして出力電圧を制御するようにしたＤＣ／ＤＣ
スイッチングコンバータにおいて、前記出力電圧を基準
電圧と比較し差分を増幅する誤差増幅器と、三角波を発
生する発振器と、前記誤差増幅器の出力と前記三角波と
を入力し、ＰＷＭ信号を出力するＰＷＭコンパレータ
と、前記三角波に同期し最大のデューティ幅を有するパ
ルス列信号を出力する最大デューティ生成回路と、前記
ＰＷＭ信号と前記最大のデューティ幅を有するパルス列
信号との論理積をとる論理積回路とを有し、論理積回路
の出力でスイッチングトランジスタを制御することを特
徴とする。
スイッチングトランジスタとコイルとを直列に接続し、
出力電圧をフィードバックして前記トランジスタをＯＮ
／ＯＦＦして出力電圧を制御するようにしたＤＣ／ＤＣ
スイッチングコンバータにおいて、前記出力電圧を基準
電圧と比較し差分を増幅する誤差増幅器と、三角波を発
生する発振器と、前記誤差増幅器の出力と前記三角波と
を入力し、ＰＷＭ信号を出力するＰＷＭコンパレータ
と、前記三角波に同期し最大のデューティ幅を有するパ
ルス列信号を出力する最大デューティ生成回路と、前記
ＰＷＭ信号と前記最大のデューティ幅を有するパルス列
信号との論理積をとる論理積回路とを有し、論理積回路
の出力でスイッチングトランジスタを制御することを特
徴とする。
【００１４】上記の構成によれば、従来の回路における
ＰＷＭコンパレータの遅延、三角波や鋸波の高低のばら
つき、基準電圧のばらつきなどによる最大デューティサ
イクル生成に係わる問題が克服でき、精度が高く、より
確実に１００％に近い最大デューティサイクルを設定す
ることが可能となり、電源装置の起動時間の短縮、負荷
の急激な変化に対する応答速度を速くしながらも、電源
回路の保護を確実に行うことができる。
ＰＷＭコンパレータの遅延、三角波や鋸波の高低のばら
つき、基準電圧のばらつきなどによる最大デューティサ
イクル生成に係わる問題が克服でき、精度が高く、より
確実に１００％に近い最大デューティサイクルを設定す
ることが可能となり、電源装置の起動時間の短縮、負荷
の急激な変化に対する応答速度を速くしながらも、電源
回路の保護を確実に行うことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。なお、図６や図７と同一部分
は同じ符号を付与してある。図１は本発明の一実施形態
である最大デューティ生成回路を搭載したＤＣ／ＤＣス
イッチングコンバータの概略回路を示し、図２は図１の
回路の要所における電圧波形を示すタイミングチャート
である。
図面を参照して説明する。なお、図６や図７と同一部分
は同じ符号を付与してある。図１は本発明の一実施形態
である最大デューティ生成回路を搭載したＤＣ／ＤＣス
イッチングコンバータの概略回路を示し、図２は図１の
回路の要所における電圧波形を示すタイミングチャート
である。
【００１６】図１のＤＣ／ＤＣスイッチングコンバータ
は電圧調整部１とスイッチング信号生成部２と出力部３
により構成されており、電圧調整部１と出力部３は図６
の従来の回路の構成と同様であり、その構成と動作の説
明は省略する。
は電圧調整部１とスイッチング信号生成部２と出力部３
により構成されており、電圧調整部１と出力部３は図６
の従来の回路の構成と同様であり、その構成と動作の説
明は省略する。
【００１７】スイッチング信号生成部２は、発振周波数
が固定されパルス幅を変化させるＰＷＭ（Ｐｕｌｓｅ
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）コンパレータと、
ＰＷＭコンパレータに三角波ＶＯＳＣまたは鋸波を入力
する発振器と、更に該発振器より三角波ＶＯＳＣと同じ
周期をもつ矩形波クロックが入力され最大デューティサ
イクルを生成する最大デューティ生成回路と、ＰＷＭコ
ンパレータの出力信号ＶＰＷＭと最大デューティ生成回
路の出力信号ＶＤＴＭが入力されるＡＮＤゲートとから
構成されている。また、ＡＮＤゲートの出力電圧は出力
部３のトランジスタＴＲ１のゲートに供給されている。
が固定されパルス幅を変化させるＰＷＭ（Ｐｕｌｓｅ
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）コンパレータと、
ＰＷＭコンパレータに三角波ＶＯＳＣまたは鋸波を入力
する発振器と、更に該発振器より三角波ＶＯＳＣと同じ
周期をもつ矩形波クロックが入力され最大デューティサ
イクルを生成する最大デューティ生成回路と、ＰＷＭコ
ンパレータの出力信号ＶＰＷＭと最大デューティ生成回
路の出力信号ＶＤＴＭが入力されるＡＮＤゲートとから
構成されている。また、ＡＮＤゲートの出力電圧は出力
部３のトランジスタＴＲ１のゲートに供給されている。
【００１８】次に、図２を参照しながら本実施形態のス
イッチング信号生成部２の動作について説明する。出力
電圧ＶＣが最大デューティサイクルを生じないレベルで
ＰＷＭコンパレータに入力される場合、発振器からＰＷ
Ｍコンパレータに入力される三角波ＶＯＳＣとの接点か
ら、最大デューティサイクル以下の矩形波が信号ＶＰＷ
Ｍ１としてＰＷＭコンパレータから出力される。ＡＮＤ
ゲートに入力されたＶＰＷＭ１は最大デューティサイク
ル以下なので、ＡＮＤゲートによる規制がかからず、そ
のままＡＮＤゲートからの出力信号ＶＳＷＩ１として出
力部３のトランジスタＴＲ１のゲートに入力され、トラ
ンジスタＴＲ１とツェナーダイオードＺＤ１との接続点
にＶＳＷＯ１の電圧が発生し、インダクタＬ１とコンデ
ンサＣ１により平滑されて出力電圧ＶＯとなる。
イッチング信号生成部２の動作について説明する。出力
電圧ＶＣが最大デューティサイクルを生じないレベルで
ＰＷＭコンパレータに入力される場合、発振器からＰＷ
Ｍコンパレータに入力される三角波ＶＯＳＣとの接点か
ら、最大デューティサイクル以下の矩形波が信号ＶＰＷ
Ｍ１としてＰＷＭコンパレータから出力される。ＡＮＤ
ゲートに入力されたＶＰＷＭ１は最大デューティサイク
ル以下なので、ＡＮＤゲートによる規制がかからず、そ
のままＡＮＤゲートからの出力信号ＶＳＷＩ１として出
力部３のトランジスタＴＲ１のゲートに入力され、トラ
ンジスタＴＲ１とツェナーダイオードＺＤ１との接続点
にＶＳＷＯ１の電圧が発生し、インダクタＬ１とコンデ
ンサＣ１により平滑されて出力電圧ＶＯとなる。
【００１９】更に、負荷の変動などにより出力電圧ＶＯ
が急に降下した場合の動作については、図６と図７を参
照して説明した従来の回路のＶＣ１とＶＣ２に係わる説
明と同様であるので省略し、ここではＰＷＭコンパレー
タの出力信号ＶＰＷＭが最大デューティサイクルに近い
デューティサイクルになる場合と最大デューティサイク
ルが作動する場合を説明する。
が急に降下した場合の動作については、図６と図７を参
照して説明した従来の回路のＶＣ１とＶＣ２に係わる説
明と同様であるので省略し、ここではＰＷＭコンパレー
タの出力信号ＶＰＷＭが最大デューティサイクルに近い
デューティサイクルになる場合と最大デューティサイク
ルが作動する場合を説明する。
【００２０】通常の場合、前述したように、出力電圧Ｖ
Ｃは図２のＶＣ１で示されるレベルにあり、ＰＷＭコン
パレータの出力信号ＶＰＷＭはＶＰＷＭ１のようにな
り、最大デューティサイクルの波形ＶＤＴＭに全て覆わ
れるため、ＡＮＤゲートからはＶＰＷＭ１の波形のまま
出力される。負荷が変化してコンバータの出力電圧を上
げる必要がある場合、出力電圧ＶＣがＶＣ２のように最
大デューティサイクルに極めて近づくと、ＰＷＭコンパ
レータの出力信号ＶＰＷＭはＶＰＷＭ２のようになり、
最大デューティサイクルの波形ＶＤＴＭのローレベルの
部分にはみ出して、ＶＰＷＭ２のハイレベル部分より時
間Ｔｄだけ短い矩形波ＶＳＷＩ２がＡＮＤゲートより出
力されることになり、コンバータはさらに電圧を上げよ
うとしてＶＣが上がることになる。この場合、ＶＣはＶ
Ｃ３のようになりデューティサイクルが１００％になる
はずであるが、前記のように最大デューティサイクルの
波形ＶＤＴＭで規制されることになるので、ＴＲ１が常
にＯＮすることはない。
Ｃは図２のＶＣ１で示されるレベルにあり、ＰＷＭコン
パレータの出力信号ＶＰＷＭはＶＰＷＭ１のようにな
り、最大デューティサイクルの波形ＶＤＴＭに全て覆わ
れるため、ＡＮＤゲートからはＶＰＷＭ１の波形のまま
出力される。負荷が変化してコンバータの出力電圧を上
げる必要がある場合、出力電圧ＶＣがＶＣ２のように最
大デューティサイクルに極めて近づくと、ＰＷＭコンパ
レータの出力信号ＶＰＷＭはＶＰＷＭ２のようになり、
最大デューティサイクルの波形ＶＤＴＭのローレベルの
部分にはみ出して、ＶＰＷＭ２のハイレベル部分より時
間Ｔｄだけ短い矩形波ＶＳＷＩ２がＡＮＤゲートより出
力されることになり、コンバータはさらに電圧を上げよ
うとしてＶＣが上がることになる。この場合、ＶＣはＶ
Ｃ３のようになりデューティサイクルが１００％になる
はずであるが、前記のように最大デューティサイクルの
波形ＶＤＴＭで規制されることになるので、ＴＲ１が常
にＯＮすることはない。
【００２１】次に、前記最大デューティ生成回路の第１
の構成例を、図３と図４を参照しながら具体的に説明す
る。図３はＲＳフリップフロップで最大デューティ生成
回路を構成した例を示し、図４は図３の最大デューティ
生成回路のタイミングチャートを示す。
の構成例を、図３と図４を参照しながら具体的に説明す
る。図３はＲＳフリップフロップで最大デューティ生成
回路を構成した例を示し、図４は図３の最大デューティ
生成回路のタイミングチャートを示す。
【００２２】図３の最大デューティ生成回路は出力Ｑを
セットする信号が入力される入力端子ＳＢと、出力Ｑを
リセットするための信号が入力される入力端子ＲＢをも
つＲＳフリップフロップと、出力端子Ｑから出力される
信号を反転／遅延してリセット入力端子ＲＢに帰還する
奇数個のインバータにより構成されている。また、出力
端子Ｑの反転出力端子ＱＢから、図１と図２に示す最大
デューティ生成回路の出力電圧ＶＤＴＭが出力される。
尚、本構成例では３個のインバータを使用している。ま
た、本構成例のＲＳフリップフロップはＮＡＮＤ回路に
よる構成例のため、入力されるセット信号ＳＢとリセッ
ト信号ＲＢがローレベルのときにセットまたはリセット
を行う。
セットする信号が入力される入力端子ＳＢと、出力Ｑを
リセットするための信号が入力される入力端子ＲＢをも
つＲＳフリップフロップと、出力端子Ｑから出力される
信号を反転／遅延してリセット入力端子ＲＢに帰還する
奇数個のインバータにより構成されている。また、出力
端子Ｑの反転出力端子ＱＢから、図１と図２に示す最大
デューティ生成回路の出力電圧ＶＤＴＭが出力される。
尚、本構成例では３個のインバータを使用している。ま
た、本構成例のＲＳフリップフロップはＮＡＮＤ回路に
よる構成例のため、入力されるセット信号ＳＢとリセッ
ト信号ＲＢがローレベルのときにセットまたはリセット
を行う。
【００２３】図４に示すように、ＳＢ入力端子には図１
と図２に示した発振器から出力される矩形波のクロック
パルスＶＣＬＫが入力され、そのローレベルで出力Ｑが
セットされる。前記奇数個のインバータにより遅延／反
転された出力ＱはＲＢで示す波形となり、ＲＢ入力端子
に帰還入力されて、そのローレベルで出力Ｑをリセット
する。このため、Ｑの反転出力端子ＱＢから最大デュー
ティサイクルとして作用する矩形波が出力されて、前記
のように図１と図２に示す最大デューティ生成回路の出
力信号ＶＤＴＭになる。
と図２に示した発振器から出力される矩形波のクロック
パルスＶＣＬＫが入力され、そのローレベルで出力Ｑが
セットされる。前記奇数個のインバータにより遅延／反
転された出力ＱはＲＢで示す波形となり、ＲＢ入力端子
に帰還入力されて、そのローレベルで出力Ｑをリセット
する。このため、Ｑの反転出力端子ＱＢから最大デュー
ティサイクルとして作用する矩形波が出力されて、前記
のように図１と図２に示す最大デューティ生成回路の出
力信号ＶＤＴＭになる。
【００２４】次に、前記最大デューティ生成回路の第２
の構成例を図５に示す。図５はＣＭＯＳによるトランジ
スタＴ１からＴ１５とコンデンサＣ２とから成り、前記
ＲＳフリップフロップと３個のインバータから成る最大
デューティ生成回路のより具体的な回路例である。
の構成例を図５に示す。図５はＣＭＯＳによるトランジ
スタＴ１からＴ１５とコンデンサＣ２とから成り、前記
ＲＳフリップフロップと３個のインバータから成る最大
デューティ生成回路のより具体的な回路例である。
【００２５】図５において、トランジスタＴ１からＴ４
で２入力１出力のＮＡＮＤゲートが構成され、トランジ
スタＴ５からＴ８によりもう一つのＮＡＮＤゲートが構
成されている。この２つのＮＡＮＤゲートから図３で説
明したＲＳフリップフロップが構成される。更に、Ｔ９
とＴ１０はＮＯＴゲート、すなわちインバータを構成
し、Ｔ１４とＴ１５により同様なインバータが構成され
ている。Ｔ１１からＴ１３とＣ２は遅延回路を組み合わ
せたインバータを構成しており、この３つのインバータ
は図３の反転／遅延を行う３つのインバータに相当す
る。この遅延回路を組み合わせたインバータにより、図
２に示すＴｄをより大きくすることができ、ＡＮＤゲー
トでパルス幅が僅かに狭くなっても、ＴＲ１が常にＯＮ
することはないようになっている。
で２入力１出力のＮＡＮＤゲートが構成され、トランジ
スタＴ５からＴ８によりもう一つのＮＡＮＤゲートが構
成されている。この２つのＮＡＮＤゲートから図３で説
明したＲＳフリップフロップが構成される。更に、Ｔ９
とＴ１０はＮＯＴゲート、すなわちインバータを構成
し、Ｔ１４とＴ１５により同様なインバータが構成され
ている。Ｔ１１からＴ１３とＣ２は遅延回路を組み合わ
せたインバータを構成しており、この３つのインバータ
は図３の反転／遅延を行う３つのインバータに相当す
る。この遅延回路を組み合わせたインバータにより、図
２に示すＴｄをより大きくすることができ、ＡＮＤゲー
トでパルス幅が僅かに狭くなっても、ＴＲ１が常にＯＮ
することはないようになっている。
【００２６】従って、図５の入力端子ＩＮと出力端子Ｏ
ＵＴは、それぞれ図３の入力端子ＳＢと反転出力端子Ｑ
Ｂに相当する。また、その動作については前記第１の構
成例で図４を参照して説明したとおりなので省略する。
ＵＴは、それぞれ図３の入力端子ＳＢと反転出力端子Ｑ
Ｂに相当する。また、その動作については前記第１の構
成例で図４を参照して説明したとおりなので省略する。
【００２７】本実施形態では最大デューティ生成回路の
具体的な構成例をＲＳフリップフロップ回路と奇数個の
インバータによる回路で説明したが、これに限定される
ものではなく、インバータの段数を増やしてもよいし、
その他の回路により同様な、ＰＷＭコンパレータの遅
延、三角波や鋸波の高低のばらつき、基準電圧のばらつ
きなどに依存しない最大デューティ生成回路を用いれば
よい。
具体的な構成例をＲＳフリップフロップ回路と奇数個の
インバータによる回路で説明したが、これに限定される
ものではなく、インバータの段数を増やしてもよいし、
その他の回路により同様な、ＰＷＭコンパレータの遅
延、三角波や鋸波の高低のばらつき、基準電圧のばらつ
きなどに依存しない最大デューティ生成回路を用いれば
よい。
【００２８】また、図５で示したＣＭＯＳによる構成例
も同様であり、その構成例は本発明の解説のためのもの
であって、本発明の範囲を限定するものではない。更
に、ＴＲ１としてＮＭＯＳの場合のみを示したが、ＰＮ
Ｐトランジスタでも構わないし、他の構成の出力部３で
あっても構わない。
も同様であり、その構成例は本発明の解説のためのもの
であって、本発明の範囲を限定するものではない。更
に、ＴＲ１としてＮＭＯＳの場合のみを示したが、ＰＮ
Ｐトランジスタでも構わないし、他の構成の出力部３で
あっても構わない。
【００２９】
【発明の効果】以上説明したように、本発明の最大デュ
ーティ生成回路を用いたＤＣ／ＤＣスイッチングコンバ
ータなどの電源装置によれば、従来の回路におけるＰＷ
Ｍコンパレータの遅延、三角波や鋸波の高低のばらつ
き、基準電圧のばらつきなどによる最大デューティサイ
クル生成に係わる問題が克服でき、精度が高く、より確
実に１００％に近い最大デューティサイクルを設定する
ことが可能となり、電源装置の起動時間の短縮、負荷の
急激な変化に対する応答速度を速くしながらも、電源回
路の保護を確実に行うことができる。
ーティ生成回路を用いたＤＣ／ＤＣスイッチングコンバ
ータなどの電源装置によれば、従来の回路におけるＰＷ
Ｍコンパレータの遅延、三角波や鋸波の高低のばらつ
き、基準電圧のばらつきなどによる最大デューティサイ
クル生成に係わる問題が克服でき、精度が高く、より確
実に１００％に近い最大デューティサイクルを設定する
ことが可能となり、電源装置の起動時間の短縮、負荷の
急激な変化に対する応答速度を速くしながらも、電源回
路の保護を確実に行うことができる。
【図１】 本発明の一実施形態である最大デューティ生
成回路を搭載したＤＣ／ＤＣスイッチングコンバータの
概略回路。
成回路を搭載したＤＣ／ＤＣスイッチングコンバータの
概略回路。
【図２】 図１の回路の要所における電圧波形を示すタ
イミングチャート。
イミングチャート。
【図３】 ＲＳフリップフロップによる最大デューティ
生成回路の構成例。
生成回路の構成例。
【図４】 図３の最大デューティ生成回路のタイミング
チャート。
チャート。
【図５】 ＣＭＯＳによる最大デューティ生成回路の構
成例
成例
【図６】 従来のＤＣ／ＤＣスイッチングコンバータの
概略回路の例。
概略回路の例。
【図７】 従来のＤＣ／ＤＣスイッチングコンバータの
タイミングチャート。
タイミングチャート。
１ 電圧調整部
２ スイッチング信号生成部
３ 出力部
Ａ１ 誤差増幅器
Ｃ１、Ｃ２ コンデンサ
ＩＮ 入力端子
Ｌ１ インダクタ
ＯＵＴ 出力端子
Ｑ 出力端子
ＱＢ 反転出力端子
ＲＢ リセット入力端子
ＳＢ セット入力端子
Ｔ 周期
Ｔｄ 時間
Ｔｏｎ オン時間
ＴＲ１、Ｔ１からＴ１５ トランジスタ
ＶＣ、ＶＣ１、ＶＣ２、ＶＣ３ 電圧
Ｖｃｃ 入力電源電圧
ＶＣＬＫ クロックパルス
ＶＤＴ 基準電圧
ＶＤＴＭ 出力信号
ＶＯ 出力電圧
ＶＯＳＣ 三角波
ＶＰＷＭ、ＶＰＷＭ１、ＶＰＷＭ２ 出力信号
ＶＳＷ、ＶＳＷ１ 信号
ＶＳＷＩ、ＶＳＷＩ１、ＶＳＷＩ２ 信号
ＶＳＷＯ、ＶＳＷＯ１、ＶＳＷＯ２ 電圧
Ｖｒｅｆ 基準電圧
ＺＤ１ ツェナーダイオード
Claims (2)
- 【請求項１】 デューティサイクルを変化させて出力電
圧を制御するＤＣ／ＤＣスイッチングコンバータにおい
て、最大デューティサイクルを表すパルスを生成する一
方、出力電圧に依存する電圧を三角波と比較して得られ
るＰＷＭ信号を生成し、前記パルスとＰＷＭ信号との論
理積をとり、その論理積出力をデューティサイクルとす
ることを特徴としたＤＣ／ＤＣスイッチングコンバー
タ。 - 【請求項２】 直流電圧と出力電圧との間にスイッチン
グトランジスタとコイルとを直列に接続し、出力電圧を
フィードバックして前記トランジスタをＯＮ／ＯＦＦし
て出力電圧を制御するようにしたＤＣ／ＤＣスイッチン
グコンバータにおいて、前記出力電圧を基準電圧と比較
し差分を増幅する誤差増幅器と、三角波を発生する発振
器と、前記誤差増幅器の出力と前記三角波とを入力し、
ＰＷＭ信号を出力するＰＷＭコンパレータと、前記三角
波に同期し最大のデューティ幅を有するパルス列信号を
出力する最大デューティ生成回路と、前記ＰＷＭ信号と
前記最大のデューティ幅を有するパルス列信号との論理
積をとる論理積回路とを有し、論理積回路の出力でスイ
ッチングトランジスタを制御することを特徴としたＤＣ
／ＤＣスイッチングコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008472A JP3784326B2 (ja) | 2002-01-17 | 2002-01-17 | Ｄｃ／ｄｃスイッチングコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008472A JP3784326B2 (ja) | 2002-01-17 | 2002-01-17 | Ｄｃ／ｄｃスイッチングコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003219638A true JP2003219638A (ja) | 2003-07-31 |
| JP3784326B2 JP3784326B2 (ja) | 2006-06-07 |
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ID=27646722
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|---|---|---|---|
| JP2002008472A Expired - Fee Related JP3784326B2 (ja) | 2002-01-17 | 2002-01-17 | Ｄｃ／ｄｃスイッチングコンバータ |
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-
2002
- 2002-01-17 JP JP2002008472A patent/JP3784326B2/ja not_active Expired - Fee Related
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