KR101840412B1 - 벅 스위치 모드 파워 컨버터 큰 신호 천이 응답 최적화기 - Google Patents

벅 스위치 모드 파워 컨버터 큰 신호 천이 응답 최적화기 Download PDF

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Abstract

벅 또는 벅 파생 스위치 모드 파워 서플라이(SMPS) 시스템 토폴로지들에 있어서, 외란에 대한 스위치 모드 파워 서플라이(SMPS) 응답은 외란들에 대한 강인한 제어를 제공하고 상기 응답을 최적화하기 위해 고정된 주파수, 펄스-폭 변조(PWM) 컨트롤러와 결합한 히스테리시스 제어에 의해 개선된다.

Description

벅 스위치 모드 파워 컨버터 큰 신호 천이 응답 최적화기{BUCK SWITCH-MODE POWER CONVERTER LARGE SIGNAL TRANSIENT RESPONSE OPTIMIZER}
본 발명은 스위치 모드 파워 서플라이들(switch mode power supplies)에 관한 것으로, 특히 SMPS의 펄스-폭 변조(PWM)와 결합한 히스테리시스 제어를 사용함으로써, 벅 스위치 모드 파워 서플라이(SMPS)의 큰 신호 천이 응답을 개선하는 것에 관한 것이다.
일부 네거티브 피드백 제어 시스템에서 외란에 대한 최적 응답은 히스테리시스 제어로 달성된다. 하지만, 많은 시스템은 엄격하게 히스테리시스 제어된 시스템에 존재하는 가변 주파수 또는 증가된 리플을 용인할 수 없다. 선행기술은 듀얼 에지(dual edge) 변조, 또는 제어 시스템의 밴드폭 증가와 같은 제어 기술들을 구현했지만, 큰 외란에 대한 응답은 이들 제어 기술들을 이용하여 최적화되지 않는다. 또한, 시스템의 정상 동작 동안, 이들 제어 기술들의 이용은 대체로 위상 마진을 감소시키고 안정성에 영향을 미친다. 외란에 대한 SMPS 시스템의 응답을 개선하는 더 좋은 방식이 요구되고 있다.
그러므로, 벅 또는 벅 파생 SMPS 시스템 토폴로지들에 있어서, 외란에 대한 강인한 제어를 제공하고 응답을 최적화하기 위해 고정 주파수, 펄스-폭 변조(PWM) 제어와 결합한 히스테리시스 제어를 이용함으로써, 외란에 대한 SMPS 시스템의 응답을 최적화할 필요가 있다.
본 발명의 특정 실시예에 따르면, 펄스-폭 변조(PWM) 제어와 결합한 히스테리시스 제어를 이용하는 스위치 모드 파워 서플라이(SMPS) 컨트롤러는, 기준 전압에 연결된 제1 입력단과, 스위치 모드 파워 서플라이(SMPS)의 부하 측 출력 전압을 나타내는 피드백 전압에 연결된 제2 입력단과, 상부 측 히스테리 시스 디맨드를 제어하기 위한 제1 출력단과, 및 하부 측 히스테리시스 디스에이블을 제어하기 위한 제2 출력단을 갖는 히스테리시스 제어 회로; 상기 기준 전압에 연결된 제3 입력단과, 상기 피드백 전압에 연결된 제4 입력단과, 전류 감지 회로에 연결된 제5 입력단과, 및 PWM 디맨드를 제어하기 위한 제3 출력단을 구비한 PWM 에러 생성기; 상부 측(HS) 파워 제어 출력단과 및 하부 측(LS) 파워 제어 출력단을 구비한 파워 회로 드라이버를 포함하고, HS 및 LS 파워 제어 출력들을 스위치 모드 파워 서플라이(SMPS)의 드라이브 파워 스위치들에 제공되고, 상기 PWM 에러 생성기의 상기 제3 출력단은 해당 제어를 위해 상기 파워 회로 드라이버에 연결되고, 상기 히스테리시스 제어 회로의 상기 제1 및 제2 출력단들은 추가적인 제어를 위해 상기 파워 회로 드라이버에 연결되며, 상기 PWM 에러 생성기의 제3 출력은 상기 피드백 전압과 상기 기준 전압 간의 차이가 적어도 미리 정해진 값보다 크지 않으면, 상기 기준 전압과 동등할 정도로 상기 피드백 전압을 만들도록 상기 파워 회로 드라이버를 제어하고, 상기 피드백 전압이 적어도 상기 미리 정해진 값만큼 상기 기준 전압보다 크면, 이후 상기 히스테리시스 제어 회로가 상기 HS 및 LS 파워 제어 출력들을 강제로 오프-상태로 만들고, 상기 피드백 전압이 적어도 상기 미리 정해진 값만큼 상기 기준 전압보다 작으면, 이후 상기 히스테리시스 제어 회로는 상기 기준 전압과 상기 피드백 전압 간의 상기 차이를 상기 미리 정해진 값보다 작은 값으로 제어하도록 상기 HS 및 LS 파워 제어 출력들의 듀티 사이클을 제어하고, 이후에, 상기 PWM 에러 생성기는 상기 기준 전압과 상기 피드백 전압 간의 상기 차이를 임의의 시간 주기 동안 강제로 0에 가깝게 만들도록 상기 HS 및 LS 파워 제어 출력들을 추가로 제어한다.
본 발명의 또 다른 특정 실시예에 따르면, 펄스-폭 변조(PWM) 제어와 결합한 히스테리시스 제어를 이용하는 스위치 모드 파워 서플라이(SMPS)를 제어하기 위한 방법은, 히스테리시스 제어 회로와 PWM 에러 생성기로 기준 전압과 피드백 전압 간의 전압 차이를 결정하는 단계로서, 상기 피드백 전압은 스위치 모드 파워 서플라이(SMPS)의 출력 전압을 나타내는 단계; 상기 전압 차이가 미리 정해진 값보다 작으면, 상기 PWM 에러 생성기로 상기 SMPS의 파워 스위치들을 제어하는 단계, 및 상기 전압 차이가 상기 미리 정해진 값보다 크거나 같으면, 상기 PWM 에러 생성기가 상기 전압 차이를 상기 미리 정해진 값 미만으로 감소시킬 시간을 가질 때까지, 상기 히스테리시스 제어 회로로 상기 SMPS의 파워 스위치들을 제어하는 단계를 포함한다. 본 명세서에서, 상기 히스테리시스 제어 회로와 상기 PWM 에러 생성기로 상기 SMPS의 상기 파워 스위치들을 제어하기 위한 단계는, a) 상기 피드백 전압이 적어도 상기 미리 정해진 값만큼 상기 기준 전압보다 큰 지를 결정하는 단계; 그렇다면 b) 상기 히스테리시스 제어 회로로 상기 SMPS의 상기 파워 스위치들을 강제로 오프-상태로 만드는 단계; c) 상기 피드백 전압이 적어도 상기 미리 정해진 값만큼 상기 기준 전압보다 작은 지를 결정하는 단계; 그렇다면 d) 상기 히스테리시스 제어 회로로 상기 파워 스위치에 대한 듀티 사이클을 제어하여 상기 기준 전압과 상기 피드백 전압 간의 상기 차이를 강제로 상기 미리 정해진 값 미만으로 유지하는 단계; e) 상기 PWM 에러 생성기로 상기 파워 스위치들을 추가로 제어하여 상기 기준 전압과 상기 피드백 전압 간의 상기 차이를 임의의 시간 주기 동안 강제로 0에 가깝게 만드는 단계; 및 f) 단계 a)로 리턴하는 단계를 포함한다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명을 한정하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어 다양한 수정물, 대체물, 및 균등물이 가능하다. 본 발명의 도시되고 설명된 실시예는 단지 예로서 본 발명의 범위를 한정하지 않는다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 더 완전하게 이해할 수 있다.
도 1은 기본적인 레귤레이터 시스템을 도시한 블록도이다.
도 2는 도 1에 도시된 일반적인 파워 레귤레이터를 보다 상세하게 도시한 블록도이다.
도 3은 본 발명의 개시에 따른 제어 회로를 도시한 블록도이다.
도 4는 본 발명의 특정 실시예에 따라, 도 3에 도시된 제어 회로를 상세하게 구현하는 도면이다.
도 5는 본 발명의 개시에 따라, 도 3 및 도 4 각각에 도시된 제어 회로에 의해 제어되는 동기 벅 SMPS 파워 회로를 도시한 도면이다.
도 6은 부하에서의 의미 있는 증가를 포함하는 외란에 대해 PWM 제어 루프만을 이용하는 SMPS 응답 그래프를 도시한 도면이다.
도 7은 도 6에 도시된 그래프를 시간 축에서 확대한 도면이다.
도 8은 부하에서의 의미 있는 증가를 포함하는 외란에 대해 PWM 제어 루프와 결합한 고속의 아우터(outer) 히스테리시스 제어를 이용하는 SMPS 응답 그래프를 도시한 도면이다.
도 9는 도 8에 도시된 그래프를 시간 축에서 확대한 도면이다.
도 10은 부하에서의 의미 있는 감소를 포함하는 외란에 대해 PWM 제어 루프만을 이용하는 SMPS 응답 그래프를 도시한 도면이다.
도 11은 도 10에 도시된 그래프를 시간 축에서 확대한 도면이다.
도 12는 부하에서의 의미 있는 감소를 포함하는 외란에 대해 PWM 제어 루프와 결합한 고속의 아우터(outer) 히스테리시스 제어를 이용하는 SMPS 응답 그래프를 도시한 도면이다.
도 13은 도 12에 도시된 그래프를 시간 축에서 확대한 도면이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 본 발명의 특정 실시예가 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예는 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니라, 반대로, 본 발명은 첨부된 청구범위에 의해 한정된 모든 수정물 및 균등물을 포함하려 한다는 것이 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 부호로 나타내고, 유사한 구성요소는 아래 첨자를 달리하여 동일한 부호로 나타낸다.
일반적으로, 파워 컨버터는 에너지의 한 형태를 또 다른 에너지의 형태로 지속적으로 변환시키는 디바이스로서 규정될 수 있다. 파워 컨버터가 변환 기능을 수행하는 동안, 이와 같은 파워 시스템 내의 에너지의 저장 또는 손실은 대개 에너지 변형 프로세스와 동일하다. 비용, 신뢰성, 복잡성 및 효율의 정도를 변화시킴과 동시에, 이와 같은 기능을 제공할 수 있는 많은 타입의 디바이스들이 있다.
파워 변환을 위한 메커니즘들은, 사실상 기계적인, 전기적인 또는 화학적인 과정인 것들과 같은 많은 기본 형태를 취할 수 있다. 여기에서의 초점은 인덕터, 커패시터, 스위치 및 저항을 포함하는 제한된 세트의 부품들을 채용하여 전기적으로 그리고 동적으로 에너지 변환을 수행하는 파워 컨버터들에 있다. 이들 회로 부품들을 어떻게 연결할 것인지는 소망의 파워 변환에 따라 결정된다. 저항들은 원하지 않는 파워 손실을 가져온다. 고 효율은 보통 대부분의 애플리케이션에서 최우선 조건이므로, 저항 회로 요소들은 메인 파워 제어 경로에서 회피되거나 최소화되어야 한다. 단지 드물게 그리고 매우 특정 이유들 때문에, 파워 소모 저항 성분이 메인 파워 제어 경로로 도입된다. 전체 시스템의 시퀀스, 모니터 및 제어 전자 장비와 같은 보조 회로에서는 그들의 손실 분담들이 보통 무의미하므로, 큰 값을 갖는 저항들은 아주 흔하다.
도 1은 기본적인 레귤레이터 시스템을 도시한 블록도이다. 파워 시스템(102), 예를 들면 기본적인 스위치 모드 파워 컨버터에서는, 그 출력의 전압 (또는 전류, 또는 파워)이 매우 잘 제어될 것이라는 기대를 가지고, 전압 (또는 전류, 또는 파워)의 제어되지 않은 소스의 입력이 파워 시스템(102)의 입력에 제공된다. 출력을 제어하기 위한 근거는 어떤 형태의 기준(reference)이고, 그 출력과 그 기준 사이의 일부 차이는 에러가 된다. 피드백 제어된 시스템에 있어서, 네거티브 피드백은 이 에러들을 그 시스템이 요구하는 제로에 가까운 수용가능한 값으로 감소시키는데 이용된다. 전형적으로 에러를 빠르게 감소시키는 것이 바람직하지만, 시스템 응답성과 시스템 안정성 사이의 균형이 피드백 제어에 내재한다. 피드백 네트워크가 보다 빠르게 응답하면 할수록, 불안정성의 위험은 더 커진다.
이쯤에서, 또 다른 제어 방법인 피드 포워드(feed forward)를 언급하고자 한다. 피드 포워드 제어의 경우, 제어 신호는 입력 변동 또는 요동에 응답하여 직접 생성된다. 피드 포워드는 출력 감지가 수반되지 않으므로 피드백보다 덜 정확하지만, 출력 에러 신호가 생성되기를 기다리는 지연이 없고, 또한 피드 포워드 제어는 불안정을 야기하지 않을 수 있다. 피드 포워드 제어는 전형적으로 전압 레귤레이터를 위한 유일한 제어 방법으로 적당하지 않음이 명백하지만, 동적 입력 변동들에 대한 레귤레이터의 응답을 개선하기 위해 종종 피드백과 함께 이용된다.
도 2는 도 1에 도시된 일반적인 파워 레귤레이터를 보다 상세하게 도시한 블록도이다. 파워 시스템(102)은 2개의 블록들, 파워 회로(206)와 제어 회로(208)로 구분된다. 파워 회로(206)는 파워 시스템 부하 전류를 처리하고, 또한 전형적으로 크고, 강인하나, 광범위한 온도 변동들에 변동된다. 파워 회로의 스위칭 기능들은, 규정에 의해 대부분 안정성 분석에서 하나의 듀티 사이클을 갖는 단지 2개의 상태 스위치로서 정상 시뮬레이션된 큰 신호 현상이다. 출력 필터(미도시됨)는 파워 회로(206)의 부분으로서도 고려되지만, 리니어 블록으로서 고려될 수 있다. 제어 회로(208)는 보통 파워 스위치들에 대한 듀티 사이클을 규정하는데 이용되는, 이득 블록, 에러 증폭기 및 펄스폭 변조기로 이루어진다. 본 발명의 개시에 따르면, 제어 회로(208)는 파워 시스템(102)에서의 외란에 대한 반응하도록 최적화된다.
도 3은 본 발명의 개시에 따른 제어 회로를 도시한 블록도이고, 도 4는 본 발명의 특정 실시예에 따라, 도 3에 도시된 제어 회로를 상세하게 구현하는 도면이다. 동기 벅 SMPS(도 5 참조)를 동작시키기 위해, 일반적인 피크 전류 모드 PWM 제어가 고속의 아우터 히스테리시스 제어와 결합한다. 피드백이 설정 값 또는 기준 값으로부터 상당하게 벗어난 외란이 있을 때에, 고속의 히스테리시스 제어는 차이를 미리 정해진 레벨로 억제한다. 저속의 PWM 제어 루프는 그 다음에 보통 방식으로 에러 또는 차이를 0(제로)으로 몰아간다.
노드(320)에서의 출력 전압 피드백 신호 및 노드 (326)에서의 기준 전압은 고정 주파수 PWM 에러 생성기(312)에 제공된다. 발생한 연산 증폭기(436)의 출력으로부터 제어 전압은, 노드들(320, 326)에서의 신호들 간의 차이를 실질적으로 0 전압으로 만드는데 필요한 피크 전류 디맨드를 확립한다. 이 제어 전압은 PWM 비교기(434)의 반전 입력단에 제공된다. PWM 비교기(434)의 비반전 입력에는 (가산기(440)를 통해) 노드(328)에서 수신된 전류 감지 신호와 기울기 보상 램프 신호(456)의 합산이 제공된다. 고정 주파수 발진기(미도시됨)로부터의 클록 발진기 신호(454)는 스위칭 주파수, 최대 듀티 사이클 및 에너지 전송 사이클의 시작을 확립한다. PWM 비교기(434)로부터의 출력은 사이클 단위(cycle-by-cycle)에 기반하여 PWM 디맨드를 종료한다. 다음 사이클의 시작이 클록 발진기 신호(454)에 의해 확립될 때까지, 플립-플롭(442)는 디맨드 오프(demand off)를 유지한다. PWM 에러 발생기(312)는 일반적인 폐루프, 네거티브 피드백 제어 시스템에 대하여 고정 주파수 PWM 디맨드를 만든다. SMPS 시스템의 정상적인 동작 또는 작은 요동 동안, PWM 디맨드는 노드들(322, 324)로의 상부 측(HS) 드라이브 출력과 하부 측(LS) 드라이브 출력을 각각 제어한다(PWM 디맨드는 HS 드라이브 출력 및/또는 LS 드라이브 출력이 온-상태에 있는 시간의 퍼센트이다). 노드(320)에서의 출력 전압 피드백 신호와 노드(326)에서의 기준 전압은 고속의 강인한 아우터 히스테리시스 제어 블록(310)에도 제공된다. 동적 조건들, 예를 들면, 부하 전류 및/또는 소스 전압의 상당한 변화 동안, 노드들(320, 326)에서 수신된 신호들 간의 차이 전압은 0으로부터 일탈할 것이다.
PWM 에러 생성기(312)는 이 차이 전압을 다시 0으로 만드는데 유한의 시간을 필요로 한다. 노드(320)에서의 전압 피드백이 미리 정해진 양만큼 노드(326)에서의 기준 전압 아래로 내려가면, 고속의 히스테리시스 제어는, 노드(322)에서의 HS 드라이브 출력과 노드(324)에서의 LS 드라이브 출력의 듀티 사이클을 비동기적으로 제어한다. 그 결과 차이 전압은 임의의 제어된 레벨로 한정된다. 유한의 시간 후에, PWM 에러 생성기(312)는 이 차이를 다시 0으로 만든다. 노드(320)에서의 전압 피드백이 미리 정해진 양만큼 노드(326)에서의 기준 전압 위로 올라가면, 고속의 히스테리시스 제어(310)는, 강제로 노드(322)에서의 HS 드라이브 출력과 노드(324)에서의 LS 드라이브 출력 모드를 오프 상태로 만든다. 노드(322)에서의 HS 드라이브 출력을 강제로 오프 상태로 만듦으로써, 인덕터(542)(도 5 참고)에 추가적이거나 불필요한 에너지가 저장되지 않는다. 노드(324)에서의 LS 드라이브 출력을 강제로 오프 상태로 만듦으로써, 하중 함수(forcing function) 또는 인덕터(542)의 양단 전압이 증가하고, 이에 의해 그 내부에 저장된 일부 에너지가 빠르게 감소하게 된다. 유한의 시간 후에, PWM 에러 생성기는 차이를 다시 실질적으로 0으로 만들 것이다.
도 5는 본 발명의 개시에 따라, 도 3 및 도 4 각각에 도시된 제어 회로에 의해 제어되는 동기 벅 SMPS 파워 회로를 도시한 도면이다. 개괄적으로 숫자(206)로 표시된 번호 동기 벅 SMPS 파워 회로는, 파워 소스(540), 예를 들면 배터리와, 직렬 패스 스위치(544), 예를 들면 전계 효과 트랜지스터와, 션트 스위치(546), 예를 들면 전계 효과 트랜지스터와, 파워 인덕터(542)와, 소망의 직류(DC) 출력으로부터 교류(AC) 리플을 평활하기 위한 부하 커패시터(556)와, 전류 센서(548)와, 및 부하 전압 분배 저항들(552, 554)을 포함한다. 파워 소스 공통들 또는 그라운드들(550)도 도 5에 도시되어 있다.
노드(320)에서의 전압 피드백 신호가 노드(326)에서의 기준 전압 아래이면, 동작이 시작한다. 노드(320)에서의 전압 피드백 신호는 레귤레이팅된 출력 전압의 값을 나타낸다. 이 조건이 사실이면, 동작이 인에이블링된다. 부하 전류는 전류 감지 저항기(548), 예를 들면 전류-전압 변환기에 의해 결정될 수 있다.
본 발명의 개시에 따라, 시스템의 정상적인 동작 또는 작은 요동 동안, 스위치들(544, 546)은 고정 주파수 PWM 컨트롤러, 예를 들면 PWM 에러 생성기(312)(도 3 및 도 4 참고)에 의해 변조된다. 동적 조건들 동안, 스위치들(544, 546)은 고속의 히스테리시스 제어(310)에 의해 비동기적으로 제어된다. 이 고속의 히스테리시스 제어는 차이를 미리 규정된 레벨로 억제한다. 저속의 PWM 제어 루프는 이후, 에러 또는 차이를 실질적으로 0(제로)으로 만든다.
도 6은 부하에서의 의미 있는 증가를 포함하는 외란에 대해 PWM 제어 루프만을 이용하는 SMPS 응답 그래프를 도시한 도면이고, 도 7은 도 6에 도시된 그래프를 시간 축에서 확대한 도면이다. 특히, 도시된 외란은 부하 전류의 증가이다. 부하 불연속(load step)은 PWM 제어 루프의 밴드폭보다 빠른 비율로 생긴다. 선행 기술이 제안하는 바와 같이, 제어 루프의 밴드폭 증가는 차이를 아주 조금 개선할 수 있지만, 그러나 SMPS 시스템은 위상 마진을 느슨하게 하고, 안정성에 대한 위험을 증가시킬 것이다. 또한, 두 에지들 모두 단일 오류 신호에 의해 제어되기 때문에, 제안된 바와 같이, 듀얼 에지 변조 기술들은 종래의 PWM 제어 루프의 2 배 비율로 반응하지 않을 수 있다.
도 8은 부하에서의 의미 있는 증가를 포함하는 외란에 대해 PWM 제어 루프와 결합한 고속의 아우터히스테리시스 제어를 이용하는 SMPS 응답 그래프를 도시한 도면이고, 도 9는 도 8에 도시된 그래프를 시간 축에서 확대한 도면이다. 특히, 도시된 외란은 부하 전류의 증가이다. 부하 불연속은 PWM 제어 루프의 밴드폭보다 빠른 비율로 생긴다. 설정점으로부터의 피크 차이는 대략 50% 정도 감소된다.
도 10은 부하에서의 의미 있는 감소를 포함하는 외란에 대해 PWM 제어 루프만을 이용한 SMPS 응답 그래프를 도시한 도면이고, 도 11은 도 10에 도시된 그래프를 시간 축에서 확대한 도면이다. 부하 불연속은 PWM 제어 루프의 밴드폭보다 빠른 비율로 생긴다.
도 12는 부하에서의 의미 있는 감소를 포함하는 외란에 대해 PWM 제어 루프와 결합한 고속의 아우터 히스테리시스 제어를 이용하는 SMPS 응답 그래프를 도시한 도면이고, 도 13은 도 12에 도시된 그래프를 시간 축에서 확대한 도면이다. 부하 불연속은 PWM 제어 루프의 밴드폭보다 빠른 비율로 생긴다. 이 경우에, 피드백 신호 상에 포지티브 차이가 있을 때에는, 고속의 아우터 히스테리시스 제어는 2개의 스위치들(도 5의 트랜지스터들(544, 546))을 강제로 오프로 만든다.
먼저, HS 드라이브를 강제로 오프로 만듦으로써, 인덕터에 추가적이거나 불필요한 에너지가 저장되지 않는다. 두 번째로, LS 드라이브를 강제로 오프로 만듦으로써, 하중 함수 또는 인덕터 양단의 전압이 증가하여 저장된 에너지 일부를 빠르게 감소시킨다. 설정점으로부터 피크 차이는 대략 50% 정도 감소된다. 그러므로, 고속의 아우터 히스테리시스 제어와 함께 병렬로 종래의 피크 전류 모드 PWM 제어를 결합하면, 외부 외란이 있을 때에 셋-업으로부터 차이를 최소화할 수 있다.

Claims (14)

  1. 펄스-폭 변조 제어와 결합한 히스테리시스 제어(hysteretic control)를 이용하는 스위치 모드 파워 서플라이 컨트롤러로서,
    기준 전압부에 연결된 제1 입력부와, 스위치 모드 파워 서플라이의 부하 측 출력 전압을 나타내는 피드백 전압에 연결된 제2 입력부와, 상부 측 히스테리시스 디맨드(high side hysteretic demand)를 제어하기 위한 제1 출력부와, 및 하부 측 히스테리시스 디스에이블을 제어하기 위한 제2 출력부를 갖는 히스테리시스 제어 회로와,
    상기 기준 전압부에 연결된 제3 입력부와, 상기 피드백 전압에 연결된 제4 입력부와, 전류 감지 회로에 연결된 제5 입력부와, 및 펄스-폭 변조 디맨드를 제어하기 위한 제3 출력부를 구비한 펄스-폭 변조 에러 생성기와,
    상부 측 파워 제어 출력부와 하부 측 파워 제어 출력부를 구비한 파워 회로 드라이버를 포함하고,
    상기 상부 측 파워 제어 출력부와 상기 하부 측 파워 제어 출력부는 스위치 모드 파워 서플라이의 파워 스위치들을 구동하도록 구성되고, 상기 펄스-폭 변조 에러 생성기의 상기 제3 출력부는 상기 상부 측 파워 제어 출력부와 상기 하부 측 파워 제어 출력부의 제어를 위해 상기 파워 회로 드라이버에 연결되고, 상기 히스테리시스 제어 회로의 상기 제1 및 제2 출력부들은 상기 상부 측 파워 제어 출력부와 상기 하부 측 파워 제어 출력부의 추가 제어를 위해 상기 파워 회로 드라이버에 연결되며,
    상기 펄스-폭 변조 에러 생성기의 제3 출력은 상기 피드백 전압과 상기 기준 전압 간의 차이가 적어도 소정 값보다 크지 않으면, 상기 피드백 전압을 상기 기준 전압과 동일하게 만들기 위하여 상기 파워 회로 드라이버를 제어하고,
    상기 피드백 전압이 적어도 상기 소정 값만큼 상기 기준 전압보다 크면, 상기 히스테리시스 제어 회로는 상기 상부 측 및 하부 측 파워 제어 출력부들을 강제로 오프-상태로 만들고,
    상기 피드백 전압이 적어도 상기 소정 값만큼 상기 기준 전압보다 작으면, 상기 히스테리시스 제어 회로는 상기 상부 측 파워 제어 출력부를 턴 온하고 상기 하부 측 파워 제어 출력부를 턴 오프하며,
    상기 피드백 전압과 상기 기준 전압 간의 차이가 적어도 소정 값 내에 있으면, 상기 펄스-폭 변조 에러 생성기는 상기 기준 전압과 상기 피드백 전압 간의 상기 차이를 소정 시간 동안 제로(0)가 되게 하기 위하여 상기 상부 측 및 하부 측 파워 제어 출력부들을 제어하는, 스위치 모드 파워 서플라이 컨트롤러.
  2. 제1항에 있어서,
    상기 기준 전압과 상기 피드백 전압 간의 상기 차이가 제로(0)일 때, 상기 펄스-폭 변조 에러 생성기는 상기 펄스-폭 변조 에러 생성기의 상기 제5 입력부에서 수신된 전류 값들에 기초하여 상기 상부 측 및 하부 측 파워 제어 출력부들을 제어하는, 스위치 모드 파워 서플라이 컨트롤러.
  3. 제1항에 있어서,
    상기 스위치 모드 파워 서플라이의 상기 파워 스위치들은 파워 전계 효과 트랜지스터들인, 스위치 모드 파워 서플라이 컨트롤러.
  4. 제1항에 있어서,
    상기 전류 감지 회로는,
    상기 스위치 모드 파워 서플라이의 전원 측에 위치한 전류 센서에 연결된 입력부를 구비한 전류-대-전압 컨버터와,
    상기 펄스-폭 변조 에러 생성기의 상기 제5 입력부에 연결된 전압 출력부를 포함하는, 스위치 모드 파워 서플라이 컨트롤러.
  5. 제1항에 있어서,
    상기 히스테리시스 제어 회로는 제1 히스테리시스 비교기 및 제2 히스테리시스 비교기를 포함하는, 스위치 모드 파워 서플라이 컨트롤러.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 파워 회로 드라이버는 AND 게이트, 인버터, OR 게이트 및 NOR 게이트를 포함하고, 상기 AND 게이트의 출력부는 상부 측 드라이브 신호를 제공하고, 상기 NOR 게이트의 출력부는 하부 측 드라이브 신호를 제공하고,
    상기 AND 게이트의 제1 입력부는 상기 인버터를 통해 상기 히스테리시스 제어 회로의 상기 제1 출력부와 결합하고, 상기 AND 게이트의 제2 입력부는 상기 OR 게이트의 출력부 및 상기 NOR 게이트의 제2 입력부와 결합하고, 상기 히스테리시스 제어 회로의 상기 제1 출력부는 상기 NOR 게이트의 제1 입력부와 연결되고, 상기 OR 게이트의 제1 입력부는 상기 히스테리시스 제어 회로의 상기 제2 출력부와 결합하고, 상기 OR 게이트의 제2 입력부는 상기 펄스-폭 변조 에러 생성기의 상기 제3 출력부와 결합하는, 스위치 모드 파워 서플라이 컨트롤러.
  7. 제1항에 있어서,
    상기 펄스-폭 변조 에러 생성기는,
    상기 기준 전압부에 연결된 제1 입력부와, 제2 입력부와, 상기 기준 전압과 상기 제2 입력부의 전압 간의 차이를 나타내는 출력부를 구비한 연산 증폭기와,
    상기 피드백 전압에 연결된 입력부와 상기 연산 증폭기의 상기 제2 입력부에 연결된 출력부를 구비한 보상 네트워크 - 상기 연산 증폭기의 상기 출력은 상기 기준 전압과 상기 보상 네트워크로부터 보상된 피드백 전압 간의 차이를 나타냄 -, 및
    전압 비교기의 출력부에 연결된 제1 입력부와, 가산 노드(summing node)를 통해 상기 전류 감지 회로에 연결된 제2 입력부와, 상기 파워 회로 드라이버에 연결되는 펄스-폭 변조 생성기에 연결된 출력부를 구비한 히스테리시스 비교기를 포함하고, 상기 가산 노드는 상기 전류 감지 회로로부터의 신호에 요동 신호(perturbation signal)를 가산하는, 스위치 모드 파워 서플라이 컨트롤러.
  8. 제1항 내지 제5항 및 제7항 중 어느 한 항에 있어서,
    상기 히스테리시스 제어 회로는 두 개의 히스테리시스 비교기들을 포함하고, 상기 히스테리시스 비교기들 중 하나는 그의 포지티브 입력부와 결합하고 다른 하나는 상기 기준 전압을 갖는 그의 반전 입력부와 결합하는, 스위치 모드 파워 서플라이 컨트롤러.
  9. 펄스-폭 변조 제어와 결합한 히스테리시스 제어를 이용하는 스위치 모드 파워 서플라이를 제어하기 위한 방법으로서,
    히스테리시스 제어 회로와 펄스-폭 변조 에러 생성기로 기준 전압과 피드백 전압 간의 전압 차를 결정하는 단계 - 상기 피드백 전압은 스위치 모드 파워 서플라이의 출력 전압을 나타냄 -;
    상기 전압 차가 소정 값 내에 있을 때, 상기 펄스-폭 변조 에러 생성기로 상기 스위치 모드 파워 서플라이의 상부 측 파워 스위치와 하부 측 파워 스위치를 제어하는 단계; 및
    상기 히스테리시스 제어 회로로 상기 피드백 전압이 적어도 상기 소정 값만큼 상기 기준 전압보다 크면 상부 측 드라이브 신호와 하부 측 드라이브 신호를 턴 오프하고, 상기 피드백 전압이 적어도 상기 소정 값만큼 상기 기준 전압보다 작으면 상기 상부 측 드라이브 신호를 턴 온하고 상기 하부 측 드라이브 신호를 턴 오프함으로써 상기 스위치 모드 파워 서플라이의 파워 스위치들을 제어하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    소정 히스테리시스 윈도우가 두 개의 히스테리시스 비교기들에 의해 결정되는, 방법.
  11. 제9항에 있어서,
    상기 전압 차가 제로(0)일 때, 입력 전류에 기초하여 상기 펄스-폭 변조 에러 생성기로 상기 스위치 모드 파워 서플라이의 상기 파워 스위치들을 제어하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 전압 차가 제로(0)일 때, 입력 전류에 기초하여 상기 펄스-폭 변조 에러 생성기로 상기 스위치 모드 파워 서플라이의 상기 파워 스위치들을 제어하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 입력 전류는 전류-대-전압 컨버터에 의해 결정되는, 방법.
  14. 제12항에 있어서,
    상기 입력 전류는 전류-대-전압 컨버터에 의해 결정되는, 방법.
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