CN117223205A - 用于电压转换器的频率同步 - Google Patents

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Abstract

一种设备(202)包括比较器(204)，该比较器具有被配置成接收时间信号的第一比较器输入端。该设备还包括减法器(210)，该减法器具有耦合到第二比较器输入端的减法器输出端，和适于耦合到电压转换器端子(VIN)的第一减法器输入端。该设备还包括电流源(212)，该电流源具有耦合到第二减法器输入端的输出端，和耦合到第一减法器输入端的电流源输入端。该设备还包括耦合到第二减法器输入端和接地的电容器(214)。该设备还包括具有输出端以及第一输入端和第二输入端的锁存器(206)。锁存器输出端耦合到与电容器并联的晶体管(208)的控制端子，第一锁存器输入端耦合到比较器输出端，并且第二锁存器输入端被配置成接收时钟信号。

Description

用于电压转换器的频率同步
背景技术
电压转换器将输入电压转换成可以不同于输入电压的输出电压。升压转换器提供其中输出电压大于输入电压的升压转换。降压转换器提供其中输出电压小于输入电压的降压转换。在降压转换器和升压转换器拓扑中，电感器耦合到功率开关(例如，场效应晶体管(FET))。功率FET接通和关断以将能量存储在电感器中或将存储在电感器中的能量转移到耦合到电压转换器的负载。电压转换器的自适应接通/关断时间电流控制方案响应于通过电感器的电流与阈值(例如，电流峰值阈值或电流谷值阈值)之间的比较并且响应于功率FET的接通或关断时间的指示，控制功率FET的开关。
发明内容
在本说明书的一个示例中，一种设备包括比较器，该比较器具有比较器输出端以及第一比较器输入端和第二比较器输入端。第一比较器输入端被配置成接收时间信号。该设备还包括减法器，该减法器具有减法器输出端以及第一减法器输入端和第二减法器输入端。减法器输出端耦合到第二比较器输入端，并且第一减法器输入端适于耦合到电压转换器的电压端子。该设备还包括具有电流源输出端和电流源输入端的压控电流源。电流源输出端耦合到第二减法器输入端，并且电流源输入端耦合到第一减法器输入端。该设备还包括耦合到第二减法器输入端和接地端子的电容器。该设备还包括锁存器，该锁存器具有锁存器输出端以及第一锁存器输入端和第二锁存器输入端。锁存器输出端耦合到与电容器并联的晶体管的控制端子，第一锁存器输入端耦合到比较器输出端，并且第二锁存器输入端被配置成接收时钟信号。
在说明书的另一个示例中，一种设备包括锯齿波形电路，该锯齿波形电路被配置成响应于时钟信号并且响应于电压转换器的功率场效应晶体管(FET)的控制信号，提供锯齿信号。锯齿信号的斜坡响应于时钟信号而开始并且响应于功率FET的控制信号而结束。该设备还包括耦合到锯齿波形电路的定时电路。定时电路被配置成将功率FET的时间信号与锯齿信号进行比较，并且响应于时间信号与锯齿信号的比较，提供时间比较信号。响应于时间比较信号，提供功率FET的控制信号。
在本说明书的又一个示例中，一种系统包括具有功率场效应晶体管(FET)的第一电压转换器以及耦合到电压转换器的控制电路。控制电路包括锯齿波形电路，该锯齿波形电路被配置成响应于来自第二电压转换器的端子的端子信号并且响应于功率FET的控制信号，提供锯齿信号。锯齿信号的斜坡响应于端子信号而开始并且响应于功率FET的控制信号而结束。控制电路还包括耦合到锯齿波形电路的定时电路。定时电路被配置成将功率FET的时间信号与锯齿信号进行比较，并且响应于时间信号与锯齿信号的比较，提供时间比较信号。响应于时间比较信号，提供功率FET的控制信号。
附图说明
图1是各种示例中包括升压转换器的系统的示意图。
图2是各种示例中包括带有同步自适应关断时间峰值电流控制的升压转换器的系统的示意图。
图3是展示图2的系统的操作的波形的曲线图。
图4是展示在各种示例中带有自适应接通/关断时间电流控制的电压转换器与另一电压转换器的端子的同步的波形的曲线图。
图5是各种示例中包括带有同步自适应接通时间谷值电流控制的升压转换器的系统的示意图。
图6是各种示例中包括带有同步自适应关断时间峰值电流控制的降压转换器的系统的示意图。
图7是各种示例中包括带有同步自适应接通时间谷值电流控制的降压转换器的系统的示意图。
具体实施方式
一些应用使用多个电压转换器为各种子系统提供多个电源电压。在一些应用中，多个电压转换器被布置为同步多相电压转换器，以提供增加的输出电流。在一些情况下，同步多个电压转换器的开关频率是有用的。例如，锁相环(PLL)用于同步多个电压转换器的开关频率。然而，PLL对于自适应接通/关断时间电流控制方案来说是无效的，该方案缺少可以由PLL控制的内部时钟电路。
为解决这个问题，下述示例包括电压转换器的控制电路。控制电路使用外部信号(例如，来自时钟发生器的时钟信号或来自另一个电压转换器的信号)来提供同步锯齿信号。控制电路被配置成响应于锯齿信号与指示电压转换器的功率FET的关断时间(或接通时间)的时间信号的比较，将电压转换器的开关频率与外部信号的频率同步。在一些示例中，使用部件来提供锯齿信号的斜坡(例如，(一个或多个)电容器和/或电流源)。在这些示例中，选择这些部件的值来调整斜坡的斜率，以控制外部信号与由控制电路控制的电压转换器的同步开关频率之间的相移。
如下所述，本说明书的示例可以应用于对升压转换器使用同步自适应关断时间峰值电流(TOFF)控制方案的控制电路、对升压转换器使用同步自适应接通时间谷值电流(TON)控制方案的控制电路、对降压转换器使用同步TOFF控制方案的控制电路或对降压转换器使用同步TON控制方案的控制电路。
图1是本说明书的示例中包括升压转换器的系统100的示意图。系统100包括被配置为升压转换器的电压转换器102，其将输入电压(VIN，由电压源104提供)转换为提供给输出端子106的输出电压(VOUT)。输出端子106适于耦合到由电阻器107表示的负载。升压转换器102包括耦合到电压源104和开关端子110(此处的电压标记为SW)的电感器108。升压转换器102还包括耦合到开关端子110和接地端子114的晶体管112(例如，功率FET 112)。二极管116耦合到开关端子110和输出端子106。二极管116被配置成允许电流从开关端子110流到输出端子106，并且因此响应于连接到输出端子106而流到负载107。输出电容器118耦合到输出端子106和接地端子114。
功率FET 112由栅极驱动器120控制。栅极驱动器120接收控制信号(例如，脉宽调制(PWM)信号)，并响应于控制信号，向功率FET 112的栅极提供电压。例如，响应于接收到逻辑高控制信号，栅极驱动器120向功率FET 112的栅极提供足以接通功率FET 112的电压。继续此示例，响应于接收到逻辑低控制信号，栅极驱动器120向功率FET 112的栅极提供足以关断功率FET 112的电压。
在图1的示例中，使用自适应关断时间峰值电流(TOFF)控制方案来控制升压转换器102。TOFF控制方案使用第一比较器122来实施，该第一比较器被配置成将通过电感器108的电流与峰值电流阈值进行比较。第一比较器122具有非反相输入端和反相输入端，该非反相输入端被配置成接收指示流过电感器108(例如，流过电感器108与开关端子110之间的环绕端子)的电流(例如，与其成比例)的感测电压(Isns)，该反相输入端被配置成接收与峰值电流阈值成比例的阈值电压(COMP)。第一比较器122输出端被配置成响应于通过电感器108的电流大于峰值电流阈值，提供为逻辑高的电流阈值信号，并且响应于通过电感器108的电流小于峰值电流阈值，提供为逻辑低的电流阈值信号。电流阈值信号被提供作为锁存器124的输入，该锁存器的功能在下文描述。
在图1的示例中，定时电路130是由电压转换器102的输入电压(VIN)和输出电压(VOUT)控制的定时器。定时电路130包括第二比较器132，该第二比较器被配置成将响应于电压转换器102的功率FET 112的关断时间的时间信号与输入电压(VIN)进行比较。第二比较器132具有被配置成接收输入电压(VIN)的反相输入端。第二比较器132还具有非反相输入端。第二比较器132的输出是被提供作为锁存器124的输入的时间比较信号。
在此示例中，锁存器124为置位-复位(SR)锁存器，并且第二比较器132的输出提供给SR锁存器124的S输入端。上述电流阈值信号提供给SR锁存器124的R输入端。SR锁存器124输出是提供给栅极驱动器120的输入端的控制信号(例如，PWM信号)。因此，响应于第二比较器132的输出为逻辑高，SR锁存器124输出被置位为逻辑高，并且响应于第一比较器122的输出为逻辑高，SR锁存器124输出被复位为逻辑低。
定时电路130包括压控电流源134，该压控电流源的输出端耦合到第二比较器132的非反相输入端。压控电流源134具有被配置成接收VOUT的控制输入端。压控电流源134被配置成提供等于增益(gm)*VOUT的电流。
定时电路130还包括耦合到第二比较器132的非反相输入端和接地端子114的电容器136，以及与电容器136并联的晶体管138。响应于栅极驱动器120的输入，控制晶体管138。例如，晶体管138响应于功率FET 112关断而关断，并且晶体管138响应于功率FET 112接通而接通。
响应于功率FET 112接通，晶体管138接通并且电容器136放电。结果，第二比较器132的非反相输入小于VIN，并且第二比较器132的输出为逻辑低。然而，响应于功率FET 112关断，晶体管138关断，并且压控电流源134对电容器136充电。响应于电容器136两端的电压大于VIN，第二比较器132的输出为逻辑高。
在此示例中，通过电感器108的电流响应于功率FET 112接通而增加。响应于通过电感器108的电流大于峰值阈值，第一比较器122的输出为逻辑高，这将SR锁存器124的输出复位为逻辑低，这关断了功率FET 112。通过电感器108的电流响应于功率FET 112关断而减小。
继续此示例，响应于功率FET 112关断，晶体管138也关断，并且压控电流源134对电容器136充电(例如，以(gm*VOUT)/C的速率)。响应于电容器136两端的电压大于VIN，第二比较器132的输出为逻辑高，这将SR锁存器124的输出置位为逻辑高，从而接通功率FET112。因此，功率FET 112的关断时间是电容器136的充电速率((gm*VOUT)/C)和VIN的函数，而电压转换器102的开关频率是功率FET 112的关断时间以及电感器108电流的摆率(slewrate)的函数。然而，电压转换器102的开关频率不能与外部信号或另一电压转换器的操作同步。
图2是包括图1的电压转换器102的系统200的示意图。在图2中，系统200包括在各种示例中实施同步TOFF控制的控制电路202。控制电路202包括功能类似于上述的第二比较器132的比较器204。比较器204具有非反相输入端，该非反相输入端被配置成接收响应于电压转换器102的功率FET 112的关断时间的时间信号(例如，其中时间信号由如上所述的压控电流源134(具有增益gm1)、电容器136(C1)和晶体管138(S1)提供)。比较器204还具有被配置成接收锯齿信号的反相输入端，在下文所描述的。与上文一样，比较器204的输出被提供给SR锁存器124的S输入端。比较器204、压控电流源134、电容器136和晶体管138有时被称为定时电路。
控制电路202的其余部分被配置成提供锯齿信号(SAW)并向比较器204的反相输入端提供锯齿信号。控制电路202的其余部分有时被称为锯齿波形电路。例如，控制电路202包括锁存器206，在图2中是SR锁存器206。SR锁存器206具有耦合到比较器204的输出端的S输入端和被配置成接收时钟信号的R输入端。在一个示例中，时钟信号由时钟发生器电路提供。在另一个示例中，“时钟信号”由另一个电压转换器的端子提供，并且有时被称为“端子信号”，以区别于时钟发生器提供的时钟信号。不考虑时钟信号的来源，SR锁存器206的输出端耦合到晶体管208的控制端子(例如，栅极)。
控制电路202还包括减法器210，该减法器具有适于耦合到电压转换器102的电压端子的非反相输入端。在图2的示例中，减法器210的非反相输入端被配置成接收VIN。减法器210还具有反相输入端，并提供作为非反相输入端与反相输入端之间的电压差的输出。减法器210的输出端耦合到比较器204的反相输入端，并且是锯齿信号(SAW)，如下所述。
控制电路202还包括压控电流源212，该压控电流源的输出端耦合到减法器210的反相输入端。压控电流源212具有被配置成接收VIN的控制输入端。压控电流源212被配置成提供等于增益(gm2)*VIN的电流。
控制电路202还包括电容器214(C2)，该电容器耦合到减法器210的反相输入端和接地端子114。晶体管208与电容器214并联。响应于SR锁存器206的输出，控制晶体管208。例如，响应于SR锁存器206的输出为逻辑低，晶体管208关断，并且响应于SR锁存器206的输出为逻辑高，晶体管208接通。
在图2的示例中，在功率FET 112的关断时间结束时，比较器204的输出为逻辑高，这接通功率FET 112并将SR锁存器206的输出置位为逻辑高。响应于SR锁存器206的输出为逻辑高，晶体管208接通并且电容器214放电。结果，减法器210的反相输入端被拉到接地端子114(例如，0V)，并且减法器210的输出是VIN。
然而，响应于时钟信号的边沿(例如，上升沿)，SR锁存器206的输出被复位为逻辑低。响应于SR锁存器206的输出为逻辑低，晶体管208关断并且压控电流源212对电容器214充电。从VIN中减去电容器214两端增加的电压，差值被提供作为减法器210的输出。因此，在此示例中，锯齿信号的斜坡响应于时钟信号的上升沿而开始。
响应于功率FET 112关断，比较器204的非反相输入(例如，电容器136两端的电压)增加，而减法器210的锯齿信号输出减小。响应于电容器136两端的电压大于锯齿信号的电压，比较器204的输出为逻辑高，这再次将SR锁存器206的输出置位为逻辑高，并且重复所述过程。结果，控制电路202实施同步TOFF控制，使得电压控制器102的开关频率与输入到SR锁存器206的时钟信号同步。
在图2的示例中，可选的使能电路包括或门220，该或门具有耦合到SR锁存器206的输出端的第一输入端和耦合到反相使能信号的第二输入端。提供或门220的输出来控制晶体管208。在此示例中，响应于使能信号为逻辑高，SR锁存器206的输出穿过或门220来控制晶体管208，如上所述。响应于使能信号为逻辑低，或门220的输出总是逻辑高，并且因此晶体管208接通。响应于晶体管208接通，电容器214放电并且减法器210的输出是VIN，并且控制电路202表现为图1中描述的定时电路130。
图3是展示图2的系统200的操作的波形300的曲线图。在波形300中，SYNC CLK表示提供给SR锁存器206的R输入端的电压，PWM表示由SR锁存器124的输出端提供的电压，IL表示通过电感器108的电流，SAW表示由减法器210的输出端提供的电压，TOFF表示提供给第二比较器204的非反相输入端的电压，并且ENABLE表示作为使能信号提供给或门220的电压，在上文所描述的。
在时间T0，ENABLE为逻辑低，并且因此减法器210的输出为VIN，并且控制电路202表现为图1中所述的定时电路130。例如，响应于IL达到电流阈值，PWM信号被复位(例如，由于第一比较器122的输出使SR锁存器124的输出复位)，并且当功率FET 112关断时IL减小。此外，当功率FET 112关断时，开关138断开，并且压控电流源134对电容器136(例如，TOFF)充电。响应于TOFF达到SAW，在时间T1之前SAW为VIN，第二比较器204的输出转变为逻辑高，这使PWM信号置位并再次接通功率FET 112。
在时间T1，ENABLE被置位为逻辑高，并且因此SR锁存器206的输出控制晶体管208。如上所述，响应于SYNC CLK的上升沿，SR锁存器206的输出被复位为逻辑低，这关断了晶体管208。响应于晶体管208关断，压控电流源212对电容器214充电。从VIN中减去电容器214两端增加的电压，差值被提供作为减法器210的输出(SAW)。因此，在时间T1之后，锯齿信号的斜坡响应于时钟信号的上升沿而开始。
与上文一样，当功率FET 112关断时，开关138断开，并且压控电流源134对电容器136(例如TOFF)充电。响应于TOFF达到SAW，第二比较器204的输出转变为逻辑高，这使PWM信号置位并再次接通功率FET 112。第二比较器204的输出转变为逻辑高也使SR锁存器206的输出置位，并使电容器214放电，这使得SAW返回到VIN。当ENABLE为逻辑高时，上述过程继续，现在功率FET 112的开关频率与SYNC CLK信号同步。
图4是展示在各种示例中带有自适应接通/关断时间电流控制的电压转换器与另一电压转换器的端子的同步的波形400的曲线图。在波形400中，“信道1”指示第一电压转换器的信号，而“信道2”指示第二电压转换器的信号。在此示例中，第一电压转换器如上文关于图1所描述的那样操作，并且不必将其操作与外部时钟信号同步。如下所述，与图2中一样，第二电压转换器(信道2)将其操作与第一电压转换器(信道1)的操作同步。此外，通过选择上述控制电路202中的gm1、C1、gm2和/或C2的值，信道2开关频率相对于信道1开关频率发生相移。
在波形400中，COMP表示提供给第一比较器122的反相输入端的电压，并且IL1为指示流过信道1电压转换器的电感器108的电流(例如，与其成比例)的感测电压。SW1表示信道1电压转换器的开关端子110处的电压。
SAW表示由信道2电压转换器的控制电路202的减法器210的输出端提供的电压，TOFF表示提供给信道2电压转换器的第二比较器204的非反相输入端的电压，IL2是指示流过信道2电压转换器的电感器108的电流的感测电压(也与COMP进行比较，与上文一样)，并且SW2表示信道2电压转换器的开关端子110处的电压。
在图4的示例中，来自信道1电压转换器的SW1(反相)被提供给信道2电压转换器的控制电路202的SR锁存器206的R输入端。结果，SW1的下降沿使信道2电压转换器的SR锁存器206复位，这开始如上所述的信道2电压转换器的SAW的斜坡。
在波形400中，Tc表示SW1(例如，信道2电压转换器的控制电路202的“时钟信号”)的下降沿之间的时间周期。Tps表示信道1电压转换器和信道2电压转换器的开关频率之间的相移。dT表示SW1的下降沿和SW2的上升沿之间的时间量，SW2的上升沿也是信道2电压转换器的SR锁存器124的PWM输出的下降沿。在此示例中，SAW斜坡的摆率是-((gm2*VIN)/C2)(例如，电容器214充电的速率)，并且TOFF斜坡的摆率是((gm1*VOUT)/C1)(例如，电容器136充电的速率)。在下面的描述中，k1＝gm1/C1，并且k2＝gm2/C2。
在此示例中，信道2电压转换器的SAW波形与来自信道1电压转换器的SW1的下降沿同步，如上所述。另外如上所述，对于信道2电压转换器，响应于比较器204的输出，触发开关循环，该输出响应于TOFF和SAW近似相等而为逻辑高(例如，TOFF刚好大于SAW使得比较器204输出转变为逻辑高)。这种关系可以由等式1表达：
VIN-k2×VIN×(TOFF(n)-dT(n))＝k1×VOUT×TOFF(n) (1)
其中TOFF(n)是循环n中的关断时间，并且dT(n)是提供给SR锁存器206的R输入端的同步时钟(例如，图4的示例中的SW1下降沿)与SW2的上升沿(这响应于IL2达到COMP(例如，通过电感器108的电流大于峰值电流阈值)而发生)之间的时间增量。求解等式1的TOFF(n)得到等式2：
信道2电压转换器的电感器108上的伏秒(voltage-second)平衡(其确定接通时间Ton)导致信道2电压转换器的开关周期(Ts)由等式3给出：
可以导出后续循环中的dT(例如，dT(n+1))，如等式4中：
等式4可以简化，如等式5中：
在某些示例中，随着信道2转换器在多个循环内开关，dT(n)收敛为恒定值dT，前提是dT值由等式6给出：
信道1开关频率和信道2开关频率之间的相移(例如，Tps)由等式7给出：
TPS＝TOFF-dT (7)
在等式7中，TOFF是稳态下转换器的关断时间，并且因此TOFF由等式8给出：
等式7因此被重写(例如，以包括等式8)为等式9：
在一些示例中，k1和k2被选择为相等的值，因此Tps简化为Tc–1/k2。因此，通过选择不同的k2值，也可以调整信道2电压转换器的开关频率和“时钟信号”(例如，在此示例中信道1电压转换器的开关端子110)之间的相移。下表1展示了k2的各种值与对应相移之间的关系。
表1.k2与相移的关系。
k2 Tps 相移
k2＝4/5*(1/Tc) 1/4Tc 90度
k2＝3/4*(1/Tc) 1/3Tc 120度
k2＝2/3*(1/Tc) 1/2Tc 180度
图5是各种示例中包括带有同步自适应接通时间谷值电流控制的升压转换器102的系统500的示意图。系统500包括如上文一般所述的升压转换器102。在图5中，第一比较器122的输入端被切换成检测电流谷值而不是如图1和图2中的电流峰值。例如，在图5中，第一比较器122的反相输入端被配置成接收感测电压(Isns)，并且第一比较器122的非反相输入端被配置成接收与谷值电流阈值成比例的阈值电压(COMP)。因此，在图5中，第一比较器122的输出端被配置成提供电流阈值信号，该电流阈值信号响应于通过电感器108的电流小于谷值电流阈值而为逻辑高，并且响应于通过电感器108的电流大于峰值电流阈值而为逻辑低。
系统500包括控制电路502，该控制电路也类似于上述控制电路202，但具有以下差异。晶体管138响应于功率FET 112接通而关断，并且晶体管138响应于功率FET 112关断而接通。因此，响应于功率FET 112关断，电容器136放电；响应于功率FET 112接通，电容器136进行充电并且因此向比较器204提供TON信号。此外，控制电路502包括提供VOUT–VIN作为其输出的第二减法器504。减法器504的输出被提供给减法器210的非反相输入端，并且因此用作减法器210的输出端处的SAW信号的基准电压电平。VOUT–VIN也用作压控电流源212的控制输入。控制电路502的其余部分的功能基本上如上文关于图2中的控制电路202所述。
图6是各种示例中包括带有同步自适应关断时间峰值电流控制的降压转换器601的系统600的示意图。降压转换器601包含与上述升压转换器102类似的部件，在它们的布置上略有变化。例如，功率FET 112适于耦合到输入电压源104和开关端子110。二极管116耦合到开关端子110和接地端子114。电感器108耦合到开关端子110和输出端子106。在图6中，第一比较器122的输入端类似于图1和图2中所示的那些输入端，以检测电流峰值。例如，在图6中，第一比较器122的非反相输入端被配置成接收感测电压(Isns)，并且第一比较器122的反相输入端被配置成接收与峰值电流阈值成比例的阈值电压(COMP)。因此，在图6中，第一比较器122的输出端被配置成提供电流阈值信号，该电流阈值信号响应于通过电感器108的电流大于峰值电流阈值而为逻辑高，并且响应于通过电感器108的电流小于峰值电流阈值而为逻辑低。
系统600包括控制电路602，该控制电路也类似于上述控制电路202，但具有以下差异。压控电流源134具有被配置成接收VIN而不是如图2中的VOUT的控制输入端。在控制电路602中，压控电流源134因此被配置成提供等于增益(gm1)*VIN的电流。此外，控制电路602包括提供VIN–VOUT作为其输出的第二减法器604。减法器604的输出被提供给减法器210的非反相输入端，并且因此用作减法器210的输出端处的SAW信号的基准电压电平。VIN–VOUT还用作压控电流源212的控制输入。控制电路602的其余部分的功能基本上如上文关于图2中的控制电路202所述。
图7是各种示例中包括带有同步自适应接通时间谷值电流控制的降压转换器601的系统700的示意图。系统700包括如上文一般所述的降压转换器601。在图7中，第一比较器122的输入端被切换成检测电流谷值而不是电流峰值。例如，在图7中，第一比较器122的反相输入端被配置成接收感测电压(Isns)，并且第一比较器122的非反相输入端被配置成接收与谷值电流阈值成比例的阈值电压(COMP)。因此，在图7中，第一比较器122的输出端被配置成提供电流阈值信号，该电流阈值信号响应于通过电感器108的电流小于谷值电流阈值而为逻辑高，并且响应于通过电感器108的电流大于峰值电流阈值而为逻辑低。
系统700包括控制电路702，该控制电路也类似于上述控制电路202，但具有以下差异。与图6中一样，压控电流源134具有被配置成接收VIN而不是如图2中的VOUT的控制输入端。晶体管138响应于功率FET 112接通而关断，并且晶体管138响应于功率FET 112关断而接通。因此，响应于功率FET 112关断，电容器136放电；响应于功率FET 112接通，电容器136进行充电，并且因此向比较器204提供TON信号。此外，控制电路702中的减法器210在其非反相输入端接收VOUT，并且因此VOUT用作减法器210的输出端处的SAW信号的基准电压电平。VOUT还用作压控电流源212的控制输入。控制电路702的其余部分的功能基本上如上文关于图2中的控制电路202所述。
在本说明书中，术语“耦合”可以涵盖实现与本说明书一致的功能关系的连接、通信或信号路径。例如，如果设备A提供信号来控制设备B执行动作，那么：(a)在第一示例中，设备A耦合到设备B；或者(b)在第二示例中，如果中间部件C基本上不改变设备A与设备B之间的功能关系，则设备A通过中间部件C耦合到设备B，使得设备B由设备A经由设备A提供的控制信号来控制。此外，在本说明书中，被“配置成”执行任务或功能的设备可以在制造时被制造商配置(例如，编程和/或硬连线)以执行该功能和/或可以在制造后可以由用户可配置(或可重新配置)以执行该功能和/或其他附加或替代功能。配置可以通过设备的固件和/或软件编程、通过设备的硬件部件和互连的构造和/或布局、或者它们的组合。此外，在本说明书中，包括某些部件的电路或设备可以代替地适于耦合到那些部件以形成所描述的电路系统或设备。例如，被描述为包括一个或多个半导体元件(诸如晶体管)、一个或多个无源元件(诸如电阻器、电容器和/或电感器)和/或一个或多个源(诸如电压源和/或电流源)的结构可以代替地在单个物理设备(例如，半导体管芯和/或集成电路(IC)封装件)内仅包括半导体元件，并且可以适于在制造时或制造后，诸如由终端用户和/或第三方耦合到至少一些无源元件和/或源，以形成所描述的结构。
虽然本文中可能将某些部件描述为特定工艺技术的部件，但这些部件可以与其它工艺技术的部件互换。本文所述的电路可重新配置以包括替换部件，从而提供与部件替换之前可用的功能至少部分类似的功能。除非另有说明，否则示出为电阻器的部件通常代表串联和/或并联耦合以提供由所示电阻器表示的阻抗量的任何一个或多个元件。例如，在本文中作为单个部件示出和描述的电阻器或电容器可以分别代替地为串联或并联耦合在与单个电阻器或电容器相同的两个节点之间的多个电阻器或电容器。此外，在本说明书中使用的短语“地电势”包括机壳接地、大地接地、浮置接地、虚拟接地、数字接地、公共接地和/或适用于或适合于本说明书的教导内容的任何其他形式的接地连接。除非另有说明，否则数值前的“约”、“近似”或“基本上”意指所述数值+/-10％。
在权利要求书的范围内，在所描述示例中的修改是可能的，并且其他示例是可能的。

Claims (20)

1.一种设备，其包含：
比较器，其具有比较器输出端以及第一比较器输入端和第二比较器输入端，所述第一比较器输入端被配置成接收时间信号；
减法器，其具有减法器输出端以及第一减法器输入端和第二减法器输入端，所述减法器输出端耦合到所述第二比较器输入端，并且所述第一减法器输入端适于耦合到电压转换器的电压端子；
压控电流源，其具有电流源输出端和电流源输入端，所述电流源输出端耦合到所述第二减法器输入端，并且所述电流源输入端耦合到所述第一减法器输入端；
电容器，其耦合到所述第二减法器输入端和接地端子；
锁存器，其具有锁存器输出端以及第一锁存器输入端和第二锁存器输入端，所述锁存器输出端耦合到与所述电容器并联的晶体管的控制端子，所述第一锁存器输入端耦合到所述比较器输出端，并且所述第二锁存器输入端被配置成接收时钟信号。
2.根据权利要求1所述的设备，其中所述电压端子是第一电压端子，所述压控电流源是第一压控电流源，所述电容器是第一电容器，并且所述晶体管是第一晶体管，所述设备包含：
第二压控电流源，其具有第二电流源输出端和第二电流源输入端，所述第二电流源输出端耦合到所述第一比较器输入端，并且所述第二电流源输入端适于耦合到所述电压转换器的第二电压端子；
第二电容器，其耦合到所述第一比较器输入端和所述接地端子；以及
与所述第二电容器并联的第二晶体管，所述第二晶体管响应于所述比较器输出端而被控制。
3.根据权利要求1所述的设备，其中所述锁存器是S-R锁存器，所述第一锁存器输入端是置位输入端，所述第二锁存器输入端是复位输入端，并且所述锁存器输出端是非反相输出端。
4.根据权利要求1所述的设备，其中所述电压转换器是升压转换器，并且其中所述电压端子是所述升压转换器的输入电压端子。
5.根据权利要求1所述的设备，其中所述电压转换器是升压转换器，并且其中所述电压端子处的电压是所述升压转换器的输出电压端子处的电压与所述升压转换器的输入电压端子处的电压之间的差。
6.根据权利要求1所述的设备，其中所述电压转换器是降压转换器，并且其中所述电压端子处的电压是所述降压转换器的输入电压端子处的电压与所述降压转换器的输出电压端子处的电压之间的差。
7.根据权利要求1所述的设备，其中所述电压转换器是降压转换器，并且其中所述电压端子是所述降压转换器的输出电压端子。
8.根据权利要求1所述的设备，其中所述锁存器是第一锁存器，所述锁存器输出端是第一锁存器输出端，所述第一锁存器输入端是第一锁存器第一输入端，并且所述第二锁存器输入端是第一锁存器第二输入端，所述设备包含：
第二锁存器，其具有第二锁存器输出端、第二锁存器第一输入端和第二锁存器第二输入端，所述第二锁存器第一输入端耦合到所述比较器输出端，所述第二锁存器第二输入端被配置成接收响应于所述电压转换器的电感器电流与阈值电流之间的比较结果的电流阈值信号，并且所述第二锁存器输出端被配置成控制所述电压转换器的功率场效应晶体管即功率FET。
9.一种设备，其包含：
锯齿波形电路，其被配置成响应于时钟信号并且响应于电压转换器的功率场效应晶体管即功率FET的控制信号，提供锯齿信号，其中所述锯齿信号的斜坡响应于所述时钟信号而开始并且响应于所述功率FET的所述控制信号而结束；和
定时电路，其耦合到所述锯齿波形电路，所述定时电路被配置成：
将所述功率FET的时间信号与所述锯齿信号进行比较；并且
响应于所述时间信号与所述锯齿信号的比较，提供时间比较信号，其中响应于所述时间比较信号，提供所述功率FET的所述控制信号。
10.根据权利要求9所述的设备，其中所述电压转换器是升压转换器，所述锯齿信号斜坡从所述升压转换器的输入电压开始，并且所述时间信号指示所述功率FET的关断时间。
11.根据权利要求9所述的设备，其中所述电压转换器是升压转换器，所述锯齿信号斜坡从所述升压转换器的输出电压减去所述升压转换器的输入电压开始，并且所述时间信号指示所述功率FET的接通时间。
12.根据权利要求9所述的设备，其中所述电压转换器是降压转换器，所述锯齿信号斜坡从所述降压转换器的输入电压减去所述降压转换器的输出电压开始，并且所述时间信号指示所述功率FET的关断时间。
13.根据权利要求9所述的设备，其中所述电压转换器是降压转换器，所述锯齿信号斜坡从所述降压转换器的输出电压开始，并且所述时间信号指示所述功率FET的接通时间。
14.根据权利要求9所述的设备，其中所述锯齿波形电路被配置成从外部时钟发生器电路接收所述时钟信号。
15.一种系统，其包含：
第一电压转换器，其具有功率场效应晶体管即功率FET；以及
控制电路，其耦合到所述电压转换器，所述控制电路包括：
锯齿波形电路，其被配置成响应于来自第二电压转换器的端子的端子信号，并且响应于所述功率FET的控制信号，提供锯齿信号，其中所述锯齿信号的斜坡响应于所述端子信号而开始并且响应于所述功率FET的所述控制信号而结束；以及
定时电路，其耦合到所述锯齿波形电路，所述定时电路被配置成：
将所述功率FET的时间信号与所述锯齿信号进行比较；并且
响应于所述时间信号与所述锯齿信号的比较，提供时间比较信号，其中响应于所述时间比较信号，提供所述功率FET的所述控制信号。
16.根据权利要求15所述的系统，其中所述端子信号是所述第二电压转换器的开关端子的反相信号。
17.根据权利要求15所述的系统，其中所述第一电压转换器是升压转换器，所述锯齿信号斜坡从所述升压转换器的输入电压开始，并且所述时间信号指示所述功率FET的关断时间。
18.根据权利要求15所述的系统，其中所述第一电压转换器是升压转换器，所述锯齿信号斜坡从所述升压转换器的输出电压减去所述升压转换器的输入电压开始，并且所述时间信号指示所述功率FET的接通时间。
19.根据权利要求15所述的系统，其中所述第一电压转换器是降压转换器，所述锯齿信号斜坡从所述降压转换器的输入电压减去所述降压转换器的输出电压开始，并且所述时间信号指示所述功率FET的关断时间。
20.根据权利要求15所述的系统，其中所述第一电压转换器是降压转换器，所述锯齿信号斜坡从所述降压转换器的输出电压开始，并且所述时间信号指示所述功率FET的接通时间。
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