JP6578153B2 - Ｉｃ - Google Patents

Description

本発明は、チャージポンプを備えたＩＣ（Integrated Circuit：半導体集積回路）に関する。

近年、製品の小型化が進み、電源系ＩＣとアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ Ｆｌｏｎｔ ＥＮＤ）ＩＣとを実装基板上の比較的近い位置に配置したり、電源系ＩＣとアナログフロントエンドとを１チップにしたＩＣが求められたりする場合も多くなってきた。
例えば、スキャナの読み取り部ではＬＥＤを発光させるためのＬＥＤドライバ、それを駆動するための電源としてのチャージポンプ回路、及び、センサが読み取ったアナログ信号をデジタルに変換するアナログフロントエンドが、それぞれ実装基板上の比較的近い位置に配置されたり、１チップに搭載されたりする場合もある。
チャージポンプ回路等の電源系ＩＣとしては、特許文献１又は特許文献２等に開示されている。

特開２００５−２７８３８３号公報 特開２０００−１６６２２０号公報

一般的に、ＬＥＤのような大きな電流を駆動するためのチャージポンプ回路は、その動作タイミングで電源電圧やグランド電位（以下、ＧＮＤ電位ともいう。）を揺らしてしまい、ノイズ源になりやすい。そのため、チャージポンプ回路の近くに配置されたアナログフロントエンド等のアナログ信号を扱うＩＣに影響を与えてしまう場合もある。
特に、負荷駆動の大きなチャージポンプ回路が要求される場合、そのスイッチングノイズが電源電圧やＧＮＤ電位に表れることがある。アナログフロントエンドとしてのサンプルホールド回路を備える場合、サンプルホールド回路でアナログ信号をサンプリングする場合等に、チャージポンプ回路のスイッチングノイズがアナログ信号のサンプリングタイミングで影響を及ぼし、正しくアナログ信号をサンプリングできなくなる。

そこで本発明は、上述した従来技術の問題を解決することを目的としたものであり、チャージポンプ回路のスイッチング動作が、アナログフロントエンドとしてのサンプルホールド回路に影響を及ぼすことを抑制することにある。

本発明の一態様によるＩＣは、アナログ信号を第１クロック信号でサンプルホールドするサンプルホールド回路と、入力電圧が入力される入力端子及び出力電圧を外部出力する出力端子を有し、前記第１クロック信号と関連した第２クロック信号により動作するチャージポンプ回路と、を備え、前記第１クロック信号は、前記サンプルホールド回路におけるサンプルホールド動作のサンプリングエッジに同期したクロック信号であり、前記第２クロック信号は、前記第１クロック信号から所定時間遅延したクロック信号であって、前記サンプルホールド動作のサンプリングエッジに同期し、前記第１クロック信号よりも周波数の高い第３クロック信号を生成し、前記チャージポンプ回路は、前記第２クロック信号及び前記第３クロック信号に基づいて動作することを特徴としている。

本発明の一態様によれば、チャージポンプ回路のスイッチング動作に伴うノイズの影響を、サンプルホールド回路が受けることを回避することができる。

ＡＦＥ搭載ＩＣ及びチャージポンプ搭載ＩＣの基本的な構成図の一例である。 図１に示すチャージポンプ搭載ＩＣの基本的な構成図の一例である。 本発明の第一実施形態におけるＡＦＥ搭載ＩＣ及びチャージポンプ搭載ＩＣを含む回路の一例を示す構成図である。 図３に示す回路の各部の信号の状態の一例を示すタイミングチャートである。 ＡＦＥ装置及びチャージポンプ装置を１チップに搭載した回路の一例を示す構成図である。 図５に示すチャージポンプ装置の一例を示す構成図である。 図６に示すチャージポンプ装置を備える図５に示す回路の各部の信号の状態の一例を示すタイミングチャートである。 図５に示すチャージポンプ装置の他の例を示す構成図である。 図８に示すチャージポンプ装置を備える図５に示す回路の各部の信号の状態の一例を示すタイミングチャートである。 本発明の第二実施形態におけるＡＦＥ装置及びチャージポンプ装置を１チップに搭載した回路の一例を示す構成図である。 本発明の第二実施形態におけるチャージポンプ装置の一例を示す構成図である。 図１０に示す回路の各部の信号の状態の一例を示すタイミングチャートである。

以下、図面を参照して本発明を実施するための形態（以下、本実施形態という）について説明する。
なお、以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

＜基本構成及び動作＞
まず、アナログフロントエンド（以下、ＡＦＥともいう。）を搭載したＡＦＥ搭載ＩＣ１、また、チャージポンプを搭載したチャージポンプ搭載ＩＣ２の回路構成とその動作を説明する。
図１は、ＡＦＥ搭載ＩＣ１及びチャージポンプ搭載ＩＣ２の一例を示す構成図である。
ＡＦＥ搭載ＩＣ１は、入力されるアナログ信号をサンプリングし、次段に出力するサンプルホールド回路（ＳＨ回路）１１ａとサンプルホールド回路１１ａが出力したアナログ信号をデジタル信号に変換して出力するＡＤ変換器（ＡＤＣ）１１ｂとを備えるＡＦＥ１１と、外部から供給される外部クロックＥＸＣＬＫを受けてＡＦＥ１１に合わせたＡＦＥ１１での動作クロックとしてのクロックＡＦＥＣＬＫを生成するクロック生成回路１２と、を有する。

サンプルホールド回路１１ａは、入力されるアナログ信号のサンプリング及び次段への転送等を行うためのサンプルホールドスイッチ部ａ１を備えている。サンプルホールドスイッチ部ａ１が、クロックＡＦＥＣＬＫに応じてスイッチング動作することにより、サンプルホールド回路１１ａでの、アナログ信号をサンプリング及び次段に転送しホールドするサンプルホールド動作が、クロックＡＦＥＣＬＫに同期して行われる。
チャージポンプ搭載ＩＣ２は、スイッチング部を含むチャージポンプ部２１と、チャージポンプ部２１でのスイッチング動作に必要な動作クロックとしてのクロックＣＰＣＬＫを生成する発振回路（ＯＳＣ：Oscillator）２２と、を有し、チャージポンプ部２１は入力電圧ＶＩＮを安定させるための入力キャパシタＣＩＮと、入力電圧ＶＩＮを入力して電荷を蓄えるフライングキャパシタＣＰＮとフライングキャパシタＣＰＮに蓄えられた電荷を蓄える出力キャパシタＣＯＵＴと、に接続される。入力キャパシタＣＩＮは、図２に示すように入力電圧ＶＩＮが入力される端子ＣＰＩＮとＧＮＤ電位との間に接続される。出力キャパシタＣＯＵＴは、出力電圧ＶＯＵＴが出力される出力電圧ノードＣＰＯＵＴとＧＮＤ電位との間に接続される。

図２は、図１のチャージポンプ部２１の詳細を示す構成図の一例である。
チャージポンプ部２１は、フライングキャパシタＣＰＮに電荷を蓄えるためのスイッチであるチャージスイッチＳ１及びＳ４と、フライングキャパシタＣＰＮに蓄えられた電荷を出力キャパシタＣＯＵＴに転送するためのスイッチであるトランスファースイッチＳ２及びＳ３と、これらのスイッチＳ１〜Ｓ４を駆動するドライバ回路Ｄｒ１と、を備える。
チャージスイッチＳ１は入力電圧ＶＩＮが入力される端子ＣＰＩＮとフライングキャパシタＣＰＮの一端ＣＰとの間に接続される。チャージスイッチＳ４はフライングキャパシタＣＰＮの他端ＣＮとＧＮＤ電位との間に接続される。トランスファースイッチＳ２はフライングキャパシタＣＰＮの一端ＣＰと出力キャパシタＣＯＵＴの一端が接続される出力電圧ノードＣＰＯＵＴとの間に接続される。トランスファースイッチＳ３は入力電圧ＶＩＮが入力される端子ＣＰＩＮとフライングキャパシタＣＰＮの他端ＣＮとの間に接続される。

ドライバ回路Ｄｒ１は、直列に接続された第一インバータＩＮＶ１及び第二インバータＩＮＶ２を備え、クロックＣＰＣＬＫは第一インバータＩＮＶ１で反転されてトランスファー信号ＣＬＫ＿ＴＲとして、トランスファースイッチＳ２及びＳ３に出力される。第一インバータＩＮＶ１で反転されたクロックＣＰＣＬＫは第二インバータＩＮＶ２で再度反転されて、チャージ信号ＣＬＫ＿ＣＨとして、チャージスイッチＳ１及びＳ４に供給される。
図２に示すチャージポンプ部２１は、ドライバ回路Ｄｒ１により、チャージスイッチＳ１及びＳ４をオンし、且つトランスファースイッチＳ２及びＳ３をオフすることにより、入力電圧ＶＩＮをフライングキャパシタＣＰＮに与えて電荷を蓄える。次に、チャージスイッチＳ１及びＳ４をオフし、且つトランスファースイッチＳ２及びＳ３をオンすることにより、フライングキャパシタＣＰＮに蓄えられた電荷を出力キャパシタＣＯＵＴに転送する。上記動作を繰り返すことで、出力電圧ノードＣＰＯＵＴから出力電圧ＶＯＵＴとして、２×ＶＩＮの電圧が出力される。

通常、入力電圧ＶＩＮは消費電流が大きくなるため、入力電圧ＶＩＮが入力される端子ＣＰＩＮには、図１に示すチャージポンプ搭載ＩＣ２を含む回路を有するシステム内の電源が接続される場合がほとんどである。
ここで、図１に示す回路では、クロックＡＦＥＣＬＫとクロックＣＰＣＬＫとは非同期のクロックであるため、クロックＡＦＥＣＬＫの立ち上がり及び立ち下がりのタイミングと、クロックＣＰＣＬＫの立ち上がり及び立ち下がりのタイミングとが同時になることもあり得る。
そのような場合、チャージポンプ部２１のスイッチング動作によって発生するノイズが、ＡＦＥ搭載ＩＣ１のサンプルホールド回路１１ａでのサンプリング終了直前に発生し、正しいアナログ信号をサンプリングできずに、Ａ／Ｄ変換の結果にノイズとして表れてしまう可能性がある。

＜第一実施形態＞
本発明の第一実施形態は、このようなチャージポンプ部２１のスイッチング動作によって発生するノイズがサンプルホールド回路１１ａに作用し、Ａ／Ｄ変換の結果にノイズが含まれることを回避することを目的としたものであって、第一実施形態における、ＡＦＥ搭載ＩＣ１とチャージポンプ搭載ＩＣ２とを備えた回路は、例えば図３に示す回路構成を有する。
図３は、本発明の第一実施形態におけるＡＦＥ搭載ＩＣ１とチャージポンプ搭載ＩＣ２とを備えた回路の一例を示す構成図である。なお、図１に示すＡＦＥ搭載ＩＣ１及びチャージポンプ搭載ＩＣ２を含む回路と同一部には同一符号を付与し、その詳細な説明は省略する。

本発明の第一実施形態におけるＡＦＥ搭載ＩＣ１は、入力されるアナログ信号をサンプリングし、次段に出力するサンプルホールド回路（ＳＨ回路）１１ａと、サンプルホールド回路１１ａが出力したアナログ信号をデジタル信号に変換する、ＡＤ変換器（ＡＤＣ）１１ｂと、を含むＡＦＥ１１と、外部から供給される外部クロックＥＸＣＬＫを受けてＡＦＥ１１に合わせた動作クロックとしてのクロックＡＦＥＣＬＫ（第１クロック信号）を生成するクロック生成回路１２と、遅延素子１３と、を備える。
サンプルホールド回路１１ａは、入力されるアナログ信号のサンプリング及び次段への転送等を行うためのサンプルホールドスイッチ部ａ１を備えており、サンプルホールドスイッチ部ａ１がクロックＡＦＥＣＬＫに応じてスイッチング動作することにより、サンプルホールド回路１１ａでのアナログ信号をサンプリング及び次段に転送しホールドするサンプルホールド動作が、クロックＡＦＥＣＬＫに同期して行われる。
遅延素子１３は、遅延時間に応じて、例えば複数の遅延素子が直列に接続されてなり、遅延素子１３はクロックＡＦＥＣＬＫを所定の遅延時間だけ遅延させ、遅延されたクロックＡＦＥＣＬＫは、遅延クロックＡＦＥＣＬＫ＿Ｄとしてチャージポンプ搭載ＩＣ２に供給される。

チャージポンプ搭載ＩＣ２は、スイッチング部を備えるチャージポンプ部２１とスイッチング動作に必要な発振クロックＯＳＣＣＬＫを生成する発振回路（ＯＳＣ）２２と、セレクタ部２３とを備える。セレクタ部２３は、ＡＦＥ搭載ＩＣ１から出力される遅延クロックＡＦＥＣＬＫ＿Ｄ（第２クロック信号）と、発振回路２２で生成された発振クロックＯＳＣＣＬＫとを入力し、ＡＦＥ搭載ＩＣ１から遅延クロックＡＦＥＣＬＫ＿Ｄが入力されている期間、すなわち、ＡＦＥ搭載ＩＣ１が動作している期間は遅延クロックＡＦＥＣＬＫ＿Ｄを選択し、遅延クロックＡＦＥＣＬＫ＿Ｄが入力されない期間、すなわちＡＦＥ搭載ＩＣ１の動作が停止している期間は発振クロックＯＳＣＣＬＫを選択し、選択した信号を動作クロックとしてのクロックＣＰＣＬＫとしてチャージポンプ部２１に出力する。

なお、ここでは、ＡＦＥ搭載ＩＣ１から遅延クロックＡＦＥＣＬＫ＿Ｄが入力されているか否かを判断することにより、セレクタ部２３が遅延クロックＡＦＥＣＬＫ＿Ｄと発振クロックＯＳＣＣＬＫとを切り替える構成とした場合について説明したが、これに限るものではない。例えば、外部からＡＦＥ搭載ＩＣ１のクロック生成回路１２に、外部クロックＥＸＣＬＫが入力されているかを検出するクロック停止検出回路を設け、クロック停止検出回路での判断結果に応じて、セレクタ部２３でクロックＣＰＣＬＫとして、遅延クロックＡＦＥＣＬＫ＿Ｄと発振クロックＯＳＣＣＬＫとのいずれを選択するかを指示するようにしてもよい。すなわち、外部クロックＥＸＣＬＫが入力されている期間は、セレクタ部２３に対して遅延クロックＡＦＥＣＬＫ＿Ｄを選択するよう指示し、外部クロックＥＸＣＬＫが入力されていない期間は、発振クロックＯＳＣＣＬＫを選択するよう指示する。

クロックＣＰＣＬＫとして、遅延クロックＡＦＥＣＬＫ＿Ｄと発振クロックＯＳＣＣＬＫとのいずれを出力するかの切り替えは、これに限らず、例えば、レジスタ設定又はＰＩＮ設定で切り替えるようにしてもよい。このレジスタ設定又はＰＩＮ設定での切り替えは、具体的には、例えば、遅延クロックＡＦＥＣＬＫ＿Ｄが供給されていない期間、つまりＡＦＥ搭載ＩＣ１の動作が停止している期間は発振クロックＯＳＣＣＬＫをレジスタ設定又はＰＩＮ設定で選択し、ＡＦＥＣＬＫ＿Ｄが供給されている期間、つまりＡＦＥ搭載ＩＣ１が動作している期間は、遅延クロックＡＦＥＣＬＫ＿Ｄをレジスタ設定又はＰＩＮ設定により選択するように指示を行えばよい。

図４は、図３に示す回路の動作を説明するためのタイミングチャートである。
図４のタイミングチャートは、本発明の第一実施形態における、図３に示すＡＦＥ搭載ＩＣ１とチャージポンプ搭載ＩＣ２とを備えた回路において、チャージポンプ搭載ＩＣ２のチャージポンプ部２１として、図２に示す回路を用いたものである。
図４において、横軸は経過時間を表し、（ａ）はクロックＡＦＥＣＬＫ、（ｂ）はＡＦＥ１１に含まれるサンプルホールド回路１１ａが、サンプリングフェーズ（Ｓａｍｐｌｉｎｇ Ｐｈａｓｅ）及びホールドフェーズ（Ｈｏｌｄ Ｐｈａｓｅ）のいずれの状態にあるか、（ｃ）はクロックＣＰＣＬＫ、（ｄ）はチャージポンプ部２１が、チャージフェーズ（Ｃｈａｒｇｅ Ｐｈａｓｅ）及びトランスファーフェーズ（Ｔｒａｎｓｆｅｒ Ｐｈａｓｅ）のいずれの状態にあるか、（ｅ）はチャージポンプ部２１の出力電圧ノードＣＰＯＵＴの電圧、（ｆ）はチャージポンプ部２１のノイズの発生タイミング、（ｇ）は出力電圧ノードＣＰＯＵＴから出力される負荷電流を表す。

図４に示すように、ＡＦＥ搭載ＩＣ１に供給するクロックＡＦＥＣＬＫがＬ（Ｌｏｗ：ロウ）レベルの時、サンプルホールド回路１１ａはサンプリングフェーズとなり、入力されるアナログ信号をサンプリングしている状態であり、サンプリングフェーズの終了エッジで、サンプルホールド回路１１ａがサンプリングするアナログ信号が確定する。ＡＦＥ搭載ＩＣ１に供給するクロックＡＦＥＣＬＫがＨ（Ｈｉｇｈ：ハイ）レベルの時、サンプルホールド回路１１ａはホールドフェーズとなり、サンプルしたアナログ信号を次段のＡＤ変換器１１ｂに出力する。

次に、チャージポンプ部２１を駆動させるためのクロックである、クロックＣＰＣＬＫがＨレベルの場合、チャージポンプ部２１はチャージフェーズとなり、フライングキャパシタＣＰＮにチャージポンプ部２１への入力電圧ＶＩＮの電荷を蓄える。クロックＣＰＣＬＫがＬレベルの場合、チャージポンプ部２１はトランスファーフェーズとなり、フライングキャパシタＣＰＮに蓄積された電荷を出力電圧ノードＣＰＯＵＴへと転送する。
ここで、従来の図１に示すＡＦＥ搭載ＩＣ１及びチャージポンプ搭載ＩＣ２を備えた回路の場合、ＡＦＥ１１の動作クロックであるクロックＡＦＥＣＬＫとチャージポンプ部２１の動作クロックであるクロックＣＰＣＬＫとが非同期だったため、チャージポンプ部２１のスイッチング動作（チャージフェーズとトランスファーフェーズ）の切り替わりで発生するノイズが、ＡＦＥ１１のサンプリングフェーズ終了エッジに重なると、サンプルホールド回路１１ａでは正しいアナログ入力信号をサンプリングできない可能性がある。
しかしながら、図３に示す第一実施形態における回路では、クロックＡＦＥＣＬＫに遅延を持たせた遅延クロックＡＦＥＣＫ＿Ｄでチャージポンプ部２１を動作させることでチャージポンプ部２１が発生するノイズの位置を、意図的にサンプルホールド回路１１ａの動作タイミングとずらすことができる。

ここで、ＡＦＥとチャージポンプとが同一の半導体基板に形成されている場合、また、別々のチップとして形成されている場合等であっても、これらチップが近接して配置される場合には、チャージポンプ部２１のスイッチングノイズにより生じる、電源電圧やＧＮＤ電位に揺れやノイズが、ＡＦＥに作用する可能性がある。このように、チャージポンプ部２１のスイッチングノイズによる、電源電圧やＧＮＤ電位の揺れやノイズが、ＡＦＥ搭載ＩＣ１に作用したとしても、例えば、図４中の時点ｔ１、ｔ２に示すように、スイッチングノイズの発生タイミングとサンプルホールド回路１１ａの動作タイミングとがずれているため、ＡＦＥ１１は、チャージポンプ部２１のスイッチングノイズによる影響を受けることを回避することができ、サンプルホールド回路１１ａでは、ノイズの影響を受けることなくサンプリングを行うことができる。
なお、遅延素子１３での遅延時間、すなわち、チャージポンプ部２１が発生するノイズの位置を意図的にサンプルホールド回路１１ａの動作タイミングとずらすためのずれに相当する遅延時間は、ノイズによる電源ゆれが十分収まるような遅延時間に設定すればよい。

＜第二実施形態＞
次に、本発明の第二実施形態を説明する。
第二実施形態は、図５に示すように、チャージポンプ回路を備えた電源回路とアナログフロントエンドとを同一の半導体基板に形成し、これら回路を１チップに搭載したものである。このように、チャージポンプ回路を備えた電源回路とアナログフロントエンドとを１チップに搭載した場合、第一実施形態で説明したようなスイッチングノイズの他にも、別の課題がある。

例えばＬＥＤを駆動するようなチャージポンプ回路では、ＬＥＤの順方向電流を確保するために、比較的大きな電位差がＬＥＤのアノード―カソード間に必要となり、また、出力電圧ＶＯＵＴがシステムの電源電圧の制約をうけたりする。そのため、高耐圧なプロセスを使用することが多い。しかし、アナログフロントエンドを搭載するＩＣの方では一般に高速動作可能なプロセスを使用する。
一般的に高速動作可能なプロセスほど耐圧が低い傾向にあり、チャージポンプ回路とアナログフロントエンドとを１チップに搭載するためには、コストの高いプロセスを選択したり、場合によっては希望の耐圧と速度の両方を満たせるプロセスが存在せず、１チップに搭載することができない場合もしばしば存在する。

図５において、ＡＦＥ装置１ａは、図１に示すＡＦＥ搭載ＩＣ１に相当し、チャージポンプ装置２ａは、図１に示す、フライングキャパシタＣＰＮ、入力キャパシタＣＩＮ及び出力キャパシタＣＯＵＴを含むチャージポンプ搭載ＩＣ２に相当している。また、図５に示すチップには、ＡＦＥ装置１ａへのアナログ信号を入力するためのアナログ入力端子Ｔｉｎ、ＡＦＥ装置１ａで変換したデジタル信号を出力するためのアナログ出力端子Ｔｏｕｔ、外部クロックＥＸＣＬＫを入力するためのクロック端子Ｔｃｌｋ、を備えると共に、チャージポンプ装置２ａへの入力電圧ＶＩＮを入力するための電圧入力端子Ｔｖｉｎ、チャージポンプ装置２ａの出力電圧ＶＯＵＴを出力するための電圧出力端子Ｔｖｏｕｔ、を備える。

図６は、図５に示すチャージポンプ装置２ａの一例を示す構成図である。なお、図２に示すチャージポンプ部２１と同一部には同一符号を付与し、その詳細な説明は省略する。
図６に示すチャージポンプ装置２ａは、入力電圧ＶＩＮを安定させるための入力キャパシタＣＩＮと、入力電圧ＶＩＮを入力して電荷を蓄えるフライングキャパシタＣＰＮに電荷を蓄えるためのスイッチであるチャージスイッチＳ１及びＳ４と、フライングキャパシタＣＰＮに蓄えられた電荷を蓄えて出力電圧として出力する出力キャパシタＣＯＵＴに、フライングキャパシタＣＰＮに蓄えられた電荷を転送するためのスイッチであるトランスファースイッチＳ２及びＳ３と、これらのスイッチＳ１〜Ｓ４を駆動するドライバ回路Ｄｒ２と、出力電圧ノードＣＰＯＵＴの電圧である出力電圧ＶＯＵＴを分圧するための分圧抵抗ＲＡ及びＲＢと、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴを分圧した電圧ＶＦＢとを比較するための比較器ＣＯＭＰと、を備えている。

チャージスイッチＳ１は入力電圧ＶＩＮとフライングキャパシタＣＰＮの一端ＣＰとの間に接続される。チャージスイッチＳ４はフライングキャパシタＣＰＮの他端ＣＮとＧＮＤ電位との間に接続される。トランスファースイッチＳ２はフライングキャパシタＣＰＮの一端ＣＰと出力キャパシタＣＯＵＴの一端が接続される出力電圧ノードＣＰＯＵＴとの間に接続される。トランスファースイッチＳ３は入力電圧ＶＩＮが入力される端子ＣＰＩＮとフライングキャパシタＣＰＮの他端ＣＮとの間に接続される。分圧抵抗ＲＡ及びＲＢは直列に接続されて出力電圧ノードＣＰＯＵＴとＧＮＤ電位との間に接続される。

比較器ＣＯＭＰの正転入力端子には分圧抵抗ＲＡとＲＢとにより分圧された電圧ＶＦＢノードが接続され、反転入力端子には基準電圧ＶＲＥＦが接続され、出力端子はドライバ回路Ｄｒ２の入力端子に接続される。
ドライバ回路Ｄｒ２は、比較器ＣＯＭＰの出力とクロックＣＰＣＬＫを入力し、否定論理和を出力するＮＯＲ回路ＮＯＲと、ＮＯＲ回路ＮＯＲの出力を反転するインバータＩＮＶとを備え、ＮＯＲ回路ＮＯＲの出力がトランスファー信号ＣＬＫ＿ＴＲとしてトランスファースイッチＳ２及びＳ３に供給され、インバータＩＮＶの出力がチャージスイッチＳ１及びＳ４に供給される。

図６のチャージポンプ装置２ａは、ドライバ回路Ｄｒ２により、チャージスイッチＳ１及びＳ４をオンし、且つトランスファースイッチＳ２及びＳ３をオフすることにより、入力電圧ＶＩＮをフライングキャパシタＣＰＮに与えて電荷を蓄える。次に、チャージスイッチＳ１及びＳ４をオフし、且つトランスファースイッチＳ２及びＳ３をオンすることにより、フライングキャパシタＣＰＮに蓄えられた電荷を出力キャパシタＣＯＵＴに転送する。上記動作を繰り返すことで、出力電圧ノードＣＰＯＵＴの電圧は上昇していくが、分圧抵抗ＲＡ及びＲＢにより分圧された電圧ＶＦＢと、基準電圧ＶＲＥＦとを比較する比較器ＣＯＭＰの出力がＨレベルとなると、つまり出力電圧ノードＣＰＯＵＴの電圧が分圧された電圧ＶＦＢが基準電圧ＶＲＥＦよりも大きくなると、チャージスイッチＳ１及びＳ４はオンし、且つトランスファースイッチＳ２及びＳ３はオフとなるため、それ以上出力電圧ノードＣＰＯＵＴの電圧は上昇せず、結果的に出力電圧ノードＣＰＯＵＴの電圧はＶＲＥＦ×（ＲＡ＋ＲＢ）／ＲＢとなる電圧となる。

このように、出力電圧を抵抗分割で分圧し、分圧した電圧と、ある基準電圧とを比較した信号をフィードバックし昇圧動作を制御することで、任意の出力電圧を生成することができる。
この方法を用いれば、例えばＩＣに電源電圧が１系統しか供給されない場合でも、チャージポンプ装置２ａの昇圧動作で任意の電源電圧が生成でき、使用するプロセスの耐圧範囲内で高い電源電圧を生成することができる。
しかし、チャージポンプ装置２ａとして図６のような任意の出力電圧を生成できる回路を選択した場合、ノイズの問題は単純に解決できない。

図７は、図６に示す構成を有するチャージポンプ装置２ａとＡＦＥ装置１ａとを図５に示すように１チップに搭載した回路における各部のタイミングチャートの一例を示したものである。
図７において、横軸は経過時間を表し、（ａ）はクロックＡＦＥＣＬＫ、（ｂ）はＡＦＥ装置１ａに含まれるサンプルホールド回路１１ａが、サンプリングフェーズ（Ｓａｍｐｌｉｎｇ Ｐｈａｓｅ）及びホールドフェーズ（Ｈｏｌｄ Ｐｈａｓｅ）のいずれの状態にあるか、（ｃ）はクロックＣＰＣＬＫ、（ｄ）はチャージポンプ装置２ａが、チャージフェーズ（Ｃｈａｒｇｅ Ｐｈａｓｅ）及びトランスファーフェーズ（Ｔｒａｎｓｆｅｒ Ｐｈａｓｅ）のいずれの状態にあるか、（ｅ）は比較器ＣＯＭＰの出力である比較出力ＤＥＴ、（ｆ）はチャージポンプ装置２ａの出力電圧ノードＣＰＯＵＴの電圧、（ｇ）はチャージポンプ装置２ａのノイズの発生タイミング、（ｈ）は出力電圧ノードＣＰＯＵＴから出力される負荷電流を表す。

図６に示すチャージポンプ装置２ａは出力電圧ノードＣＰＯＵＴの電圧である出力電圧ＶＯＵＴが任意の電圧を超えないようにするための比較器ＣＯＭＰを備える。そのため、比較器ＣＯＭＰの出力である比較出力ＤＥＴは、図７に示すように、例えば時点ｔ１１で出力電圧ノードＣＰＯＵＴの電圧が任意の電圧ＭＡＸを超えた直後に切り替わり、チャージポンプ装置２ａは直ちにスイッチング動作を行う。
このように図６に示すチャージポンプ装置２ａの場合、出力電圧ノードＣＰＯＵＴの電圧を任意の電圧にコントロールするための比較器ＣＯＭＰの出力である比較出力ＤＥＴがＡＦＥ装置１ａの動作クロックであるクロックＡＦＥＣＬＫとは非同期で動作し、チャージポンプ装置２ａのスイッチング動作がＡＦＥ装置１ａのサンプリングフェーズ終了エッジに重なる可能性があり、正しいアナログ入力信号がサンプリングできない可能性がある。

そこで、チャージポンプ装置２ｂは、図８に示すように、Ｄ型フリップフロップＤＦＦを、ドライバ回路Ｄｒ２のＮＯＲ回路ＮＯＲと比較器ＣＯＭＰとの間に設け、図６の比較器ＣＯＭＰの出力である比較出力ＤＥＴ１と、クロックＣＰＣＬＫ、すなわち遅延クロックＡＦＥＣＫ＿Ｄとで同期をとるように構成し、Ｄ型フリップフロップＤＦＦから出力される、クロックＣＰＣＬＫと同期した比較出力ＤＥＴ１である比較出力ＤＥＴ２と、クロックＣＰＣＬＫとをＮＯＲ回路ＮＯＲに入力することで、ＡＦＥ装置１ａの動作クロックであるクロックＡＦＥＣＬＫとチャージポンプ装置２ｂのスイッチング動作との切り替わりが、比較器ＣＯＭＰの出力タイミングも含めて同期され、且つ遅延を持っているため、チャージポンプ装置２ｂのスイッチング動作で発生するノイズがＡＦＥ装置１ａに影響することを回避することができる。

しかしながら、図８のような比較器ＣＯＭＰの出力を同期化するためのＤ型フリップフロップＤＦＦを備えたチャージポンプ装置２ｂの場合、別な問題が生じる。この問題を、図９に示すタイミングチャートを伴って説明する。
ここで、比較器ＣＯＭＰの出力信号を比較出力ＤＥＴ１、比較出力ＤＥＴ１を入力としたＤ型フリップフロップＤＦＦの出力信号を比較出力ＤＥＴ２とする。
図９において、横軸は経過時間を表し、（ａ）はクロックＡＦＥＣＬＫ、（ｂ）はＡＦＥ装置１ａに含まれるサンプルホールド回路が、サンプリングフェーズ（Ｓａｍｐｌｉｎｇ Ｐｈａｓｅ）及びホールドフェーズ（Ｈｏｌｄ Ｐｈａｓｅ）のいずれの状態にあるか、（ｃ）はクロックＣＰＣＬＫ、（ｄ）はチャージポンプ装置２ｂが、チャージフェーズ（Ｃｈａｒｇｅ Ｐｈａｓｅ）及びトランスファーフェーズ（Ｔｒａｎｓｆｅｒ Ｐｈａｓｅ）のいずれの状態にあるか、（ｅ）は比較器ＣＯＭＰの出力である比較出力ＤＥＴ１、（ｆ）はＤ型フリップフロップＤＦＦの出力信号である比較出力ＤＥＴ２、（ｇ）はチャージポンプ装置２ａの出力電圧ノードＣＰＯＵＴの電圧、（ｈ）はチャージポンプ装置２ａのノイズの発生タイミング、（ｉ）は出力電圧ノードＣＰＯＵＴから出力される負荷電流を表す。

図９のタイミングチャートに示すように、時点ｔ２１で出力電圧ノードＣＰＯＵＴの電圧である出力電圧ＶＯＵＴが任意の電圧を超えることに伴い、比較器ＣＯＭＰから出力される比較出力ＤＥＴ１が変化した場合、この比較出力ＤＥＴ１が変化した時点ｔ２１から、Ｄ型フリップフロップＤＦＦの出力である比較出力ＤＥＴ２が変化する時点ｔ２２までに時間がかかり、場合によっては出力電圧ＶＯＵＴが使用するプロセスの耐圧を超えてしまう可能性がある。
そこで本発明の第二実施形態として、図１０に示す、ＡＦＥ装置１ａ及びチャージポンプ装置２ｃが１チップに搭載された回路を提案する。なお、チャージポンプ装置２ｃは、図１１に示す回路構成を有する。

図１０に示す、第二実施形態における回路は、ＡＦＥ装置１ａと、チャージポンプ装置２ｃと、遅延調整素子１５と、を備える。
ＡＦＥ装置１ａは、アナログ信号をサンプルし、次段に出力するサンプルホールド回路（ＳＨ回路）１１ａと、サンプルホールド回路１１ａが出力したアナログ信号をデジタル信号に変換するＡＤ変換器（ＡＤＣ）１１ｂとを備えたＡＦＥ１１と、クロックを生成するクロック生成回路１２ａと、を備える。
サンプルホールド回路１１ａは、入力されるアナログ信号のサンプリング及び次段への転送等を行うためのサンプルホールドスイッチ部ａ１を備えている。サンプルホールドスイッチ部ａ１がクロックＡＦＥＣＬＫ（第１クロック信号）に応じてスイッチング動作することにより、サンプルホールド回路１１ａにおける、アナログ信号をサンプリング及び次段に転送しホールドするサンプルホールド動作が、クロックＡＦＥＣＬＫに同期して行われる。

クロック生成回路１２ａは外部から供給される外部クロックＥＸＣＬＫを受けてＡＦＥ１１に合わせたクロックＡＦＥＣＬＫを生成するとともに、このクロックＡＦＥＣＬＫのｎ（ｎは正の整数）倍の周波数を有するクロック信号を生成する。
チャージポンプ装置２ｃは、遅延調整素子１５から、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１（第２クロック信号）及び第二遅延クロックＡＦＥＣＬＫ＿Ｄ２（第３クロック信号）を入力すると共に、入力電圧ＶＩＮを受けて昇圧動作を行い昇圧した出力電圧ＶＯＵＴを出力するチャージポンプ部２１を備える。

遅延調整素子１５は、例えば、複数の遅延素子が直列に接続されてなる第一遅延調整素子１５ａと、同様に複数の遅延素子が直列に接続されてなる第二遅延調整素子１５ｂとを備える。
第一遅延調整素子１５ａは、クロック生成回路１２で生成したクロックＡＦＥＣＬＫを所定時間遅延させ、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１としてチャージポンプ装置２ｃに出力する。
第二遅延調整素子１５ｂは、クロック生成回路１２で生成したクロックＡＦＥＣＬＫのｎ倍の周波数を有するクロックを、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１と同一時間だけ遅延させ、第二遅延クロックＡＦＥＣＬＫ＿Ｄ２としてチャージポンプ装置２ｃに出力する。これら第一遅延クロックＡＦＥＣＬＫ＿Ｄ１、第二遅延クロックＡＦＥＣＬＫ＿Ｄ２は、チャージポンプ装置２ｃの動作クロックとなる。

また、図１０に示すチップは、ＡＦＥ装置１ａへのアナログ信号を入力するためのアナログ入力端子Ｔｉｎ、ＡＦＥ装置１ａで変換したデジタル信号を出力するためのアナログ出力端子Ｔｏｕｔ、外部クロックＥＸＣＬＫを入力するためのクロック端子Ｔｃｌｋ、を備えると共に、チャージポンプ装置２ｃへの入力電圧ＶＩＮを入力するための電圧入力端子Ｔｖｉｎ、チャージポンプ装置２ｃの出力電圧ＶＯＵＴを出力するための電圧出力端子Ｔｖｏｕｔ、を備える。

次に図１１を伴って、チャージポンプ装置２ｃについて説明する。
チャージポンプ装置２ｃは、チャージポンプを動作させるための従来の動作クロックに相当する第一遅延クロックＡＦＥＣＬＫ＿Ｄ１と、チャージポンプ装置２ｃにおける昇圧動作を停止させるのに十分高速な第二遅延クロックＡＦＥＣＬＫ＿Ｄ２とを用いる。
第一遅延クロックＡＦＥＣＬＫ＿Ｄ１と第二遅延クロックＡＦＥＣＬＫ＿Ｄ２とはクロックＡＦＥＣＬＫ（アナログ信号のサンプリングエッジ）に同期した信号である。
図１１に示すように、チャージポンプ装置２ｃは、入力電圧ＶＩＮを安定させるための入力キャパシタＣＩＮと、入力電圧ＶＩＮを入力して電荷を蓄えるフライングキャパシタＣＰＮと、フライングキャパシタＣＰＮに電荷を蓄えるためのスイッチであるチャージスイッチＳ１及びＳ４と、フライングキャパシタＣＰＮに蓄えられた電荷を蓄えて出力電圧として出力する出力キャパシタＣＯＵＴと、フライングキャパシタＣＰＮに蓄えられた電荷を出力キャパシタＣＯＵＴに転送するためのスイッチであるトランスファースイッチＳ２及びＳ３と、これらのスイッチＳ１〜Ｓ４を駆動する制御部３１及び３２と、を備え、さらに、出力電圧ノードＣＰＯＵＴの電圧を分圧する分圧抵抗ＲＡ及びＲＢと、分圧抵抗ＲＡ及びＲＢで分圧された電圧ＶＦＢと基準電圧ＶＲＥＦとを比較する比較器ＣＯＭＰとを備える。

チャージスイッチＳ１は入力電圧ＶＩＮが入力される端子ＣＰＩＮとフライングキャパシタＣＰＮの一端ＣＰとの間に接続される。チャージスイッチＳ４はフライングキャパシタＣＰＮの他端ＣＮとＧＮＤ電位との間に接続される。トランスファースイッチＳ２はフライングキャパシタＣＰＮの一端ＣＰと出力キャパシタＣＯＵＴの一端が接続される出力電圧ノードＣＰＯＵＴとの間に接続される。トランスファースイッチＳ３は入力電圧ＶＩＮが入力される端子ＣＰＩＮとフライングキャパシタＣＰＮの他端ＣＮとの間に接続される。

制御部３１は、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１、第二遅延クロックＡＦＥＣＬＫ＿Ｄ２、及び、比較器ＣＯＭＰの比較出力ＤＥＴに基づいて、フライングキャパシタＣＰＮに入力電圧ＶＩＮの電圧をチャージするためのスイッチＳ１、Ｓ４を制御する。制御部３２は、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１、及び、比較器ＣＯＭＰの出力である比較出力ＤＥＴとに基づいて、出力キャパシタＣＯＵＴに、フライングキャパシタＣＰＮにチャージされた電荷を転送するためのスイッチＳ２、Ｓ３を制御する。
比較器ＣＯＭＰは、分圧抵抗ＲＡ及びＲＢで分圧された電圧ＶＦＢが基準電圧ＶＲＥＦを上回るときＨレベルとなる比較出力ＤＥＴを出力する。

図１２は、図１１に示すチャージポンプ装置２ｃの各部の信号を表すタイミングチャートを示す。
図１２において、横軸は経過時間を表し、（ａ）はクロックＡＦＥＣＬＫ、（ｂ）はＡＦＥ１１に含まれるサンプルホールド回路１１ａが、サンプリングフェーズ（Ｓａｍｐｌｉｎｇ Ｐｈａｓｅ）及びホールドフェーズ（Ｈｏｌｄ Ｐｈａｓｅ）のいずれの状態にあるか、（ｃ）は第一遅延クロックＡＦＥＣＬＫ＿Ｄ１、（ｄ）は第二遅延クロックＡＦＥＣＬＫ＿Ｄ２、（ｅ）は比較器ＣＯＭＰの比較出力ＤＥＴ、（ｆ）はチャージを行うためのスイッチＳ１、Ｓ４に供給されるチャージ信号ＣＬＫ＿ＣＨ、（ｇ）はチャージ電圧の転送を行うためのスイッチＳ２、Ｓ３に供給されるトランスファー信号ＣＬＫ＿ＴＲ、（ｈ）はチャージポンプ装置２ｃが、チャージフェーズ（Ｃｈａｒｇｅ Ｐｈａｓｅ）及びトランスファーフェーズ（Ｔｒａｎｓｆｅｒ Ｐｈａｓｅ）のいずれの状態にあるか、（ｉ）は出力電圧ノードＣＰＯＵＴの電圧、（ｊ）はチャージポンプ装置２ｃのノイズの発生タイミング、（ｋ）は出力電圧ノードＣＰＯＵＴから出力される負荷電流を表す。

分圧電圧ＶＦＢが任意の基準電圧ＶＲＥＦを下回る場合、つまり比較器ＣＯＭＰの出力である比較出力ＤＥＴがＬレベルである期間、チャージポンプ装置２ｃはクロックＡＦＥＣＬＫを所定時間遅延させたクロックＡＦＥＣＬＫと同期した第一遅延クロックＡＦＥＣＬＫ＿Ｄ１で動作する。そのため、チャージポンプ装置２ｃのスイッチングノイズはアナログ信号のサンプリングには影響を与えない。
一方、分圧電圧ＶＦＢが任意の基準電圧ＶＲＥＦを上回る場合、つまり比較器ＣＯＭＰの出力である比較出力ＤＥＴがＨレベルの期間は、制御部３１、制御部３２はスイッチＳ１、Ｓ２、Ｓ３、Ｓ４に供給されるチャージ信号ＣＬＫ＿ＣＨ及びトランスファー信号ＣＬＫ＿ＴＲの動作を制限する。

具体的には、フライングキャパシタＣＰＮに入力電圧ＶＩＮの電圧をチャージするためのスイッチＳ１、Ｓ４に供給されるチャージ信号ＣＬＫ＿ＣＨは、例えば図１２の時点３１で比較器ＣＯＭＰの比較出力ＤＥＴがＨレベルになり、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１が最初の立下りエッジとなる時点ｔ３３以降ではＨレベルに固定され、フライングキャパシタＣＰＮに入力電圧ＶＩＮの電圧をチャージし続ける。
出力キャパシタＣＯＵＴに、フライングキャパシタＣＰＮにチャージされた電荷を転送するためのスイッチＳ２、Ｓ３に供給されるトランスファー信号ＣＬＫ＿ＴＲは、比較器ＣＯＭＰの比較出力ＤＥＴが時点ｔ３１でＨレベルになり、高速な第二遅延クロックＡＦＥＣＬＫ＿Ｄ２の最初の立下りエッジとなる時点ｔ３２以降では、Ｌレベルに固定され、出力キャパシタＣＯＵＴへのフライングキャパシタＣＰＮにチャージされた電荷の転送は行われない。

比較器ＣＯＭＰの比較出力ＤＥＴが時点ｔ３４でＬレベルに戻ると、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１の次の立上りタイミング（時点ｔ３５）から、チャージ信号ＣＬＫ＿ＣＨ及びトランスファー信号ＣＬＫ＿ＴＲとも昇圧動作を開始する。
このように、比較器ＣＯＭＰの比較出力ＤＥＴを高速の第二遅延クロックＡＦＥＣＬＫ＿Ｄ２に同期させてフィードバックすることにより、チャージポンプ装置２ｃの昇圧動作により出力電圧ノードＣＰＯＵＴの電圧が設定電圧よりも上がりすぎることを防ぐことが可能であり且つ、クロックＡＦＥＣＬＫと同期した第一遅延クロックＡＦＥＣＬＫ＿Ｄ１をチャージポンプ装置２ｃの動作クロックとすることで、チャージポンプ装置２ｃのスイッチングノイズの発生タイミングとＡＦＥ１１のアナログ信号のサンプリングエッジとが一致することを回避することが可能になり、且つＡＦＥ１１と同期した高速の第二遅延クロックＡＦＥＣＬＫ＿Ｄ２で比較器ＣＯＭＰの比較出力ＤＥＴを同期することにより過昇圧になるのを防ぐことが可能になる。

したがって、この第二実施形態における回路では、仮に、チャージポンプ装置２ｃのスイッチングノイズにより、電源電圧やＧＮＤ電位に揺れやノイズが現れ、この電源電圧やＧＮＤ電位の揺れやノイズが同一チップに搭載されているＡＦＥ１１に作用したとしても、ＡＦＥ１１は、チャージポンプ装置２ｃのスイッチングノイズによる影響を受けることを回避することができるため、サンプルホールド回路１１ａでは、ノイズの影響を受けることなくサンプリングを行うことができると共に、チャージポンプ装置２ｃにおいて過昇圧が生じることを的確に回避することができる。

なお、上記各実施形態においては、チャージポンプ側で用いる動作クロックとしてのクロックＣＰＣＬＫ、或いは、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１を、クロックＡＦＥＣＬＫに基づき生成する場合について説明したが、これに限るものではなく、例えば、クロックＡＦＥＣＬＫの元となる、外部クロックＥＸＣＬＫから直接生成するようにしてもよい。
ここで、上記実施形態において、クロックＡＦＥＣＬＫ、第一遅延クロックＡＦＥＣＬＫ＿Ｄ１が第１クロック信号に対応し、クロックＣＰＣＬＫが第２クロック信号に対応し、フライングキャパシタＣＰＮ、入力キャパシタＣＩＮ及び出力キャパシタＣＯＵＴを含むチャージポンプ搭載ＩＣ２、チャージポンプ装置２ｃがチャージポンプ回路に対応している。また、チャージスイッチＳ１及びＳ４、トランスファースイッチＳ２及びＳ３がスイッチング部に対応し、第二遅延クロックＡＦＥＣＬＫ＿Ｄ２が第３クロック信号に対応し、分圧抵抗ＲＡ及びＲＢが出力電圧検出部に対応し、基準電圧ＶＲＥＦが閾値電圧に対応している。

なお、本発明は、以上に記載した実施形態に限定されるものではない。その技術適思想の範囲内において、当業者の知識に基づいて実施形態に設計の変更等を加えてもよく、そのような変更が加えられた態様も本発明の範囲に含まれる。
また、本発明の範囲は、各請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１ ＡＦＥ搭載ＩＣ
１ａ ＡＦＥ装置
２ チャージポンプ搭載ＩＣ
２ａ〜２ｃ チャージポンプ装置
１１ ＡＦＥ（アナログフロントエンド）
１１ａ サンプルホールド回路
１２、１２ａ クロック生成回路
１３ 遅延素子
１５ 遅延調整素子
１５ａ 第一遅延調整素子
１５ｂ 第二遅延調整素子
２１ チャージポンプ部
２２ 発振回路
３１、３２ 制御部
ＣＩＮ 入力キャパシタ
ＣＯＵＴ 出力キャパシタ
ＣＰＮ フライングキャパシタ
ＣＯＭＰ 比較器
ＲＡ、ＲＢ 分圧抵抗
Ｓ１、Ｓ４ チャージスイッチ
Ｓ２、Ｓ３ トランスファースイッチ

Claims (4)

1. アナログ信号を第１クロック信号でサンプルホールドするサンプルホールド回路と、
   入力電圧が入力される入力端子及び出力電圧を外部出力する出力端子を有し、前記第１クロック信号と関連した第２クロック信号により動作するチャージポンプ回路と、
   を備え、
   前記第１クロック信号は、前記サンプルホールド回路におけるサンプルホールド動作のサンプリングエッジに同期したクロック信号であり、
   前記第２クロック信号は、前記第１クロック信号から所定時間遅延したクロック信号であって、
   前記サンプルホールド動作のサンプリングエッジに同期し、前記第１クロック信号よりも周波数の高い第３クロック信号を生成し、
   前記チャージポンプ回路は、前記第２クロック信号及び前記第３クロック信号に基づいて動作するＩＣ。
2. 前記サンプルホールド回路及び前記チャージポンプ回路は、同一半導体基板に形成される請求項１に記載のＩＣ。
3. 前記チャージポンプ回路は、前記第２クロック信号に応じて動作するスイッチング部を有し、
   前記サンプルホールド回路は、前記第１クロック信号に応じて動作するサンプルホールドスイッチ部を有し、
   前記スイッチング部が動作するタイミングが、前記サンプルホールドスイッチ部が動作するタイミングからずれたタイミングとなるように、前記第１クロック信号に関連した第２クロック信号が生成される請求項１又は請求項２に記載のＩＣ。
4. 前記チャージポンプ回路は、前記出力電圧を検出する出力電圧検出部と、当該出力電圧検出部で検出した電圧と閾値電圧とを比較する比較器と、を有し、
   前記比較器の比較結果を前記第３クロック信号に同期させて、フィードバック制御される請求項１から請求項３のいずれか一項に記載のＩＣ。

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