TWI435546B - 用於產生一相位補償脈波寬度調變(pwm)信號之裝置與方法 - Google Patents

用於產生一相位補償脈波寬度調變(pwm)信號之裝置與方法 Download PDF

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

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Description

用於產生一相位補償脈波寬度調變(PWM)信號之裝置與方法
本發明係與具有數位脈波寬度調變(PWM)能力之數位處理器有關，更特定言之，係與一種含有脈波寬度調變模組之數位處理器有關，該模組具有動態可調整的相位補償能力、高速運算及多脈波寬度調變工作週期暫存器之同步更新。
目前的數位或類比脈波寬度調變(PWM)產生裝置不具有在該PWM產生裝置運算的同時，可改變PWM相位補償的能力。現有與微控制器整合的數位PWM產生裝置之設計係為了符合馬達控制產業中的技術要求。
在現有的類比PWM產生裝置中，藉由設計來固定PWM輸出信號之間的相位關係。供應商所生產的裝置輸出兩個、三個或四個相位，其中輸出之間的相位關係平均分佈在整個PWM週期上。在摩托羅拉的MC68HC08SR12與MC68HC908SR12裝置中實施一含有補償PWM信號之相位之能力之數位PWM模組1304，但此等裝置不能在PWM產生器運算的同時，亦改變PWM輸出之間的相位關係。2003年2月25日所發佈的美國專利第6,525,501號揭示一種用於實施多同步工作週期暫存器更新之方法。
因此，此項技術中的新電源供應應用需要動態可更新的PWM相位補償能力，其包括格式模式、相移能力、多同步PWM工作週期暫存器更新及高級類比至數位轉換器(ADC)觸發時序能力。
本發明藉由提供一種已與一數位處理器(例如，微處理器、 微控制器、數位信號處理器及類似裝置)整合(附著)之數位PWM產生模組(裝置)來克服現有技術中的上述問題以及其他缺點與缺陷，該數位PWM產生模組之特徵為，可用於運算且可控制高級電源供應系統。
本發明包含一種PWM產生器，其特徵為具有極高速與高解析能力且亦包括產生標準互補PWM、推挽PWM、可變補償PWM、多相PWM、電流限制PWM、電流重置PWM及獨立時基PWM之能力，同時進一步為相對於該等PWM信號之受精確時控之一ADC模組提供自動觸發。
在控制一需要極高速運算以在高切換頻率下獲得高解析度之電源供應及改變驅動該等電源供應電源組件之該等PWM輸出信號之間之相位關係之能力方面，此等特徵尤其有利。
本發明之另一特徵為，致動一數位處理器存取一單一PWM工作週期暫存器用於一次更新任何及/或所有的PWM產生器，此與更新多工作週期暫存器相比，可降低該數位處理器之工作量。
依據特定範例性具體實施例，可如下(例如，採用兩種方式中的一種)實施動態可更新相位補償PWM的產生：(1)PWM產生模組可使用一數位加法器模組來新增一補償給該PWM週期計數器。此計數器與加法器組合為該補償PWM信號的產生提供時基。所使用之加法器模組具有一獨特機制以處理「翻轉」情況而不需要額外的比較器邏輯。(2)該PWM產生模組可使用多個計數器模組來產生補償PWM信號，藉由將多個PWM計數器中的每一個初始化為使用者所指定之值來產生補償PWM信號。一模組使該等PWM產生器之間之計數器模組同步。
為了提供極高速運算，該PWM計數器模組採用一新穎的計數器模組。採用新工作週期資訊來更新多PWM產生器時，為了降低數位處理器之工作量，使用多個多工器來將工作週期值從一主工作週期(MDC)暫存器發送至所有PWM產生器。每一PWM產生器可選擇性地使用其自己的PWM工作週期(PDC)暫存器或來自共用MDC暫存器之資料。因此，可將數位處理器對一單一暫存器之存取較佳地應用於多PWM產生器。
參考本發明揭示用的特定範例性具體實施例說明並配合附圖，將可瞭解其他技術特徵與優點。
【實施方式】
現在參考圖式，其係示意性說明本發明之範例性具體實施例的細節。圖式中相同的元件將由相同的數字表示，而相似的元件將由具有不同小寫字母下標的相同數字來表示。
電源供應設計要求PWM信號格式與電源轉換(應用)模組之模組拓撲匹配。圖1a至1g如下說明此等PWM模式信號格式：
圖1a：標準互補模式PWM
圖1b：推挽模式PWM
圖1c：多相模式PWM
圖1d：可變相位補償模式PWM
圖1e：電流限制模式PWM
圖1f：電流重置模式PWM
圖1g：獨立時基模式PWM
電源供應應用在要求提供高頻率PWM切換的同時，亦要求高工作週期解析度。依據本發明之特定範例性具體實施例，一種新的新穎且不明顯的PWM產生器設計所提供的解析度對速度能力可高達任何已知的PWM產生器技術產品之解析度對速度能力之16倍。本文所揭示的特定範例性具體實施例可提供高頻率PWM切換信號之高解析度。圖6說明一特定範例性具體實施例，而圖7至9說明另一特定範例性具體實施例。
參考圖13，其說明一含有脈波寬度調變模組之數位處理器，該模組具有動態可調整的相位補償能力、高速運算及多脈波寬度調變工作週期暫存器之同步更新。該數位處理器1302可為，舉例而言但不限於，一微處理器、一微控制器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一可程式化邏輯陣列(PLA)及類似裝置。脈波寬度調變(PWM)模組1304可耦合於數位處理器1302且可將其與數位處理器1302封裝於相同的積體電路封裝中。可在相同的積體電路晶粒(未顯示)上製造數位處理器1302與PWM模組1304，或者在不同的積體電路晶粒上加以製造並將其一起封裝於一積體電路封裝中，或將其封裝於單獨的積體電路封裝中。
依據本發明之範例性具體實施例，PWM模組1304具有在互補PWM信號判定之間插入PWM不起作用之時間週期(失效時間)之能力。將此被迫不重疊時間稱作正失效時間。PWM模組1304亦具有插入負失效時間的能力，負失效時間係PWM信號的被迫重疊。圖2說明此等失效時間波形格式。
該PWM產生器模組具有產生觸發信號(受到相對於PWM信號之上升與下降之精確時控)以發送指令給一類比至數位轉換器(ADC)模組之一獨特能力，該ADC模組係調適以獲得取樣並將類比電壓與電流測量轉換成數位值以便於數位處理器使用。圖10說明此特徵。
參考圖11，其說明用於產生推挽模式PWM信號並實施PWM操控以提供該等推挽PWM輸出之一電路之示意性方塊圖。一計時器/計數器1102通常從零開始計數，直到達到由一比較器1106所決定、一週期暫存器1104所指定之值。週期暫存器1104包含使用者所指定之值，其表示決定PWM週期之最大計數器之值。當計時器/計數器1102與週期暫存器1104中之值匹配時，藉由來自比較器1106之一重置信號來清除計時器/計數器1102並重複該週期。一工作週期暫存器1108儲存使用者所指定的工作週期值。只要計時器/計數器1102之值小於工作週期暫存器1108中所儲存之工作週期值，就判定(驅動成高)一PWM輸出信號1120，而當計時器/計數器1102之值大於或等於工作週期暫存器1108中所儲存之工作週期值時，對PWM輸出信號1120取消判定(驅動成低)。可採用一反轉觸發器1110與及閘1112與1114分別產生推挽模式PWM信號PWMH 1116與PWML 1118。
依據本發明之範例性特定具體實施例，PWM模組1304具有致動產生可彼此補償時間之PWM信號之電路(相位補償PWM亦熟知為相移PWM)。本文亦揭示兩不同的特定範例性具體實施例，其提供PWM產生器之間之可變同步。圖3說明該第一特定範例性具體實施例，而圖4說明該第二特定範例性具體實施例。
參考圖3，其說明一用於產生相位補償PWM之加法器-減法器之示意性方塊圖。該加法器-減法器(一般由數字300來表示)具有同步能力，同時能相對於其他PWM信號來相移(補償)一PWM信號。該加法器-減法器300包含一共用計時器/計數器302，其係由現有的所有PWM產生器模組共享。一補償暫存器304(每一PWM產生器所特有的)儲存使用者所指定的相位補償值。週期暫存器306(所有的PWM產生器共享)儲存使用者所指定的週期值。一二進制加法器308使目前計時器/計數器之值與補償值相加。所得的和表示該特定PWM產生器模組之補償時基。計時器/計數器302之值與補償值之和可能超過週期暫存器306之值(其係不允許發生的)。為了防止和超過週期值，一減法器310會從補償和中減去週期值。此減法類似於計時器/計數器「翻轉」。多工器(MUX)312選擇計時器/計數器302加上補償之和值或者計時器/計數器302加上補償減去週期之值。若減法器之值為負的(由最高有效位元表示)或等於零(由減法器位元[15:0]為零表示)，則加法器之值仍小於週期，從而使MUX 312選擇加法器之值。若減法器之值為正的(MSB為零)，則藉由MUX 312選擇減法器之值。MUX 312之輸出表示PWM產生器將使用的相位補償時基。在一比較器314中，將MUX 312之輸出與工作週期暫存器316中之工作週期值做比較以產生PWM輸出信號318。使用減法器310之符號(MSB)來執行加法器308輸出與減法器310輸出之間之選擇程序，可節省比較器之「成本」，通常使用該比較器來偵測計時器/計數器之值加上補償值超過週期值之情況。
參考圖4，其說明一用於產生相位補償PWM之多重計數器之示意性方塊圖。多重計數器400包含一共用主計時器/計數器402、一週期暫存器404及一比較器模組406。在所有PWM產生器之間共享該多重計數器400。多重計數器400從零開始向上計數，直到其計時器/計數器之值等於週期暫存器404之值。當主計時器/計數器之值與週期值匹配時，藉由比較器406將主計時器/計數器402重置為零並重複該程序。主計時器/計數器402為每一PWM產生器中的個別計時器/計數器提供同步資訊。
每一PWM產生器中的個別計時器/計數器從補償暫存器408中，由使用者所指定之一值開始計數。此等個別計時器/計數器中的每一個向上計數，直到其與主週期暫存器404中的值匹配。當個別計時器/計數器之值等於週期值時，將其重置為零並再次開始向上計數。只要主計時器/計數器402之值等於週期暫存器404中的週期值，就將該等個別計時器/計數器之個別補償暫存器之值載入該等個別計時器/計數器。將每一個別計時器/計數器之輸出與其個別工作週期值做比較以產生PWM輸出信號。
參考圖5，其說明用於同步更新多個PWM工作週期值之複數個多工器502a至502n之示意性方塊圖。依據本發明之範例性特定具體實施例，PWM模組1304具有藉由允許多PWM產生器504a至504n共享一共用主工作週期暫存器506(而不是要求獨立更新PWM產生器工作週期暫存器508a至508n中的每一個)而降低數位處理器(未顯示)之工作量之能力。
圖6說明一種為使用圖3所示一般化方法之PWM產生實施高速計時器/計數器模組之獨特方法。計時器/計數器模組基本上為具有一加法器模組(使計時器/計數器遞增)之暫存器。設計以極高速運算之大(16位元)計時器/計數器模組較難，因為將「進位」從計時器/計數器的最低有效位元傳送至最高有效位元需要時間。另一較難的設計問題係「進位」發生在將計時器/計數器輸出與工作週期值做比較的「小於或等於」比較器模組中。二進制比較器模組類似於加法器模組，且亦遇到相同的進位傳送延遲問題。圖6所示模組係唯一的。以高速率(4X CLK)對計數器602的最低有效兩位元進行計時，而以較低(CLK)時脈(可為4X CLK之頻率之四分之一)對計數器604的最高有效14位元進行計時。類似模組傳統地將小的兩位元計數器當作一「預定標器」。然而，傳統的預定標器仍需要將「進位」從該預定標器傳送至主計數器。圖6所示方塊圖模組可避免此問題。為了避免計數程序與比較程序期間之「進位」問題，要在初始化計數序列之前，偵測並「預處理」正在產生的可能導致進位的情況。
例如，若補償值之最低有效兩位元大於工作週期值之最低有效兩位元，則在將補償值之最高有效14位元載入到主14位元計時器/計數器中之前，要使其遞增。就此點而言，兩位元計數器602與14位元計數器604已完全「解耦」且不可採用嚴格的二進制序列進行計數。例如，視初始值而定，總計數器(604與602)的最低有效4位元之計數序列可為：0110 0111 0100 0101　1010 1011 1000 1001　1110 1111 1100 1101，而不是傳統的二進制序列0000 0001 0010 0011　0100 0101 0110 0111　1000 1001 1010 1011。較低兩位元對較高14位元之此「解耦」需要一特定機制用於實施工作週期對計時器/計數器比較器模組。將比較器之較高14位元實施成一標準二進制「小於或等於」比較器模組。比較器之較低兩位元檢查兩位元計數器與工作週期值之較低兩位元之相等性。因為較低兩位元計數器以與較高14位元計數器斷開之方式計數，故需要一機制以保持工作週期之較高14位元等於計數器之值，而較低2位元比較器仍未偵測到相等值情況時之時間週期期間所判定(驅動成高)之PWM輸出。
參考圖7與8，其說明用於產生極高速PWM之其他實施方案。圖7說明如何使一微調模組702耦合於一PWM產生器704以改善標準PWM信號之解析度之方塊圖。圖8說明如何使用組合一「或」閘802之一延遲元件804a來伸展一PWM信號806及如何使用組合一「及」閘808之一延遲元件804b來收縮一PWM信號810。
一數位PWM模組1304，例如圖11所示，可用以驅動該微調模組702。該微調模組702包括為傳統數位PWM產生器模組(圖11)所輸出之PWM信號新增已改善的工作週期解析度、已改善的相位補償解析度及已改善的失效時間解析度所需要的所有電路。所有標準數位PWM產生器模組皆使用計數器及/或加法器模組來使每一時脈週期之計數值遞增。難以將數位計數器模組設計成以高頻率運算，因為計數程序使用一「加法器」模組(隱含地位於計數器模組中或明顯地加以實施)來產生一計數器。加法器模組需要將一「進位」信號從加法器輸出之最低有效位元傳播至加法器輸出之最高有效位元。此進位傳播程序需要進位信號穿過許多邏輯層級，從而減慢計數程序。依據本發明，實施極小的移位暫存器與小多工器模組可獲得高速運算，進而獲得高頻率運算。
圖9說明用於改善一PWM信號之相位補償、失效時間及工作週期之解析度之範例性電路。所示相移電路係採用一移位暫存器與一多工器所實施之一可程式化延遲元件。至MUX之選擇信號選擇相移量。該第二移位暫存器以及其多工器與「及」閘實施該失效時間調整邏輯。該第三移位暫存器與多工器以及「及」與「或」閘伸展並收縮PWM信號。已伸展的PWM信號係用於使工作週期值增大，而已收縮的PWM信號表示一己減小的工作週期PWM信號。由採用例如480 MHz時脈信號計時的兩正反器進一步處理PWM信號之伸展與收縮運算。此階段提供額外工作週期解析度之第三位元。可藉由使用具有及與或閘的1奈秒延遲元件來獲得已增大工作週期解析度之第四位元。視證實該PWM信號為真正PWM信號還是互補PWM信號而定，多工器會在輸出處選擇已伸展的或已收縮的PWM信號。若偵測到系統錯誤，則最後多工器(MUX)會在所產生的PWM信號與預定義狀態之間進行選擇。
參考圖10，其說明一類比至數位轉換器(ADC)之一觸發電路之示意性方塊圖。通常，在電感器電流處於其最大值時的時間點處觸發該ADC，以便測量電源供應應用模組中的電壓與電流。通常，恰好在PWM信號之上升或下降邊緣前或後以獲得此等測量值。若使用者已選擇觸發發生在PWM信號之下降邊緣上，則此模組使使用者所指定的觸發補償值與工作週期暫存器之值相加或從工作週期暫存器之值中減去使用者所指定的觸發補償值。若使用者想要觸發發生在PWM信號之上升邊緣上，則從PWM週期值中減去觸發補償，或將PWM週期值與0000相加以獲得恰好在PWM週期結束前或恰好在新PWM週期開始後之時間點。若PWM產生器係藉由一外部信號來修改該PWM信號之一模式，則該等補償相對於外部PWM控制信號而言為正的。
參考圖12，其說明用於支撐電流重置PWM模式從而支撐電流重置PWM模式(圖1f)之圖11之一己修改電路之示意性方塊圖。一上升邊緣偵測器模組監視外部PWM控制信號。若使用者已致動電流重置模式且偵測到信號之一上升邊緣，則會比PWM週期暫存器中所程式化時間更早地重置該PWM計數器。
已依據特定範例性具體實施例說明本發明。依據本發明，系統參數可變化，通常由設計工程師針對所需應用來指定並選擇該等參數。此外，熟習此項技術者可基於本文所述原理、很容易地設計其他具體實施例，該等具體實施例亦屬於隨附申請專利範圍所定義的本發明之範疇內。可以熟習此項技術者會明白且具有本文所述原理之優點之不同、但等效的方式來修改並實施本發明。
300．．．加法器-減法器
302．．．計時器/計數器
304．．．補償暫存器
306．．．週期暫存器
308．．．加法器
310．．．減法器
312．．．多工器(MUX)
314．．．比較器
316．．．工作週期暫存器
318．．．PWM輸出信號
400．．．多重計數器
402．．．主計時器/計數器
404．．．週期暫存器
406．．．比較器模組
408．．．補償暫存器
502a至502n．．．多工器
504a至504n．．．PWM產生器
506．．．主工作週期暫存器
508a至508n．．．工作週期暫存器
602．．．計數器
604．．．計數器
702．．．微調模組
704．．．PWM產生器
802．．．或閘
804a．．．延遲元件
804b．．．延遲元件
806．．．PWM信號
808．．．及閘
810．．．PWM信號
1102．．．計時器/計數器
1104．．．週期暫存器
1106．．．比較器
1108．．．工作週期暫存器
1110．．．反轉觸發器
1112．．．及閘
1114．．．及閘
1116．．．PWMH
1118．．．PWML
1120．．．PWM輸出信號
1302．．．數位處理器
1304．．．PWM模組
結合附圖參照上述說明，即可更全面地瞭解本發明及其優點，其中：
圖1a至1g說明電源轉換應用中所使用的各種PWM信號格式之時序圖；
圖2說明各種PWM信號失效時間格式之時序圖；
圖3說明用於產生相位補償PWM之一加法器-減法器之一特定範例性具體實施例之示意性方塊圖；
圖4說明用於產生相位補償PWM之一多重計數器之一特定範例性具體實施例之示意性方塊圖；
圖5說明用於同步更新多PWM工作週期值之複數個多工器之一特定範例性具體實施例之示意性方塊圖；
圖6說明用於產生PWM之一高速計時器/計數器之一特定範例性具體實施例之示意性方塊圖；
圖7說明用於改善來自該PWM產生器之一PWM信號之解析度之一微調模組之一特定範例性具體實施例之示意性方塊圖；
圖8說明一PWM伸展器與一PWM收縮器之特定範例性具體實施例之示意性時序圖；
圖9說明用於改善一PWM信號之相位補償、失效時間及工作週期之解析度之一電路之一特定範例性具體實施例之示意性方塊圖；
圖10說明一類比至數位轉換器之一觸發電路之一特定範例性具體實施例之示意性方塊圖；
圖11說明用於產生推挽模式PWM信號之一電路之一特定範例性具體實施例之示意性方塊圖；
圖12說明用於支撐電流重置PWM模式之圖11之一己修改電路之一特定範例性具體實施例之示意性方塊圖；及
圖13說明一含有脈波寬度調變模組之數位處理器，該模組具有動態可調整的相位補償能力、高速運算及多脈波寬度調變工作週期暫存器之同步更新。
本發明可進行各種修改且可採用替代形式。本發明之特定具體實施例已藉由範例方式，在圖式中說明且在本文中詳細加以說明。然而，應明白，本文所述的特定具體實施例並不意欲將本發明侷限於所揭示的特定形式。而意欲涵蓋屬於隨附申請專利範圍所定義的本發明之精神與範疇內的所有變更、替代及等效內容。
300．．．加法器-減法器
302．．．計時器/計數器
304．．．補償暫存器
306．．．週期暫存器
308．．．加法器
310．．．減法器
312．．．多工器(MUX)
314．．．比較器
316．．．工作週期暫存器
318．．．PWM輸出信號

Claims (5)

  1. 一種用於產生一相位補償脈波寬度調變(PWM)信號之裝置，其包含：一多計數器，其包含：一主計時器，其具有一遞增的主時間值；一週期暫存器，其具有一週期值；一第一比較器，其具有耦合於該主計時器之一第一輸入與耦合於該週期暫存器之一第二輸入，其中當該遞增主時間值與該週期值相等時，該第一比較器之一輸出重置該主時間值；及複數個脈波寬度調變(PWM)產生器，該複數個脈波寬度調變(PWM)產生器中的每一個包含：一補償暫存器；一PWM通道計時器，其具有耦合於該補償暫存器之一資料輸入、耦合於該第一比較器輸出之一載入輸入、一資料輸出及一重置輸入；一第二比較器，其具有耦合於該週期暫存器之一第一輸入、耦合於該PWM通道計時器之該資料輸出之一第二輸入，其中當該週期值與該PWM通道計時器之該資料輸出相等時，該第二比較器之一輸出重置該PWM通道計時器；一工作週期暫存器，其具有一工作週期值；及一第三比較器，其具有耦合於該工作週期暫存器之一第一輸入與耦合於該PWM通道計時器之該資料輸出之一第二輸入，及用於產生一相位補償PWM信號之一 輸出。
  2. 如請求項1之裝置，其進一步包含耦合於該主計時器、該補償暫存器、該週期暫存器及該工作週期暫存器之一數位處理器。
  3. 如請求項2之裝置，其中從由一微處理器、微控制器、數位信號處理器(DSP)、特定應用積體電路(ASIC)及可程式化邏輯陣列(PLA)所組成之群組中選擇該數位處理器。
  4. 如請求項1之裝置，其進一步包含複數個多工器，用於將複數個PWM工作週期值更新成該複數個脈波寬度調變(PWM)產生器中的個別PWM產生器之值。
  5. 一種用於產生一相位補償脈波寬度調變(PWM)信號之方法，該方法包含以下步驟：藉由一主計時器提供一隨時間增加的主時間值；藉由一週期暫存器提供一週期值；比較該遞增的主時間值與該週期值，其中當該遞增的主時間值與該週期值相等時，接著將該主時間值重置為零；藉由一補償暫存器提供一補償值；每當重置該主時間值為零時，設置一PWM通道時間值至該補償值；隨時間增加該PWM通道時間值；比較該PWM通道時間值與該週期值，其中當該PWM通道時間值與該週期值相等時，接著將該PWM通道時間 值重置為零；藉由一工作週期暫存器提供一工作週期值；及將該PWM通道時間值與該工作週期值做比較，其中若該PWM通道時間值係小於該工作週期值，則輸出該相位補償PWM信號。
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