JP2000278048A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP2000278048A JP2000278048A JP11079073A JP7907399A JP2000278048A JP 2000278048 A JP2000278048 A JP 2000278048A JP 11079073 A JP11079073 A JP 11079073A JP 7907399 A JP7907399 A JP 7907399A JP 2000278048 A JP2000278048 A JP 2000278048A
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Abstract
(57)【要約】
【課題】 遅延発生器のリセット時間が有限であること
に起因する出力周波数の制限を取り払うことができ、ク
ロック周波数までの出力を得ることができる周波数シン
セサイザを提供することを目的とするものである。 【解決手段】 オーバーフロー信号を遅延する方法によ
る位相補間型ダイレクトデジタルシンセサイザにおい
て、従来１つであった遅延発生器を複数個用い、パルス
分配回路の制御によって、上記複数の遅延発生器を順番
に動作させるものである。
に起因する出力周波数の制限を取り払うことができ、ク
ロック周波数までの出力を得ることができる周波数シン
セサイザを提供することを目的とするものである。 【解決手段】 オーバーフロー信号を遅延する方法によ
る位相補間型ダイレクトデジタルシンセサイザにおい
て、従来１つであった遅延発生器を複数個用い、パルス
分配回路の制御によって、上記複数の遅延発生器を順番
に動作させるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の基準周波数
から任意の周波数を発生する周波数シンセサイザに係
り、特に、無線通信機に用いられる高速周波数切替シン
セサイザの低消費電力化、広帯域化に関するものであ
る。
から任意の周波数を発生する周波数シンセサイザに係
り、特に、無線通信機に用いられる高速周波数切替シン
セサイザの低消費電力化、広帯域化に関するものであ
る。
【０００２】
【従来の技術】図６は、従来の周波数シンセサイザの一
例である位相補間型ダイレクトデジタルシンセサイザ１
００の構成を示す図である。
例である位相補間型ダイレクトデジタルシンセサイザ１
００の構成を示す図である。
【０００３】なお、上記従来の位相補間型ダイレクトデ
ジタルシンセサイザ１００は、参考文献「H. Nosaka et
al., “A phase interpolation direct digital synth
esizer with a digitally controlled delay generato
r,” in 1997 Symp. VLSI Circuits Dig., pp.75-76, J
une 1997」に開示されている。
ジタルシンセサイザ１００は、参考文献「H. Nosaka et
al., “A phase interpolation direct digital synth
esizer with a digitally controlled delay generato
r,” in 1997 Symp. VLSI Circuits Dig., pp.75-76, J
une 1997」に開示されている。
【０００４】従来の位相補間型ダイレクトデジタルシン
セサイザ１００において、アキュムレータ２２のビット
数をｎとし、クロック周期をＴとし、設定データをＳと
すると、２nＴの時間内に、アキュムレータ２２の出力
信号のうちのＭＳＢ（最上位ビット）に、Ｓ個のパルス
が含まれる。
セサイザ１００において、アキュムレータ２２のビット
数をｎとし、クロック周期をＴとし、設定データをＳと
すると、２nＴの時間内に、アキュムレータ２２の出力
信号のうちのＭＳＢ（最上位ビット）に、Ｓ個のパルス
が含まれる。
【０００５】このＭＳＢ信号は、時間軸がクロック周期
Ｔで量子化されているので、特殊な場合を除き、等間隔
には並ばず、不要波（スプリアス）成分を含む。遅延発
生器２４は、上記ＭＳＢ信号に含まれる各パルスを一定
の規則に従い、パルス毎に異なる遅延を施し、等間隔に
並べる。
Ｔで量子化されているので、特殊な場合を除き、等間隔
には並ばず、不要波（スプリアス）成分を含む。遅延発
生器２４は、上記ＭＳＢ信号に含まれる各パルスを一定
の規則に従い、パルス毎に異なる遅延を施し、等間隔に
並べる。
【０００６】ここで、パルス毎に異なる遅延を発生させ
る遅延時間データは、データ変換回路２３で演算され
る。出力回路２５として、ワンショットマルチバイブレ
ータまたはトグルフリップフロップ（Ｔ−ＦＦ）が用い
られている。出力回路２５としてワンショットマルチバ
イブレータを用いる場合、出力回路２５の出力周波数
は、次の式（１）で与えられる。
る遅延時間データは、データ変換回路２３で演算され
る。出力回路２５として、ワンショットマルチバイブレ
ータまたはトグルフリップフロップ（Ｔ−ＦＦ）が用い
られている。出力回路２５としてワンショットマルチバ
イブレータを用いる場合、出力回路２５の出力周波数
は、次の式（１）で与えられる。
【０００７】ｆ＝（Ｓ／２n）・ｆCLK … 式（１） ここで、ｆCLK は、クロック信号の周波数である。出力
回路２５としてＴ−ＦＦを使用した場合、式（１）で示
される周波数の１／２の周波数の出力パルスを得ること
ができる。ここで、設定データＳの設定可能範囲は、Ｓ
＜２n-1である。
回路２５としてＴ−ＦＦを使用した場合、式（１）で示
される周波数の１／２の周波数の出力パルスを得ること
ができる。ここで、設定データＳの設定可能範囲は、Ｓ
＜２n-1である。
【０００８】図７は、アキュムレータ２２のビット数ｎ
＝３、設定データＳ＝３である場合に、従来の周波数シ
ンセサイザ１００の動作を示すタイミングチャートであ
る。
＝３、設定データＳ＝３である場合に、従来の周波数シ
ンセサイザ１００の動作を示すタイミングチャートであ
る。
【０００９】図７において、（１）は、クロック２６、
（２）は、アキュムレータ２２の出力データの値θ、
（３）は、アキュムレータ２２の出力信号におけるＭＳ
Ｂ、（４）は、出力回路２５としてワンショットマルチ
バイブレータを使用した場合における出力信号２８を示
すものである。
（２）は、アキュムレータ２２の出力データの値θ、
（３）は、アキュムレータ２２の出力信号におけるＭＳ
Ｂ、（４）は、出力回路２５としてワンショットマルチ
バイブレータを使用した場合における出力信号２８を示
すものである。
【００１０】アキュムレータ２２の出力信号のうちのＭ
ＳＢ信号には、２nＴ＝８Ｔの時間内に、設定データＳ
＝３個のパルスが含まれている。遅延発生器２４は、ア
キュムレータ２２の出力データ値θに従ったδｔ（θ）
を発生し、等間隔にパルスが並ぶ出力信号２８を得る。
ＳＢ信号には、２nＴ＝８Ｔの時間内に、設定データＳ
＝３個のパルスが含まれている。遅延発生器２４は、ア
キュムレータ２２の出力データ値θに従ったδｔ（θ）
を発生し、等間隔にパルスが並ぶ出力信号２８を得る。
【００１１】これに対して、２nＴの時間内に、アキュ
ムレータ２２のオーバーフロー信号にもＳ個のパルスが
含まれる。このオーバーフロー信号に含まれる各パルス
に遅延を施し、等間隔に並べる方式の位相補間型ダイレ
クトデジタルシンセサイザも、参考文献「J.Nieznansk
i, “An alternative approach to the ROM-less direc
t digital synthesizer,” IEEE J.Solid-State Circui
ts, vol.33, pp.169-170, January 1998」に開示されて
いる。
ムレータ２２のオーバーフロー信号にもＳ個のパルスが
含まれる。このオーバーフロー信号に含まれる各パルス
に遅延を施し、等間隔に並べる方式の位相補間型ダイレ
クトデジタルシンセサイザも、参考文献「J.Nieznansk
i, “An alternative approach to the ROM-less direc
t digital synthesizer,” IEEE J.Solid-State Circui
ts, vol.33, pp.169-170, January 1998」に開示されて
いる。
【００１２】オーバーフロー信号を遅延する方法では、
「遅延発生器が一度動作してから、次の動作を開始でき
るまでの時間（リセット時間）が、クロック周期に比べ
て十分に小さい」という条件が満たされれば、設定デー
タＳの設定可能範囲を、Ｓ＜２nとすることができる。
「遅延発生器が一度動作してから、次の動作を開始でき
るまでの時間（リセット時間）が、クロック周期に比べ
て十分に小さい」という条件が満たされれば、設定デー
タＳの設定可能範囲を、Ｓ＜２nとすることができる。
【００１３】すなわち、上記オーバーフロー信号を遅延
する方法では、上記条件を満たすことができれば、上記
ＭＳＢ信号を遅延する方法と比較して、２倍の周波数ま
で高い周波数の信号を出力することができる。
する方法では、上記条件を満たすことができれば、上記
ＭＳＢ信号を遅延する方法と比較して、２倍の周波数ま
で高い周波数の信号を出力することができる。
【００１４】
【発明が解決しようとする課題】アキュムレータのＭＳ
Ｂ信号を遅延する方法による位相補間型ダイレクトデジ
タルシンセサイザは、上記のように、ある程度高い周波
数の信号を出力することができるが、クロック周波数の
半分までの周波数しか出力することができない。
Ｂ信号を遅延する方法による位相補間型ダイレクトデジ
タルシンセサイザは、上記のように、ある程度高い周波
数の信号を出力することができるが、クロック周波数の
半分までの周波数しか出力することができない。
【００１５】一方、アキュムレータのオーバーフロー信
号を遅延する方法による位相補間型ダイレクトデジタル
シンセサイザは、上記のように、「遅延発生器が一度動
作してから、次の動作を開始できるまでの時間（リセッ
ト時間）が、クロック周期に比べて十分に小さい」とい
う条件を満たせば、クロック周波数までの出力を得るこ
とができる。
号を遅延する方法による位相補間型ダイレクトデジタル
シンセサイザは、上記のように、「遅延発生器が一度動
作してから、次の動作を開始できるまでの時間（リセッ
ト時間）が、クロック周期に比べて十分に小さい」とい
う条件を満たせば、クロック周波数までの出力を得るこ
とができる。
【００１６】しかし、一般の遅延発生器では、そのリセ
ット時間として、クロック周期と同程度の時間か、また
はそれよりも長い時間を必要とし、オーバーフロー信号
を遅延する方法による位相補間型ダイレクトデジタルシ
ンセサイザによっても、クロック周波数の半分以下まで
の周波数しか出力することができないという問題があ
る。
ット時間として、クロック周期と同程度の時間か、また
はそれよりも長い時間を必要とし、オーバーフロー信号
を遅延する方法による位相補間型ダイレクトデジタルシ
ンセサイザによっても、クロック周波数の半分以下まで
の周波数しか出力することができないという問題があ
る。
【００１７】本発明は、遅延発生器のリセット時間が有
限であることに起因する出力周波数の制限を取り払うこ
とができ、クロック周波数までの出力を得ることができ
る周波数シンセサイザを提供することを目的とするもの
である。
限であることに起因する出力周波数の制限を取り払うこ
とができ、クロック周波数までの出力を得ることができ
る周波数シンセサイザを提供することを目的とするもの
である。
【００１８】
【課題を解決するための手段】本発明は、オーバーフロ
ー信号を遅延する方法による位相補間型ダイレクトデジ
タルシンセサイザにおいて、従来１つであった遅延発生
器を複数個用い、パルス分配回路の制御によって、上記
複数の遅延発生器を順番に動作させるものである。
ー信号を遅延する方法による位相補間型ダイレクトデジ
タルシンセサイザにおいて、従来１つであった遅延発生
器を複数個用い、パルス分配回路の制御によって、上記
複数の遅延発生器を順番に動作させるものである。
【００１９】
【発明の実施の形態および実施例】図１は、本発明の一
実施例である周波数シンセサイザ１０１を示すブロック
図である。
実施例である周波数シンセサイザ１０１を示すブロック
図である。
【００２０】周波数シンセサイザ１０１は、ｎビットの
アキュムレータ１と、データ変換回路２と、パルス分配
回路３と、遅延発生器４、５と、出力回路６と、パルス
幅調整回路２９とを有するものである。
アキュムレータ１と、データ変換回路２と、パルス分配
回路３と、遅延発生器４、５と、出力回路６と、パルス
幅調整回路２９とを有するものである。
【００２１】ｎビットのアキュムレータ１は、クロック
と周波数設定データＳとを入力し、上記クロックを入力
する毎に、周波数設定データＳを累積加算するものであ
り、その出力データをデータ変換回路２へ送出し、オー
バーフロー信号をパルス幅調整回路２９へ送出する回路
である。
と周波数設定データＳとを入力し、上記クロックを入力
する毎に、周波数設定データＳを累積加算するものであ
り、その出力データをデータ変換回路２へ送出し、オー
バーフロー信号をパルス幅調整回路２９へ送出する回路
である。
【００２２】データ変換回路２は、アキュムレータ１の
出力データに基づいて、アキュムレータ１が出力するオ
ーバーフロー信号を等間隔に並べるために必要な遅延時
間データを演算し、出力する回路である。すなわち、デ
ータ変換回路２は、減算演算の機能を持ち、オーバーフ
ロー信号が出力された時点におけるアキュムレータ１の
出力データθを取り込み、「２n−θ」に相当する遅延
時間データを出力する回路である。この減算演算する場
合、全減算器を用いることができ、この全減算器の代わ
りに、２の補数発生回路または１の補数発生回路を使用
するようにしてもよい。
出力データに基づいて、アキュムレータ１が出力するオ
ーバーフロー信号を等間隔に並べるために必要な遅延時
間データを演算し、出力する回路である。すなわち、デ
ータ変換回路２は、減算演算の機能を持ち、オーバーフ
ロー信号が出力された時点におけるアキュムレータ１の
出力データθを取り込み、「２n−θ」に相当する遅延
時間データを出力する回路である。この減算演算する場
合、全減算器を用いることができ、この全減算器の代わ
りに、２の補数発生回路または１の補数発生回路を使用
するようにしてもよい。
【００２３】パルス幅調整回路２９は、オーバーフロー
信号のパルス幅を、１クロック周期未満に短くする回路
である。
信号のパルス幅を、１クロック周期未満に短くする回路
である。
【００２４】このように、オーバーフロー信号のパルス
幅が１クロック周期未満に短くされるので、オーバーフ
ロー信号のパルスが連続して出力された場合に、２個の
パルスが一体化することを防止できる。
幅が１クロック周期未満に短くされるので、オーバーフ
ロー信号のパルスが連続して出力された場合に、２個の
パルスが一体化することを防止できる。
【００２５】パルス分配回路３は、パルス幅調整回路２
９がパルスを出力する毎に、そのパルスを２つの分配オ
ーバーフロー信号に振り分ける回路である。つまり、パ
ルス分配回路３は、パルス幅調整回路２９の出力信号を
入力し、これに含まれる各パルスを、第１の分配オーバ
ーフロー信号と、第２の分配オーバーフロー信号とに振
り分けて出力する回路である。すなわち、遅延発生器と
して、２つの遅延発生器（遅延発生器４、遅延発生器
５）を用いている（Ｎ＝２）ので、それぞれに分配オー
バーフロー信号を出力する。
９がパルスを出力する毎に、そのパルスを２つの分配オ
ーバーフロー信号に振り分ける回路である。つまり、パ
ルス分配回路３は、パルス幅調整回路２９の出力信号を
入力し、これに含まれる各パルスを、第１の分配オーバ
ーフロー信号と、第２の分配オーバーフロー信号とに振
り分けて出力する回路である。すなわち、遅延発生器と
して、２つの遅延発生器（遅延発生器４、遅延発生器
５）を用いている（Ｎ＝２）ので、それぞれに分配オー
バーフロー信号を出力する。
【００２６】第１の遅延発生器４は、第１の分配オーバ
ーフロー信号と、データ変換回路２が出力した遅延時間
データとを入力し、第１の分配オーバーフロー信号をト
リガとし、遅延時間データに従ったタイミングの後に、
パルスを出力するものである。つまり、第２の遅延発生
器４は、分配オーバーフロー信号を入力し、（（２n−
θ）／Ｓ）Ｔ＋Ｔ0経過後にパルスを出力する回路であ
る。なお、Ｔは、クロック周期、Ｔ0は、任意の一定期
間である。
ーフロー信号と、データ変換回路２が出力した遅延時間
データとを入力し、第１の分配オーバーフロー信号をト
リガとし、遅延時間データに従ったタイミングの後に、
パルスを出力するものである。つまり、第２の遅延発生
器４は、分配オーバーフロー信号を入力し、（（２n−
θ）／Ｓ）Ｔ＋Ｔ0経過後にパルスを出力する回路であ
る。なお、Ｔは、クロック周期、Ｔ0は、任意の一定期
間である。
【００２７】第２の遅延発生器５は、基本的には、第１
の遅延発生器４と同じであり、第２の分配オーバーフロ
ー信号と、データ変換回路２が出力した遅延時間データ
とを入力し、第２の分配オーバーフロー信号をトリガと
し、遅延時間データに従ったタイミングの後に、パルス
を出力するものである。
の遅延発生器４と同じであり、第２の分配オーバーフロ
ー信号と、データ変換回路２が出力した遅延時間データ
とを入力し、第２の分配オーバーフロー信号をトリガと
し、遅延時間データに従ったタイミングの後に、パルス
を出力するものである。
【００２８】出力回路６は、遅延発生器４の出力パルス
と遅延発生器５の出力パルスとを入力し、これらをトリ
ガとしてパルスを発生する回路であり、つまり、第１の
遅延発生器の出力パルス、第２の遅延発生器の出力パル
スの立ち上がり、または立ち下がりに同期して、パルス
を発生する回路であり、ワンショットマルチバイブレー
タまたはトグルフリップフロップ（Ｔ−ＦＦ）を使用し
た回路である。
と遅延発生器５の出力パルスとを入力し、これらをトリ
ガとしてパルスを発生する回路であり、つまり、第１の
遅延発生器の出力パルス、第２の遅延発生器の出力パル
スの立ち上がり、または立ち下がりに同期して、パルス
を発生する回路であり、ワンショットマルチバイブレー
タまたはトグルフリップフロップ（Ｔ−ＦＦ）を使用し
た回路である。
【００２９】出力回路６としてワンショットマルチバイ
ブレータを使用する場合、式（１）で示される基本周波
数である矩形波出力を得ることができる。一方、出力回
路６として、Ｔ−ＦＦを使用する場合、式（１）で示さ
れる基本周波数の１／２の周波数で、デューティ比が５
０％である矩形波出力を得ることができる。
ブレータを使用する場合、式（１）で示される基本周波
数である矩形波出力を得ることができる。一方、出力回
路６として、Ｔ−ＦＦを使用する場合、式（１）で示さ
れる基本周波数の１／２の周波数で、デューティ比が５
０％である矩形波出力を得ることができる。
【００３０】図２は、周波数シンセサイザ１０１の動作
例を示すタイムチャートである。
例を示すタイムチャートである。
【００３１】ここで、アキュムレータ１のビット数ｎ＝
３、設定データＳ＝５とすると、アキュムレータ１の出
力データθは、Ｓ＝５ずつ加算され、出力データθが２
n＝８に達すると、出力データθは、２n＝８の超過分に
なり、これらの動作を繰り返す。つまり、上記加算され
た値が２n＝８を超過した分が、出力データθであると
して出力され、上記動作を繰り返す（図２（２））。
３、設定データＳ＝５とすると、アキュムレータ１の出
力データθは、Ｓ＝５ずつ加算され、出力データθが２
n＝８に達すると、出力データθは、２n＝８の超過分に
なり、これらの動作を繰り返す。つまり、上記加算され
た値が２n＝８を超過した分が、出力データθであると
して出力され、上記動作を繰り返す（図２（２））。
【００３２】ここで、θ＋Ｓ≧２nを満たす期間、アキ
ュムレータ１は、オーバーフロー信号を出力する（図２
（３））。このオーバーフロー信号を受けて、パルス幅
調整回路２９は、オーバーフロー信号のパルス幅を１ク
ロック未満に短縮する（図２（４））。この機能は、た
とえばオーバーフロー信号（図２（３））とクロック７
（図２（１））との論理積をとることによって、簡単に
実現できる。
ュムレータ１は、オーバーフロー信号を出力する（図２
（３））。このオーバーフロー信号を受けて、パルス幅
調整回路２９は、オーバーフロー信号のパルス幅を１ク
ロック未満に短縮する（図２（４））。この機能は、た
とえばオーバーフロー信号（図２（３））とクロック７
（図２（１））との論理積をとることによって、簡単に
実現できる。
【００３３】パルス分配回路３は、パルス幅調整回路２
９の出力パルスを、第１の分配オーバーフロー信号（図
２（５））、第２の分配オーバーフロー信号（図２
（８））に振り分ける。
９の出力パルスを、第１の分配オーバーフロー信号（図
２（５））、第２の分配オーバーフロー信号（図２
（８））に振り分ける。
【００３４】たとえば、パルス幅調整回路２９の出力信
号（図２（４））のパルス（α）を、第１の分配オーバ
ーフロー信号へ振り分け、パルス幅調整回路２９の出力
信号（図２（４））のパルス（β）を、第２の分配オー
バーフロー信号へ振り分け、パルス幅調整回路２９出力
（図２（４））のパルス（γ）を、再び第１の分配オー
バーフロー信号へ振り分け、というように、交互にパル
スを振り分ける。
号（図２（４））のパルス（α）を、第１の分配オーバ
ーフロー信号へ振り分け、パルス幅調整回路２９の出力
信号（図２（４））のパルス（β）を、第２の分配オー
バーフロー信号へ振り分け、パルス幅調整回路２９出力
（図２（４））のパルス（γ）を、再び第１の分配オー
バーフロー信号へ振り分け、というように、交互にパル
スを振り分ける。
【００３５】遅延発生器４は、第１の分配オーバーフロ
ー信号（図２（５））が立ち上がってから、（（２n−
θ）／Ｓ）Ｔ＋Ｔ0経過後に、パルスを出力し、遅延発
生器５は、第２の分配オーバーフロー信号（図２
（７））が立ち上がってから、（２n−θ）／Ｓ）Ｔ＋
Ｔ0経過後に、パルスを出力する。
ー信号（図２（５））が立ち上がってから、（（２n−
θ）／Ｓ）Ｔ＋Ｔ0経過後に、パルスを出力し、遅延発
生器５は、第２の分配オーバーフロー信号（図２
（７））が立ち上がってから、（２n−θ）／Ｓ）Ｔ＋
Ｔ0経過後に、パルスを出力する。
【００３６】ここで、図２では、Ｔ0＝２Ｔとしてあ
る。出力回路６は、遅延発生器４、５からパルスが出力
される毎に、パルスを発生する（図２（７）。出力９
は、式（１）から、基本周波数（Ｓ／２n）ｆCLK＝（５
／８）ｆCLKの矩形波となる。
る。出力回路６は、遅延発生器４、５からパルスが出力
される毎に、パルスを発生する（図２（７）。出力９
は、式（１）から、基本周波数（Ｓ／２n）ｆCLK＝（５
／８）ｆCLKの矩形波となる。
【００３７】図３は、上記実施例における遅延発生器４
を示す回路図である。
を示す回路図である。
【００３８】遅延発生器４は、電流スイッチアレイ１
０、１１と、スイッチ１２、１３と、容量１４、１５
と、コンパレータ１６と、Ｓ側リーク信号入力端子１７
と、データＳ入力端子１８と、Ｋ側リーク信号入力端子
１９と、データＫ入力端子２０と、出力端子２１とを有
する。
０、１１と、スイッチ１２、１３と、容量１４、１５
と、コンパレータ１６と、Ｓ側リーク信号入力端子１７
と、データＳ入力端子１８と、Ｋ側リーク信号入力端子
１９と、データＫ入力端子２０と、出力端子２１とを有
する。
【００３９】次に、遅延発生器４の動作について説明す
る。
る。
【００４０】まず、遅延発生器４の初期状態では、電流
スイッチアレイ１０、１１中のスイッチは全てオフであ
り、スイッチ１２、１３はオンとなっており、容量１４
の電圧Ｖｓと容量１５の電圧Ｖｋとは、０である。
スイッチアレイ１０、１１中のスイッチは全てオフであ
り、スイッチ１２、１３はオンとなっており、容量１４
の電圧Ｖｓと容量１５の電圧Ｖｋとは、０である。
【００４１】遅延開始に先立ち、遅延開始の時刻の１ク
ロック周期前、データＫ入力端子２０にデータをセット
することによって、Ｋに比例した電流を、電流スイッチ
アレイ１１に流し込ませ、これと同時に、スイッチ１３
をオフにする。これによって、電圧Ｖｋが、時間に比例
して低下し始める。
ロック周期前、データＫ入力端子２０にデータをセット
することによって、Ｋに比例した電流を、電流スイッチ
アレイ１１に流し込ませ、これと同時に、スイッチ１３
をオフにする。これによって、電圧Ｖｋが、時間に比例
して低下し始める。
【００４２】遅延開始の時刻をｔ０とすると、時刻ｔに
（ｔ０−Ｔ≦ｔ≦ｔ０）おける容量１５の電圧Ｖｋは、 Ｖｋ＝−（ＫＩ０／Ｃ）・（ｔ−ｔ０＋Ｔ） … 式（２） で表わされる。ここで、Ｉ０は、電流スイッチアレイ１
１の単位電流である。
（ｔ０−Ｔ≦ｔ≦ｔ０）おける容量１５の電圧Ｖｋは、 Ｖｋ＝−（ＫＩ０／Ｃ）・（ｔ−ｔ０＋Ｔ） … 式（２） で表わされる。ここで、Ｉ０は、電流スイッチアレイ１
１の単位電流である。
【００４３】次に、時刻ｔ０において、データＫ入力端
子２０のデータを全てローにすることによって、電流ス
イッチアレイ１１の全ての電流スイッチをオフにする。
これ以降（ｔ０≦ｔ）の電圧Ｖｋはホールド状態にな
り、 Ｖｋ＝−（ＫＩ０／Ｃ）・Ｔ … 式（３） で表わされる。
子２０のデータを全てローにすることによって、電流ス
イッチアレイ１１の全ての電流スイッチをオフにする。
これ以降（ｔ０≦ｔ）の電圧Ｖｋはホールド状態にな
り、 Ｖｋ＝−（ＫＩ０／Ｃ）・Ｔ … 式（３） で表わされる。
【００４４】一方、遅延開始時刻ｔ０に、設定データＳ
入力端子１８にデータをセットすることによって、設定
データＳに比例した電流を、電流スイッチアレイ１０に
流し込ませ、これと同時に、スイッチ１２をオフにす
る。これによって、電圧Ｖｓが時間に比例して低下し始
める。時刻ｔ（ｔ０≦ｔ）におけるＶｓは、 Ｖｓ＝−（ＳＩ０／Ｃ）・（ｔ−ｔ０） … 式（４） で表わされる。
入力端子１８にデータをセットすることによって、設定
データＳに比例した電流を、電流スイッチアレイ１０に
流し込ませ、これと同時に、スイッチ１２をオフにす
る。これによって、電圧Ｖｓが時間に比例して低下し始
める。時刻ｔ（ｔ０≦ｔ）におけるＶｓは、 Ｖｓ＝−（ＳＩ０／Ｃ）・（ｔ−ｔ０） … 式（４） で表わされる。
【００４５】コンパレータ１６は、電圧ＶｋとＶｓとの
一致を検出する。時刻ｔ０から、電圧ＶｋとＶｓとが一
致するまでの時間ｔｄは、式（３）、式（４）より ｔｄ＝（Ｋ／Ｓ）・Ｔ … 式（５） で表わされる。
一致を検出する。時刻ｔ０から、電圧ＶｋとＶｓとが一
致するまでの時間ｔｄは、式（３）、式（４）より ｔｄ＝（Ｋ／Ｓ）・Ｔ … 式（５） で表わされる。
【００４６】遅延発生器５の構成、動作は、遅延発生器
４の構成、動作と同様である。
４の構成、動作と同様である。
【００４７】図４は、周波数シンセサイザ１０１の動作
例を示すタイムチャートであり、遅延発生器４、５の内
部波形を含めた動作例を示すタイムチャートである。
例を示すタイムチャートであり、遅延発生器４、５の内
部波形を含めた動作例を示すタイムチャートである。
【００４８】ビット数ｎ＝３、設定データＳ＝５、Ｔ０
＝２Ｔとした場合の動作について説明する。
＝２Ｔとした場合の動作について説明する。
【００４９】図４において、（１）は、クロック７、
（２）は、アキュムレータ１の出力データθ、（３）は
アキュムレータ１のオーバーフロー信号、（４）は、パ
ルス幅調整回路２９の出力、（５）は、パルス分配回路
３の出力のうち、第１の分配オーバーフロー信号、
（６）は、遅延発生器４のＶｋ、（７）は、遅延発生器
４のＶｓ、（８）は、パルス分配回路３出力のうち、第
２の分配オーバーフロー信号、（９）は、遅延発生器５
のＶｋ、（１０）は、遅延発生器５のＶｓ、（１１）
は、出力回路６としてワンショットマルチバイブレータ
を使用した場合における出力９をそれぞれ示している。
また、図２において、（７‘）は、遅延発生器４のＶｋ
とＶｓとを共に示す図であり、（１０‘）は、遅延発生
器５のＶｋとＶｓとを共に示す図である。
（２）は、アキュムレータ１の出力データθ、（３）は
アキュムレータ１のオーバーフロー信号、（４）は、パ
ルス幅調整回路２９の出力、（５）は、パルス分配回路
３の出力のうち、第１の分配オーバーフロー信号、
（６）は、遅延発生器４のＶｋ、（７）は、遅延発生器
４のＶｓ、（８）は、パルス分配回路３出力のうち、第
２の分配オーバーフロー信号、（９）は、遅延発生器５
のＶｋ、（１０）は、遅延発生器５のＶｓ、（１１）
は、出力回路６としてワンショットマルチバイブレータ
を使用した場合における出力９をそれぞれ示している。
また、図２において、（７‘）は、遅延発生器４のＶｋ
とＶｓとを共に示す図であり、（１０‘）は、遅延発生
器５のＶｋとＶｓとを共に示す図である。
【００５０】遅延発生器４と遅延発生器５とは、タイミ
ングがずれることを除けば互いに同様の動作をする。し
たがって、ここでは、遅延発生器４に注目して説明す
る。
ングがずれることを除けば互いに同様の動作をする。し
たがって、ここでは、遅延発生器４に注目して説明す
る。
【００５１】パルス分配回路３の出力信号である第１の
分配オーバーフロー信号（図４（５））中のパルス
（α）に注目すると、このパルス（α）が立ち上がって
からクロック周期経過後に、遅延発生器４の電圧Ｖｋ
が、図４（６）に示すように、データＫ＝８−５＝３に
比例した傾きで変化し始め、さらにクロック周期後に一
定電圧にホールドされる。これと同時に、図４（７）に
示すように、データＳ＝５に比例した傾きで、遅延発生
器４の電圧Ｖｓが変化し始める。パルス（α）が立ち上
がってから、（３／５）Ｔ＋２Ｔ経過後に、両電圧が一
致する。これに伴い、出力回路６として使用されている
ワンショットマルチバイブレータがパルスを発生する。
分配オーバーフロー信号（図４（５））中のパルス
（α）に注目すると、このパルス（α）が立ち上がって
からクロック周期経過後に、遅延発生器４の電圧Ｖｋ
が、図４（６）に示すように、データＫ＝８−５＝３に
比例した傾きで変化し始め、さらにクロック周期後に一
定電圧にホールドされる。これと同時に、図４（７）に
示すように、データＳ＝５に比例した傾きで、遅延発生
器４の電圧Ｖｓが変化し始める。パルス（α）が立ち上
がってから、（３／５）Ｔ＋２Ｔ経過後に、両電圧が一
致する。これに伴い、出力回路６として使用されている
ワンショットマルチバイブレータがパルスを発生する。
【００５２】このようにして発生されるパルス（出力９
に含まれるパルス）は、正確に等間隔に並ぶ。このこと
は、図４（２）に点線で示す仮想的な三角波が等間隔で
並んでいることによって、幾何学的に理解することがで
き、出力回路６の出力信号９である各パルスが、これと
同じタイミングで発生していることから明らかである。
に含まれるパルス）は、正確に等間隔に並ぶ。このこと
は、図４（２）に点線で示す仮想的な三角波が等間隔で
並んでいることによって、幾何学的に理解することがで
き、出力回路６の出力信号９である各パルスが、これと
同じタイミングで発生していることから明らかである。
【００５３】図５は、周波数シンセサイザ１０１をハー
ドウェアで実現化した場合における波形を示す図であ
る。
ドウェアで実現化した場合における波形を示す図であ
る。
【００５４】図５に示す場合の条件は、ビット数ｎ＝
４、設定データＳ＝１０、クロック周波数ｆCLK＝２０
ＭＨｚである。
４、設定データＳ＝１０、クロック周波数ｆCLK＝２０
ＭＨｚである。
【００５５】図５において、（１）は、クロックの波
形、（２）は、遅延発生器４の電圧Ｖｋ、Ｖｓの波形、
（３）は、出力回路６としてワンショットマルチバイブ
レータを使用したときの出力信号波形である。
形、（２）は、遅延発生器４の電圧Ｖｋ、Ｖｓの波形、
（３）は、出力回路６としてワンショットマルチバイブ
レータを使用したときの出力信号波形である。
【００５６】出力周波数は、式（１）から、（１０／１
６）・ｆCLK＝１２．５ＭＨｚである。すなわち、クロ
ック８周期の時間（４００ｎｓ）内に、出力信号には、
正確に５個のパルスが含まれている。
６）・ｆCLK＝１２．５ＭＨｚである。すなわち、クロ
ック８周期の時間（４００ｎｓ）内に、出力信号には、
正確に５個のパルスが含まれている。
【００５７】周波数シンセサイザ１０１は、従来の周波
数シンセサイザの限界であったクロック周波数の半分の
周波数を超える周波数を出力できることが実証された。
数シンセサイザの限界であったクロック周波数の半分の
周波数を超える周波数を出力できることが実証された。
【００５８】上記実施例は、１つの遅延発生器が遅延動
作を行っている間に、他の全ての遅延発生器がリセット
動作を行うことができるので、有限である遅延発生器の
リセット時間を、実効上ゼロにすることができる。これ
によって、遅延発生器のリセット時間が有限であること
に起因する出力周波数の制限が取り払われ、クロック周
波数までの出力を得ることができる。
作を行っている間に、他の全ての遅延発生器がリセット
動作を行うことができるので、有限である遅延発生器の
リセット時間を、実効上ゼロにすることができる。これ
によって、遅延発生器のリセット時間が有限であること
に起因する出力周波数の制限が取り払われ、クロック周
波数までの出力を得ることができる。
【００５９】上記実施例によれば、比較的大きい電力を
消費するデジタル部の回路規模、動作周波数を変えるこ
となく、消費電力が比較的少ないアナログ回路を増やす
ことによって、従来の約２倍の周波数まで発生すること
ができる。このことは、従来の周波数シンセサイザを２
倍の周波数で動作させる場合に比べ、低消費電力であ
り、従来の周波数シンセサイザの出力を２逓倍する場合
に比べて、スプリアス特性が優れている。
消費するデジタル部の回路規模、動作周波数を変えるこ
となく、消費電力が比較的少ないアナログ回路を増やす
ことによって、従来の約２倍の周波数まで発生すること
ができる。このことは、従来の周波数シンセサイザを２
倍の周波数で動作させる場合に比べ、低消費電力であ
り、従来の周波数シンセサイザの出力を２逓倍する場合
に比べて、スプリアス特性が優れている。
【００６０】なお、上記実施例では、２つの遅延発生器
（遅延発生器４、遅延発生器５）を使用しているが、遅
延発生器の数Ｎを３以上の任意の整数にしてもよい。つ
まり、パルス分配回路３は、パルス幅調整回路２９がパ
ルスを出力する毎に、そのパルスを３つ以上に分配オー
バーフロー信号に振り分けるようにしてもよい。この場
合、振り分けられた分配オーバーフロー信号の数と同じ
数だけ、遅延発生回路を設ける必要がある。
（遅延発生器４、遅延発生器５）を使用しているが、遅
延発生器の数Ｎを３以上の任意の整数にしてもよい。つ
まり、パルス分配回路３は、パルス幅調整回路２９がパ
ルスを出力する毎に、そのパルスを３つ以上に分配オー
バーフロー信号に振り分けるようにしてもよい。この場
合、振り分けられた分配オーバーフロー信号の数と同じ
数だけ、遅延発生回路を設ける必要がある。
【００６１】すなわち、この場合における周波数シンセ
サイザは、クロックと周波数設定データとを入力し、上
記クロックを入力する毎に、上記周波数設定データを累
積加算するアキュムレータと、上記アキュムレータが出
力するオーバーフロー信号を等間隔に出力するために必
要な遅延時間データを、上記アキュムレータの出力デー
タに基づいて演算し、出力するデータ変換回路と、上記
オーバーフロー信号のパルス幅を、１クロック周期未満
の幅に調整するパルス幅調整回路と、上記パルス幅調整
回路が出力するパルスを、第１の分配オーバーフロー信
号、……、第Ｎの分配オーバーフロー信号（Ｎは任意の
自然数）に順番に振り分け、出力するパルス分配回路
と、上記第１の分配オーバーフロー信号と、上記遅延時
間データとを入力し、上記第１の分配オーバーフロー信
号をトリガとし、上記遅延時間データに従ったタイミン
グの後に、パルスを出力する第１の遅延発生器と、…
…、上記第Ｎの分配オーバーフロー信号と、上記遅延時
間データとを入力し、上記第Ｎの分配オーバーフロー信
号をトリガとし、上記遅延時間データに応じたタイミン
グの後に、パルスを出力する第Ｎの遅延発生器とによっ
て構成されているＮ個の遅延発生器と、上記Ｎ個の遅延
発生器の出力パルスの立ち上がり、または立ち下がりに
同期してパルスを発生する出力回路とを有する周波数シ
ンセサイザである。
サイザは、クロックと周波数設定データとを入力し、上
記クロックを入力する毎に、上記周波数設定データを累
積加算するアキュムレータと、上記アキュムレータが出
力するオーバーフロー信号を等間隔に出力するために必
要な遅延時間データを、上記アキュムレータの出力デー
タに基づいて演算し、出力するデータ変換回路と、上記
オーバーフロー信号のパルス幅を、１クロック周期未満
の幅に調整するパルス幅調整回路と、上記パルス幅調整
回路が出力するパルスを、第１の分配オーバーフロー信
号、……、第Ｎの分配オーバーフロー信号（Ｎは任意の
自然数）に順番に振り分け、出力するパルス分配回路
と、上記第１の分配オーバーフロー信号と、上記遅延時
間データとを入力し、上記第１の分配オーバーフロー信
号をトリガとし、上記遅延時間データに従ったタイミン
グの後に、パルスを出力する第１の遅延発生器と、…
…、上記第Ｎの分配オーバーフロー信号と、上記遅延時
間データとを入力し、上記第Ｎの分配オーバーフロー信
号をトリガとし、上記遅延時間データに応じたタイミン
グの後に、パルスを出力する第Ｎの遅延発生器とによっ
て構成されているＮ個の遅延発生器と、上記Ｎ個の遅延
発生器の出力パルスの立ち上がり、または立ち下がりに
同期してパルスを発生する出力回路とを有する周波数シ
ンセサイザである。
【００６２】上記場合、パルス分配回路３として、たと
えばＮ段リングカウンタを使用することができる。
えばＮ段リングカウンタを使用することができる。
【００６３】なお、特に、周波数シンセサイザ１０１の
ようにＮ＝２とした場合、２段リングカウンタを使用す
ることもできるが、Ｔ−ＦＦを使用することができる。
ようにＮ＝２とした場合、２段リングカウンタを使用す
ることもできるが、Ｔ−ＦＦを使用することができる。
【００６４】
【発明の効果】本発明によれば、従来１つであった遅延
発生器を複数個利用し、それらを順番に動作させること
によって、遅延発生器のリセット時間が有限であること
による周波数シンセサイザの出力周波数の制限を取り除
くことが可能であり、これによって、従来のダイレクト
デジタルシンセサイザの出力周波数の限界であったクロ
ック周波数の半分を超え、クロック周波数までの出力周
波数を発生することが可能であるという効果を奏する。
発生器を複数個利用し、それらを順番に動作させること
によって、遅延発生器のリセット時間が有限であること
による周波数シンセサイザの出力周波数の制限を取り除
くことが可能であり、これによって、従来のダイレクト
デジタルシンセサイザの出力周波数の限界であったクロ
ック周波数の半分を超え、クロック周波数までの出力周
波数を発生することが可能であるという効果を奏する。
【図１】本発明の第１の実施例である周波数シンセサイ
ザ１０１を示すブロック図である。
ザ１０１を示すブロック図である。
【図２】周波数シンセサイザ１０１の動作例を示すタイ
ムチャートである。
ムチャートである。
【図３】上記実施例におけるの遅延発生器４を示す回路
図である。
図である。
【図４】周波数シンセサイザ１０１の動作例を示すタイ
ムチャートである。
ムチャートである。
【図５】周波数シンセサイザ１０１をハードウェアで実
現化した場合における波形を示す図である。
現化した場合における波形を示す図である。
【図６】従来の周波数シンセサイザの一例である位相補
間型ダイレクトデジタルシンセサイザ１００の構成を示
す図である。
間型ダイレクトデジタルシンセサイザ１００の構成を示
す図である。
【図７】ｎ＝３、設定データＳ＝３である場合におい
て、従来の周波数シンセサイザの動作を示すタイミング
チャートである。
て、従来の周波数シンセサイザの動作を示すタイミング
チャートである。
１…アキュムレータ、 ２…データ変換回路、 ３…パルス分配回路、 ４、５…遅延発生器、 ６…出力回路、 ７…クロック入力端子、 ８…設定データＳ入力端子、 ９…出力端子、 １０、１１…電流スイッチアレイ、 １２、１３…スイッチ、 １４、１５…容量、 １６…コンパレータ、 １７…Ｓ側リーク入力端子、 １８…データＳ入力端子、 １９…Ｋ側リーク入力端子、 ２０…データＫ入力端子、 ２１…出力端子、 ２２…アキュムレータ、 ２３…データ変換回路、 ２４…遅延発生器、 ２５…出力回路、 ２６…クロック入力端子、 ２７…設定データＳ入力端子、 ２８…出力端子、 ２９…パルス幅調整回路。
Claims (4)
- 【請求項１】 クロックと周波数設定データとを入力
し、上記クロックを入力する毎に、上記周波数設定デー
タを累積加算するアキュムレータと；上記アキュムレー
タが出力するオーバーフロー信号を等間隔に出力するた
めに必要な遅延時間データを、上記アキュムレータの出
力データに基づいて演算し、出力するデータ変換回路
と；上記オーバーフロー信号のパルス幅を、１クロック
周期未満の幅に調整するパルス幅調整回路と；上記パル
ス幅調整回路が出力するパルスを、第１の分配オーバー
フロー信号、……、第Ｎの分配オーバーフロー信号（Ｎ
は任意の自然数）に順番に振り分け、出力するパルス分
配回路と；上記第１の分配オーバーフロー信号と、上記
遅延時間データとを入力し、上記第１の分配オーバーフ
ロー信号をトリガとし、上記遅延時間データに従ったタ
イミングの後に、パルスを出力する第１の遅延発生器
と、……、上記第Ｎの分配オーバーフロー信号と、上記
遅延時間データとを入力し、上記第Ｎの分配オーバーフ
ロー信号をトリガとし、上記遅延時間データに応じたタ
イミングの後に、パルスを出力する第Ｎの遅延発生器と
によって構成されているＮ個の遅延発生器と；上記Ｎ個
の遅延発生器の出力パルスの立ち上がり、または立ち下
がりに同期してパルスを発生する出力回路と；を有する
ことを特徴とする周波数シンセサイザ。 - 【請求項２】 クロックと周波数設定データとを入力
し、上記クロックを入力する毎に、上記周波数設定デー
タを累積加算するアキュムレータと；このアキュムレー
タの出力データから、上記アキュムレータが出力するオ
ーバーフロー信号を等間隔に並べるために必要な遅延時
間データを演算し、出力するデータ変換回路と；上記オ
ーバーフロー信号のパルス幅を１クロック周期未満にす
るパルス幅調整回路と；上記パルス幅調整回路の出力信
号を入力し、これに含まれる各パルスを、第１の分配オ
ーバーフロー信号と、第２の分配オーバーフロー信号と
に振り分けて出力するパルス分配回路と；上記第１の分
配オーバーフロー信号と、上記遅延時間データとを入力
し、上記第１の分配オーバーフロー信号をトリガとし、
上記遅延時間データに従ったタイミングの後に、パルス
を出力する第１の遅延発生器と；上記第２の分配オーバ
ーフロー信号と、上記遅延時間データとを入力し、上記
第２の分配オーバーフロー信号をトリガとし、上記遅延
時間データに従ったタイミングの後に、パルスを出力す
る第２の遅延発生器と；上記第１の遅延発生器の出力パ
ルス、上記第２の遅延発生器の出力パルスの立ち上が
り、または立ち下がりに同期して、パルスを発生する出
力回路と；を有することを特徴とする周波数シンセサイ
ザ。 - 【請求項３】 請求項１において、 上記パルス分配回路は、Ｎ段リングカウンタを用いた回
路であることを特徴とする周波数シンセサイザ。 - 【請求項４】 請求項２において、 上記パルス分配回路は、トグルフリップフロップを用い
た回路であることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079073A JP2000278048A (ja) | 1999-03-24 | 1999-03-24 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079073A JP2000278048A (ja) | 1999-03-24 | 1999-03-24 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278048A true JP2000278048A (ja) | 2000-10-06 |
Family
ID=13679726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11079073A Pending JP2000278048A (ja) | 1999-03-24 | 1999-03-24 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000278048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058238A1 (fr) * | 2001-01-17 | 2002-07-25 | Mitsubishi Denki Kabushiki Kaisha | Generateur d'impulsions de frequence variable |
-
1999
- 1999-03-24 JP JP11079073A patent/JP2000278048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058238A1 (fr) * | 2001-01-17 | 2002-07-25 | Mitsubishi Denki Kabushiki Kaisha | Generateur d'impulsions de frequence variable |
| DE10195741B3 (de) * | 2001-01-17 | 2013-06-13 | Mitsubishi Denki K.K. | Impulsgenerator mit variabler Frequenz |
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