JP5588219B2 - クロック生成回路 - Google Patents

Description

本発明の実施形態はクロック生成回路に関する。

デジタル回路が常に一定周波数のクロック信号に同期して動作すると、大きなクロックノイズが発生し、他の電子機器に悪影響を与えてしまう。特に自動車の内部など限られたスペースに多くの電子機器が配置される場合、この問題は顕著である。そのため、スペクトラム拡散技術を用いてクロックノイズの低減を図る種々のクロック生成回路が提案されている。

その中でも、ランダムノイズが加算された電圧に応じた周波数で発振する電圧制御発振器を用いたＰＬＬ（Phase-Locked Loop）回路により、スペクトラム拡散されたクロック信号を生成する手法が一般的である。しかしながら、ＰＬＬ回路を構成するにはミキサ、ループフィルタ、電圧制御発振器、および分周器が必要であり、回路規模が大きくなってしまうという問題がある。

特開２００１−２０２１５３号公報

本発明は、小規模な回路で、クロックノイズが小さなクロック信号を生成できるクロック生成回路を提供するものである。

本実施形態によれば、第１の電流生成回路と、第１の電圧生成回路と、第１の比較回路
と、第２の電流生成回路と、第２の電圧生成回路と、第２の比較回路と、クロック出力回
路と、制御回路と、を備えるクロック生成回路が提供される。第１の電流生成回路は、第
１の電流を生成する。第１の電圧生成回路は、前記第１の電流により充電または放電され
る第１の容量を有し、クロック信号が第１の値である場合は前記第１の容量を充電して時
間の経過とともに増加する第１の電圧を第１のノードに生成する。第１の比較回路は、前
記第1の電圧と第1の閾値電圧とを比較して、第1の比較結果を生成する。第２の電流生成
回路は、第２の電流を生成する。第２の電圧生成回路は、前記第２の電流により充電また
は放電される第２の容量を有し、前記クロック信号が前記第１の値と異なる第２の値であ
る場合は前記第２の容量を充電して時間の経過とともに増加する第２の電圧を前記第１の
ノードとは異なる第２のノードに生成する。第２の比較回路は、前記第２の電圧と第２の
閾値電圧とを比較して、第２の比較結果を生成する。クロック出力回路は、前記第１およ
び第２の比較結果が変化するタイミングに同期して位相が変化する前記クロック信号を生
成する。制御回路は、前記クロック信号に同期して乱数を生成し、この乱数に応じて、前
記第１の閾値電圧および前記第２の閾値電圧を可変制御する。

本発明の第１の実施形態に係るクロック生成回路１００の概略ブロック図。 図１のクロック生成回路１００の各回路の内部構成の一例を示す図。 図２のクロック生成回路１００の動作の一例を示すタイミング図。 閾値電圧Ｖｔｈを可変制御した場合の、図２のクロック生成回路１００の動作の一例を示すタイミング図。 図２の変形例であるクロック生成回路１０１の制御回路８ａおよび第１の比較回路５ａの内部構成を示す図。 第２の実施形態に係るクロック生成回路の制御回路８ｂの内部構成の一例を示す図。 ＰＲＮ生成回路８１の内部構成の一例を示す図。 図７のＰＲＮ生成回路８１の動作の一例を示す図。 Ｄ／Ａコンバータ８５の内部構成の一例を示す図。 本発明の第３の実施形態に係るクロック生成回路１０２の内部構成を示す図。 図１０のクロック生成回路１０２の動作の一例を示すタイミング図。 本発明の第４の実施形態に係るクロック生成回路１０３の内部構成を示す図。 図１２のクロック生成回路１０３の動作の一例を示すタイミング図。 図２の変形例であるクロック生成回路１０４の内部構成を示す図。 図２の別の変形例であるクロック生成回路１０５の内部構成を示す図。 図１５のクロック生成回路１０５の動作の一例を示すタイミング図。 図１の変形例であるクロック生成回路１０６の概略構成を示す図。

以下、本発明に係るクロック生成回路の実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るクロック生成回路１００の概略ブロック図である。図１のクロック生成回路１００は、第１および第２の電流生成回路１，２と、第１および第２の電圧生成回路３，４と、第１および第２の比較回路５，６と、クロック出力回路７と、制御回路８とを備えている。クロック生成回路１００は１つのチップで実現してもよいし、ディスクリート部品で実装してもよい。クロック生成回路１００が生成するクロック信号ＣＬＫは、例えば車載モータのコントローラ（不図示）で用いられる。

第１の電流生成回路１は一定電流（第１の電流）Ｉｒｅｆ１を生成し、第１の電圧生成回路３に供給する。第１の電圧生成回路３は、クロック出力回路７が生成するクロック信号ＣＬＫの位相を反転させた反転クロック信号／ＣＬＫの位相に応じて時間の経過とともに増加または減少する電圧ＶＣ１（第１の電圧）を生成する。第１の比較回路５は、電圧ＶＣ１と閾値電圧（第１の閾値電圧）Ｖｔｈとを比較して、比較結果（第１の比較結果）をクロック出力回路７に供給する。

第２の電流生成回路２は一定電流（第２の電流）Ｉｒｅｆ２を生成し、第２の電圧生成回路４に供給する。第２の電圧生成回路４は、クロック出力回路７が生成するクロック信号ＣＬＫの位相に応じて時間の経過とともに増加または減少する電圧ＶＣ２（第２の電圧）を生成する。第２の比較回路６は、電圧ＶＣ２と閾値電圧（第２の閾値電圧）Ｖｔｈとを比較して、比較結果（第２の比較結果）をクロック出力回路７に供給する。

クロック出力回路７は、第１および第２の比較回路５，６の比較結果が変化するタイミングに同期して位相が変化するクロック信号ＣＬＫを生成する。制御回路８はクロック信号ＣＬＫに同期して擬似乱数（Pseudo Random Noise：ＰＲＮ）を生成し、この乱数に応じて閾値電圧Ｖｔｈを可変制御する。ここで、擬似乱数とは、ある周期を持ちその周期内では値がランダムに変化する乱数をいう。

図２は、図１のクロック生成回路１００の各回路の内部構成の一例を示す図である。

第１の電流生成回路１は、一定電流Ｉｒｅｆ１を生成する電流源１１を有する。

第１の電圧生成回路３は、電流源１１と接地端子との間に並列接続される容量（第１の容量）Ｃ１とＮＭＯＳトランジスタＱ１とを有する。トランジスタＱ１のゲートには反転クロック信号／ＣＬＫが入力される。反転クロック信号／ＣＬＫがロウの場合、トランジスタＱ１がオフするため、一定電流Ｉｒｅｆ１により容量Ｃ１が充電される。よって、第１の電圧生成回路３は時間の経過とともに線形に増加する電圧ＶＣ１を生成する。このときの電圧ＶＣ１と時間ｔとの関係は以下の（１）式により表される。
ＶＣ１＝（Ｉｒｅｆ１／Ｃ１）＊ｔ ・・・（１）

一方、反転クロック信号／ＣＬＫがハイの場合、トランジスタＱ１がオンして、ソース・ドレイン間が導通する。そのため、第１の電圧生成回路３は時間の経過とともに減少する電圧ＶＣ１を生成する。

第１の比較回路５は、正入力端子に閾値電圧Ｖｔｈが、負入力端子に電圧ＶＣ１がそれぞれ入力される比較器５１を有する。第１の比較回路５は、ＶＣ１＜Ｖｔｈの場合はハイを、Ｖｔｈ≦ＶＣ１の場合はロウをそれぞれ出力する。

第２の電流生成回路２および第２の比較回路６の内部構成は、それぞれ第１の電流生成回路１および第１の比較回路５の内部構成と同様である。また、第２の電圧生成回路４の内部構成は、トランジスタＱ２のゲートにクロック信号ＣＬＫが入力される点を除いて、第１の電圧生成回路３と内部構成と同様である。クロック信号ＣＬＫがロウの場合、トランジスタＱ２がオフするため、第２の電圧生成回路４内の容量（第２の容量）Ｃ２が充電される。よって、第２の電圧生成回路４は時間の経過とともに線形に増加する電圧ＶＣ２を生成する。このときの電圧ＶＣ２と時間ｔとの関係は以下の（２）式により表される。
ＶＣ２＝（Ｉｒｅｆ２／Ｃ２）＊ｔ ・・・（２）

クロック出力回路７は、フリップフロップ７１とインバータ７２とを有する。フリップフロップ７１には第１および第２の比較回路５，６の出力信号が入力され、反転クロック信号／ＣＬＫを出力する。フリップフロップ７１は第１の比較回路５の出力信号がハイからロウに変化するタイミングに同期して反転クロック信号／ＣＬＫをハイに設定し、第２の比較回路６の出力信号がハイからロウに変化するタイミングに同期して反転クロック信号／ＣＬＫをロウに設定する。その他の場合、フリップフロップ７１は出力値を保持する。インバータ７２は反転クロック信号／ＣＬＫの位相を反転してクロック信号ＣＬＫを生成する。

制御回路８は、擬似乱数を生成するＰＲＮ生成回路８１と、高基準電圧（第１の基準電圧）Ｖｔｈ＿Ｈを生成する電圧源（第１の電圧源）８２と、低基準電圧（第２の基準電圧）Ｖｔｈ＿Ｌを生成する電圧源（第２の電圧源）８３と、選択回路８４とを有する。ＰＲＮ生成回路８１はクロック信号ＣＬＫに同期して１ビットの擬似乱数ＰＲＮを生成する。選択回路８４は、擬似乱数ＰＲＮがロウの場合は低基準電圧Ｖｔｈ＿Ｌを、ハイの場合は高基準電圧Ｖｔｈ＿Ｈをそれぞれ選択し、第１および第２の比較回路５，６の閾値電圧Ｖｔｈとして供給する。

一定電流Ｉｒｅｆ１と一定電流Ｉｒｅｆ２、容量Ｃ１と容量Ｃ２、第１および第２の比較回路の閾値電圧Ｖｔｈはそれぞれ異なっていてもよいが、以下では特に断らない限り同一であるとする。

図３は、図２のクロック生成回路１００の動作の一例を示すタイミング図である。比較器５１，６１やフリップフロップ７１、配線等による信号の遅延は無視する。まずは、常に一定の閾値電圧Ｖｔｈが第１および第２の比較回路５，６に供給されるものとする。

時刻ｔ０において、反転クロック信号／ＣＬＫがハイで、クロック信号ＣＬＫがロウであると仮定する。時刻ｔ０では、反転クロック信号／ＣＬＫがハイであるため、第１の電圧生成回路３内のトランジスタＱ１はオンし、ソース・ドレイン間は導通する。よって、電圧ＶＣ１は０Ｖである。一方、クロック信号ＣＬＫがロウであるため、第２の電圧生成回路４内のトランジスタＱ２はオフである。よって、一定電流Ｉｒｅｆ２により容量Ｃ２は充電され、上記（２）式に従って電圧ＶＣ２は線形に増加する。

時刻ｔ１で電圧ＶＣ２が閾値電圧Ｖｔｈに達すると、第２の比較回路６の出力信号はハイからロウに変化する。これに同期して、フリップフロップ７１は反転クロック信号／ＣＬＫをロウに設定する。さらに、インバータ７２はクロック信号ＣＬＫをハイに設定する。

クロック信号ＣＬＫがハイに設定されると、第２の電圧生成回路４内のトランジスタＱ２はオンし、ソース・ドレイン間は導通する。よって、電圧ＶＣ２は急激に減少し、やがて０Ｖになる。電圧ＶＣ２が閾値電圧Ｖｔｈより低くなると第２の比較回路６の出力は再びハイに変化するが、フリップフロップ７１が出力する反転クロック信号／ＣＬＫはロウのままである。よって、クロック信号ＣＬＫはハイのままである。

一方、時刻ｔ１で反転クロック信号／ＣＬＫがロウになるため、第１の電圧生成回路３内のトランジスタＱ１はオフする。よって、一定電流Ｉｒｅｆ１により容量Ｃ１は充電され、上記（１）式に従って電圧ＶＣ１は線形に増加する。

時刻ｔ２で電圧ＶＣ１が閾値電圧Ｖｔｈに達すると、第１の比較回路５の出力信号はハイからロウに変化する。これに同期して、フリップフロップ７１は反転クロック信号／ＣＬＫをハイに設定する。さらに、インバータ７２はクロック信号ＣＬＫをロウに設定する。

反転クロック信号／ＣＬＫがハイに設定されると、第１の電圧生成回路３内のトランジスタＱ１はオンし、ソース・ドレイン間は導通する。よって、電圧ＶＣ１は急激に減少し、やがて０Ｖになる。電圧ＶＣ１が閾値電圧Ｖｔｈより低くなると第１の比較回路５の出力は再びハイに変化するが、フリップフロップ７１が出力する反転クロック信号／ＣＬＫはロウのままである。よって、クロック信号ＣＬＫはロウのままである。

以下、同様にして、クロック信号ＣＬＫは交互にロウまたはハイに設定される。閾値電圧Ｖｔｈが一定である場合、クロック信号ＣＬＫがロウである期間Ｔ１（時刻ｔ０〜ｔ１）とハイである期間Ｔ２（時刻ｔ１〜ｔ２）は等しい。例えば、期間Ｔ１は上記（２）式において、電圧ＶＣ２が閾値電圧Ｖｔｈに達するまでに要する時間であるため、以下の（３）式で表される。
Ｔ１＝Ｃ２＊Ｖｔｈ／Ｉｒｅｆ２ ・・・（３）

期間Ｔ１は１／２周期に相当するため、クロック信号ＣＬＫの周波数ｆは以下の（４）式で表される。
ｆ＝１／（２＊Ｔ１）＝Ｉｒｅｆ２／（２＊Ｃ２＊Ｖｔｈ） ・・・（４）

例えば、Ｉｒｅｆ２＝１ｍＡ，Ｃ２＝５ｐＦ，Ｖｔｈ＝１Ｖとすると、クロック生成回路１００は周波数ｆ＝１００ＭＨｚのクロック信号ＣＬＫを生成できる。

ここで、閾値電圧Ｖｔｈが一定値であると、クロック信号ＣＬＫの周波数も一定であるため、大きなクロックノイズが発生する可能性がある。そこで、本実施形態では、制御回路８により閾値電圧Ｖｔｈを可変制御してクロック信号ＣＬＫの周波数を分散させ、クロックノイズの低減を図る。

図４は、閾値電圧Ｖｔｈを可変制御した場合の、図２のクロック生成回路１００の動作の一例を示すタイミング図である。以下、図３との相違点を中心に説明する。

時刻ｔ１０で、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮがハイであるすると、第１および第２の比較回路５，６には高基準電圧Ｖｔｈ＿Ｈが閾値電圧Ｖｔｈとして入力される。この場合、時刻ｔ１１で電圧ＶＣ２が高基準電圧Ｖｔｈ＿Ｈに達し、クロック信号ＣＬＫはロウからハイに変化する。クロック信号ＣＬＫがロウである期間（時刻ｔ１０〜ｔ１１）をＴ１１とする。

時刻ｔ１１でクロック信号ＣＬＫの位相が変化したのに同期して、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮがロウになったとする。すると、第１および第２の比較回路５，６には低基準電圧Ｖｔｈ＿Ｌが閾値電圧Ｖｔｈとして入力される。低基準電圧Ｖｔｈ＿Ｌは高基準電圧Ｖｔｈ＿Ｈより低いため、時刻ｔ１１から期間Ｔ１１より短い期間Ｔ１２が経過した時刻ｔ１２で電圧ＶＣ１が低基準電圧Ｖｔｈ＿Ｌに達し、クロック信号ＣＬＫはハイからロウに変化する。

擬似乱数ＰＲＮがハイである場合のクロック信号ＣＬＫの１／２周期Ｔ１１は、擬似乱数ＰＲＮがロウである場合のクロック信号ＣＬＫの１／２周期Ｔ１２より長い。擬似乱数ＰＲＮがハイおよびロウである場合のクロック信号ＣＬＫの周波数ｆ１，ｆ２はそれぞれ以下の（５），（６）式で表される。
ｆ１＝１／（２＊Ｔ１１）＝Ｉｒｅｆ２／（２＊Ｃ２＊Ｖｔｈ＿Ｈ） ・・・（５）
ｆ２＝１／（２＊Ｔ１２）＝Ｉｒｅｆ１／（２＊Ｃ１＊Ｖｔｈ＿Ｌ） ・・・（６）

以上のようにして、擬似乱数ＰＲＮに応じてクロック信号ＣＬＫの周波数を切り替えることができる。例えば、上記の数値例において、Ｖｔｈ＿Ｈ＝１Ｖ，Ｖｔｈ＿Ｌ＝０．９Ｖとすると、周波数が１００ＭＨｚおよび１１１ＭＨｚのいずれかに分散されたクロック信号ＣＬＫを生成できる。

このように、第１の実施形態では、制御回路８内にＰＲＮ生成回路８１を設け、擬似乱数ＰＲＮに応じて第１および第２の比較回路５，６の閾値電圧Ｖｔｈを２通りに切り替えるため、クロック信号ＣＬＫの周波数が２通りに分散され、クロックノイズを低減できる。クロックノイズが低減されると、例えばラジオ放送波に対する妨害を抑制できる。したがって、本実施形態のクロック生成回路１００が車載モータのコントローラに用いられ、クロック生成回路１００の近辺に車載ラジオ再生装置が設けられる場合でも、雑音が少ない状態でラジオ放送を再生できる。また、容量Ｃ１，Ｃ２の充放電によりクロック信号ＣＬＫを生成するため、小規模な回路でクロック信号を生成できる。

なお、制御回路８内に、それぞれ異なる電圧を生成する２以上の電圧源を設けるとともにＰＲＮ生成回路８１により複数ビットの擬似乱数を生成して、第１および第２の比較回路５，６にそれぞれ供給する閾値電圧Ｖｔｈを切り替えてもよい。クロック信号ＣＬＫの周波数をさらに分散させることができ、より一層クロックノイズを低減できる。

図５は、図２の変形例であるクロック生成回路１０１の制御回路８ａおよび第１の比較回路５ａの内部構成を示す図である。第２の比較回路の内部回路は第１の比較回路５ａの内部構成と同様であり、他の回路は図２と同様であるため、省略している。

図５の制御回路８ａはＰＲＮ生成回路８１のみを有する。第１の比較回路５ａは、電圧ＶＣ１と低基準電圧Ｖｔｈ＿Ｌとを比較する第１の比較器５２と、電圧ＶＣ１と高基準電圧Ｖｔｈ＿Ｈとを比較する第２の比較器５３と、選択回路５４とを有する。選択回路５４は、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮに応じて第１または第２の比較器５２，５３の出力を選択し、クロック出力回路７に供給する。このように、制御回路８ａを簡略化して、代わりに第１の比較回路５ａ内で電圧ＶＣ１と閾値電圧との比較を行ってもよい。

（第２の実施形態）
以下に説明する第２の実施形態は、Ｄ／Ａコンバータを用いて簡易に閾値電圧Ｖｔｈを複数通りに切り替えるものである。

図６は、第２の実施形態に係るクロック生成回路の制御回路８ｂの内部構成の一例を示す図である。他の回路は図２と同様であるため、省略している。制御回路８ｂは、ＰＲＮ生成回路８１と、Ｄ／Ａコンバータ８５とを有する。図６のＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮは複数ビットからなるデジタル信号である。Ｄ／Ａコンバータ８５は擬似乱数ＰＲＮをアナログ信号に変換し、閾値電圧Ｖｔｈとして第１および第２の比較回路５，６に供給する。擬似乱数ＰＲＮが例えば２ビットの場合、Ｄ／Ａコンバータ８５は４通りの閾値電圧Ｖｔｈを生成できる。そのため、クロック信号ＣＬＫの周波数は４通りに分散され、クロックノイズを低減できる。

なお、Ｄ／Ａコンバータ８５の出力電圧のフルレンジを使用するのではなく、閾値電圧Ｖｔｈとして適切な範囲の出力電圧を使用してもよい。例えば、Ｄ／Ａコンバータ８５の入力信号が８ビットで、出力電圧は０Ｖ〜５Ｖである場合、２５６段階の出力電圧のうち１Ｖ近辺の４通りのアナログ電圧を出力するようにしてもよい。

以下、本実施形態で用いるＰＲＮ生成回路８１およびＤ／Ａコンバータ８５の内部構成の一例を説明する。

図７は、ＰＲＮ生成回路８１の内部構成の一例を示す図である。図７のＰＲＮ生成回路８１は、３つの遅延素子（Ｄ）８６ａ〜８６ｃと、ＸＯＲ（排他的論理和）回路８７とを有する。図７のＰＲＮ生成回路８１は遅延素子８６ａ〜８６ｃとＸＯＲ回路８７のみで擬似乱数ＰＲＮを生成できるため、回路規模を小さくできる。

以下では、遅延素子８６ａ〜８６ｃの出力信号をそれぞれ擬似乱数ＰＲＮ［２］，ＰＲＮ［１］，ＰＲＮ［０］とし、ＸＯＲ回路８７の出力信号を擬似乱数ＰＲＮ［３］とする。遅延素子８６ａ〜８６ｃはクロック信号ＣＬＫに同期して入力信号である擬似乱数ＰＲＮ［３］，ＰＲＮ［２］，ＰＲＮ［１］をそれぞれ遅延させ、出力信号である擬似乱数ＰＲＮ［２］，ＰＲＮ［１］，ＰＲＮ［０］を生成する。ＸＯＲ回路８７は擬似乱数ＰＲＮ［０］と擬似乱数ＰＲＮ［１］との排他的論理和を算出し、その結果である擬似乱数ＰＲＮ［３］を遅延素子８６ａに供給する。そして、ＰＲＮ生成回路８１は、擬似乱数ＰＲＮ［０］，ＰＲＮ［１］を２ビットの擬似乱数ＰＲＮとしてＤ／Ａコンバータ８５に供給する。

図８は、図７のＰＲＮ生成回路８１の動作の一例を示す図である。例えばクロック信号ＣＬＫの立ち上がりおよび立ち下がりに同期して、同図の列方向に示すように擬似乱数ＰＲＮ［ｉ］（ｉ＝０〜３）の値はそれぞれ変化する。なお、初期状態で、擬似乱数ＰＲＮ［０］，ＰＲＮ［１］，ＰＲＮ［２］はそれぞれハイ、ロウ、ロウと仮定しており、擬似乱数ＰＲＮ［３］はＸＯＲ回路８７によりハイに設定される。

図８に示すように、７クロックを周期として擬似乱数ＰＲＮ［ｉ］が生成される。よって、ＰＲＮ生成回路８１が生成する２ビットの擬似乱数ＰＲＮ、すなわち擬似乱数ＰＲＮ［０］およびＰＲＮ［１］を連結した値は、“１０”，“００”，“０１”，“１０”，“０１”，“１１”，“１１”を周期的に繰り返す。

なお、擬似乱数ＰＲＮ［２］，ＰＲＮ［３］を用いて４ビットの擬似乱数をＤ／Ａコンバータに供給してもよい。これにより、さらに閾値電圧Ｖｔｈを細かく可変制御できる。また、遅延素子の数は３つに限定されるものではなく、遅延素子の数を増やすことにより、周期をより長くしたり、擬似乱数のビット数を増やしたりすることができる。図７のＰＲＮ生成回路８１を、例えばＰＲＮ［０］のみを１ビットの乱数として出力するＰＲＮ生成回路として、図２等で用いてもよい。

図９は、Ｄ／Ａコンバータ８５の内部構成の一例を示す図である。図９のＤ／Ａコンバータ８５は、デコーダ８８と、直列接続される５０個の抵抗Ｒ１〜Ｒ５０と、スイッチＳＷ０〜ＳＷ３とを有する。このＤ／Ａコンバータ８５は２ビットの擬似乱数ＰＲＮが入力され、出力端子から閾値電圧Ｖｔｈを出力する。

デコーダ８８には２ビットの擬似乱数ＰＲＮが入力され、４ビットの選択信号Ｓｅｌ［ｊ］（ｊ＝０〜３）を生成する。より具体的には、デコーダ８８は、擬似乱数ＰＲＮに応じて、４ビットの選択信号Ｓｅｌ［ｊ］のうちの１ビットのみをハイに設定する。例えば、ＰＲＮ＝“００”のときＳｅｌ＝“０００１”、ＰＲＮ＝“０１”のときＳｅｌ＝“００１０”、ＰＲＮ＝“１０”のときＳｅｌ＝“０１００”、ＰＲＮ＝“１１”のときＳｅｌ＝“１０００”とする。

５０個の抵抗Ｒ１〜５０は例えば５Ｖの電源端子と接地端子との間に直列接続される。抵抗ＲｋとＲｋ＋１（ｋ＝１〜４９）との接続ノードの電圧は（０．１＊ｋ）Ｖである。そして、４つのスイッチＳＷ０〜ＳＷ３は１．１Ｖ，１．０Ｖ，０．９Ｖ，０．８Ｖとなる各接続ノードと出力端子との間にそれぞれ設けられる。各スイッチＳＷｊは選択信号Ｓｅｌ［ｊ］がハイの場合にオンし、ロウの場合にオフする。

この構成により、Ｄ／Ａコンバータ８５は、２ビットの擬似乱数ＰＲＮに応じて、４値の閾値電圧Ｖｔｈを生成できる。この閾値電圧Ｖｔｈは第１および第２の比較回路５，６に供給される。そして、クロック出力回路７は閾値電圧Ｖｔｈに応じた周波数のクロック信号ＣＬＫを生成する。

このように、第２の実施形態では、複数ビットの擬似乱数ＰＲＮを小規模な回路により生成し、第１の実施形態より多くの種類の閾値電圧Ｖｔｈを生成する。そのため、さらにクロックノイズを低減できる。

（第３の実施形態）
第１および第２の実施形態は閾値電圧Ｖｔｈを可変制御するものであった。これに対し、以下に説明する第３の実施形態は、第１および第２の電圧生成回路３，４内の容量を可変制御してクロックノイズの低減を図るものである。

図１０は、本発明の第３の実施形態に係るクロック生成回路１０２の内部構成を示す図である。図１０では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

第１の電圧生成回路３ａは、容量Ｃ１およびトランジスタＱ１に加え、縦続接続される容量Ｃ１ａおよびスイッチＳＷ３１を有する。容量Ｃ１ａおよびスイッチＳＷ３１は電流源１１と接地端子との間に接続される。また、制御回路８内のＰＲＮ生成回路８１は１ビットの擬似乱数ＰＲＮを生成する。擬似乱数ＰＲＮがハイの場合、スイッチＳＷ３１はオンし、ロウの場合、スイッチＳＷ３１はオフする。第２の電圧生成回路４ａの内部構成は第１の電圧生成回路３ａの内部構成と同様である。なお、第１および第２の比較回路５ｂ，６ｂには一定の閾値電圧Ｖｔｈが供給される。

図１１は、図１０のクロック生成回路１０２の動作の一例を示すタイミング図である。

時刻ｔ２０でＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮはハイであるとする。この場合、第２の電圧生成回路４ａ内のスイッチＳＷ４１はオンするため、容量Ｃ２と容量Ｃ２ａの並列接続が形成される。そのため、電流源２１は容量Ｃ２，Ｃ２ａの両方を充電する。これは、上記（２）式の容量Ｃ２が容量（Ｃ２＋Ｃ２ａ）になるのと等価である。よって、電圧ＶＣ２は傾き（単位時間当たりの電圧変化）Ｉｒｅｆ２／（Ｃ２＋Ｃ２ａ）で線形に増加する。そして、時刻ｔ２１で電圧ＶＣ２が閾値電圧Ｖｔｈに達すると、クロック信号ＣＬＫの位相がロウからハイに変化すわる。クロック信号ＣＬＫがロウである期間をＴ２１（時刻ｔ２０〜ｔ２１）であるとする。

時刻ｔ２１でクロック信号ＣＬＫの位相が変化するのに同期して、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮがハイからロウに変化したとする。この場合、第１の電圧生成回路３ａ内のスイッチＳＷ３１はオフするため、電流源１１は容量Ｃ１のみを充電する。よって、電圧ＶＣ１は（１）式に従って傾きＩｒｅｆ１／Ｃ１で線形に増加する。

この傾きＩｒｅｆ１／Ｃ１は期間Ｔ２１における電圧ＶＣ２の傾きＩｒｅｆ２／（Ｃ２＋Ｃ２ａ）より大きい。そのため、期間Ｔ２１より短い期間Ｔ２２が経過した時刻ｔ２２で電圧ＶＣ１は閾値電圧Ｖｔｈに達する。これにより、クロック信号ＣＬＫの位相がハイからロウに変化する。

擬似乱数ＰＲＮがハイである場合のクロック信号ＣＬＫの１／２周期Ｔ２１は、擬似乱数ＰＲＮがロウである場合のクロック信号ＣＬＫの１／２周期Ｔ２２より長い。擬似乱数ＰＲＮがハイおよびロウである場合のクロック信号ＣＬＫの周波数ｆ２１，ｆ２２はそれぞれ以下の（７），（８）式で表される。
ｆ２１＝１／（２＊Ｔ２１）＝Ｉｒｅｆ２／（２＊（Ｃ２＋Ｃ２ａ）＊Ｖｔｈ） ・・・（７）
ｆ２２＝１／（２＊Ｔ２２）＝Ｉｒｅｆ１／（２＊Ｃ１＊Ｖｔｈ） ・・・（８）

以上ようにして、擬似乱数ＰＲＮに応じてクロック信号ＣＬＫの周波数を切り替えることができる。

このように、第３の実施形態では、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮに応じて容量Ｃ１ａ，Ｃ２ａを充電するか否かを切り替えるため、クロック信号ＣＬＫの周波数が２通りに分散され、クロックノイズを低減できる。

なお、第１および第２の電圧生成回路３ａ，４ａ内に、縦続接続される容量とスイッチとの組を２組以上設けるとともにＰＲＮ生成回路８１により複数ビットの擬似乱数ＰＲＮを生成し、擬似乱数ＰＲＮに応じた数の容量を電流源１１，２１により充電してもよい。これにより、クロック信号ＣＬＫの周波数がさらに分散され、より一層クロックノイズを低減できる。

（第４の実施形態）
以下に説明する第４の実施形態は、第１および第２の電流生成回路１，２が生成する電流を可変制御してクロックノイズの低減を図るものである。

図１２は、本発明の第４の実施形態に係るクロック生成回路１０３の内部構成を示す図である。図１２では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

第１の電流生成回路１ａは、一定電流Ｉｒｅｆ１を生成する電流源１１に加え、縦続接続される電流源１１ａおよびスイッチＳＷ１２を有する。電流源１１ａは一定電流Ｉｒｅｆ１ａを生成する。また、制御回路８内のＰＲＮ生成回路８１は１ビットの擬似乱数ＰＲＮを生成する。擬似乱数ＰＲＮがハイの場合、スイッチＳＷ１２はオンし、ロウの場合、スイッチＳＷ１２はオフする。第２の電流生成回路２ａの内部構成は第１の電流生成回路１ａの内部構成と同様である。なお、第１および第２の比較回路５ｂ，６ｂには一定の閾値電圧Ｖｔｈが供給される。

図１３は、図１２のクロック生成回路１０３の動作の一例を示すタイミング図である。

時刻ｔ３０でＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮはロウであるとする。この場合、第２の電流生成回路２ａ内のスイッチＳＷ２２はオフするため、一定電流Ｉｒｅｆ２のみが第２の電圧生成回路４に供給される。よって、電圧ＶＣ２は上記（２）式に従って傾きＩｒｅｆ２／Ｃ２で線形に増加する。そして、時刻ｔ３１で電圧ＶＣ２が閾値電圧Ｖｔｈに達すると、クロック信号ＣＬＫの位相がロウからハイに変化する。クロック信号ＣＬＫがロウである期間をＴ３１（時刻ｔ３０〜ｔ３１）とする。

時刻ｔ３１でクロック信号ＣＬＫの位相が変化するのに同期して、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮがロウからハイに変化したとする。この場合、第１の電流生成回路１ａ内のスイッチＳＷ１２はオンするため、一定電流Ｉｒｅｆ１と一定電流Ｉｒｅｆ１ａとの和が第１の電圧生成回路３に供給される。これは、上記（１）式の一定電流Ｉｒｅｆ１が一定電流（Ｉｒｅｆ１＋Ｉｒｅｆ１ａ）になるのと等価である。よって、電圧ＶＣ１は傾き（Ｉｒｅｆ１＋Ｉｒｅｆ１ａ）／Ｃ１で線形に増加する。

この傾き（Ｉｒｅｆ１＋Ｉｒｅｆ１ａ）／Ｃ１は期間Ｔ３１における電圧ＶＣ２の傾きＩｒｅｆ２／Ｃ２より大きいため、期間Ｔ３１より短い期間Ｔ３２が経過した時刻ｔ３２で電圧ＶＣ１は閾値電圧Ｖｔｈに達する。これにより、クロック信号ＣＬＫの位相がハイからロウに変化する。

擬似乱数ＰＲＮがハイである場合のクロック信号ＣＬＫの１／２周期Ｔ３２は、擬似乱数がロウである場合のクロック信号ＣＬＫの１／２周期Ｔ３１より短い。擬似乱数ＰＲＮがハイおよびロウである場合のクロック信号ＣＬＫの周波数ｆ３１，ｆ３２はそれぞれ以下の（８），（９）式で表される。
ｆ３１＝１／（２＊Ｔ３１）＝Ｉｒｅｆ２／（２＊Ｃ２＊Ｖｔｈ） ・・・（８）
ｆ３２＝１／（２＊Ｔ３２）＝（Ｉｒｅｆ１＋Ｉｒｅｆ１ａ）／（２＊Ｃ１＊Ｖｔｈ） ・・・（９）

以上のようにして、擬似乱数ＰＲＮに応じてクロック信号ＣＬＫの周波数を切り替えることができる。

このように、第４の実施形態では、ＰＲＮ生成回路８１が生成する擬似乱数ＰＲＮに応じて電流源１１ａ，２１ａから一定電流Ｉｒｅｆ１ａ，Ｉｒｅｆ２ａを第１および第２の電圧生成回路３，４にそれぞれ供給するか否かを切り替えるため、クロック信号ＣＬＫの周波数が２通りに分散され、クロックノイズを低減できる。

なお、第１および第２の電流生成回路１ａ，２ａ内に、縦続接続される電流源とスイッチとの組を２組以上設けるとともにＰＲＮ生成回路８１により複数ビットの擬似乱数ＰＲＮを生成し、擬似乱数ＰＲＮに応じた数の電流源により生成される電流を第１および第２の電流として、第１および第２の電圧生成回路３，４にそれぞれ供給するようにしてもよい。これにより、クロック信号ＣＬＫの周波数がさらに分散され、より一層クロックノイズを低減できる。

なお、上述した各実施形態では、制御回路８は擬似乱数を生成する例を示したが、周期を持たない任意の乱数を生成してもよい。

また、図２等のクロック生成回路は一例に過ぎず、種々の変形が可能である。以下にいくつかの変形例を示す。

図１４は、図２の変形例であるクロック生成回路１０４の内部構成を示す図である。同図は図２のクロック生成回路のトランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした回路構成である。同図では、電流源１１，２１は容量Ｃ１，Ｃ２をそれぞれ放電する。その他の基本的な動作原理は同じである。もちろん、図１０等のクロック生成回路において同様の変形をしてもよい。

図１５は、図２の別の変形例であるクロック生成回路１０５の内部構成を示す図であり、図１６は、図１５のクロック生成回路１０５の動作の一例を示すタイミング図である。図１５では、第１および第２の電流生成回路１ｃ，２ｃは、それぞれ抵抗１３，２３を有する。この場合、第１および第２の電流生成回路１ｃ，２ｃが生成する電流は一定でない。そのため、図１６に示すように、電圧ＶＣ１，ＶＣ２は線形には増加しないが、やはり、電圧ＶＣ１，ＶＣ２が閾値電圧Ｖｔｈに達して第１および第２の比較回路５，６の出力が変化するタイミングに同期して位相が変化するクロック信号ＣＬＫを生成できる。

その他、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。本発明に係るクロック生成回路は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係るクロック生成回路は、プリント基板等にディスクリート部品を用いて実装してもよい。

図１７は、図１の変形例であるクロック生成回路１０６の概略構成を示す図である。制御回路８は、第１の電流生成回路１が生成する電流、第２の電流生成回路２が生成する電流、第１の電圧生成回路３内の容量の大きさ、第２の電圧生成回路４内の容量の大きさ、第１の比較回路５の閾値電圧および第２の比較回路６の閾値電圧のうち、１つを可変制御してもよいし、２以上を可変制御してもよい。２以上を可変制御することにより、さらにクロック信号ＣＬＫの周波数を分散させることができ、クロックノイズを低減できる。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 第１の電流生成回路
２ 第２の電流生成回路
３ 第１の電圧生成回路
４ 第２の電圧生成回路
５ 第１の比較回路
６ 第２の比較回路
７ クロック出力回路
８，８ａ，８ｂ 制御回路
１１，１１ａ，２１，２１ａ 電流源
８１ ＰＲＮ生成回路
８２，８３ 電圧源
８４ 選択回路
８５ Ｄ／Ａコンバータ
１００〜１０６ クロック生成回路

Claims (6)

1. 第１の電流を生成する第1の電流生成回路と、
   前記第１の電流により充電または放電される第１の容量を有し、クロック信号が第１の
   値である場合は前記第１の容量を充電して時間の経過とともに増加する第１の電圧を第１
   のノードに生成する第１の電圧生成回路と、
   前記第1の電圧と第1の閾値電圧とを比較して、第1の比較結果を生成する第1の比較回路
   と、
   第２の電流を生成する第２の電流生成回路と、
   前記第２の電流により充電または放電される第２の容量を有し、前記クロック信号が前
   記第１の値と異なる第２の値である場合は前記第２の容量を充電して時間の経過とともに
   増加する第２の電圧を前記第１のノードとは異なる第２のノードに生成する第２の電圧生
   成回路と、
   前記第２の電圧と第２の閾値電圧とを比較して、第２の比較結果を生成する第２の比較
   回路と、
   前記第１および第２の比較結果が変化するタイミングに同期して位相が変化する前記ク
   ロック信号を生成するクロック出力回路と、
   前記クロック信号に同期して乱数を生成し、この乱数に応じて、前記第１の閾値電圧お
   よび前記第２の閾値電圧を可変制御する制御回路と、を備えることを特徴とするクロック
   生成回路。
2. 第１の電流を生成する第１の電流生成回路と、
   前記第１の電流により充電または放電される第１の容量を有し、クロック信号が第１の
   値である場合は前記第１の容量を充電して時間の経過とともに増加する第１の電圧を第１
   のノードに生成する第１の電圧生成回路と、
   前記第1の電圧と第1の閾値電圧とを比較して、第1の比較結果を生成する第1の比較回路
   と、
   第２の電流を生成する第２の電流生成回路と、
   前記第２の電流により充電または放電される第２の容量を有し、前記クロック信号が前
   記第１の値と異なる第２の値である場合は前記第２の容量を充電して時間の経過とともに
   増加する第２の電圧を前記第１のノードとは異なる第２のノードに生成する第２の電圧生
   成回路と、
   前記第２の電圧と第２の閾値電圧とを比較して、第２の比較結果を生成する第２の比較
   回路と、
   前記第１および第２の比較結果が変化するタイミングに同期して位相が変化する前記ク
   ロック信号を生成するクロック出力回路と、
   前記クロック信号に同期して乱数を生成し、この乱数に応じて、前記第１の容量の大き
   さおよび前記第２の容量の大きさを可変制御する制御回路と、を備えることを特徴とする
   クロック生成回路。
3. 前記制御回路は、
   前記乱数を生成する乱数生成回路と、
   第１の基準電圧を生成する第１の電圧源と、
   前記第１の基準電圧とは異なる第２の基準電圧を生成する第２の電圧源と、
   前記乱数に応じて前記第１または第２の基準電圧を選択し、選択した基準電圧を前記第
   １の閾値電圧および第２の閾値電圧の少なくとも１つに設定する選択回路と、を有するこ
   とを特徴とする請求項１に記載のクロック生成回路。
4. 前記制御回路は、
   複数ビットからなるデジタル信号である前記乱数を生成する乱数生成回路と、
   前記デジタル信号を対応するアナログ電圧に変換し、このアナログ電圧を前記第１の閾
   値電圧および前記第２の閾値電圧の少なくとも１つに設定するＤ／Ａコンバータと、を有
   することを特徴とする請求項１に記載のクロック生成回路。
5. 前記第１および第２の電圧生成回路のうち少なくとも１つは、複数の容量を有し、前記
   乱数に応じた数の容量を充電することを特徴とする請求項２に記載のクロック生成回路。
6. 前記第１の電圧生成回路は、前記クロック信号が前記第２の値である場合は前記第１の
   容量を放電して、時間の経過とともに減少する前記第１の電圧を生成し、
   前記第２の電圧生成回路は、前記クロック信号が前記第１の値である場合は前記第２の
   容量を放電して、時間の経過とともに減少する前記第２の電圧を生成することを特徴とす
   る請求項１乃至請求項５のいずれか１項に記載のクロック生成回路。

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