JP2912290B2 - Ｐｗｍ制御回路 - Google Patents
Ｐｗｍ制御回路Info
- Publication number
- JP2912290B2 JP2912290B2 JP9071112A JP7111297A JP2912290B2 JP 2912290 B2 JP2912290 B2 JP 2912290B2 JP 9071112 A JP9071112 A JP 9071112A JP 7111297 A JP7111297 A JP 7111297A JP 2912290 B2 JP2912290 B2 JP 2912290B2
- Authority
- JP
- Japan
- Prior art keywords
- compare register
- transfer
- master side
- master
- free
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Feedback Control In General (AREA)
- Inverter Devices (AREA)
- Safety Devices In Control Systems (AREA)
- Control Of Ac Motors In General (AREA)
- Selective Calling Equipment (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Microcomputers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＷＭ制御回路に
関し、特に、メータ制御に用いるＰＷＭ制御回路に関す
る。
関し、特に、メータ制御に用いるＰＷＭ制御回路に関す
る。
【０００２】
【従来の技術】自動車のダッシュボード上の各メータ
は、車速、エンジンの回転数などの変化に対応して、各
メータの針が変化する。変化に対応して、各メータの針
を変化させる場合に、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄ
ｕｌａｔｉｏｎ（ＰＷＭ）制御を利用する。
は、車速、エンジンの回転数などの変化に対応して、各
メータの針が変化する。変化に対応して、各メータの針
を変化させる場合に、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄ
ｕｌａｔｉｏｎ（ＰＷＭ）制御を利用する。
【０００３】図５に、従来のメータ制御ブロック図を示
す。ＰＷＭ出力信号２０８ｓは、フリーランカウンタ２
０１とコンペアレジスタのスレーブ側２０２の設定値が
一致した場合に発生する一致信号２０７ｓと、フリーラ
ンカウンタ２０１がオーバーフローした場合に発生する
オーバーフロー信号２０６ｓにより生成される。コンペ
アレジスタのスレーブ側２０２の設定値は、書き込み要
求発生に伴い、バス２１０ｓからコンペアレジスタのマ
スタ側２０３に設定値が書き込まれ、転送制御信号２０
９ｓが転送許可状態であればフリーランカウンタ２０１
のオーバーフロー信号２０６ｓと同期した、マスタ側２
０３の設定値がスレーブ側２０２に転送される。
す。ＰＷＭ出力信号２０８ｓは、フリーランカウンタ２
０１とコンペアレジスタのスレーブ側２０２の設定値が
一致した場合に発生する一致信号２０７ｓと、フリーラ
ンカウンタ２０１がオーバーフローした場合に発生する
オーバーフロー信号２０６ｓにより生成される。コンペ
アレジスタのスレーブ側２０２の設定値は、書き込み要
求発生に伴い、バス２１０ｓからコンペアレジスタのマ
スタ側２０３に設定値が書き込まれ、転送制御信号２０
９ｓが転送許可状態であればフリーランカウンタ２０１
のオーバーフロー信号２０６ｓと同期した、マスタ側２
０３の設定値がスレーブ側２０２に転送される。
【０００４】しかし、バス２１０ｓからコンペアレジス
タのマスタ側２０３へ書き込み中に、オーバーフロー信
号２０６ｓが発生した場合、コンペアレジスタのマスタ
側２０３に書き込み途中の設定値を転送してしまう恐れ
がある。このような、コンペアレジスタのマスタ側２０
３の書き換えとオーバーフロー信号２０６ｓが競合する
場合でも誤動作を防ぐために、コンペアレジスタのマス
タ側２０３からコンペアレジスタのスレーブ側２０２へ
の転送を制御する転送制御回路２０４が必要となる。
タのマスタ側２０３へ書き込み中に、オーバーフロー信
号２０６ｓが発生した場合、コンペアレジスタのマスタ
側２０３に書き込み途中の設定値を転送してしまう恐れ
がある。このような、コンペアレジスタのマスタ側２０
３の書き換えとオーバーフロー信号２０６ｓが競合する
場合でも誤動作を防ぐために、コンペアレジスタのマス
タ側２０３からコンペアレジスタのスレーブ側２０２へ
の転送を制御する転送制御回路２０４が必要となる。
【０００５】従って、誤動作を防止する制御として、転
送制御信号２０９ｓが伝送可能状態のときは、フリーラ
ンカウンタ２０１のオーバーフロー信号２０６ｓと同期
してコンペアレジスタのマスタ側２０３からコンペアレ
ジスタのスレーブ側２０２への設定値の転送（矢印Ａ）
を許可し、バス２１０ｓからコンペアレジスタのマスタ
側２０３への書き込み（矢印Ｂ）を禁止する。それとは
逆に、転送制御信号２０９ｓが転送禁止状態のときは、
フリーランカウンタ２０１のオーバーフロー信号２０６
ｓが発生してもコンペアレジスタのマスタ側２０３から
コンペアレジスタのスレーブ側２０２への設定値の転送
（矢印Ａ）を禁止し、バス２１０ｓからコンペアレジス
タのマスタ側２０３への書き込み（矢印Ｂ）を許可す
る。
送制御信号２０９ｓが伝送可能状態のときは、フリーラ
ンカウンタ２０１のオーバーフロー信号２０６ｓと同期
してコンペアレジスタのマスタ側２０３からコンペアレ
ジスタのスレーブ側２０２への設定値の転送（矢印Ａ）
を許可し、バス２１０ｓからコンペアレジスタのマスタ
側２０３への書き込み（矢印Ｂ）を禁止する。それとは
逆に、転送制御信号２０９ｓが転送禁止状態のときは、
フリーランカウンタ２０１のオーバーフロー信号２０６
ｓが発生してもコンペアレジスタのマスタ側２０３から
コンペアレジスタのスレーブ側２０２への設定値の転送
（矢印Ａ）を禁止し、バス２１０ｓからコンペアレジス
タのマスタ側２０３への書き込み（矢印Ｂ）を許可す
る。
【０００６】図６に従来回路での書き込み要求が発生し
てからの制御フローを示す。従来の回路では、書き込み
要求が発生（I）すると、転送制御回路２０４をソフト
ウェアで転送禁止（J）にする。その後、バス２１０ｓ
からコンペアレジスタのマスタ側２０３へ設定値を書き
込み（K）、ソフトウェアで転送許可（L）にし、オーバ
ーフロー信号２０６ｓが発生すると、それと同期してコ
ンペアレジスタのマスタ側２０３からコンペアレジスタ
のスレーブ側２０２へ転送（M）を行う。
てからの制御フローを示す。従来の回路では、書き込み
要求が発生（I）すると、転送制御回路２０４をソフト
ウェアで転送禁止（J）にする。その後、バス２１０ｓ
からコンペアレジスタのマスタ側２０３へ設定値を書き
込み（K）、ソフトウェアで転送許可（L）にし、オーバ
ーフロー信号２０６ｓが発生すると、それと同期してコ
ンペアレジスタのマスタ側２０３からコンペアレジスタ
のスレーブ側２０２へ転送（M）を行う。
【０００７】図７にフリーランカウンタ２０１のオーバ
ーフロー信号２０６ｓ（ＯＶＦ）とコンペアレジスタの
マスタ側２０３への書き込み要求信号との関係を示す。
図７で示す様にフリーランカウンタのオーバーフロー信
号２０６ｓとオーバーフロー信号２０６ｓの間に何回も
書き込み要求が発生すると、そのつどＣＰＵは転送制御
回路２０４の状態を、転送制御信号２０９ｓを転送禁止
状態にした後、コンペアレジスタのマスタ側２０３に設
定値を書き込み、転送制御回路２０４の状態を転送許可
状態にする。この作業をオーバーフロー信号２０６ｓと
オーバーフロー信号２０６ｓの間で、書き込み要求が発
生した回数繰り返す。しかし、結果としては、オーバー
フロー信号２０６ｓが発生する直前にコンペアレジスタ
のマスタ側２０３に書き込んだ設定値のみをコンペアレ
ジスタのスレーブ側２０２に転送し、ＰＷＭ出力信号２
０８ｓに反映させる。つまり、オーバーフロー信号２０
６ｓが発生する直前にコンペアレジスタのマスタ側２０
３に書き込まれた設定値以外は、上書きされてしまい利
用されることはない。
ーフロー信号２０６ｓ（ＯＶＦ）とコンペアレジスタの
マスタ側２０３への書き込み要求信号との関係を示す。
図７で示す様にフリーランカウンタのオーバーフロー信
号２０６ｓとオーバーフロー信号２０６ｓの間に何回も
書き込み要求が発生すると、そのつどＣＰＵは転送制御
回路２０４の状態を、転送制御信号２０９ｓを転送禁止
状態にした後、コンペアレジスタのマスタ側２０３に設
定値を書き込み、転送制御回路２０４の状態を転送許可
状態にする。この作業をオーバーフロー信号２０６ｓと
オーバーフロー信号２０６ｓの間で、書き込み要求が発
生した回数繰り返す。しかし、結果としては、オーバー
フロー信号２０６ｓが発生する直前にコンペアレジスタ
のマスタ側２０３に書き込んだ設定値のみをコンペアレ
ジスタのスレーブ側２０２に転送し、ＰＷＭ出力信号２
０８ｓに反映させる。つまり、オーバーフロー信号２０
６ｓが発生する直前にコンペアレジスタのマスタ側２０
３に書き込まれた設定値以外は、上書きされてしまい利
用されることはない。
【０００８】また、転送制御回路２０４で、転送（矢印
Ａ）を制御しているため、コンペアレジスタのマスタ側
２０３に設定値を書き込んでいる最中にオーバーフロー
信号２０６ｓが発生した場合、コンペアレジスタのマス
タ側２０３からコンペアレジスタのスレーブ側２０２へ
設定値が転送されず、コンペアレジスタのスレーブ側２
０３の設定値が更新されない場合が考えられ、メータで
制御する対象（車速、エンジンの回転数など）が変化し
ているにもかかわらず、ＰＷＭ出力が変化しない不具合
が発生する。
Ａ）を制御しているため、コンペアレジスタのマスタ側
２０３に設定値を書き込んでいる最中にオーバーフロー
信号２０６ｓが発生した場合、コンペアレジスタのマス
タ側２０３からコンペアレジスタのスレーブ側２０２へ
設定値が転送されず、コンペアレジスタのスレーブ側２
０３の設定値が更新されない場合が考えられ、メータで
制御する対象（車速、エンジンの回転数など）が変化し
ているにもかかわらず、ＰＷＭ出力が変化しない不具合
が発生する。
【０００９】
【発明が解決しようとする課題】第１の問題として、Ｃ
ＰＵが無駄な作業をしてしまうということである。従来
の技術では、フリーランカウンタのオーバーフロー信号
と次のオーバーフロー信号の間に、書き込み要求があっ
た回数だけ、バスからコンペアレジスタのマスタ側に設
定値を書き込んでいた。しかし、何回バスからコンペア
レジスタのマスタ側に設定値を書き込んでも、結果とし
て、その中で１番最後に書き込んだ設定値のみを有効な
値としてコンペアレジスタのスレーブ側に転送してい
た。そのため、コンペアレジスタのマスタ側で上書きさ
れた設定値は、ＰＷＭ出力には反映されず、結果として
ＣＰＵが無駄な作業をしたことになる。
ＰＵが無駄な作業をしてしまうということである。従来
の技術では、フリーランカウンタのオーバーフロー信号
と次のオーバーフロー信号の間に、書き込み要求があっ
た回数だけ、バスからコンペアレジスタのマスタ側に設
定値を書き込んでいた。しかし、何回バスからコンペア
レジスタのマスタ側に設定値を書き込んでも、結果とし
て、その中で１番最後に書き込んだ設定値のみを有効な
値としてコンペアレジスタのスレーブ側に転送してい
た。そのため、コンペアレジスタのマスタ側で上書きさ
れた設定値は、ＰＷＭ出力には反映されず、結果として
ＣＰＵが無駄な作業をしたことになる。
【００１０】第２の問題として、転送制御回路がコンペ
アレジスタのマスタ側からスレーブ側への転送を制御し
ているため、タイミングによっては、コンペアレジスタ
のスレーブ側の設定値が更新されないということであ
る。すなわち、コンペアレジスタのマスタ側に書き込ん
でいる最中にフリーランカウンタのオーバーフロー信号
が発生すると、コンペアレジスタのマスタ側への書き込
み最中のため、コンペアレジスタのマスタ側からコンペ
アレジスタのスレーブ側への転送は、許可されておら
ず、コンペアレジスタのマスタ側からコンペアレジスタ
のスレーブ側への設定値の転送は行われない。その結
果、コンペアレジスタのスレーブ側の設定値が更新され
ず、ＰＷＭ出力が変化しない。
アレジスタのマスタ側からスレーブ側への転送を制御し
ているため、タイミングによっては、コンペアレジスタ
のスレーブ側の設定値が更新されないということであ
る。すなわち、コンペアレジスタのマスタ側に書き込ん
でいる最中にフリーランカウンタのオーバーフロー信号
が発生すると、コンペアレジスタのマスタ側への書き込
み最中のため、コンペアレジスタのマスタ側からコンペ
アレジスタのスレーブ側への転送は、許可されておら
ず、コンペアレジスタのマスタ側からコンペアレジスタ
のスレーブ側への設定値の転送は行われない。その結
果、コンペアレジスタのスレーブ側の設定値が更新され
ず、ＰＷＭ出力が変化しない。
【００１１】
【課題を解決するための手段】本発明では、フリーラン
カウンタのオーバーフロー信号を、転送制御回路の転送
制御フラグに接続することで、ソフトウェアにより転送
制御フラグの状態を転送禁止、すなわち、コンペアレジ
スタのマスタ側からスレーブ側への転送禁止かつバスか
らコンペアレジスタのマスタ側への転送許可の状態、ま
たは、転送許可、すなわち、コンペアレジスタのマスタ
側からスレーブ側への転送許可かつバスからコンペアレ
ジスタのマスタ側への転送禁止の状態に設定できる以外
に、オーバーフロー信号の発生によりハードウェアで自
動的に転送禁止、すなわち、コンペアレジスタのマスタ
側からスレーブ側への転送禁止かつバスからコンペアレ
ジスタのマスタ側への転送許可の状態にする手段を追加
する。
カウンタのオーバーフロー信号を、転送制御回路の転送
制御フラグに接続することで、ソフトウェアにより転送
制御フラグの状態を転送禁止、すなわち、コンペアレジ
スタのマスタ側からスレーブ側への転送禁止かつバスか
らコンペアレジスタのマスタ側への転送許可の状態、ま
たは、転送許可、すなわち、コンペアレジスタのマスタ
側からスレーブ側への転送許可かつバスからコンペアレ
ジスタのマスタ側への転送禁止の状態に設定できる以外
に、オーバーフロー信号の発生によりハードウェアで自
動的に転送禁止、すなわち、コンペアレジスタのマスタ
側からスレーブ側への転送禁止かつバスからコンペアレ
ジスタのマスタ側への転送許可の状態にする手段を追加
する。
【００１２】
【発明の実施の形態】図１に本発明のブロック図を示
す。従来回路との相違点は、フリーランカウンタのオー
バーフロー信号１０６ｓを転送制御回路１０４に接続し
た点である。このような接続とし、転送制御回路１０４
の転送制御信号１０９ｓをオーバーフロー信号１０６ｓ
によりハードウェアでクリア（転送禁止）にし、セット
（転送許可）のみをソフトウェアで行う。 〔実施例〕図２に本発明の回路を利用したときの書き込
み要求が発生してからの制御フローを示す。設定値をコ
ンペアレジスタのマスタ側１０３からコンペアレジスタ
のスレーブ側１０２に転送した後、ハードウェアで自動
的に、転送制御信号１０９ｓを転送禁止状態にするた
め、ソフトウェアでの転送制御は、コンペアレジスタの
マスタ側１０３に設定値を書き込んだ後、転送制御信号
１０９ｓを転送許可状態にする制御のみを行えばよい。
す。従来回路との相違点は、フリーランカウンタのオー
バーフロー信号１０６ｓを転送制御回路１０４に接続し
た点である。このような接続とし、転送制御回路１０４
の転送制御信号１０９ｓをオーバーフロー信号１０６ｓ
によりハードウェアでクリア（転送禁止）にし、セット
（転送許可）のみをソフトウェアで行う。 〔実施例〕図２に本発明の回路を利用したときの書き込
み要求が発生してからの制御フローを示す。設定値をコ
ンペアレジスタのマスタ側１０３からコンペアレジスタ
のスレーブ側１０２に転送した後、ハードウェアで自動
的に、転送制御信号１０９ｓを転送禁止状態にするた
め、ソフトウェアでの転送制御は、コンペアレジスタの
マスタ側１０３に設定値を書き込んだ後、転送制御信号
１０９ｓを転送許可状態にする制御のみを行えばよい。
【００１３】図３に本発明の回路を用いたときの、書き
込み要求とバス１１０ｓからコンペアレジスタのマスタ
側１０３への書き込みの関係を示す。図２の制御フロー
に従い、ソフトウェアで転送許可のみを制御すると、オ
ーバーフロー信号１０６ｓの直後の書き込み要求のみが
有効となり、それ以降の書き込み要求は無効となる。そ
れと同時にプログラムでは、転送制御フラグを常に確認
し、転送制御信号１０９ｓが転送禁止状態になったのを
確認して初めて、前記マスタ側１０３への書き込みを行
う。その結果、オーバーフロー信号１０６ｓとオーバー
フロー信号１０６ｓの間でバス１１０ｓからコンペアレ
ジスタのマスタ側１０３に書き込まれる回数は１回のみ
で、その設定値がコンペアレジスタのスレーブ側１０２
に転送される。
込み要求とバス１１０ｓからコンペアレジスタのマスタ
側１０３への書き込みの関係を示す。図２の制御フロー
に従い、ソフトウェアで転送許可のみを制御すると、オ
ーバーフロー信号１０６ｓの直後の書き込み要求のみが
有効となり、それ以降の書き込み要求は無効となる。そ
れと同時にプログラムでは、転送制御フラグを常に確認
し、転送制御信号１０９ｓが転送禁止状態になったのを
確認して初めて、前記マスタ側１０３への書き込みを行
う。その結果、オーバーフロー信号１０６ｓとオーバー
フロー信号１０６ｓの間でバス１１０ｓからコンペアレ
ジスタのマスタ側１０３に書き込まれる回数は１回のみ
で、その設定値がコンペアレジスタのスレーブ側１０２
に転送される。
【００１４】図４に車速、エンジンの回転数など、ＰＷ
Ｍ制御の対象となる変化曲線と、従来の回路と本発明の
回路でのコンペアレジスタのマスタ側１０３からコンペ
アレジスタのスレーブ側１０２へ転送される設定値を示
す。従来の回路（図５参照）では、書き込み要求が発生
すると、毎回、バス２１０ｓからコンペアレジスタのマ
スタ側２０３に設定値が書き込まれ、結果としてオーバ
ーフロー信号２０６ｓとオーバーフロー信号２０６ｓの
間の一番最後の設定値がコンペアレジスタのマスタ側２
０３からコンペアレジスタのスレーブ側２０２へ転送さ
れていた。しかし、本発明の回路では、オーバーフロー
信号１０６ｓ発生後、最初の書き込み要求のみが有効と
なり、バス１１０ｓからコンペアレジスタのマスタ側１
０３に書き込まれ、その後の書き込み要求は無効とな
り、次のオーバーフロー信号１０６ｓでコンペアレジス
タのマスタ側１０３からコンペアレジスタのスレーブ側
１０２に転送される。このように、コンペアレジスタの
マスタ側からコンペアレジスタのスレーブ側へ転送する
設定値を取り込むタイミングが異なっても同様の精度で
制御することができる。
Ｍ制御の対象となる変化曲線と、従来の回路と本発明の
回路でのコンペアレジスタのマスタ側１０３からコンペ
アレジスタのスレーブ側１０２へ転送される設定値を示
す。従来の回路（図５参照）では、書き込み要求が発生
すると、毎回、バス２１０ｓからコンペアレジスタのマ
スタ側２０３に設定値が書き込まれ、結果としてオーバ
ーフロー信号２０６ｓとオーバーフロー信号２０６ｓの
間の一番最後の設定値がコンペアレジスタのマスタ側２
０３からコンペアレジスタのスレーブ側２０２へ転送さ
れていた。しかし、本発明の回路では、オーバーフロー
信号１０６ｓ発生後、最初の書き込み要求のみが有効と
なり、バス１１０ｓからコンペアレジスタのマスタ側１
０３に書き込まれ、その後の書き込み要求は無効とな
り、次のオーバーフロー信号１０６ｓでコンペアレジス
タのマスタ側１０３からコンペアレジスタのスレーブ側
１０２に転送される。このように、コンペアレジスタの
マスタ側からコンペアレジスタのスレーブ側へ転送する
設定値を取り込むタイミングが異なっても同様の精度で
制御することができる。
【００１５】
【発明の効果】本発明回路を用いることにより、フリー
ランカウンタのオーバーフロー信号が発生してから、最
初の書き込み要求のみを有効とする制御が可能であり、
その１回の書き込み要求でのみ、バスからコンペアレジ
スタのマスタ側に設定値を書き込む。それ以降、次のオ
ーバーフロー信号発生までの間、書き込み要求が発生し
ても無効となり、バスからコンペアレジスタのマスタ側
への書き込みは行われない。その結果、オーバーフロー
信号とオーバーフロー信号の間で、書き込み要求が複数
回発生しても、バスからコンペアレジスタのマスタ側へ
の書き込みは１回しか行わず、その値をコンペアレジス
タのスレーブ側に転送するため、コンペアレジスタのマ
スタ側で上書きされる値はなくなり、ＣＰＵの無駄な上
書き動作を防止する。
ランカウンタのオーバーフロー信号が発生してから、最
初の書き込み要求のみを有効とする制御が可能であり、
その１回の書き込み要求でのみ、バスからコンペアレジ
スタのマスタ側に設定値を書き込む。それ以降、次のオ
ーバーフロー信号発生までの間、書き込み要求が発生し
ても無効となり、バスからコンペアレジスタのマスタ側
への書き込みは行われない。その結果、オーバーフロー
信号とオーバーフロー信号の間で、書き込み要求が複数
回発生しても、バスからコンペアレジスタのマスタ側へ
の書き込みは１回しか行わず、その値をコンペアレジス
タのスレーブ側に転送するため、コンペアレジスタのマ
スタ側で上書きされる値はなくなり、ＣＰＵの無駄な上
書き動作を防止する。
【００１６】フリーランカウンタのオーバーフロー信号
から最初の書き込み要求のみを有効とし、バスからコン
ペアレジスタのマスタ側に設定値を書き込むため、次の
オーバーフロー信号発生まで十分な時間がある。このた
め、バスからコンペアレジスタのマスタ側への書き込み
中のオーバーフロー信号発生を回避でき、設定値が、コ
ンペアレジスタのマスタ側からコンペアレジスタのスレ
ーブ側へ転送されない不具合を防止する。
から最初の書き込み要求のみを有効とし、バスからコン
ペアレジスタのマスタ側に設定値を書き込むため、次の
オーバーフロー信号発生まで十分な時間がある。このた
め、バスからコンペアレジスタのマスタ側への書き込み
中のオーバーフロー信号発生を回避でき、設定値が、コ
ンペアレジスタのマスタ側からコンペアレジスタのスレ
ーブ側へ転送されない不具合を防止する。
【図１】本発明のブロック図である。
【図２】本発明回路を用いたときの制御フローである。
【図３】本発明回路を用いたときの書き込み要求選択の
図である。
図である。
【図４】発明回路と従来回路とのＰＷＭ制御の比較図で
ある。
ある。
【図５】従来のブロック図である。
【図６】従来回路を用いたときの制御フローである。
【図７】従来のオーバーフロー信号と書き込み要求の関
係である。
係である。
１０１ フリーランカウンタ １０２ コンペアレジスタ（スレーブ） １０３ コンペアレジスタ（マスタ） １０４ 転送制御回路 １０５ 出力回路 １０６ｓ フリーランカウンタのオーバーフロー信号 １０７ｓ フリーランカウンタとコンペアレジスタ
（スレーブ）の一致信号 １０８ｓ ＰＷＭ出力信号 １０９ｓ 転送制御信号 １１０ｓ 内部バス ２０１ フリーランカウンタ ２０２ コンペアレジスタ（スレーブ） ２０３ コンペアレジスタ（マスタ） ２０４ 転送制御回路 ２０５ 出力回路 ２０６ｓ フリーランカウンタのオーバーフロー信号 ２０７ｓ フリーランカウンタとコンペアレジスタ
（スレーブ）の一致信号 ２０８ｓ ＰＷＭ出力信号 ２０９ｓ 転送制御信号 ２１０ｓ 内部バス
（スレーブ）の一致信号 １０８ｓ ＰＷＭ出力信号 １０９ｓ 転送制御信号 １１０ｓ 内部バス ２０１ フリーランカウンタ ２０２ コンペアレジスタ（スレーブ） ２０３ コンペアレジスタ（マスタ） ２０４ 転送制御回路 ２０５ 出力回路 ２０６ｓ フリーランカウンタのオーバーフロー信号 ２０７ｓ フリーランカウンタとコンペアレジスタ
（スレーブ）の一致信号 ２０８ｓ ＰＷＭ出力信号 ２０９ｓ 転送制御信号 ２１０ｓ 内部バス
フロントページの続き (56)参考文献 特開 昭60−230202（ＪＰ，Ａ) 特開 昭63−169813（ＪＰ，Ａ) 特開 平２−199503（ＪＰ，Ａ) 特開 平４−4792（ＪＰ，Ａ) 特開 平４−190410（ＪＰ，Ａ) 特開 平４−286514（ＪＰ，Ａ) 特開 平８−51779（ＪＰ，Ａ) 特開 平８−84477（ＪＰ，Ａ) 特開 平９−215334（ＪＰ，Ａ) 特開 昭62−130015（ＪＰ，Ａ) 特許2818986（ＪＰ，Ｂ２) 特公 平４−76532（ＪＰ，Ｂ２) 特公 平７−7904（ＪＰ，Ｂ２) 特公 平７−36512（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 3/64 - 3/86 H03K 7/08 G01R 5/16 H02M 7/42 - 7/98 H02P 7/628 - 7/64
Claims (1)
- 【請求項１】 所定のクロックでカウントするフリーラ
ンカウンタと、任意の値が設定可能なマスタ・スレーブ
構成をもつｎ（ｎは自然数）個のコンペアレジスタのマ
スタ側及びコンペアレジスタのスレーブ側と、前記フリ
ーランカウンタと前記コンペアレジスタとを常に比較
し、一致した場合は一致信号を出力するｎ（ｎは自然
数）個のコンパレータと、ＣＰＵからのリード及びライ
トのアクセス可能なｎ（ｎは自然数）個の転送制御フラ
グと前記転送フラグの状態によって、前記コンペアレジ
スタのマスタ側から前記コンペアレジスタのスレーブ側
への転送を制御する転送制御回路と、前記フリーランカ
ウンタのオーバーフロー信号と、前記コンパレータの一
致信号によりＰＷＭ出力を実現するｎ（ｎは自然数）個
のＰＷＭ出力回路を有するＰＷＭ制御回路において、前
記転送制御フラグに、前記ＣＰＵからのアクセス以外に
前記フリーランカウンタのオーバーフロー信号で自動的
に前記転送制御フラグを前記コンペアレジスタのマスタ
側から前記コンペアレジスタのスレーブ側への転送を禁
止状態とするような値に書き換える手段を有することを
特徴とするＰＷＭ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071112A JP2912290B2 (ja) | 1997-03-25 | 1997-03-25 | Ｐｗｍ制御回路 |
| US09/020,596 US6023741A (en) | 1997-03-25 | 1998-02-04 | Pulse width modulation control which data transfer is inhibited by overflow signal |
| DE69802450T DE69802450T2 (de) | 1997-03-25 | 1998-02-24 | Pulsbreitenmodulationsschaltung |
| EP98103192A EP0868028B1 (en) | 1997-03-25 | 1998-02-24 | Pulse width modulation circuit |
| CN98101050.4A CN1096632C (zh) | 1997-03-25 | 1998-03-20 | 用溢出信号抑制数据传输的脉冲宽度调制 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071112A JP2912290B2 (ja) | 1997-03-25 | 1997-03-25 | Ｐｗｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10268902A JPH10268902A (ja) | 1998-10-09 |
| JP2912290B2 true JP2912290B2 (ja) | 1999-06-28 |
Family
ID=13451159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9071112A Expired - Fee Related JP2912290B2 (ja) | 1997-03-25 | 1997-03-25 | Ｐｗｍ制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6023741A (ja) |
| EP (1) | EP0868028B1 (ja) |
| JP (1) | JP2912290B2 (ja) |
| CN (1) | CN1096632C (ja) |
| DE (1) | DE69802450T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039781B1 (ja) * | 1998-11-04 | 2000-05-08 | 日本電気株式会社 | タイマ回路 |
| JP3559726B2 (ja) * | 1999-06-29 | 2004-09-02 | Ｎｅｃエレクトロニクス株式会社 | パルス幅変調信号生成装置 |
| US20020136290A1 (en) * | 2001-03-22 | 2002-09-26 | Philips Semiconductor, Inc. | Pulse-width modulation with feedback to toggle module |
| FR2823920B1 (fr) * | 2001-04-20 | 2003-06-13 | St Microelectronics Sa | Procede de generation de signaux modules en largeur d'impulsion, et generateur de signaux associe |
| US6639368B2 (en) * | 2001-07-02 | 2003-10-28 | Koninklijke Philips Electronics N.V. | Programmable PWM module for controlling a ballast |
| US6765422B1 (en) * | 2003-06-05 | 2004-07-20 | National Semiconductor Corporation | High resolution fan control at high PWM frequency with a low clock frequency input |
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
| JP5235372B2 (ja) * | 2007-09-28 | 2013-07-10 | 岩通計測株式会社 | パルス発生装置 |
| DE102014218010A1 (de) * | 2014-09-09 | 2016-03-10 | Robert Bosch Gmbh | Vorrichtung und Verfahren zum Erzeugen eines Signals mit einem einstellbaren Tastverhältnis |
| CN105530004B (zh) * | 2014-09-29 | 2019-11-08 | 比亚迪股份有限公司 | 脉冲宽度调制pwm控制延时时间的获取方法和装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4365202A (en) * | 1980-08-25 | 1982-12-21 | Rca Corporation | Duty cycle generator with improved resolution |
| JP3195975B2 (ja) * | 1990-02-01 | 2001-08-06 | 株式会社日立製作所 | パルス信号発生装置とマイクロコンピュータ及び連想メモリ |
| US5248900A (en) * | 1991-12-24 | 1993-09-28 | Intel Corporation | Time-sliced modular pulse-width modulation circuit |
| JP2885256B2 (ja) * | 1991-12-25 | 1999-04-19 | 日本電気株式会社 | マイクロコンピュータ |
| US5485487A (en) * | 1994-02-25 | 1996-01-16 | Motorola, Inc. | Reconfigurable counter and pulse width modulator (PWM) using same |
| US5594631A (en) * | 1994-04-20 | 1997-01-14 | The Boeing Company | Digital pulse width modulator for power supply control |
| US5481560A (en) * | 1994-04-28 | 1996-01-02 | United Technologies Corporation | Digital-to-pulse width converter utilizing a distributed pulse width |
| KR0147197B1 (ko) * | 1995-05-22 | 1998-12-01 | 문정환 | 다수채널의 펄스폭 변조회로 |
-
1997
- 1997-03-25 JP JP9071112A patent/JP2912290B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-04 US US09/020,596 patent/US6023741A/en not_active Expired - Lifetime
- 1998-02-24 DE DE69802450T patent/DE69802450T2/de not_active Expired - Fee Related
- 1998-02-24 EP EP98103192A patent/EP0868028B1/en not_active Expired - Lifetime
- 1998-03-20 CN CN98101050.4A patent/CN1096632C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6023741A (en) | 2000-02-08 |
| CN1205465A (zh) | 1999-01-20 |
| EP0868028B1 (en) | 2001-11-14 |
| DE69802450D1 (de) | 2001-12-20 |
| JPH10268902A (ja) | 1998-10-09 |
| EP0868028A3 (en) | 1999-08-18 |
| EP0868028A2 (en) | 1998-09-30 |
| DE69802450T2 (de) | 2002-08-08 |
| CN1096632C (zh) | 2002-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2912290B2 (ja) | Ｐｗｍ制御回路 | |
| PL167608B1 (pl) | Sposób i urzadzenie do zarzadzania przesylaniem danych miedzy pamieciaa urzadzeniami zewnetrznymi PL PL | |
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| JPS63303454A (ja) | バス拡張制御方式 | |
| WO2007004146A1 (en) | Integrated circuit and method of securing access to an on-chip memory. | |
| US5740199A (en) | High speed wire-or communication system and method therefor | |
| US6504854B1 (en) | Multiple frequency communications | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPS6290742A (ja) | 中央処理装置の性能を向上させる方法および装置 | |
| EP0903650A1 (en) | Timer device having timer counter | |
| US6823441B1 (en) | Method of multiplexed address and data bus | |
| JPH0736512B2 (ja) | パルス出力装置 | |
| JP2021111194A (ja) | 車載の電子制御装置 | |
| KR100231721B1 (ko) | 피억세스장치 공유용 버스애비터(Bus Abitor) | |
| JPH07120938B2 (ja) | パルス出力装置 | |
| KR940005778B1 (ko) | 공유상태의 캐쉬데이타의 액세스 중재회로 | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JP2000330877A (ja) | バスモニタ回路 | |
| JPH05120206A (ja) | Ｄｍａコントローラ | |
| SU1566336A1 (ru) | Устройство дл вывода информации | |
| JP3158530B2 (ja) | 半導体メモリ装置 | |
| FI94190B (fi) | Menetelmä ja järjestelmä tiedon siirtämiseksi prosessorien välillä | |
| JPS6380292A (ja) | 表示制御装置 | |
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JPS58197453A (ja) | エンジン制御用半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |