CN112383311B - 逐次逼近式模拟数字转换器及其数据转换方法 - Google Patents
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Abstract
本发明公开了一种SAR ADC及其数据转换方法，包括模拟信号转换模块对接收的模拟信号进行转换处理，得到模拟信号对应的初始数字信号和数字数据；脉宽拓展模块对初始数字信号进行脉冲拓宽处理，得到初始数字信号对应的拓展数字信号；至少一路信号通道输出拓展数字信号和数字数据；数据采样模块从拓展数字信号中采样至少一个待处理数字信号，从数字数据采样与每个待处理数字信号对应的待处理数字数据；数据后处理模块对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据，增大了初始数字信号的脉冲宽度，保证时钟下降沿采样的有效性，提高SAR ADC进行数据转换和传输时的可靠性，降低对系统的危害。
Description
技术领域
本发明属于电子电路技术领域，具体涉及一种逐次逼近式模拟数字转换器及其数据转换方法。
背景技术
逐次逼近式模拟数字转换器(Successive Approximation Register Analog ToDigital Converter,SAR ADC)具有中等转换精度(一般8～16位)与中等转换速度(一般5Msps以下)，当今主流的标准互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)工艺制程下，不仅能做到较低的功耗，较小的硅片面积，方便实现多通道转换，而且易于数模混合芯片的集成(将模拟电路和数字电路做在同一块硅基板上)。因此，近年来，SAR ADC 的应用发展迅猛。在雷达、通信、电子对抗、声呐、卫星、导弹、工业控制、测控系统、地震监测、医疗、仪器仪表、图像处理和音频转换等领域，都有着广泛的应用。
图1为应用于工业控制微处理单元内部的SAR ADC的结构示意图，图2为图 1中SARADC的数据转换时序控制图。如图1所示，SAR ADC通常分为模拟信号转换模块ANA_PART和数据后处理模块DIG_PART两部分，ANA_PART发主体结构为 ADC核心转换单元A，用于实现将自然界的模拟信号AIN转换为初始数字信号 ADC_EOC和初始数字信号ADC_EOC对应的数字数据ADC_DATA。DIG_PART主体结构为数字后处理单元B，用于实现对初始数字信号ADC_EOC和数字数据ADC_DATA进行后处理实现初始数字信号ADC_EOC和数字数据ADC_DATA的后处理，以得到标数字信号和目标数字数据，例如，对数字信号ADC_EOC和数字数据ADC_DATA进行后处理包括寄存器配置、数据存储、模式控制、位对齐、过采样平均功能等。
如图2所示，以nBit SAR ADC为例介绍其时序控制过程。在时钟信号CLK 的统一调配下，ADC核心转换单元收到模拟信号AIN后，在转换启动触发信 ADC_SOC的触发下，SARADC开始工作。第一阶段对输入的模拟信号AIN采样和保持，持续m个周期，并参考信号AREFH和AREHL，进行逐位权重比较，持续n 个周期。比较完成后，模拟信号转换模块ANA_PART送出1个周期宽度的转换结束信号(初始数字信号ADC_EOC)与n位宽度的数据转换结果(数字数据 ADC_DATA)。随后，数据后处理模块DIG_PART采样数字信号ADC_EOC信号，并同步将数字数据ADC_DATA存储到相应的寄存器。以上描述了一次完整的数据从模拟信号到数字信号的量化存储过程。
而实际应用过程中，数据后处理模块DIG_PART底层单元是通过自动布局布线工具实施的。为满足信号链的时序关系，自动化工具会在信号传输通道插入数量不等的BUFFER单元，这些额外插入BUFFER单元会造成实际数字信号EOC_REAL 和实际数字数据DATA_REAL的延迟与畸变，这样，原信号之间的理想同步关系被打破，在某些极端工作情况下，如工艺制造偏差、高温、低温，电压剧烈变动等，会进一步加剧这种延迟与畸变，若信号之间的同步关系越过了边界条件，将导致数据传输失败。
图3a为ADC_EOC抓取失效示意图，图3b为ADC_DATA抓取错误示意图。如图3a所示，EOC_REAL信号较ADC_EOC信号慢半拍(半个时钟周期以上)，导致时钟信号下降沿无法抓取ADC_EOC的失效情况，这种情况说明数据被采空了。如图 3b所示，DATA_REAL信号较理想信号延迟半拍，导致ADC_DATA抓取错误的失效情况，该抓取的ADC_DATA实为上一次转换的结果。
上述失效情况如果是工艺制造偏差导致的，是有办法在出厂阶段进行区分和筛选的。但如果是应用环境导致的，则难以有效区分与筛选，这种失效极为隐蔽，具备概率性且危害巨大。因为，常态情况下其工作过程是正常的，仅在极端应用场景下发生异常，而异常后，系统要么已经损毁，或者系统重启恢复正常，异常现场无法保留，难以调试。
因此，现有技术中SAR ADC进行数据转换和传输时可靠性较低，对系统的危害较大。
发明内容
本发明的主要目的是提供一种SAR ADC及其数据转换方法，以解决现有技术中SARADC进行数据转换和传输时可靠性较低，对系统的危害较大的问题。
针对上述问题，本发明提供了一种逐次逼近式模拟数字转换器，包括：
模拟信号转换模块，用于对接收的模拟信号进行转换处理，得到所述模拟信号对应的初始数字信号和数字数据；
脉宽拓展模块，与所述模拟信号转换模块相连，用于对所述初始数字信号进行脉冲拓宽处理，得到所述初始数字信号对应的拓展数字信号；
至少一路信号通道，与所述模拟信号转换模块和所述脉宽拓展模块相连，用于输出所述拓展数字信号和所述数字数据；其中，至少一路所述信号通道中设置有缓冲模块，用于在时钟统一调配下，对所述拓展数字信号和所述数字数据的传输进行边沿同步；
数据采样模块，与至少一路所述信号通道相连，用于从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；
数据后处理模块，用于对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述脉宽拓展模块包括移位寄存器、移位寄存器控制单元和信号调整单元；
所述移位寄存器由多个触发器构成；其中，首个触发器的输出端与剩余其他每个触发器的启动端相连，首个触发器的第一输入端与所述模拟信号转换模块相连；剩余其他每个触发器按照输出端与第二输入端相连的方式依次相连；剩余其他每个触发器的第一输入端与时钟信号端相连；
所述移位寄存器控制单元的输出端与首个触发器的启动端相连，所述移位寄存器控制单元的输出端第一输入端段与使能控制端相连，所述移位寄存器控制单元的输出端第二输入端与末尾触发器的反向端相连；
所述信号调整单元的输入端与首个触发器的输出端相连，所述信号调整单元的输出端与每路信号通道相连；
在每个脉宽拓展周期内，所述移位寄存器控制单元在所述使能控制端输入的使能信号和所述末尾触发器的反向端的初始信号的作用下控制所述首个触发器的启动；剩余其他每个触发器，在所述首个触发器启动后根据所述首个触发器的输出端的输出信号启动，并根据时钟信号端的时钟信号依次输出目标信号后，由所述末尾触发器的反向端的输出与所述初始信号相反的复位信号后，由所述移位寄存器控制单元控制所述首个触发器的复位；所述信号调整单元对所述首个触发器的输出端的输出信号进行调整，得到所述初始数字信号对应的拓展数字信号。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述所述末尾触发器的反向端的初始信号、所述使能信号、所述目标信号、所述首个触发器的输出端的输出信号和所述所述初始数字信号对应的拓展数字信号均为高电平信号；
所述复位信号为低电平信号。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述触发器包括DIFF 触发器、JK触发器或RS触发器。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述移位寄存器控制单元为与逻辑运算器。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述信号调整单元包括第一反相器和第二反相器；
所述第一反相器的输入端与所述首个触发器的输出端相连；
所述第一反相器的输出端与所述第二反相器的输入端相连；
所述第二反相器的输出端与与每路信号通道相连。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述数据采样模块包括：
信号采样单元，与至少一路所述信号通道相连，用于采样至少一个目标数字信号；
数据采样单元，与至少一路所述信号通道相连，用于采样与每个目标数字信号对应的目标数字数据。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述数据采样模块还包括：
采样调整单元，与时钟信号端、所述信号采样单元和所述数据采样单元相连，用于将时钟信号端的时钟信号进行调整，得到采样周期。
进一步地，上述所述的逐次逼近式模拟数字转换器，还包括：
数据检测模块，与所述数据采样单元和所述数据后处理模块相连，用于若数据采样单元采集到N个待处理数字数据，检测任意相邻的两个待处理数字数据的是否一致，并在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给所述数据后处理模块；其中，所述N为大于或等于2的整数；
对应地，所述信号采样单元将与任意相邻的两个待处理数字数据中的一个待处理数字数据对应的待处理数字信号作发送给所述数据后处理模块。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述数据检测模块包括：
一致性检测单元，与所述数据采样单元相连，用于检测任意相邻的两个待处理数字数据的是否一致；
选择单元，与所述一致性检测单元和所述数据后处理模块相连，用于在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给所述数据后处理模块。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述数据检测模块还包括：
标记输出单元，与所述一致性检测单元和所述数据后处理模块相连，用于在确定任意相邻的两个待处理数字数据一致性时，确定差异待处理数字数据，对所述差异待处理数字数据进行标记，并将所述差异待处理数字数据对应的标记发送给所述数据后处理模块；
所述数据后处理模块还用于存储所述差异待处理数字数据对应的标记。
进一步地，上述所述的逐次逼近式模拟数字转换器中，所述N为3；
所述一致性检测单元包括第一同或逻辑运算器和第二同或逻辑运算器；所述选择单元包括第一选择逻辑运算器和第二选择逻辑运算器；所述标记输出单元包括第一或逻辑运算器和第二或逻辑运算器；
所述数据采样单元第一输出端和所述数据采样单元的第二输出端与所述第一选择逻辑运算器的输入端连接；
所述数据采样单元第二输出端和所述数据采样单元的第三输出端与所述第二选择逻辑运算器的输入端连接；
所述第一选择逻辑运算器的输出端与所述第一选择逻辑运算器的第一输入端相连；所述所述数据采样单元第一输出端或所述数据采样单元的第二输出端与所述第一选择逻辑运算器的第二输入端相连；
所述第二选择逻辑运算器的输出端与所述第二选择逻辑运算器的第一输入端相连；所述所述数据采样单元第二输出端或所述数据采样单元的第三输出端与所述第二选择逻辑运算器的第二输入端相连；
所述第一选择逻辑运算器的输出端和所述第二选择逻辑运算器的输出端与所述第一或逻辑运算器的输入端相连；
所述第一选择逻辑运算器的输出端和所述所述第二选择逻辑运算器的输出端与所述第二或逻辑运算器的输入端相连；
所述第一或逻辑运算器的输出端和所述第二或逻辑运算器的输出端与所述数据后处理模块相连。
本发明还提供一种基于上所述逐次逼近式模拟数字转换器的数据转换方法，包括：
利用模拟信号转换模块对接收的模拟信号进行转换处理，得到所述模拟信号对应的初始数字信号和数字数据；
利用脉宽拓展模块对所述初始数字信号进行脉冲拓宽处理，得到所述初始数字信号对应的拓展数字信号；
利用至少一路信号通道输出所述拓展数字信号和所述数字数据；其中，至少一路所述信号通道中设置有缓冲模块，用于在时钟统一调配下，对所述拓展数字信号和所述数字数据的传输进行边沿同步；
利用数据采样模块从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；
利用数据后处理模块对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
本发明的SAR ADC及其数据转换方法，利用模拟信号转换模块ANA_PART对接收的模拟信号进行转换处理，得到模拟信号对应的初始数字信号ADC_EOC和数字数据ADC_DATA后，利用脉宽拓展模块EXP对初始数字信号ADC_EOC进行脉冲拓宽处理，得到初始数字信号ADC_EOC对应的拓展数字信号ADC_EOC_EXP，这样增大了初始数字信号ADC_EOC的脉冲宽度，保证了时钟下降沿采样的有效性，从而使得至少一路信号通道Channel输出拓展数字信号ADC_EOC_EXP和数字数据 ADC_DATA后，数据采样模块C能够从拓展数字信号ADC_EOC_EXP中采样至少一个待处理数字信号，以及从数字数据采样与每个待处理数字信号对应的待处理数字数据，并利用数据后处理模块DIG_PART对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。采用本发明的技术方案，能够提高SAR ADC进行数据转换和传输时的可靠性，降低对系统的危害。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1为应用于工业控制微处理单元内部的SAR ADC的结构示意图；
图2为图1中SAR ADC的数据转换时序控制图；
图3a为ADC_EOC抓取失效示意图；
图3b为ADC_DATA抓取错误示意图；
图4为本发明的SAR ADC的一种实施例的结构示意图；
图5为图4中脉宽拓展模块EXP的实施例的结构示意图；
图6为图5所示的脉宽拓展模块EXP内部信号的时序逻辑图；
图7为图4中数据采样模块C的结构示意图；
图8为图7所示的数据采样模块C的内部信号的时序逻辑图；
图9为本发明的SAR ADC的另一种实施例的结构示意图；
图10为图9中数据检测模块U的结构示意图；
图11为图9的一种可能的数据传输时序逻辑图；
图12为本发明基于SAR ADC的数据转换方法实施例的流程图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
为解决现有技术中存在的上述技术问题，本发明实施例提供了一种SAR ADC。
图4为本发明的SAR ADC的一种实施例的结构示意图。如图4所示，本实施例的SARADC可以包括模拟信号转换模块ANA_PART、脉宽拓展模块EXP、至少一路信号通道Channel、数据采样模块C和数据后处理模块DIG_PART。其中，脉宽拓展模块EXP与模拟信号转换模块ANA_PART相连，并优选为与脉宽拓展模块EXP集成设置；至少一路信号通道与模拟信号转换模块和脉宽拓展模块相连；数据采样模块C与至少一路信号通道Channel相连，数据后处理模块 DIG_PART、数据采样模块C和至少一路信号通道Channel优选为集成设置。
在一个而具体实现过程中，模拟信号转换模块ANA_PART，用于对接收的模拟信号AIN进行转换处理，得到模拟信号AIN对应的初始数字信号ADC_EOC和数字数据ADC_DATA；脉宽拓展模块EXP，用于对初始数字信号ADC_EOC进行脉冲拓宽处理，得到初始数字信号ADC_EOC对应的拓展数字信号 ADC_EOC_EXP；至少一路信号通道Channel，用于输出拓展数字信号 ADC_EOC_EXP和数字数据ADC_DATA；其中，至少一路信号通道Channel中设置有缓冲模块，用于在时钟统一调配下，对拓展数字信号和数字数据的传输进行边沿同步，以保证拓展数字信号和数字数据同时传输至数据采样模块C；数据采样模块C，用于从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；数据后处理模块DIG_PART，用于对至少一个待处理数字信号和与每个待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
图5为图4中脉宽拓展模块EXP的实施例的结构示意图，如图5所示，本实施例的脉宽拓展模块EXP包括移位寄存器50、移位寄存器控制单元51和信号调整单元52。移位寄存器50由多个触发器构成。图5中，以一个与逻辑运算器 NAND1，四个DIFF触发器DIFF0～DIFF3，两个反相器INV1～INV2组成为例对本发明的技术方案进行描述，但是并不限制于上述结构，例如，触发器还可以选择JK触发器或RS触发器。其中，第一反相器INV1的输入端与首个触发器DIFF0 的输出端相连；第一反相器INV的输出端与第二反相器INV2的输入端相连；第二反相器INV2的输出端与与每路信号通道Channel相连(图中未示出)。
在一个具体实现过程中，首个触发器的输出端与剩余其他每个触发器的启动端相连，首个触发器的第一输入端与模拟信号转换模块ANA_PART相连(图中未示出)；剩余其他每个触发器按照输出端与第二输入端相连的方式依次相连；剩余其他每个触发器的第一输入端与时钟信号端相连；移位寄存器控制单元51 的输出端与首个触发器的启动端相连，移位寄存器控制单元51的输出端第一输入端段与使能控制端相连，移位寄存器控制单元51的输出端第二输入端与末尾触发器的反向端相连；信号调整单元52的输入端与首个触发器的输出端相连，信号调整单元的输出端与每路信号通道Channel相连。
脉宽拓展模块EXP的工作原理如下：在每个脉宽拓展周期内，移位寄存器控制单元50在使能控制端输入的使能信号ADC_EN和末尾触发器的反向端的初始信号的作用下控制首个触发器的启动；剩余其他每个触发器，在首个触发器启动后根据首个触发器的输出端的输出信号EOC_RB启动，并根据时钟信号CLK端的时钟信号CLK依次输出目标信号后，由末尾触发器的反向端的输出与初始信号相反的复位信号后，由移位寄存器控制单元控制首个触发器的复位；信号调整单元52对首个触发器的输出端的输出信号EOC_RB进行调整，得到初始数字信号ADC_EOC对应的拓展数字信号ADC_EOC_EXP。
具体地，如图5所示，默认情况下，所有DIFF触发器都处于复位状态，输出端Q置0，反相端QB为1。当使能控制端输入使能信号ADC_EN时，由于D 触发器触发器DIFF3的反相端QB的输出信号EOC_RST为初始信号，其状态为 1，与逻辑运算器NAND1的输出端的输出信号EOC_RB由初始态0变为1，D触发器触发器DIFF0工作状态被激活。当模拟信号转换模块ANA_PART输出的初始数字信号ADC_EOC上升沿到来时，D触发器DIFF0输出端的输出信号 EOC_EXPAND被拉高且被锁存维持。此时，在第一反相器INV1和第二反相器 INV2的作用下得到的拓展数字信号ADC_EOC_EXP同步输出为高，D触发器 DIFF1～DIFF3工作状态被激活。当时钟信号CLK上升沿到来时，D触发器 DIFF1～DIFF3的Q_OUT1～Q_OUT3间隔一个时钟周期依次输出为高。也即，D 触发器DIFF3反相端QB输出的输出信号EOC_RST在经过3个时钟周期后，状态由初始信号1变为复位信号0。对与逻辑运算器NAND1而言，使能信号 ADC_EN维持为高，故输出受D触发器DIFF3反相端QB的输出信号EOC_RST 控制，与逻辑运算器NAND1的输出端的输出信号EOC_RB由1变为0。D触发器DIFF0被复位，D触发器DIFF0的输出端的输出信号EOC_EXPAND由1转变为0，D触发器DIFF1～DIFF3同步被复位。脉宽拓展模块EXP恢复至初始态，等待下一个模拟信号转换模块ANA_PART输出的初始数字信号ADC_EOC上升沿到来，以后重复上述过程。其中，图6为图5所示的脉宽拓展模块EXP内部信号的时序逻辑图。
图7为图4中数据采样模块C的结构示意图，如图7所示，本实施例的数据采样模块C可以包括信号采样单元C1和数据采样单元C2。信号采样单元和数据采样单元分别与至少一路所述信号通道Channel相连。信号采样单元C1用于采样至少一个待处理数字信号；数据采样单元C2用于采样与每个待处理数字信号对应的待处理数字数据。
在实际应用中，通常情况下，D触发器均是上升沿触发的。如果想在时钟的下降沿触发，节省半个时钟周期的时间(否则要等下一个时钟的上升沿采集)，提高数据样本采集效率，需要将时钟进行反相，以时钟信号CLK端的时钟信号CLK 进行调整，得到采样周期。因此，如图7所示，本实施例的数据采样模块C还可以包括采样调整单元，具体地，该采样调整单元可以为一个反相器，从而可以完成相位180度延迟，即完成了时钟反相。
具体地，图7以单个反相器INV3与两组D触发器(分别为DIFF4～DIFF6， DIFF7～DIFF9)构成为例对本发明的技术方案进行说明。反相器INV3用于将时钟相位反相，使原来由上升沿触发的信号转换为下降沿触发。第一组D触发器组 (DIFF4～DIFF6)用于采样实际数字信号EOC_REAL，由于实际数字信号EOC_REAL 经过脉宽拓展，因此，在其脉冲宽度内至少保证了一个以上的有效采样信号作为待处理数字信号。第二组D触发器组(DIFF7～DIFF9)用于采样实际数字数据 DATA_REAL作为待处理数字数据。时钟采样得到多少组待处理数字信号，则对应有多少笔待处理数字数据。其中，图8为图7所示的数据采样模块C的内部信号的时序逻辑图。
本实施例的SAR ADC，利用模拟信号转换模块ANA_PART对接收的模拟信号进行转换处理，得到模拟信号对应的初始数字信号ADC_EOC和数字数据ADC_DATA 后，利用脉宽拓展模块EXP对初始数字信号ADC_EOC进行脉冲拓宽处理，得到初始数字信号ADC_EOC对应的拓展数字信号ADC_EOC_EXP，这样增大了初始数字信号ADC_EOC的脉冲宽度，保证了时钟下降沿采样的有效性，从而使得至少一路信号通道Channel输出拓展数字信号ADC_EOC_EXP和数字数据ADC_DATA后，数据采样模块C能够从拓展数字信号ADC_EOC_EXP中采样至少一个待处理数字信号，以及从数字数据采样与每个待处理数字信号对应的待处理数字数据，并利用数据后处理模块DIG_PART对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到待处理数字信号和目标数字数据。采用本发明的技术方案，能够提高 SAR ADC进行数据转换和传输时的可靠性，降低对系统的危害。
在实际应用中，为了在出现故障后保留现场，方便后期对故障类型的定位和分类，本发明还提供了以下技术方案。
图9为本发明的SAR ADC的另一种实施例的结构示意图。如图9所示，本实施例的SAR ADC在图4所示实施例的基础上，进一步还可以包括数据检测模块U。
本实施例中，数据检测模块U，与数据采样单元C和数据后处理模块 DIG_PART相连，用于若数据采样单元采集到N个待处理数字数据，检测任意相邻的两个待处理数字数据的是否一致，并在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给数据后处理模块DIG_PART；其中，N为大于或等于2的整数。
对应地，信号采样单元将与任意相邻的两个待处理数字数据中的一个待处理数字数据对应的待处理数字信号作为待处理数字信号发送给数据后处理模块 DIG_PART。
具体地，图10为图9中数据检测模块U的结构示意图，如图10所示，本实施例的数据检测模块U包括一致性检测单元U1、选择单元U2和标记输出单元 U3。一致性检测单元与数据采样单元C2相连；选择单元与一致性检测单元和数据后处理模块DIG_PART相连；标记输出单元与一致性检测单元和数据后处理模块DIG_PART相连。
在一个具体实现过程中，一致性检测单元U1用于检测任意相邻的两个待处理数字数据的是否一致；选择单元U2用于在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给数据后处理模块DIG_PART。标记输出单元U3用于在确定任意相邻的两个待处理数字数据一致性时，确定差异待处理数字数据，对差异待处理数字数据进行标记，并将差异待处理数字数据对应的标记发送给数据后处理模块DIG_PART。对应地，数据后处理模块DIG_PART还用于存储差异待处理数字数据对应的标记。
如图10所示，本实施例中以N为3为例对本发明的技术方案进行描述。其中，一致性检测单元包括第一同或逻辑运算器xor1和第二同或逻辑运算器xor2；选择单元包括第一选择逻辑运算器mux1和第二选择逻辑运算器mux2；标记输出单元包括第一或逻辑运算器or1和第二或逻辑运算器or2。需要说明的是，本实施例并不限制与图10所示的各元器件的数量。
本实施例中，数据采样单元C2第一输出端和数据采样单元C2的第二输出端与第一选择逻辑运算器mux1的输入端连接(图中未示出)；数据采样单元C2第二输出端和数据采样单元C2的第三输出端与第二选择逻辑运算器mux2的输入端连接(图中未示出)；第一选择逻辑运算器mux1的输出端与第一选择逻辑运算器 mux1的第一输入端相连；数据采样单元C2第一输出端或数据采样单元C2的第二输出端与第一选择逻辑运算器mux1的第二输入端相连；第二选择逻辑运算器 mux2的输出端与第二选择逻辑运算器mux2的第一输入端相连；数据采样单元 C2第二输出端或数据采样单元C2的第三输出端与第二选择逻辑运算器mux2的第二输入端相连；第一选择逻辑运算器mux1的输出端和第二选择逻辑运算器 mux2的输出端与第一或逻辑运算器or1的输入端相连；第一选择逻辑运算器mux1 的输出端和第二选择逻辑运算器mux2的输出端与第二或逻辑运算器or2的输入端相连；第一或逻辑运算器or1的输出端和第二或逻辑运算器or2的输出端与数据后处理模块DIG_PART相连。第一选择逻辑运算器mux1和第二选择逻辑运算器mux2优选为二选一逻辑门。
同或逻辑运算器xor用于对临近的两笔采样数据进行一致性判断，当数据一致时，输出为1，数据不一致时，输出为0。选择逻辑运算器mux用于对数据输出一致性进行选择，当临近两笔数据一致时，选择逻辑运算器mux输出该数据，当数据不一致时，选择逻辑运算器mux输出0。第一或逻辑运算器or1用于数据一致性的状态位输出，当任意一组临近数据一致时，ADC_FLAG＝1，当所有数据均不一致时，ADC_FLAG＝0。第二或逻辑运算器or2or2用于数据有效性的输出，当任意一组临近数据一致时，输出该数据，当所有数据均不一致时，数据输出为 0。表1给出了数据判断单元数据输出的具体组合逻辑关系。
表1
图11为图9的一种可能的数据传输时序逻辑图，图11中考虑了传输路径上 BUFFER单元延迟与畸变对各信号的影响(即图中显示的Td1,Td2,Td3)，至于具体值的大小，这里列举了实际应用中大概率出现的一种参考值。对转换结束信号 EOC_REAL而言，其上升沿较ADC_EOC_EXP延迟Td1(介于半个时钟周期与一个时钟周期之间)，下降沿由于逻辑整形的原因，较ADC_EOC_EXP提前Td2(小于半个时钟周期)。对采样数据DAT_REAL而言，数据起始边沿较ADC_DATA 延迟Td3(小于半个时钟周期)。由时序图可以看到，ADC_EOC_EXP将ADC_EOC 脉宽拓展了额外两个时钟周期，EOC_REAL、DATA_REAL相对ADC_EOC_EXP、 ADC_DATA而言，存在不同程度的延迟和畸变。当时钟ADC_CLK下降沿对 EOC_REAL进行采样时，第一周期采样落空，第二、第三周期采样正常。对应抓到的数据DATA0不存在，DATA1，DATA2正常。接着数据判断单元判断DATA1 和DATA2一致性，确认它们数值相同，于是ADC_FLAG标志位置1，ADC_DATA输出DATA2。以上完成了一次完整的数据抓取和存储过程。
由上述示例可以知道，在没有脉宽拓展模块EXP、数据采样模块C和数据检测模块U的情况下，传输路径BUFFER单元的延迟和畸变，的确会导致时钟下降沿采样不到转换结束信号，或者采样到错误的转换数据。而增加了上述3个模块后，由于拓宽了转换信号的脉冲宽度，保证了时钟下降沿采样的有效性，进而，通过对数据进行多次采样，并对临近的数据进行一致性比较，保证了数据输出的正确性。加之，通过增加标志位输出，记录了数据转换过程中的工作状态，方便出现异常后的调试分析。
需要说明的是，上述具体实施例中各结构示意图，如图5、图7、图10，只是可以实现本申请功能原理的其中一个可行案列。同时本申请中提高数据存储容错率的大小程度，随资源的消耗是不同的，需要折中考量。其它可替代实施例说明如下：
1)图5、图7、图10逻辑功能的实现，可以由其它逻辑门替代实现。可以对其中部分逻辑门进行局部替换，如DIFF触发器的抓取和锁存功能，可以由JK 触发器或RS触发器替换实现。二选一逻辑门控制，可以由与或非逻辑门组合替换实现。也可以对所有逻辑门进行全部替换，如目前示例是采用的模拟搭建电路的方式实现的，但也可以采用数字写代码的方式实现，二者采用的逻辑门组合必定完全不一样。
2)本申请数据转换结束信号(初始数字信号ADC_EOC)的脉宽拓展程度，是可以调整的。如可以是2～n-1之间(n为SAR ADC的分辨率)的任意周期数，同步，将取得对应笔数的采样数据。当然，取得的数据量越大，数据的有效性越高，若数据的一致性越高，数据的正确性也越高。但这些是以增加逻辑单元的数量为代价的，即增加了芯片面积成本。一般而言，初始数字信号ADC_EOC的脉冲宽度拓展为3倍时钟周期，抓取3笔转换数据进行一致性比对，可以在成本和容错率之间取得较理想的折中。
实施例二
为解决现有技术中存在的上述技术问题，本发明实施例提供了一种基于SAR ADC的数据转换方法。
图12为本发明基于SAR ADC的数据转换方法实施例的流程图，如图12所示，本实施例的基于SAR ADC的数据转换方法具体可以包括如下步骤：
120、利用模拟信号转换模块对接收的模拟信号进行转换处理，得到所述模拟信号对应的初始数字信号和数字数据；
121、利用脉宽拓展模块对所述初始数字信号进行脉冲拓宽处理，得到所述初始数字信号对应的拓展数字信号；
122、利用至少一路信号通道输出所述拓展数字信号和所述数字数据；其中，至少一路所述信号通道中设置有缓冲模块，用于输出与时钟输出信号频率相同的时钟信号；
123、利用数据采样模块从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；
124、利用数据后处理模块对至少一个对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
上述实施例的方法其具体实现方案可以参见前述实施例记载的SAR ADC及 SARADC实施例中的相关说明，并且具有相应的方法实施例的有益效果，在此不再赘述。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块32中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (12)
1.一种逐次逼近式模拟数字转换器，其特征在于，包括：
模拟信号转换模块，用于对接收的模拟信号进行转换处理，得到所述模拟信号对应的初始数字信号和数字数据；
脉宽拓展模块，与所述模拟信号转换模块相连，用于对所述初始数字信号进行脉冲拓宽处理，得到所述初始数字信号对应的拓展数字信号；所述脉宽拓展模块包括移位寄存器、移位寄存器控制单元和信号调整单元；所述移位寄存器由多个触发器构成；其中，首个触发器的输出端与剩余其他每个触发器的启动端相连，首个触发器的第一输入端与所述模拟信号转换模块相连；剩余其他每个触发器按照输出端与第二输入端相连的方式依次相连；剩余其他每个触发器的第一输入端与时钟信号端相连；所述移位寄存器控制单元的输出端与首个触发器的启动端相连，所述移位寄存器控制单元的输出端第一输入端段与使能控制端相连，所述移位寄存器控制单元的输出端第二输入端与末尾触发器的反向端相连；所述信号调整单元的输入端与首个触发器的输出端相连，所述信号调整单元的输出端与每路信号通道相连；在每个脉宽拓展周期内，所述移位寄存器控制单元在所述使能控制端输入的使能信号和所述末尾触发器的反向端的初始信号的作用下控制所述首个触发器的启动；剩余其他每个触发器，在所述首个触发器启动后根据所述首个触发器的输出端的输出信号启动，并根据时钟信号端的时钟信号依次输出目标信号后，由所述末尾触发器的反向端的输出与所述初始信号相反的复位信号后，由所述移位寄存器控制单元控制所述首个触发器的复位；所述信号调整单元对所述首个触发器的输出端的输出信号进行调整，得到所述初始数字信号对应的拓展数字信号；
至少一路信号通道，与所述模拟信号转换模块和所述脉宽拓展模块相连，用于输出所述拓展数字信号和所述数字数据；其中，至少一路所述信号通道中设置有缓冲模块，用于在时钟统一调配下，对所述拓展数字信号和所述数字数据的传输进行边沿同步；
数据采样模块，与至少一路所述信号通道相连，用于从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；
数据后处理模块，用于对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
2.根据权利要求1所述的逐次逼近式模拟数字转换器，其特征在于，所述所述末尾触发器的反向端的初始信号、所述使能信号、所述目标信号、所述首个触发器的输出端的输出信号和所述所述初始数字信号对应的拓展数字信号均为高电平信号；
所述复位信号为低电平信号。
3.根据权利要求1所述的逐次逼近式模拟数字转换器，其特征在于，所述触发器包括DIFF触发器、JK触发器或RS触发器。
4.根据权利要求1所述的逐次逼近式模拟数字转换器，其特征在于，所述移位寄存器控制单元为与逻辑运算器。
5.根据权利要求1所述的逐次逼近式模拟数字转换器，其特征在于，所述信号调整单元包括第一反相器和第二反相器；
所述第一反相器的输入端与所述首个触发器的输出端相连；
所述第一反相器的输出端与所述第二反相器的输入端相连；
所述第二反相器的输出端与与每路信号通道相连。
6.根据权利要求1-5任一项所述的逐次逼近式模拟数字转换器，其特征在于，所述数据采样模块包括：
信号采样单元，与至少一路所述信号通道相连，用于采样至少一个目标数字信号；
数据采样单元，与至少一路所述信号通道相连，用于采样与每个目标数字信号对应的目标数字数据。
7.根据权利要求6所述的逐次逼近式模拟数字转换器，其特征在于，所述数据采样模块还包括：
采样调整单元，与时钟信号端、所述信号采样单元和所述数据采样单元相连，用于将时钟信号端的时钟信号进行调整，得到采样周期。
8.根据权利要求6所述的逐次逼近式模拟数字转换器，其特征在于，还包括：
数据检测模块，与所述数据采样单元和所述数据后处理模块相连，用于若数据采样单元采集到N个待处理数字数据，检测任意相邻的两个待处理数字数据的是否一致，并在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给所述数据后处理模块；其中，所述N为大于或等于2的整数；
对应地，所述信号采样单元将与任意相邻的两个待处理数字数据中的一个待处理数字数据对应的待处理数字信号作发送给所述数据后处理模块。
9.根据权利要求8所述的逐次逼近式模拟数字转换器，其特征在于，所述数据检测模块包括：
一致性检测单元，与所述数据采样单元相连，用于检测任意相邻的两个待处理数字数据的是否一致；
选择单元，与所述一致性检测单元和所述数据后处理模块相连，用于在确定任意相邻的两个待处理数字数据一致性时，将任意相邻的两个待处理数字数据中的一个待处理数字数据发送给所述数据后处理模块。
10.根据权利要求9所述的逐次逼近式模拟数字转换器，其特征在于，所述数据检测模块还包括：
标记输出单元，与所述一致性检测单元和所述数据后处理模块相连，用于在确定任意相邻的两个待处理数字数据一致性时，确定差异待处理数字数据，对所述差异待处理数字数据进行标记，并将所述差异待处理数字数据对应的标记发送给所述数据后处理模块；
所述数据后处理模块还用于存储所述差异待处理数字数据对应的标记。
11.根据权利要求10所述的逐次逼近式模拟数字转换器，其特征在于，所述N为3；
所述一致性检测单元包括第一同或逻辑运算器和第二同或逻辑运算器；所述选择单元包括第一选择逻辑运算器和第二选择逻辑运算器；所述标记输出单元包括第一或逻辑运算器和第二或逻辑运算器；
所述数据采样单元第一输出端和所述数据采样单元的第二输出端与所述第一选择逻辑运算器的输入端连接；
所述数据采样单元第二输出端和所述数据采样单元的第三输出端与所述第二选择逻辑运算器的输入端连接；
所述第一选择逻辑运算器的输出端与所述第一选择逻辑运算器的第一输入端相连；所述所述数据采样单元第一输出端或所述数据采样单元的第二输出端与所述第一选择逻辑运算器的第二输入端相连；
所述第二选择逻辑运算器的输出端与所述第二选择逻辑运算器的第一输入端相连；所述所述数据采样单元第二输出端或所述数据采样单元的第三输出端与所述第二选择逻辑运算器的第二输入端相连；
所述第一选择逻辑运算器的输出端和所述第二选择逻辑运算器的输出端与所述第一或逻辑运算器的输入端相连；
所述第一选择逻辑运算器的输出端和所述所述第二选择逻辑运算器的输出端与所述第二或逻辑运算器的输入端相连；
所述第一或逻辑运算器的输出端和所述第二或逻辑运算器的输出端与所述数据后处理模块相连。
12.一种基于权利要求1-11任一项所述逐次逼近式模拟数字转换器的数据转换方法，其特征在于，包括：
利用模拟信号转换模块对接收的模拟信号进行转换处理，得到所述模拟信号对应的初始数字信号和数字数据；
利用脉宽拓展模块对所述初始数字信号进行脉冲拓宽处理，得到所述初始数字信号对应的拓展数字信号；
利用至少一路信号通道输出所述拓展数字信号和所述数字数据；其中，至少一路所述信号通道中设置有缓冲模块，用于在时钟统一调配下，对所述拓展数字信号和所述数字数据的传输进行边沿同步；
利用数据采样模块从所述拓展数字信号中采样至少一个待处理数字信号，以及从所述数字数据采样与每个待处理数字信号对应的待处理数字数据；
利用数据后处理模块对至少一个待处理数字信号和待处理数字数据进行数据后处理，得到目标数字信号和目标数字数据。
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| Publication number | Publication date |
|---|---|
| CN112383311A (zh) | 2021-02-19 |
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