JP3710577B2 - 外部同期方法及び外部同期回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、周波数がディジタル入力信号の周波数と同じで位相が外部トリガ信号の位相位置と一致するディジタル信号を作り出す外部同期方法及び外部同期回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体能動素子の遮断周波数は有限であり、使用しうる最高周波数はその制約を受ける。
例えば、図１３において、デジタル信号（１）と（２）の波形は繰り返し周波数ｆが同一のものである。しかし、信号（１）の波形は立ち上がっているＨレベル区間ＴＡと立ち下がっているＬレベル区間ＴＢとの比が１：１（デューティ５０％）であるのに対し、信号（２）の波形では区間ＴＡと区間ＴＢの比が１：１でなくなっているため、見かけ上の周波数ｆが上昇している。このため、半導体能動素子であるＩＣがデューティ５０％の信号（１）の入力波形を受けて動作可能範囲の上限一杯で動作していた場合に、入力信号の波形が、デューティ５０％の状態（信号（１））からそれより小さいデューティの波形（信号（２））にくずれたとすると、当該ＩＣにはその動作可能範囲を越える周波数の信号が入力されることになり、当該ＩＣは当該入力信号の周波数に応答した動作ができなくなる。
従って、取り扱うデジタル信号は、区間ＴＡと区間ＴＢとの比が１：１（デューティ５０％）である波形のものが好ましい。換言すれば、取り扱うデジタル信号がデューティ５０％の波形に常に整形されていれば、同じ半導体能動素子を用いてより高い周波数の信号を取り扱うことができることとなる。
【０００３】
従来、カラー映像信号の書込み用クロック信号発生回路や読み込み用クロック信号発生回路などでは、水平同期信号に同期させてクロック信号を発生させる外部同期回路が必要となる。
従来、周波数が入力信号の周波数と同じで位相がトリガ信号の位相位置と一致する信号を作り出す同期信号選択回路として、図１４に示すものがある（特開昭６１−９５６０６号）。即ち、必要とする同期出力信号の繰り返し周波数ｆのｍ倍（ｍは２以上の整数）の周波数の基準信号Ｓ０を受け、その基準信号の位相を遅延要素ＤＬ１，ＤＬ２により順次ずらせることによりｎ個（ｎは２以上の整数）の位相の異なる副基準信号ＳＡ，ＳＢ，ＳＣをつくり、トリガ信号Ｇを受けたときからこれらの副基準信号を分周器２３，２４，２５で分周し始め、それらの分周後の信号を論理回路２２で論理合成し、その出力を同期出力信号として取り出す回路である。
この同期信号選択回路は、基準信号として同期出力信号の周波数ｆのｍ倍の周波数の信号を取り扱う必要があるが、位相分割数すなわち副基準信号の数ｎに対応してジッタが減少するものである。
このように同期信号選択回路では、基準信号Ｓ０からｎ個の位相の異なる副基準信号ＳＡ，ＳＢ，ＳＣを作り出すことが重要であるが、従来は、多数の遅延要素ＤＬ１，ＤＬ２…を直列接続し、これに基準信号を通して位相を順次ずらせるという操作を行うことにより作成していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の位相を順次にずらせるという技術では、高い周波数（５０ＭＨｚ〜１００ＭＨｚ程度）を取り扱うようになると、遅延要素ＤＬ１，ＤＬ２…に通す前の信号波形は、各遅延要素を通過する度に少しづつくずれて来て、位相を分割した意義がなくなって来ることがある。特に、仮に遅延要素を通す前の信号波形がデューティ５０％の波形のものであっても、遅延要素に通すことにより信号波形がデューティ５０％よりずれて来た場合、取り扱う周波数が実質上高くなったことになり、ＩＣの動作可能な能力を上回る周波数限界が到来してしまうことがあるという問題がある。
また、上記の位相を順次にずらせるという技術では、位相分割数すなわち副基準信号の数ｎに対応してジッタが減少する。低い周波数（１ＭＨｚ程度）を扱う場合には、用意すべき遅延要素の数が２０００〜３０００個にもなり、経済的な面でもまた素子の発熱の上でも不利となる。
従って、上記位相を順次にずらせるという技術によらないで、またできるだけ少ない数の半導体要素を用いて、トリガ信号に同期したクロック信号を取り出すことができる外部同期回路の出現が望まれている。
また、従来の外部トリガ信号が変動した場合、これに追従して自動的に出力クロックを同期させることは困難であった。
そこで、本発明の目的は、入力クロック信号を外部トリガ信号に同期させることができる、構成が簡単で、しかも入力ディジタル信号がデューティ５０％の波形に整形されて出力される実用的な外部同期方法及び外部同期回路を提供することにある。
本発明の他の目的は、外部トリガ信号が変動しても、これに追従して自動的に出力クロックを同期させることができる外部同期方法及び外部同期回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
（１）請求項１の外部同期方法は、入力クロック信号を外部トリガ信号に同期させる外部同期方法におて、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）に同期した内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を、次の外部トリガ信号（ＥＸＴ-ＴＲＩＧ）が到来するまでの間に、入力クロック信号の周期（Ｔ）で多数作成し、これを第１のデューティ決定回路（３）と第２のデューティ決定回路（４）とに時間的に前後して分けて与え（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）、交互に、内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測し、内部トリガ信号（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）の位置で出力パルスを立ち上げ、上記計測されたデューティ５０％に対応するタイミング位置（ＳＡ１，ＳＡ２）で出力パルスを立ち下げるようにしたものである。
外部トリガ信号の他に、自分自身により入力クロック信号の周期（Ｔ）で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を発生しているため、これに同期させて出力パルスを得ることが容易にできる。また、実際に内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測して割り出しているので、その位置は正確であり、デューティ５０％のきれいな出力が得られる。
【０００６】
（２）請求項２の外部同期方法は、上記請求項１記載の外部同期方法において、上記第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組用意し、一方の組を、外部トリガ信号間の一つの区間を処理するために用い、他方の組を隣の区間を処理するために用いるものである。従って、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
【０００７】
（３）請求項３の外部同期回路は、タイミング発生回路（１，１１）からのタイミング信号を受けて、入力クロック信号（ＥＸＴ-ＣＫ）の一周期（Ｔ）における外部トリガ信号（ＥＸＴ-ＴＲＩＧ）からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の到来した位相位置に対応する位相位置で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を作成して出力する内部トリガ作成回路（１０）と、 上記内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を受け、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の各区間において、内部トリガ信号（ＴＲＩＧ-Ａ）を第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに前後に分けて出力するモード切替信号作成回路（３０）と、 上記第１群の信号（ＳＥＴ−Ａ１）を受けて動作する第１のフリップフロップ（６）と、上記第２群の信号（ＳＥＴ−Ａ２）を受けて動作する第２のフリップフロップ（８）と、 上記第１のフリップフロップ（６）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第１のフリップフロップ（６）をリセットする第１のデューティ決定回路（３）と、 上記第２のフリップフロップ（８）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第２のフリップフロップ（８）をリセットする第２のデューティ決定回路（４）と、 上記第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに同期してセットされ、上記第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）からの一致信号により反転動作される出力用のフリップフロップ（５４）とを設けたものである。
【０００８】
外部トリガ信号（ＥＸＴ-ＴＲＩＧ）に同期した内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を、次の外部トリガ信号（ＥＸＴ-ＴＲＩＧ）が到来するまでの間に、入力クロック信号の周期（Ｔ）で多数作成し、これを第１のデューティ決定回路（３）と第２のデューティ決定回路（４）とに時間的に前後して分けて与え、交互に、内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測し、内部トリガ信号の位置で出力パルスを立ち上げ、上記計測されたデューティ５０％に対応するタイミング位置で出力パルスを立ち下げる。外部トリガ信号の他に、自分自身により入力クロック信号の周期（Ｔ）で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を発生しているため、これに同期させて出力パルスを得ることが容易にできる。しかも、到来する外部トリガ信号のパルス幅や、外部トリガ信号の到来する間隔や変則的であっても、これに同期させることができる。また、実際に内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測して割り出しているので、その位置は正確であり、デューティ５０％のきれいな出力が得られる。
【０００９】
（４）請求項９の外部同期回路は、タイミング発生回路（１，１１）からのタイミング信号を受けて、入力クロック信号（ＥＸＴ-ＣＫ）の一周期（Ｔ）における外部トリガ信号（ＥＸＴ-ＴＲＩＧ）からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の到来した位相位置に対応する位相位置で基準内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を作成し、これを外部トリガ信号（ＥＸＴ-ＴＲＩＧ）のＡ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号（ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ）として出力する内部トリガ作成回路（１０）と、 上記内部トリガ信号の一方（ＴＲＩＧ-Ａ）を受け、上記Ａ区間内において、それぞれ内部トリガ信号（ＴＲＩＧ-Ａ）を第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに前後に分けて出力するＡ側のモード切替信号作成回路（３０）と、 上記Ａ側の第１群の信号ＳＥＴ−Ａ１を受けて動作する第１のフリップフロップ（６）及び上記第２群の信号ＳＥＴ−Ａ２を受けて動作する第２のフリップフロップ（８）と、 上記Ａ側の第１のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第１のフリップフロップをリセットする第１のデューティ決定回路（３Ａ）と、 上記Ａ側の第２のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第２のフリップフロップをリセットする第２のデューティ決定回路（４）Ａと、 上記内部トリガ信号の他方（ＴＲＩＧ-Ｂ）を受け、上記Ｂ区間内において、それぞれ内部トリガ信号（ＴＲＩＧ-Ｂを第１群の信号（ＳＥＴ−Ｂ１）と第２群の信号（ＳＥＴ−Ｂ２）とに前後に分けて出力するＢ側のモード切替信号作成回路（３０）と、
上記Ｂ側の第１群の信号（ＳＥＴ−Ｂ１）を受けて動作する第１のフリップフロップ（６）及び上記第２群の信号（ＳＥＴ−Ｂ２）を受けて動作する第２のフリップフロップ（８）と、 上記Ｂ側の第１のフリップフロップ（６）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第１のフリップフロップ（６）をリセットする第１のデューティ決定回路（３Ｂ）と、 上記Ｂ側の第２のフリップフロップ（８）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第２のフリップフロップ（８）をリセットする第２のデューティ決定回路（４Ｂ）と、 上記Ａ側及びＢ側それぞれの第１群の信号（ＳＥＴ−Ａ１，ＳＥＴ−Ｂ１）と第２群の信号（ＳＥＴ−Ａ２，ＳＥＴ−Ｂ２）とに同期してセットされ、上記Ａ側及びＢ側それぞれの第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）からの一致信号により反転動作される出力用のフリップフロップ（５４）とを設けたものである。
【００１０】
請求項４の外部同期回路は、上記第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組具備しているので、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
【００１１】
（５）請求項４又は１０の外部同期回路は、上記請求項３又は９記載の外部同期回路において、 上記各デューティ決定回路（３，４）が、それぞれ、遅延ライン発振器（４１）と、その発振巡回数を計数するカウンタ（４７）及びラッチ回路（４８）と、その計数値の１／２の値を算出する演算回路（４９）と、そして上記カウンタの値が該演算結果に合致したとき一致信号を出力する一致回路（５０）とを有して構成され、 上記各デューティ決定回路（３，４）には、それぞれＯＲゲート（７，９）が前置され、該ＯＲゲートを通して、上記内部トリガ信号（ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ）の存在しない区間において入力クロック信号の１周期（Ｔ）より若干長い実際計測区間（Ｔ３）を指示する信号（ＷＣ-A1/B1，ＷＣ-A2/B2）が入力され、これにより実際計測区間（Ｔ３）だけ遅延ライン発振器が発振を行い、また、その発振中に入力クロック信号の１周期（Ｔ）に対応する長さ位置を指示する目標計測区間（Ｔ１）のタイミング信号（1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2）を上記ラッチ回路（４８）に与えてカウンタ（４７）の値をラッチさせる、ものである。
【００１２】
入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごとに到来する目標計測区間（Ｔ１）のタイミング信号（1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2）を用いて、１周期の長さを計測する。この計測値を基に、演算回路（４９）が、その計数値の１／２の値つまりデューティ５０％のタイミング値を算出する。そして、上記整数倍の間隔内において、外部トリガ信号に同期した位置からの長さの計測が実行され、当該計測値が上記算出された値（計数値の１／２）と一致したとき一致信号（ＳＡ，ＳＢ）が一致回路（５０）から出力される。この一致信号は、出力クロック信号をデューティ５０％のタイミング位置で立ち下げるのに利用される。
このため、任意の周期を持つ入力クロック信号（ＣＫ）に対応することができ、また、そのクロック周期が変動する場合にも追従することができる。
【００１３】
（６）請求項５又は１１の外部同期回路は、請求項４又は１０記載の外部同期回路において、上記遅延ライン発振器（４１）が、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート（４２）と、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータ（４３）と、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ（４４）中に挿入されたインバータ（４５）とで構成されるものである。
奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【００１４】
（７）請求項６又は１２の外部同期回路は、請求項３又は９記載の外部同期回路において、上記各デューティ決定回路（３，４）からの一致信号をフリップフロップ（５４）に入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲート（５１，５２）を設けたものであり、安定した動作が保障される。
【００１５】
（８）請求項７又は１３の外部同期回路は、請求項６又は１２記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の区間を示す外部トリガ区画信号（ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ）を入力したものである。これは、例えば、まだＡ側を処理中においてトリガが到来した場合、他のＢ側に処理を移したとき、前回の動作の延長として発生される一致信号により、出力パルスが新たなトリガに同期していない前回に同期した位置で立ち下がってしまうのを防止するものであり、トリガ到来時の誤動作防止に有効である。
【００１６】
（９）請求項８の外部同期回路は、請求項３,４,５,６又は７記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、上記第１群の信号（ＳＥＴ−Ａ１）を受けて動作する第１のフリップフロップ（６）の出力と、上記第２群の信号（ＳＥＴ−Ａ２）を受けて動作する第２のフリップフロップ（８）の出力とを入力とする出力用のＯＲゲート（５６）を設けたものである。
出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単に成るという利点が得られる。
【００１７】
（１０）請求項１４の外部同期回路は、請求項９,１０,１１,１２又は１３記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、上記Ａ側及びＢ側の第１群の信号（ＳＥＴ−Ａ１，ＳＥＴ−Ｂ１）を受けて動作する第１のフリップフロップの出力と、上記第２群の信号（ＳＥＴ−Ａ２，ＳＥＴ−Ｂ２）を受けて動作する第２のフリップフロップの出力とを入力とする出力用のＯＲゲート（５６）を設けたものである。同様に、出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単に成るという利点が得られる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１及び図２に外部同期回路を左右に分けて示す。この外部同期回路は、タイミング発生回路１，２と、該タイミング発生回路１からのタイミング信号を受けて、入力クロック信号ＥＸＴ-ＣＫの一周期Ｔにおける外部トリガ信号ＥＸＴ-ＴＲＩＧ（第４図(1)）からの位相位置を計測し、次の一周期Ｔ毎に、ＥＸＴ-ＴＲＩＧの到来した位相位置に対応する位相位置で基準内部トリガ信号ＩＮＴ-ＴＲＩＧを作成し、これを外部トリガ信号ＥＸＴ-ＴＲＩＧの到来する度に区画されるＡ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして出力する内部トリガ作成回路１０と、タイミング発生回路２で作成されたタイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示する２組のデューティ決定回路３，４（添字Ａ，Ｂを付して以下区別する）とを有する。
【００１９】
（１）タイミング発生回路１
第１のタイミング発生回路１は、外部トリガ信号ＥＸＴ-ＴＲＩＧ（第４図(1)）を受けて、外部トリガ信号ＥＸＴ-ＴＲＩＧを一定のパルス幅に変換した基準外部トリガ信号ＴＲＩＧ-ＡＢ（第４図(8)）と、そして外部トリガ信号ＥＸＴ-ＴＲＩＧの到来で区画される一区間（Ａ区間）を隣の区間（Ｂ区間）と区別するための外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ（第４図(2)のＤ−ＦＦ-Ｑ，同(3)のＤ−ＦＦ-ＱＮ）を作成し出力する。
【００２０】
（２）内部トリガ信号作成回路１０
内部トリガ信号作成回路１０は、外部トリガ信号ＥＸＴ-ＴＲＩＧが入力される度に入れ替わる、２系統Ａ，Ｂの内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ（第５図(25)(26)）を作成する回路であり、第２のタイミング信号発生回路１１と、第１及び第２の位相位置付与回路１２，１３と、両位相位置付与回路１２，１３の出力をＯＲして基準内部トリガ信号ＩＮＴ-ＴＲＩＧを作成するＯＲゲート（ＦＳＡ１）２５と、この基準内部トリガ信号ＩＮＴ-ＴＲＩＧを外部トリガ信号ＥＸＴ-ＴＲＩＧの到来する度に上記Ａ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして出力する論理ゲート部（ＡＮＤ-Ａ，ＡＮＤ-Ｂ）２６とを有する。
【００２１】
（ａ）タイミング発生回路１１
タイミング発生回路１１は、外部トリガ信号から数えてどのくらいの位相位置にあるのかを知ることを可能とするために、入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内で、その前縁からの位相位置計測区間を指示するタイミング信号ＣＫＦＡ，ＣＫＦＢ（位相位置計測区間信号）（第４図(10)(11)）を作る。
【００２２】
この位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢは、入力クロック信号ＥＸＴ-ＣＫと同期して立ち上がり、入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内で立ち下がる信号（第４図のパルス幅Ｔ２）である。これは入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内のいずれの位置で外部トリガ信号ＥＸＴ-ＴＲＩＧが到来しても、その位置を計測し把握可能とするために用いられる。この実施形態では、最も少ないＣＫＦＡ，ＣＫＦＢの二系統で１周期Ｔ内の全区間をカバーできるようにすべく、ＣＫＦＡ，ＣＫＦＢにはできるだけデューティの広い信号（デューティが５０％以上）を使用し、互いの位相を１８０゜ずらせている。従って、デューティが５０％以上である結果、外部トリガ信号ＥＸＴ-ＴＲＩＧが入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内のいずれの位置で到来しても、両信号ＣＫＦＡ，ＣＫＦＢのＨレベルにある区間の必ずどこかで重なることになり、また互いの位相を１８０゜ずらせている結果、高精度の測定が得られることになる。
【００２３】
上記の位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢは、具体的には、図１１（ａ）に示すように、入力クロック信号ＥＸＴ-ＣＫの位相位置を少しづつＤＬ１，ＤＬ２，ＤＬ３とずらせてＣＫＦＡはＯＲを、ＣＫＦＢはＡＮＤをとることにより作成しているが、図１１（ｂ）に示すように、入力クロック信号ＥＸＴ-ＣＫを分周してその位相位置を若干ずらせることにより、２倍以上の周期を基本単位とする位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢとすることもできる。
【００２４】
（ｂ）第１及び第２の位相位置付与回路１２，１３
第１及び第２の位相位置付与回路１２，１３は全く同じ構成であり、それぞれ、遅延ライン発振器１４と、その発振巡回数を計数するカウンタ２０と、そのカウンタ２０の内容を基準外部トリガ信号ＴＲＩＧ-ＡＢの発生したタイミング位置（図４のＧ1，Ｇ2，Ｇ3又はＧ4点）でラッチするラッチ回路２１と、そのラッチされた値（ｘ1，ｘ2，…、ｙ1，ｙ2，…）にカウンタ２０の出力値が一致したとき出力を発生する一致回路２２と、前記ラッチ回路２１でラッチした位相位置が不適切であった場合、つまりラッチした結果がオール「０」であったときに、該ラッチ回路の出力を利用して、一致停止信号を出力するＯＲゲート（ＯＲ-ＡＤ０）２３と、該ＯＲゲート２３の出力と一致回路２２の出力とを２入力とするＡＮＤゲート２４とを有して構成されている。
【００２５】
そして、第１の位相位置付与回路１２の遅延ライン発振器１４には、タイミング発生回路１１からの位相位置計測区間信号ＣＫＦＡが入力され、また第２の位相位置付与回路１３の遅延ライン発振器１４には、タイミング発生回路１１からの位相位置計測区間信号ＣＫＦＢが入力されている。
【００２６】
（i）遅延ライン発振器１４
遅延ライン発振器１４は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート１５と、該ＮＡＮＤゲート１５の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ１６と、該インバータ１６の出力端子から上記ＮＡＮＤゲート１５の他方の入力端子への帰還ループ１７中に挿入された反転用の単なるインバータ１８とで構成されている。遅延素子としてのインバータ１６には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００２７】
この遅延ライン発振器１４は、上記タイミング発生回路１１から位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢ（第４図(10)(11)）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート１５は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ１６はその出力がＬ、そしてインバータ１８はその出力（ＮＡＮＤゲート１５の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート１５の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート１５の出力がＬ、インバータ１６の出力がＨ、インバータ１８の出力がＬ、ＮＡＮＤゲート１５の他方の入力がＨ、ＮＡＮＤゲート１５の出力がＨ…というように状態が変化し、発振する。そして、位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢの立ち下がりで発振を停止する。
【００２８】
（ii）カウンタ２０
カウンタ２０は、そのクロック入力端子ＣＫが上記遅延ライン発振器１４の出力端子に接続されており、上記遅延ライン発振器１４の出力ＤＬ−ＯＳＣ１，ＤＬ−ＯＳＣ２の変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。また、カウンタ２０のクリア端子ＣＬには上記遅延ライン発振器１４と同じ入力信号、つまり位相指標信号ＣＫＦＡ，ＣＫＦＢが入力される。
【００２９】
従って、カウンタ１７は、遅延ライン発振器１４の発振及び停止の動作と同じく、上記タイミング信号ＣＫＦＡ，ＣＫＦＢの立ち上がりでカウントを開始し、同タイミング信号ＣＫＦＡ，ＣＫＦＢの立ち下がりでカウントを停止する。
【００３０】
（iii）ラッチ回路２１
ラッチ回路２１は、上記カウンタ２０の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路１で作成された基準外部トリガ信号ＴＲＩＧ-ＡＢが入力されている。従って、このラッチ回路２１は、基準外部トリガ信号ＴＲＩＧ-ＡＢが立ち上がった時点、つまり外部トリガ信号が到来した時点（図４のＧ1，Ｇ2，Ｇ3又はＧ4点）で、カウンタ２０のカウント値（発振の巡回数）ｘ又はｙ（図４のｘ1，ｘ2，…、ｙ1，ｙ2，…）をラッチする。
【００３１】
従って、ラッチ回路２１には、入力クロック信号ＣＫの立ち上がりから基準外部トリガ信号ＴＲＩＧ-ＡＢが到来するまでの長さを計数した発振巡回数のカウント値（外部トリガ信号が到来した位相位置ｘ又はｙ）がラッチされる。
【００３２】
（iv）一致回路
一致回路２２は、ラッチ回路２１のパラレル出力を一方の入力とし、上記カウンタ２０の出力ＳＡを他方の入力としている。そして、一致回路２２は、上記カウンタ２０の計数値が上記ラッチ回路２１の出力値（外部トリガ信号の到来した位相位置ｘ又はｙ）まで増加したとき、一致信号ＳＡを出力する。
【００３３】
一致信号ＳＡはＯＲゲート２３の出力（第４図(17)）がＨの間、ＡＮＤゲート２４から取り出されて信号ＦＳＡ１（図５の(20)のパルスｘ1，ｘ2，ｘ3…）又はＦＳＢ１（図５の(21)のパルスｙ1，ｙ2，ｙ3…）となり、ＯＲゲート２５を通して基準内部トリガ信号ＩＮＴ-ＴＲＩＧとして合成されて、論理ゲート部２６に送られる。そして、この基準内部トリガ信号ＩＮＴ-ＴＲＩＧは論理ゲート部２６を通ることにより、内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして、Ａ区間とＢ区間とに振り分けて取り出される（第５図(25)(26)）。
【００３４】
なお、ＯＲゲート２３の出力がＨであるということは、ＣＫＦＡがラッチ２１でラッチしたときＨであったということ、つまりＥＸＴ-ＴＲＩＧの位相位置を測定する条件が整っていたことを示している。この場合のみＯＲ２３出力はＨとなる。
【００３５】
かくして、外部トリガ区画信号Ｄ−ＦＦ-Ｑ，Ｄ−ＦＦ-ＱＮで示されるＡ区間内とＢ区間内において、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して複数個生起される内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ（第５図(25)(26)）が得られた。
【００３６】
（３）タイミング発生回路２
図６にタイミング発生回路２の回路構成を示す。この第３のタイミング発生回路２は、Ａ系統及びＢ系統に共通なタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2，ＷＣ-A1/B1，ＷＣ-A2/B2を作り、これをデューティ決定回路３Ａ，４Ａと３Ｂ，４Ｂとに与える。また、Ａ系統及びＢ系統の各々は、それぞれ２つのデューティ決定回路３，４から成るため、Ａ系統及びＢ系統の各々を構成する２つのデューティ決定回路３，４のうちの一方を二者択一的に選択するためのタイミング信号ＢＬＯＣＫ-ＳＥＬを作り、これを、各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂに前置したＤ−ＦＦ３１、Ｄ−ＦＦ３２にそのデータ入力として与える。なお、ＦＦはフリップフロップを意味する。
【００３７】
1/2ＣＫ-A1/B1（図７の(9)），1/2ＣＫ-A2/B2（図７の(6)）は入力クロック信号ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を確定するためのタイミング信号であり、具体的には、入力クロック信号ＣＫを１／２分周することにより得られる信号である。
【００３８】
ＷＣ-A1/B1（図７の(11)），ＷＣ-A2/B2（図７の(8)）は上記目標計測区間Ｔ１にわたって計測動作を持続させるための区間（実際計測区間）Ｔ３を確立するためのタイミング信号である。このＷＣ-A1/B1，ＷＣ-A2/B2は、上記1/2ＣＫよりも立ち下がりが若干遅れた信号、つまり入力クロック信号ＣＫと同時に立ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号である。
【００３９】
このＷＣは、1/2ＣＫをその1/2周期の幅内で若干遅延させた信号ＤＬ-AB1（図７の(10)），ＤＬ-AB2（図７の(7)）を作り、これと1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2との論理和をとることにより得ている。
【００４０】
ＢＬＯＣＫ-ＳＥＬ（図７の(12)）は、タイミング発生回路２内のＪＫ−ＦＦの出力Ｑの信号、つまり入力クロック信号ＥＸＴ-ＣＫの２周期毎の立ち下がりで反転する信号であり、デューティ決定回路３，４を切り替えて使用するための動作回路切替信号として使用される。この動作回路切替信号ＢＬＯＣＫ-ＳＥＬは、出力ＱがＨのとき、デューティ決定回路３側（A1/B1側）が測定区間（デューティ決定回路４側（A2/B2側）が発振照合区間）であることを指示し、出力ＱがＬのとき、デューティ決定回路４側（A2/B2側）が測定区間（デューティ決定回路３側（A1/B1側）が発振照合区間）であることを指示する。
【００４１】
（４）モード切替信号作成回路３０
上記タイミング発生回路２の動作回路切替信号ＢＬＯＣＫ-ＳＥＬは、モード切替信号作成回路３０を構成するＤ−ＦＦ３１，３２（Ｄ−ＦＦ-ＲＡ，Ｄ−ＦＦ-ＲＢ）のデータ入力端子Ｄに入力されており、該Ｄ−ＦＦ３１，３２のクロック入力端子ＣＫには、内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂが入力されている。
【００４２】
Ｄ−ＦＦ３１のＱＮ出力端子にはＡＮＤゲート３３が、またＱ出力端子にＡＮＤゲート３４が接続されており、両ＡＮＤゲート３３，３４には、それぞれ更に、内部トリガ信号ＴＲＩＧ-Ａと外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとが入力されている。
【００４３】
同様に、Ｄ−ＦＦ３２のＱＮ出力端子にはＡＮＤゲート３５が、またＱ出力端子にＡＮＤゲート３６が接続されており、両ＡＮＤゲート３５，３６には、それぞれ更に、内部トリガ信号ＴＲＩＧ-Ｂと外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとが入力されている。
【００４４】
上記ＡＮＤゲート３３，３４からは、ＳＥＴ-Ａ１，ＳＥＴ-Ａ２（図７の(17)(15)）が、ＡＮＤゲート３５，３６からは、ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２（図７の(21)(20)）が取り出される。
【００４５】
ＳＥＴ-Ａ１（図７の(17)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまり動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＬのとき（A1/B1側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ａの前縁で発生される短パルスから成るタイミング信号であり、Ａ１側（デューティ決定回路３Ａ側）のＲＳ−ＦＦ６のセット入力となる。
【００４６】
ＳＥＴ-Ａ２（図７の(15)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＨのとき（A2/B2側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ａの前縁で発生される短パルスから成るタイミング信号であり、Ａ２側（デューティ決定回路４Ａ側）のＲＳ−ＦＦ８のセット入力となる。
【００４７】
ＳＥＴ-Ｂ１（図７の(21)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＬのとき（A1/B1側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ｂの前縁で発生される短パルスから成るタイミング信号であり、Ｂ１側（デューティ決定回路３Ｂ側）のＲＳ−ＦＦ６のセット入力となる。
【００４８】
ＳＥＴ-Ｂ２（図７の(20)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＨのとき（A2/B2側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ｂの前縁で発生される短パルスから成るタイミング信号であり、Ｂ２側（デューティ決定回路４Ｂ側）のＲＳ−ＦＦ８のセット入力となる。
【００４９】
（５）デューティ決定回路３，４
図２に示す様に、デューティ決定回路３，４を１組とし、これを２系統Ａ，Ｂ設けて成る計２組のデューティ決定回路３Ａ，４Ａ、３Ｂ，４Ｂは、それぞれ、遅延ライン発振器４１と、その発振巡回数を計数するカウンタ４７と、そのカウンタ４７の内容をラッチするラッチ回路４８と、その計数値の１／２の値を算出する演算回路４９と、そして演算回路４９に設けられた一致回路５０とを有して構成されている。
【００５０】
（ａ）遅延ライン発振器４１
遅延ライン発振器４１は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート４２と、該ＮＡＮＤゲート４２の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ４３と、該インバータ４３の出力端子から上記ＮＡＮＤゲートの他方の入力端子への帰還ループ４４中に挿入された反転用の単なるインバータ４５とで構成されている。遅延素子としてのインバータ４３には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００５１】
この遅延ライン発振器４１は、上記タイミング発生回路２からタイミング信号ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート４２は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ４３はその出力がＬ、そしてインバータ４５はその出力（ＮＡＮＤゲート４２の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート４２の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート４２の出力がＬ、インバータ４３の出力がＨ、インバータ４５の出力がＬ、ＮＡＮＤゲート４２の他方の入力がＨ、ＮＡＮＤゲート４２の出力がＨ…というように状態が変化し、発振する。そして、ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）の立ち下がりで発振を停止する。
【００５２】
このＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）の立ち上がりは、上記タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の立ち上がりと同時であり、立ち下がりは同タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち下がりより少し遅れる。要するに、この遅延ライン発振器４１は、上記入力クロック信号ＣＫを1/2分周して得たタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち上がり（目標計測区間Ｔ１の始まり）で発振を開始し、同1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち下がり後（目標計測区間Ｔ１の終了後）に発振を停止する。
【００５３】
（ｂ）カウンタ４７
カウンタ４７は、そのクロック入力端子ＣＫが上記遅延ライン発振器４１の出力端子に接続されており、上記遅延ライン発振器４１の出力ＤＬ−ＯＳＣ-Ａの変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。
【００５４】
また、カウンタ４７のクリア端子ＣＬには、ライン４６を通して、上記遅延ライン発振器４１と同じ入力信号、つまりタイミング信号ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）が入力される。従って、カウンタ４７は、遅延ライン発振器４１の発振及び停止の動作と同じく、上記タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の立ち上がった時点でカウントを開始し、同タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が立ち下がってから後にカウントを停止する。
【００５５】
よって、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の１周期区間の間は発振の巡回数のカウントが持続する。
【００５６】
（ｃ）ラッチ回路４８
ラッチ回路４８は、上記カウンタ４７の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路２で作成されたタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が入力されている。
【００５７】
従って、このラッチ回路４８は、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が立ち下がった時点、つまり目標計測区間Ｔ１が終了した時点で、カウンタ４７のカウント値（発振の巡回数）をラッチする。従って、ラッチ回路４８には、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の１周期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対応する発振巡回数のカウント値がラッチされる。
【００５８】
（ｄ）演算回路４９
演算回路４９は、上記ラッチ回路４８のパラレル出力を受け、ラッチされている発振巡回数のカウント値の１／２の値、つまり５０％のデューティ値を算出する。この５０％のデューティ値は一致回路５０の一方の入力となる。
【００５９】
（ｅ）一致回路５０
一致回路５０は、それぞれ、上記演算回路４９のパラレル出力（演算結果の１／２の値）を一方の入力とし、上記カウンタ１７の出力を他方の入力としている。そして、この一致回路５０は、上記カウンタ４７の計数値が上記演算結果に合致する値まで増加したとき、一致信号ＳＡ，ＳＢを出力する。正確には、デューティ決定回路３Ａは一致信号ＳＡ１を、デューティ決定回路４Ａは一致信号ＳＡ２を、デューティ決定回路３Ｂは一致信号ＳＢ１を、そしてデューティ決定回路４Ｂは一致信号ＳＢ２を、出力する。
【００６０】
（６）前置ＦＦ及び前置ＯＲゲート
Ａ，Ｂ各組のデューティ決定回路３，４の前には、それぞれにＲＳ−ＦＦ６，８が前置されており、該ＲＳ−ＦＦ６，８は、上記目標計測区間と次の目標計測区間との間の発振照合区間Ｔ６において、上記信号ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２に同期して毎回セットされ、上記一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２でリセットされる。
【００６１】
即ち、Ａ１側及びＢ１側（デューティ決定回路３Ａ，３Ｂ側）のＲＳ−ＦＦ６，６は、上記信号ＳＥＴ-Ａ１，ＳＥＴ-Ｂ１に同期して毎回セットされ、上記一致信号ＳＡ１，ＳＢ１でリセットされる。また、Ａ２側及びＢ２側のＲＳ−ＦＦ８，８は、上記信号ＳＥＴ-Ａ２，ＳＥＴ-Ｂ２に同期して毎回セットされ、上記一致信号ＳＡ２，ＳＢ２でリセットされる。
【００６２】
また、Ａ，Ｂ各組のデューティ決定回路３及び４毎にＯＲゲート７，９が前置されており、該ＯＲゲート７，９を通して、上記ＳＲ−ＦＦ６，８の出力と、上記実際計測区間Ｔ３を指示する信号ＷＣ-A1/B1，ＷＣ-A2/B2とが、所属のデューティ決定回路３及び４に入力されている。
【００６３】
そして、幅作成回路５は、信号ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２に同期して毎回リセットされ、Ａ，Ｂ各組のデューティ決定回路３及び４から得られる一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２により状態が切り替わる出力用のフリップフロップ（Ｄ−ＦＦ）５４を具備する。
【００６４】
（ａ）Ａ系統の構成
詳述するに、Ａ系統（Ａ側）のデューティ決定回路３，４（３Ａ，４Ａ）のうち、第１のデューティ決定回路３ＡにはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ａ１）を通してデューティ決定回路３の遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５１の一方の入力端子に入力されている。そして、上記一致回路５０の出力、つまりデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５１及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＤ−ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回路５の一部を構成する。
【００６５】
このＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ａ１-Ｑ；図９の(10)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまりＡ１側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ａに同期して発生される短パルスＳＥＴ-Ａ１（図９の(6)）によりセットされ、上記一致信号ＳＡ１（図９の(13)）によりリセットされる（図９の(10)参照）。
【００６６】
従って、図９の第４周期目ｔ４，第５周期目ｔ５でＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ａ１-Ｑ；図９の(10)）の出力端子Ｑに生じたパルスＰ３，Ｐ４により、一致信号ＳＡ１がＡＮＤゲート５１を通過し（ＡＮＤ-Ａ１；図９の(14)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図９のｋ，ｒ点で生じたＳＥＴ−Ａ１により立ち上がり、ｑ，ｓ点で生じた一致信号ＳＡ１（ＡＮＤ-Ａ１；図９の(14)）により立ち下がるパルスＰ３′，Ｐ４′が現れる。
【００６７】
かかる構成の第１のデューティ決定回路３Ａと全く同一に構成された第２のデューティ決定回路４Ａには、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ａ２）を通してデューティ決定回路４Ａの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５２の一方の入力端子に入力されている。
【００６８】
そして、上記一致回路５０の出力、つまりデューティ決定回路４Ａのデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５２及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【００６９】
このＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ａ２-Ｑ；図９の(17)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＨのとき、つまりＡ２側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ａに同期して発生される短パルスＳＥＴ-Ａ２（図９の(7)）によりセットされ、上記一致信号ＳＡ２（図９の(19)）によりリセットされる（図９の(17)参照）。
【００７０】
従って、図９の第２周期目ｔ２，第３周期目ｔ３でＲＳ−ＦＦ８（ＲＳ−Ａ２-Ｑ；図９の(17)）の出力端子Ｑに生じるパルスＰ１，Ｐ２により、一致信号ＳＡ２が２個発生することになる。そして、この一致信号ＳＡ２がＡＮＤゲート５２を通過し（ＡＮＤ-Ａ２；図９の(20)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図９のｄ，ｆ点で生じたＳＥＴ−Ａ２により立ち上がり、図９のｅ，ｇ点で生じた一致信号ＳＡ２（正確には出力ＡＮＤ-Ａ２；図９の(20)）により立ち下がるパルスＰ１′，Ｐ２′が現れる。
【００７１】
但し、図９の例では、第６周期目ｔ６において第２の外部トリガ信号ＥＸＴ-ＴＲＩＧ（図９のＧ２）が到来しているため、２つ目のＳＥＴ-Ａ２が発生しない（図７の(15)、図９の(7)参照）。従って、この２つ目のパルスＰ２（点線で示す）は発生しない。
【００７２】
（ｂ）Ｂ系統の構成
Ｂ系統（Ｂ側）のデューティ決定回路３，４（３Ｂ，４Ｂ）についての前置ＦＦ及び前置ＯＲゲートも、上記と同様に構成されている。即ち、第１のデューティ決定回路３ＢにはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ｂ１）を通してデューティ決定回路３Ｂの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５１の一方の入力端子に入力されている。
【００７３】
そして、上記一致回路５０の出力、つまりデューティ５０％の一致信号ＳＢ１は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５１及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＤ−ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回路５の一部を構成する。
【００７４】
このＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ｂ１-Ｑ；図１０の(22)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまりＢ１側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ｂに同期して発生される短パルスＳＥＴ-Ｂ１（図１０の(21)）によりセットされ、上記一致信号ＳＢ１（図１０の(24)）によりリセットされる（図１０の(22)参照）。
【００７５】
従って、図１０の第８周期目ｔ８，第９周期目ｔ９でＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ｂ１-Ｑ；図１０の(22)）の出力端子Ｑに生じたパルスＰ７，Ｐ８により、一致信号ＳＢ１がＡＮＤゲート５１を通過し（ＡＮＤ-Ｂ１；図１０の(25)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。
【００７６】
よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図１０のｋ２，ｒ２点で生じたＳＥＴ−Ｂ１により立ち上がり、ｑ２，ｓ２点で生ずる一致信号ＳＢ１（正確にはＡＮＤ-Ｂ１；図１０の(25)）により立ち下がるパルスＰ７′，Ｐ８′が現れる。
【００７７】
かかる構成の第１のデューティ決定回路３Ｂと全く同様に、第２のデューティ決定回路４Ｂには、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ｂ２）を通してデューティ決定回路４Ｂの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５２の一方の入力端子に入力されている。
【００７８】
そして、上記一致回路５０の出力、つまりデューティ決定回路４Ｂのデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５２及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【００７９】
このＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ｂ２-Ｑ；図１０の(27)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＨのとき、つまりＢ２側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ｂに同期して発生される短パルスＳＥＴ-Ｂ２（図１０の(26)）によりセットされ、上記一致信号ＳＢ２（図１０の(29)）によりリセットされる（図１０の(27)参照）。
【００８０】
従って、図１０の第６周期目ｔ６，第７周期目ｔ７でＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ｂ２-Ｑ；図１０の(27)）の出力端子Ｑに生じるパルスＰ５，Ｐ６により、一致信号ＳＢ２（正確にはＡＮＤ-Ｂ２；図１０の(30)）が２個発生することになる。
【００８１】
そして、この一致信号ＳＡ２がＡＮＤゲート５２を通過し（ＡＮＤ-Ｂ２；図９の(20)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図１０のｄ２，ｆ２点で生じたＳＥＴ−Ｂ２により立ち上がり、図１０のｅ２，ｇ２点で生じた一致信号ＳＢ２（正確には出力ＡＮＤ-Ｂ２；図１０の(30)）により立ち下がるパルスＰ５′，Ｐ６′が現れる。
【００８２】
但し、図１０ではパルスＰ５′はその前のパルスＰ１′と連続しているため、それだけ長くなっている。
【００８３】
（７）幅作成回路５
幅作成回路５は、プリセット可能なＤ−ＦＦ５４を有し、そのＱＮ端子とＤ端子は直結されている。また、プリセット入力端子ＰＲには、ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２の信号がＯＲゲート５５を介して入力されると共に、Ｄ−ＦＦ５４のクロック入力端子ＣＫにはＯＲゲート５３を介して、一致出力ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２が入力されている。
【００８４】
各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂの一致回路５０の一致出力端子ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２からＯＲゲート５３へのライン中には、測定期間中の一致出力ｕ１，ｕ２，ｕ３…（図９及び図１０）を禁止するため、ＡＮＤゲート５１又は５２が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００８５】
また、ＲＳ−ＦＦ６又はＲＳ−ＦＦ８のＱ出力が立ち上がった直後に外部トリガ信号ＥＸＴ-ＴＲＩＧ（図１０のトリガＧ３）が到来した場合、つまりＲＳ−ＦＦ６又はＲＳ−ＦＦ８をリセットする一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２が発生する前に、外部トリガ信号ＥＸＴ-ＴＲＩＧが到来した場合は、新たな外部トリガ信号ＥＸＴ-ＴＲＩＧから数えた正しい一致信号（図１０のｅ３点）が発生する前に、古い方の一致信号（図１０のｗ点）が時間的に先に発生して、Ｄ−ＦＦ５４のＱ出力を立ち下げてしまう。この不都合を回避するため、Ａ系統のＡＮＤゲート５１，５２の入力には、外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡが加えられ、またＢ系統のＡＮＤゲート５１，５２の入力には、外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢが加えられている。
【００８６】
（８）動作
（ａ）概要
上記各組Ａ，Ｂを構成する第１のデューティ決定回路３と第２のデューティ決定回路４とは、図９及び図１０に動作サイクルＣ１，Ｃ２として示すように、互いに入力クロック信号ＣＫの２周期分だけずれて交互に動作する。そして、一方の組、例えばＡ側の組で処理していたとき、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来時期との関係で、処理が間に合わなくなったときは、自動的に他方のＢ側の組に処理を移す。
【００８７】
但し、本実施形態では、自動的に外部トリガ信号ＥＸＴ-ＴＲＩＧが到来する度に、Ａ系統とＢ系統とを切り替える。
【００８８】
Ａ側の第２のデューティ決定回路４Ａは、図９及び図１０に示すように、入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返しの１単位（動作サイクルＣ１）として扱い、そのうちの前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１周期の長さ（Ａ２側の目標計測区間）Ｔ１を計測する。
【００８９】
そして、この計測結果を用いて１周期の長さＴの１／２の値（デューティ５０％のタイミング位置）を算出しておく。続く後半の第３周期目（ｔ３）及び第４周期目（ｔ４）において、それぞれ内部トリガ信号ＴＲＩＧ-Ａに同期した信号ＳＥＴ−Ａ２の発生した時点（図９のｄ点，ｆ点）から、遅延ライン発振器４１を発振させて、上記算出値に合致するまで、即ちデューティ５０％のタイミング位置になるまでの長さＴ５を計測し、一致した時点でデューティ５０％のタイミング位置である旨の一致信号ＳＡ２（図９のｅ点，ｇ点）を出力する。
【００９０】
Ａ側の第１のデューティ決定回路３Ａは、第１のデューティ決定回路３と２周期分だけずれたその動作サイクルＣ２を有する。即ち、第１のデューティ決定回路４は、図２にｔ３〜ｔ６として示す入力クロック信号ＣＫの４周期づつを繰り返しの１単位（動作サイクルＣ２）として扱い、そのうちの前半の第１周期目（ｔ３）で入力クロック信号ＣＫの１周期の長さ（目標計測区間）Ｔ1を計測し、この計測結果を用いて１周期の長さＴの１／２の値（デューティ５０％のタイミング位置）を算出する。続く後半の第４周期目（ｔ４）及び第５周期目（ｔ５）において、それぞれ内部トリガ信号ＴＲＩＧ-Ａに同期した信号ＳＥＴ−Ａ１の発生した時点（図９のｋ点，ｒ点）から、遅延ライン発振器４１を発振させる。
【００９１】
この発振巡回数をカウンタすることにより、上記算出値と合致する点、即ちデューティ５０％のタイミング位置になるまでの長さＴ５を計測し、一致した時点でデューティ５０％のタイミング位置である旨の一致信号ＳＡ１（図９のｑ点，ｓ点）を出力する。
【００９２】
（ｂ）Ａ側の動作（トリガＧ１後）
(i) ４Ａ側 第１周期目ｔ１
図９の例では、入力クロック信号ＣＫの第１周期目ｔ１で第１の外部トリガ信号Ｇ１が到来する。
【００９３】
これに先立ち、図２のａ点で、タイミング信号ＷＣ-A2/B2（図９の(16)）がＯＲゲート９を通してデューティ決定回路４Ａと４Ｂの遅延ライン発振器４１に入力されて、それぞれの遅延ライン発振器４１が発振を開始すると共に、カウンタ４７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ４７が発振の巡回数をカウント動作し始める。遅延ライン発振器４１の発振が、少なくとも第２周期目ｔ２のクロックが立ち上がりが完了するまで継続する。
【００９４】
４Ａ側（Ａ系統の第２のデューティ決定回路４Ａ側）の遅延ライン発振器４１の発振は、ＷＣ-A2/B2の立ち下がり、つまり実際計測区間Ｔ３が終わった時点（図９のｃ点）で終了となる。この間に、1/2ＣＫ-A2/B2の目標計測区間Ｔ１の終わりが到来し（図９のｂ点）、1/2ＣＫ-A2/B2が立ち下がることで、ラッチ回路４８がカウンタ４７のカウント値（１周期の長さＴ＝Ｔ１）をラッチする。
【００９５】
ここで演算回路４９は、ラッチ回路４８の出力を受けて、１周期の長さＴのカウント値の１／２の値（５０％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路５０の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００９６】
(ii) ４Ａ側 第２周期目ｔ２
第２周期目ｔ２に入ると、ＳＥＴ-Ａ２（図９の(7)）の到来によりＲＳ−ＦＦ８がセットされる（図９のｄ点）。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通してデューティ決定回路４Ａ側の遅延ライン発振器４１に加わり、これを発振させる。また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ａ側のカウンタ４７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【００９７】
カウンタ４７の出力は、一致回路５０の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｅ点）、一致回路５０から一致出力ＳＡ２が発生される。
【００９８】
この一致出力ＳＡ２は、ＲＳ−ＦＦ８のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ１の形でＡＮＤゲート５２の入力となる。このパルスＰ１と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５２からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ２が幅の狭いパルスＡＮＤ-Ａ２（図９の(20)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【００９９】
出力側のフリップフロップであるＤ−ＦＦ５４はＳＥＴ-Ａ１，ＳＥＴ-Ａ２又はＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ1′として現れる。
【０１００】
(iii) ４Ａ側 第３周期目ｔ３
続いて、第３周期目ｔ３に入ると、再びＳＥＴ-Ａ２（図９の(7)）が到来するので（図９のｆ点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ａ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｇ点）、再び一致回路５０から一致出力ＳＡ２が発生される。
【０１０１】
この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ２の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ１と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５２からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ２（ＡＮＤ-Ａ２；第９図の(20)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１０２】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（第９図の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ２′として現れる。
【０１０３】
上記の出力パルスＰ1′，Ｐ2′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１０４】
(iv) ３Ａ側 第３周期目ｔ３
上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデューティ決定回路３Ａ側）でも２周期遅れて同じ動作が行われる。即ち、第３周期目ｔ３に入ると、実際計測区間（Ｔ３）を指示する信号ＷＣ-A1/B1（図９の(9)）が立ち上がり（図９のｈ点）、ＯＲゲート７を通してデューティ決定回路３Ａの遅延ライン発振器４１に加わり、遅延ライン発振器４１の発振が開始されると共に、カウンタ４７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ４７が発振巡回数のカウントを開始する。
【０１０５】
(v) ３Ａ側 第４周期目ｔ４
３Ａ側の遅延ライン発振器４１の発振は、少なくとも第４周期目ｔ４のクロックの立ち上がりが完了するまで、継続する。
【０１０６】
３Ａ側の遅延ライン発振器４１の発振は、第５周期目ｔ５のクロックが立ち上がる前までに生ずるＷＣ-A1/B1の立ち下がりにより、つまり入力クロックＣＫの１周期Ｔを若干経過した実際計測区間Ｔ３が終わった時点（図９のｊ点）で終了となる。
【０１０７】
この間に、丁度入力クロックＣＫの１周期Ｔ相当分の長さを持つ1/2ＣＫ-A1/B1の目標計測区間Ｔ１の終わりが到来し（図９のｉ点）、ラッチ回路４８のクロック入力端子ＣＫに入力されている1/2ＣＫ-A1/B1が立ち下がることで、ラッチ回路４８がカウンタ４７のカウント値（１周期の長さＴ＝Ｔ１）をラッチする。
【０１０８】
ここでＡ１側の演算回路４９は、ラッチ回路４８の出力を受けて、１周期の長さＴのカウント値の１／２の値（デューティ５０％のタイミング位置）を演算し、その演算結果を出力し、一致回路５０の一方の入力端子Ｂ１〜Ｂｎに入力する。
【０１０９】
第４周期目ｔ４に入ると、ＳＥＴ-Ａ１（図９の(6)）の到来によりＲＳ−ＦＦ６がセットされる（図９のｋ点）。ＲＳ−ＦＦ６のＱ出力（図９の(10)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ａ側の遅延ライン発振器４１に加わりこれを発振させ、また、３Ａ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１１０】
３Ａ側のカウンタ４７の出力は、一致回路５０の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｑ点）、一致回路５０から一致出力ＳＡ１が発生される。
【０１１１】
この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＡ１の発生した時点でＲＳ−ＦＦ６のＱ出力（図９の(10)）は立ち下がり、パルスＰ３の形でＡＮＤゲート５１の入力となる。
【０１１２】
従って、このパルスＰ３と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５１からは、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。但し、正確には、出力ＡＮＤ-Ａ１は一致出力ＳＡ１の前縁にて発生される短パルスである。
【０１１３】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ３′として現れる。
【０１１４】
なお、第３周期目ｔ３で発生する一致パルスＳＡ１（図９のｕ１）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従って、３Ａ側が測定区間にあるとき発生する一致パルスｕ１の影響はＡＮＤゲート５１で除去されて、出力ＯＵＴ側には現れない。
【０１１５】
(vi) ３Ａ側 第５周期目ｔ５
続いて、第５周期目ｔ５に入ると、再びＳＥＴ-Ａ１（図９の(6)）が到来するので（図９のｒ点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力（図９の(10)）はＡＮＤゲート５１の入力になると共に、ＯＲゲート７を通してＡ１側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１１６】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｓ点）、再び一致回路５０から一致出力ＳＡ１が発生される。
【０１１７】
この一致出力ＳＡ１によりＲＳ−ＦＦ６がリセットされるので、ＲＳ−ＦＦ６のＱ出力（図９の(10)）が立ち下がり、パルスＰ４の形でＡＮＤゲート５１の入力となる。従って、このパルスＰ４と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５１からは、パルスＰ４の幅内において、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１１８】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ４′として現れる。
【０１１９】
かくして、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ１′，Ｐ２′，Ｐ３′，Ｐ４′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１２０】
（ｃ）Ｂ側の動作（トリガＧ２後）
(i) ４Ｂ側 第６周期目ｔ６〜第７周期目ｔ７
図９の例では、入力クロック信号ＣＫの第６周期目ｔ６で第２の外部トリガ信号Ｇ２が到来する。しかも、ＳＥＴ−Ａ２により開始した５０％デューティ位置の計測中に外部トリガ信号Ｇ２が到来したケースとなっている。
【０１２１】
外部トリガ信号Ｇ２が到来すると、タイミング発生回路１内部のＤ−ＦＦが反転し、これにより外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡがＬ、ＴＲＩＧ-ＳＴＯＰＢがＨの状態（Ｂ側選択状態）に切り替わる。このため、Ａ系統のＤ−ＦＦ３１に属するＡＮＤゲート３３，３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）は禁止され、これに代わってＢ系統のＤ−ＦＦ３２に属するＡＮＤゲート３５，３６（ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２）が能動となる。
【０１２２】
この時点で動作回路切替信号ＢＬＯＣＫ-ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２のいずれかが発生する。本例では図７の(20)(21)に示すように、まずＳＥＴ−Ｂ２（図７のｄ２，ｆ２）が発生する。
【０１２３】
このＳＥＴ-Ｂ２（図１０の(26)）を受けて、４Ｂ側（Ｂ系統の第２のデューティ決定回路４Ｂ）のＲＳ−ＦＦ８がセットされる（図１０のｄ２点）。ＲＳ−ＦＦ８のＱ出力（図１０の(27)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して第２のデューティ決定回路４Ｂ側の遅延ライン発振器４１に加わり、これを発振させる。
【０１２４】
また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ｂ側のカウンタ４７のクリアＣＬに加わってクリアを解除するので、発振の巡回数のカウントが開始される。なお、１周期Ｔの測定は常に行われているので、演算回路４９における５０％デューティに相当する演算結果は、既に一致回路５０に入力されている。
【０１２５】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図１０のｅ２点）、一致回路５０から一致出力ＳＢ２が発生される。
【０１２６】
この一致出力ＳＢ２により、ＲＳ−ＦＦ８がリセットされ、そのＱ出力（図１０の(27)）が立ち下がり、パルスＰ５の形でＡＮＤゲート５２の入力となる。このパルスＰ５と一致出力ＳＢ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとを３入力としているＡＮＤゲート５２からは、一致出力ＳＢ２が幅の狭いパルスＡＮＤ-Ｂ２（図１０の(30)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１２７】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＢ２に対応する短パルスＡＮＤ-Ｂ２（図１０の(30)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ５′として現れる。なお、第８図で示す例では、第６周期目ｔ６において、既にｄ1の位置ではＤ−ＦＦ５４はプリセットされていたため、Ｐ５′はＧ2の位置よりも少し前から立ち上がった少し幅の広いパルスとなっている。
【０１２８】
(ii) ４Ｂ側 第７周期目ｔ７〜第８周期目ｔ８
再びＳＥＴ-Ｂ２（図１０の(26)）が到来すると（図９のｆ２点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図１０の(27)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ｂ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリアを解除して、発振巡回数のカウントを開始させる。
【０１２９】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図１０のｇ２点）、再び一致回路５０から一致出力ＳＢ２が発生される。この一致出力ＳＢ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図１０の(27)）は立ち下がり、パルスＰ６の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ６と一致出力ＳＢ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとを３入力とするＡＮＤゲート５２からは、一致出力ＳＢ２（ＡＮＤ-Ｂ２；図１０の(30)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１３０】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＢ２に対応する短パルスＡＮＤ-Ｂ２（図１０の(26)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ６′として現れる。
【０１３１】
要するに、上記の出力パルスＰ５′，Ｐ６′のうち、出力パルスＰ５′は、第６周期目ｔ６における前回のＳＥＴ−Ａ２（図９のｄ１点）に同期して立ち上がり、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後、一致信号ＳＢ２（図９のｅ２点）で立ち下がる信号となる。この立ち下がり位置は、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後と同時に入力クロック信号ＥＸＴ-ＣＫが立ち上がったとした場合に、そのデューティ５０％信号の位置と一致する。
【０１３２】
また、上記の出力パルスＰ６′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１３３】
(iii) ３Ｂ側 第８周期目ｔ８〜第９周期目ｔ９
上記４Ｂ側の動作に対し、３Ｂ側（Ｂ系統の第１のデューティ決定回路３Ｂ側）でも２周期遅れて同じ動作が行われる。即ち、発振、カウント、演算、一致の動作による１周期の測定が行われており、第８周期目ｔ８において、ＳＥＴ-Ｂ１（図１０の(21)）が発生すると、ＲＳ−ＦＦ６がセットされる（図１０のｋ２点）。
【０１３４】
ＲＳ−ＦＦ６のＱ出力（図１０の(22)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ｂ側（デューティ決定回路３Ｂ側）の遅延ライン発振器４１に加わりこれを発振させ、また、３Ｂ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１３５】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図１０のｑ２点）、一致回路５０から一致出力ＳＢ１が発生される。
【０１３６】
この一致出力ＳＢ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＢ１の発生した時点でＲＳ−ＦＦ６のＱ出力（図１０の(22)）は立ち下がり、パルスＰ７の形でＡＮＤゲート５１の入力となる。
【０１３７】
従って、このパルスＰ７と一致出力ＳＢ１とＴＲＩＧ-ＳＴＯＰＢとを３入力としているＡＮＤゲート５１からは、一致出力ＳＢ１が出力ＡＮＤ-Ｂ１（図１０の(25)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１３８】
但し、正確には、出力ＡＮＤ-Ｂ１は一致出力ＳＢ１の前縁にて発生される短パルスである。
【０１３９】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ１により毎回プリセットされているので、上記一致出力ＳＢ１に対応する短パルスＡＮＤ-Ｂ１（図１０の(25)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ７′として現れる。なお、第３周期目ｔ３，第７周目ｔ７等で発生する一致パルスＳＢ１（図１０のｕ３）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。
【０１４０】
従って、３Ｂ側が測定区間にあるとき発生する一致パルスｕ３の影響はＡＮＤゲート５１で除去されて、出力ＯＵＴ側には現れない。
【０１４１】
(iv) ３Ｂ側 第９周期目ｔ９〜第１０周期目ｔ１０
続いて、第９周期目ｔ９においては、再びＳＥＴ-Ｂ１（図１０の(21)）が到来するので（図１０のｒ２点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力（図１０の(22)）はＡＮＤゲート５１の入力になると共に、ＯＲゲート７を通して３Ｂ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１４２】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図１０のｓ２点）、再び一致回路５０から一致出力ＳＢ１が発生される。この一致出力ＳＢ１によりＲＳ−ＦＦ６がリセットされるので、ＲＳ−ＦＦ６のＱ出力（図１０の(22)）が立ち下がり、パルスＰ８の形でＡＮＤゲート５１の入力となる。
【０１４３】
従って、このパルスＰ８と一致出力ＳＢ１とＴＲＩＧ-ＳＴＯＰＢとを３入力とするＡＮＤゲート５１からは、一致出力ＳＢ１が出力ＡＮＤ-Ｂ１（図１０の(25)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１４４】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ１により毎回プリセットされているので、上記一致出力ＳＢ１に対応する短パルスＡＮＤ-Ｂ１（図１０の(25)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ８′として現れる。
【０１４５】
かくして、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ５′，Ｐ６′，Ｐ７′，Ｐ８′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。
【０１４６】
この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１４７】
（ｄ）Ａ側の動作（トリガＧ３後）
(i) ４Ａ側 第１０周期目ｔ１０〜第１１周期目ｔ１１
図９の例では、入力クロック信号ＣＫの第１０周期目ｔ１０で第３の外部トリガ信号Ｇ２が到来する。しかも、ＳＥＴ−Ｂ１により開始した５０％デューティ位置の計測中に外部トリガ信号Ｇ２が到来したケースとなっている。
【０１４８】
外部トリガ信号Ｇ３が到来すると、タイミング発生回路１内部のＤ−ＦＦが反転し、これにより外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡがＨ、ＴＲＩＧ-ＳＴＯＰＢがＬの状態に切り替わる。このため、Ｂ系統のＤ−ＦＦ３２に属するＡＮＤゲート３５，３６（ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２）は禁止され、これに代わってＡ系統のＤ−ＦＦ３１に属するＡＮＤゲート３３，３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）が能動となる。
【０１４９】
この時点で動作回路切替信号ＢＬＯＣＫ-ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ａ１，ＳＥＴ−Ａ２のいずれかが発生する。本例では図７の(15)(17)に示すように、まずＳＥＴ−Ａ２（図７のｄ３，ｆ３）が発生する。
【０１５０】
このＳＥＴ-Ａ２（図９の(7)）を受けて、ＲＳ−ＦＦ８がセットされる（図９のｄ３点）。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通してデューティ決定回路４Ａ側の遅延ライン発振器４１に加わり、これを発振させる。また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ａ側のカウンタ４７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【０１５１】
なお、１周期Ｔの測定は常に行われているので、演算回路４９における５０％デューティに相当する演算結果は、既に一致回路５０に入力されている。
【０１５２】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｅ３点）、一致回路５０から一致出力ＳＡ２が発生される。
【０１５３】
この一致出力ＳＡ２により、ＲＳ−ＦＦ８がリセットされ、そのセットＱ出力（図９の(17)）が立ち下がり、パルスＰ９の形でＡＮＤゲート５２の入力となる。このパルスＰ５と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５２からは、一致出力ＳＡ２が幅の狭いパルスＡＮＤ-Ａ２（図９の(20)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１５４】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ９′として現れる。
【０１５５】
一方、上記トリガＧの到来した時点では、まだＢ２側のＳＲ−ＦＦ８のＱ出力が、第１０周期目ｔ１０における前回のＳＥＴ−Ｂ２（図１０のｄ２）により立ち上がったままであり、従ってＢ２側のＳＲ−ＦＦ８がリセットされるまで５０％デューティ位置を実測中である。
【０１５６】
このため、何も工夫しないとすると、ＳＥＴ−Ｂ２（図１０のｄ２）から数えた５０％デューティ位置にて、一致出力ＳＢ２（図１０のｗ点）が現れ、これにより出力が立ち下がってしまう。即ち、新しいトリガＧ３に同期せず、従前のトリガＧ２に同期した位置で、出力ＯＵＴが立ち下がってしまうことになる。
【０１５７】
そこで、ＡＮＤゲート５２には、ＴＲＩＧ-ＳＴＯＰＡが加えられ、Ａ側で動作している場合にはＢ側で発生する一致信号ＳＢ２が出力側に影響しないように、当該ＡＮＤゲートを禁止している。
【０１５８】
同様の理由から、Ａ側のＡＮＤゲート５１には外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡが加えられ、またＢ側のＡＮＤゲート５１，５２には外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢが加えられている。なお、トリガＧ２が到来した第６周期目ｔ６の終わりでも、一致信号ＳＡ２（図９のｗ点）が生ずるが、これもＡ２側のＡＮＤゲート５２により除去され、出力に影響を与えない。
【０１５９】
(ii) ４Ａ側 第１１周期目ｔ１１〜第１２周期目ｔ１２
再びＳＥＴ-Ａ２（図９の(7)）が到来すると（図９のｆ３点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ａ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１６０】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｇ３点）、再び一致回路５０から一致出力ＳＡ２が発生される。
【０１６１】
この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ１０の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ１０と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５２からは、一致出力ＳＡ２（ＡＮＤ-Ａ２；図９の(20)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１６２】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ１０′として現れる。
【０１６３】
要するに、上記の出力パルスＰ９′，Ｐ１０′のうち、出力パルスＰ９′は、第１０周期目ｔ１０における前回のＳＥＴ−Ｂ２（図９のｄ２点）に同期して立ち上がり、外部トリガ信号ＥＸＴ-ＴＲＩＧ（トリガＧ３）の到来後、一致信号ＳＢ２（図９のｅ３点）で立ち下がる信号となる。
【０１６４】
この立ち下がり位置は、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後と同時に入力クロック信号ＥＸＴ-ＣＫが立ち上がったとした場合に、そのデューティ５０％信号の位置と一致する。
【０１６５】
また、上記の出力パルスＰ１０′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１６６】
(iii) ３Ａ側 第１２周期目ｔ１２〜第１３周期目ｔ１３
上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデューティ決定回路３Ａ側）でも２周期遅れて同じ動作が行われる。即ち、発振、カウント、演算、一致の動作による１周期の測定が行われており、第１２周期目ｔ１２において、ＳＥＴ-Ａ１（図９の(6)）が発生すると、ＲＳ−ＦＦ６がセットされる（図９のｋ３点）。
【０１６７】
ＲＳ−ＦＦ６の出力Ｑ（図９の(10)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ａ側（デューティ決定回路３Ａ側）の遅延ライン発振器４１に加わりこれを発振させ、また、３Ａ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１６８】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｑ３点）、一致回路５０から一致出力ＳＡ１が発生される。
【０１６９】
この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＡ１の発生した時点でＲＳ−ＦＦ６の出力Ｑ（図９の(10)）は立ち下がり、パルスＰ１１の形でＡＮＤゲート５１の入力となる。
【０１７０】
従って、このパルスＰ１１と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５１からは、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。但し、正確には、出力ＡＮＤ-Ａ１は一致出力ＳＡ１の前縁にて発生される短パルスである。
【０１７１】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ１１′として現れる。
【０１７２】
なお、第９周期目ｔ９，第１１周目ｔ１１等で発生する一致パルスＳＡ１及びＳＡ２（図９のｕ１，ｕ２）は、ＲＳ−ＦＦ６,８のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１,５２には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従って、Ａ１側又はＡ２側が測定区間にあるとき発生する一致パルスｕ１，ｕ２の影響はＡＮＤゲート５１,５２で除去されて、出力ＯＵＴ側には現れない。
【０１７３】
(iv) ３Ａ側 第１３周期目ｔ１３〜第１４周期目ｔ１４
続いて、第１３周期目ｔ１３においては、再びＳＥＴ-Ａ１（図９の(6)）が到来するので（図９のｒ３点）、ＲＳ−ＦＦ６がセットされる。そして、カウンタ４７のカウント値が、演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｓ３点）、再び一致回路５０から一致出力ＳＡ１が発生される。
【０１７４】
従って、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ９′，Ｐ１０′，Ｐ１１′，Ｐ１２′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。
【０１７５】
この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１７６】
但し、図９の例では、一致出力ＳＡ１の発生と同時に第４の外部トリガＧ４が入力されているため、Ｐ１２′は前回のものとの連続した長さのものとなる。
以下同様にして、第１４周期目ｔ１４以降についても外部トリガ信号ＥＸＴ-ＴＲＩＧが入力される度に、これに同期した位置から出力パルスを立ち上げ、入力クロック信号ＥＸＴ-ＣＫの１周期の丁度半分の位置に来た時点で出力パルスを立ち下げる動作を行い、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに同期させる。
【０１７７】
（９）他の実施形態
上記実施形態では、幅作成回路５にプリセット可能なＤ−ＦＦ５４を用いたが、図１２に示すように、Ｄ−ＦＦ５４の代わりに出力用のＯＲゲート５６を設け、このＯＲゲート５６により、上記各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂに前置されたＳＲ−ＦＦ６，８のＱ出力を取り出すことにより、所望の出力（図１０の(33)）を得ることができる。
【０１７８】
この実施形態についての動作は説明を省略するが、前置フリップフロップ６，８のＱ出力、つまり図９及び図１０におけるＲＳ−ＦＦ-Ａ１-Ｑ（Ｐ３，Ｐ４、Ｐ１１，Ｐ１２）、ＲＳ−ＦＦ-Ａ２-Ｑ（Ｐ１，Ｐ２、Ｐ９，Ｐ１０），ＲＳ−ＦＦ-Ｂ１-Ｑ（Ｐ７，Ｐ８）、ＲＳ−ＦＦ-Ｂ２-Ｑ（Ｐ５，Ｐ６）を単純に合成したものであり、これらの前置フリップフロップ６，８のＱ出力がそのまま出力として取り出される所に特徴がある。このように構成することの利点は、図２の場合よりも回路が簡単になることにある。
【０１７９】
また、上記実施形態では、図１１（ａ）に示す入力クロック信号ＥＸＴ-ＣＫの１周期を単位とする波形のＣＫＦＡ，ＣＫＦＢを用いたが、図１１（ｂ）に示す２周期を単位とする波形のＣＫＦＡ，ＣＫＦＢを用いることもできる。
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
（１）請求項１，２記載の外部同期方法又は請求項３〜請求項１４に記載の外部同期回路によれば、外部トリガ信号の到来間隔が変動する場合でも、また、外部トリガ信号のパルス幅が変動する場合でも、これらに影響を受けずに、容易に、これに入力クロック信号を同期させた状態のクロック信号を出力することができる。しかも、入力クロック信号がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号がそのデューティが変動している波形のものであっても、常に、デューティが５０％であるパルス波形のクロック信号を出力することができる。よって、使用する半導体能動素子の周波数限界を見かけ上高めることができる。
（２）請求項２に記載の外部同期方法又は請求項９記載の外部同期回路によれば、第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組用意し、一方の組を、外部トリガ信号間の一つの区間を処理するために用い、他方の組を隣の区間を処理するために用いるため、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
（３）請求項４又は請求項１０記載の外部同期回路によれば、目標計測区間と実際計測区間を明確に区分し、入力クロック信号（ＣＫ）の１周期を実際に計測して求めているので、任意の周期を持つ入力クロック信号（ＣＫ）に対応することができ、また、そのクロック周期が変動する場合にも追従することができる。
（４）請求項５又は請求項１１記載の外部同期回路によれば、遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
また、遅延ライン発振器のループは、奇数段のインバータで構成される結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される。従って、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
（５）請求項６又は請求項１２に記載の外部同期回路によれば、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けているので、安定した動作が保障される。
（６）請求項７又は請求項１３に記載の外部同期回路によれば、請求項６又は請求項１２記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ区画信号（ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ）を入力し、前回の動作の延長として発生される一致信号を禁止しているので、出力パルスが新たなトリガに同期せずに前回に同期した位置で立ち下がってしまう不都合が防止される。
（７）請求項８又は請求項１４の外部同期回路によれば、請求項３〜７又は請求項９〜１３記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、出力用のＯＲゲート（５６）を設けて所望の出力クロック信号を得るようにしたものであるので、出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単になるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の外部同期回路の第１の実施形態を示す回路の左半分を示す図である。
【図２】本発明の外部同期回路の第１の実施形態を示す回路の右半分を示す図である。
【図３】図１，図２の回路の主要部の動作を示すタイミングチャートである。
【図４】図３のタイミングチャートの上半分の拡大図である。
【図５】図３のタイミングチャートの下半分の拡大図である。
【図６】図１のタイミング発生回路２の具体例を示す回路図である。
【図７】図１のタイミング発生回路２とモード切替信号作成回路の部分の動作を示すタイミングチャートである。
【図８】図１０のデューティ決定回路と幅作成回路の部分の動作を示すタイミングチャートである。
【図９】図８のタイミングチャートの上半分の拡大図である。
【図１０】図８のタイミングチャートの下半分の拡大図である。
【図１１】図１のタイミング発生回路１１が作成するＣＫＦＡ，ＣＫＦＢを例示した図で、（ａ）は入力クロックの１周期に合致させた場合を、（ｂ）は入力クロックの２周期に合致させた場合を示す。
【図１２】本発明の外部同期回路の他の実施形態を示す図である。
【図１３】半導体能動素子の取り扱う周波数の変化の説明に供する図である。
【図１４】従来の同期選択回路を示す図である。
【符号の説明】
１，２ タイミング発生回路
３ 第１のデューティ決定回路
４ 第２のデューティ決定回路
５ 幅作成回路
６ ＲＳ−ＦＦ
７ ＯＲゲート
８ ＲＳ−ＦＦ
９ ＯＲゲート
１０ 内部トリガ作成回路
１１ タイミング発生回路
１２ 第１の位相位置付与回路
１３ 第２の位相位置付与回路
１４ 遅延ライン発振器
１５ ＮＡＮＤゲート
１６ Ｃ-ＭＯＳインバータ（遅延素子）
１７ 帰還ループ
１８ インバータ
１９ ライン
２０ カウンタ
２１ ラッチ回路
２２ 一致回路
２３ ＯＲゲート
２４ ＡＮＤゲート
２５ ＯＲゲート（ＦＳＡ１）
２６ 論理ゲート部（ＡＮＤ-Ａ，ＡＮＤ-Ｂ）
３０ モード切替信号作成回路
３１，３２ Ｄ−ＦＦ（Ｄ−ＦＦ-ＲＡ，Ｄ−ＦＦ-ＲＡ）
３３，３４，３５，３６ ＡＮＤゲート
４１ 遅延ライン発振器
４２ ＮＡＮＤゲート
４３ Ｃ-ＭＯＳインバータ（遅延素子）
４４ 帰還ループ
４５ インバータ
４６ ライン
４７ カウンタ
４８ ラッチ回路
４９ 演算回路
５０ 一致回路
５１，５２ ＡＮＤゲート
５４ プリセット可能なＤ−ＦＦ
５３ ＯＲゲート
５５ ＯＲゲート
1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2 目標計測区間Ｔ１のための信号
Ａ，Ｂ 外部トリガ信号の区間
Ｃ１，Ｃ２ 動作サイクル
ＣＫＦＡ，ＣＫＦＢ 位相位置計測区間信号（パルス幅Ｔ２）
ＢＬＯＣＫ-ＳＥＬ 動作回路切替信号（１側と２側を切替）
ＥＸＴ-ＣＫ 入力クロック信号
ＥＸＴ-ＴＲＩＧ 外部トリガ信号
ＩＮＴ-ＴＲＩＧ 基準内部トリガ信号
Ｐ１，Ｐ１′〜Ｐ１１，Ｐ１１′ 出力パルス
ＳＡ１，ＳＡ２ Ａ側の一致信号
ＳＢ１，ＳＢ２ Ｂ側の一致信号
Ｔ 入力クロック信号ＣＫの１周期
Ｔ１ 目標計測区間
Ｔ２ 位相位置計測区間
Ｔ５ デューティ５０％の位置までの長さ
Ｔ３ 実際計測区間
Ｔ６ 発振照合区間
ＴＲＩＧ-ＡＢ 基準外部トリガ信号
ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ Ａ区間とＢ区間に振り分けられた内部トリガ信号ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ 外部トリガ区画信号（Ｄ−ＦＦ-Ｑ，Ｄ−ＦＦ-ＱＮと同じ）
ＷＣ-A1/B1，ＷＣ-A2/B2 実際計測区間（Ｔ３）を指示する信号
ＳＥＴ−Ａ１，ＳＥＴ−Ａ２ Ａ側の第１群の信号と第２群の信号
ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２ Ｂ側の第１群の信号と第２群の信号
【発明の属する技術分野】
本発明は、周波数がディジタル入力信号の周波数と同じで位相が外部トリガ信号の位相位置と一致するディジタル信号を作り出す外部同期方法及び外部同期回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体能動素子の遮断周波数は有限であり、使用しうる最高周波数はその制約を受ける。
例えば、図１３において、デジタル信号（１）と（２）の波形は繰り返し周波数ｆが同一のものである。しかし、信号（１）の波形は立ち上がっているＨレベル区間ＴＡと立ち下がっているＬレベル区間ＴＢとの比が１：１（デューティ５０％）であるのに対し、信号（２）の波形では区間ＴＡと区間ＴＢの比が１：１でなくなっているため、見かけ上の周波数ｆが上昇している。このため、半導体能動素子であるＩＣがデューティ５０％の信号（１）の入力波形を受けて動作可能範囲の上限一杯で動作していた場合に、入力信号の波形が、デューティ５０％の状態（信号（１））からそれより小さいデューティの波形（信号（２））にくずれたとすると、当該ＩＣにはその動作可能範囲を越える周波数の信号が入力されることになり、当該ＩＣは当該入力信号の周波数に応答した動作ができなくなる。
従って、取り扱うデジタル信号は、区間ＴＡと区間ＴＢとの比が１：１（デューティ５０％）である波形のものが好ましい。換言すれば、取り扱うデジタル信号がデューティ５０％の波形に常に整形されていれば、同じ半導体能動素子を用いてより高い周波数の信号を取り扱うことができることとなる。
【０００３】
従来、カラー映像信号の書込み用クロック信号発生回路や読み込み用クロック信号発生回路などでは、水平同期信号に同期させてクロック信号を発生させる外部同期回路が必要となる。
従来、周波数が入力信号の周波数と同じで位相がトリガ信号の位相位置と一致する信号を作り出す同期信号選択回路として、図１４に示すものがある（特開昭６１−９５６０６号）。即ち、必要とする同期出力信号の繰り返し周波数ｆのｍ倍（ｍは２以上の整数）の周波数の基準信号Ｓ０を受け、その基準信号の位相を遅延要素ＤＬ１，ＤＬ２により順次ずらせることによりｎ個（ｎは２以上の整数）の位相の異なる副基準信号ＳＡ，ＳＢ，ＳＣをつくり、トリガ信号Ｇを受けたときからこれらの副基準信号を分周器２３，２４，２５で分周し始め、それらの分周後の信号を論理回路２２で論理合成し、その出力を同期出力信号として取り出す回路である。
この同期信号選択回路は、基準信号として同期出力信号の周波数ｆのｍ倍の周波数の信号を取り扱う必要があるが、位相分割数すなわち副基準信号の数ｎに対応してジッタが減少するものである。
このように同期信号選択回路では、基準信号Ｓ０からｎ個の位相の異なる副基準信号ＳＡ，ＳＢ，ＳＣを作り出すことが重要であるが、従来は、多数の遅延要素ＤＬ１，ＤＬ２…を直列接続し、これに基準信号を通して位相を順次ずらせるという操作を行うことにより作成していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の位相を順次にずらせるという技術では、高い周波数（５０ＭＨｚ〜１００ＭＨｚ程度）を取り扱うようになると、遅延要素ＤＬ１，ＤＬ２…に通す前の信号波形は、各遅延要素を通過する度に少しづつくずれて来て、位相を分割した意義がなくなって来ることがある。特に、仮に遅延要素を通す前の信号波形がデューティ５０％の波形のものであっても、遅延要素に通すことにより信号波形がデューティ５０％よりずれて来た場合、取り扱う周波数が実質上高くなったことになり、ＩＣの動作可能な能力を上回る周波数限界が到来してしまうことがあるという問題がある。
また、上記の位相を順次にずらせるという技術では、位相分割数すなわち副基準信号の数ｎに対応してジッタが減少する。低い周波数（１ＭＨｚ程度）を扱う場合には、用意すべき遅延要素の数が２０００〜３０００個にもなり、経済的な面でもまた素子の発熱の上でも不利となる。
従って、上記位相を順次にずらせるという技術によらないで、またできるだけ少ない数の半導体要素を用いて、トリガ信号に同期したクロック信号を取り出すことができる外部同期回路の出現が望まれている。
また、従来の外部トリガ信号が変動した場合、これに追従して自動的に出力クロックを同期させることは困難であった。
そこで、本発明の目的は、入力クロック信号を外部トリガ信号に同期させることができる、構成が簡単で、しかも入力ディジタル信号がデューティ５０％の波形に整形されて出力される実用的な外部同期方法及び外部同期回路を提供することにある。
本発明の他の目的は、外部トリガ信号が変動しても、これに追従して自動的に出力クロックを同期させることができる外部同期方法及び外部同期回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
（１）請求項１の外部同期方法は、入力クロック信号を外部トリガ信号に同期させる外部同期方法におて、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）に同期した内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を、次の外部トリガ信号（ＥＸＴ-ＴＲＩＧ）が到来するまでの間に、入力クロック信号の周期（Ｔ）で多数作成し、これを第１のデューティ決定回路（３）と第２のデューティ決定回路（４）とに時間的に前後して分けて与え（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）、交互に、内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測し、内部トリガ信号（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）の位置で出力パルスを立ち上げ、上記計測されたデューティ５０％に対応するタイミング位置（ＳＡ１，ＳＡ２）で出力パルスを立ち下げるようにしたものである。
外部トリガ信号の他に、自分自身により入力クロック信号の周期（Ｔ）で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を発生しているため、これに同期させて出力パルスを得ることが容易にできる。また、実際に内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測して割り出しているので、その位置は正確であり、デューティ５０％のきれいな出力が得られる。
【０００６】
（２）請求項２の外部同期方法は、上記請求項１記載の外部同期方法において、上記第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組用意し、一方の組を、外部トリガ信号間の一つの区間を処理するために用い、他方の組を隣の区間を処理するために用いるものである。従って、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
【０００７】
（３）請求項３の外部同期回路は、タイミング発生回路（１，１１）からのタイミング信号を受けて、入力クロック信号（ＥＸＴ-ＣＫ）の一周期（Ｔ）における外部トリガ信号（ＥＸＴ-ＴＲＩＧ）からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の到来した位相位置に対応する位相位置で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を作成して出力する内部トリガ作成回路（１０）と、 上記内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を受け、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の各区間において、内部トリガ信号（ＴＲＩＧ-Ａ）を第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに前後に分けて出力するモード切替信号作成回路（３０）と、 上記第１群の信号（ＳＥＴ−Ａ１）を受けて動作する第１のフリップフロップ（６）と、上記第２群の信号（ＳＥＴ−Ａ２）を受けて動作する第２のフリップフロップ（８）と、 上記第１のフリップフロップ（６）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第１のフリップフロップ（６）をリセットする第１のデューティ決定回路（３）と、 上記第２のフリップフロップ（８）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第２のフリップフロップ（８）をリセットする第２のデューティ決定回路（４）と、 上記第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに同期してセットされ、上記第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）からの一致信号により反転動作される出力用のフリップフロップ（５４）とを設けたものである。
【０００８】
外部トリガ信号（ＥＸＴ-ＴＲＩＧ）に同期した内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を、次の外部トリガ信号（ＥＸＴ-ＴＲＩＧ）が到来するまでの間に、入力クロック信号の周期（Ｔ）で多数作成し、これを第１のデューティ決定回路（３）と第２のデューティ決定回路（４）とに時間的に前後して分けて与え、交互に、内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測し、内部トリガ信号の位置で出力パルスを立ち上げ、上記計測されたデューティ５０％に対応するタイミング位置で出力パルスを立ち下げる。外部トリガ信号の他に、自分自身により入力クロック信号の周期（Ｔ）で内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を発生しているため、これに同期させて出力パルスを得ることが容易にできる。しかも、到来する外部トリガ信号のパルス幅や、外部トリガ信号の到来する間隔や変則的であっても、これに同期させることができる。また、実際に内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測して割り出しているので、その位置は正確であり、デューティ５０％のきれいな出力が得られる。
【０００９】
（４）請求項９の外部同期回路は、タイミング発生回路（１，１１）からのタイミング信号を受けて、入力クロック信号（ＥＸＴ-ＣＫ）の一周期（Ｔ）における外部トリガ信号（ＥＸＴ-ＴＲＩＧ）からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の到来した位相位置に対応する位相位置で基準内部トリガ信号（ＩＮＴ-ＴＲＩＧ）を作成し、これを外部トリガ信号（ＥＸＴ-ＴＲＩＧ）のＡ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号（ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ）として出力する内部トリガ作成回路（１０）と、 上記内部トリガ信号の一方（ＴＲＩＧ-Ａ）を受け、上記Ａ区間内において、それぞれ内部トリガ信号（ＴＲＩＧ-Ａ）を第１群の信号（ＳＥＴ−Ａ１）と第２群の信号（ＳＥＴ−Ａ２）とに前後に分けて出力するＡ側のモード切替信号作成回路（３０）と、 上記Ａ側の第１群の信号ＳＥＴ−Ａ１を受けて動作する第１のフリップフロップ（６）及び上記第２群の信号ＳＥＴ−Ａ２を受けて動作する第２のフリップフロップ（８）と、 上記Ａ側の第１のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第１のフリップフロップをリセットする第１のデューティ決定回路（３Ａ）と、 上記Ａ側の第２のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第２のフリップフロップをリセットする第２のデューティ決定回路（４）Ａと、 上記内部トリガ信号の他方（ＴＲＩＧ-Ｂ）を受け、上記Ｂ区間内において、それぞれ内部トリガ信号（ＴＲＩＧ-Ｂを第１群の信号（ＳＥＴ−Ｂ１）と第２群の信号（ＳＥＴ−Ｂ２）とに前後に分けて出力するＢ側のモード切替信号作成回路（３０）と、
上記Ｂ側の第１群の信号（ＳＥＴ−Ｂ１）を受けて動作する第１のフリップフロップ（６）及び上記第２群の信号（ＳＥＴ−Ｂ２）を受けて動作する第２のフリップフロップ（８）と、 上記Ｂ側の第１のフリップフロップ（６）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第１のフリップフロップ（６）をリセットする第１のデューティ決定回路（３Ｂ）と、 上記Ｂ側の第２のフリップフロップ（８）の出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第２のフリップフロップ（８）をリセットする第２のデューティ決定回路（４Ｂ）と、 上記Ａ側及びＢ側それぞれの第１群の信号（ＳＥＴ−Ａ１，ＳＥＴ−Ｂ１）と第２群の信号（ＳＥＴ−Ａ２，ＳＥＴ−Ｂ２）とに同期してセットされ、上記Ａ側及びＢ側それぞれの第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）からの一致信号により反転動作される出力用のフリップフロップ（５４）とを設けたものである。
【００１０】
請求項４の外部同期回路は、上記第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組具備しているので、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
【００１１】
（５）請求項４又は１０の外部同期回路は、上記請求項３又は９記載の外部同期回路において、 上記各デューティ決定回路（３，４）が、それぞれ、遅延ライン発振器（４１）と、その発振巡回数を計数するカウンタ（４７）及びラッチ回路（４８）と、その計数値の１／２の値を算出する演算回路（４９）と、そして上記カウンタの値が該演算結果に合致したとき一致信号を出力する一致回路（５０）とを有して構成され、 上記各デューティ決定回路（３，４）には、それぞれＯＲゲート（７，９）が前置され、該ＯＲゲートを通して、上記内部トリガ信号（ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ）の存在しない区間において入力クロック信号の１周期（Ｔ）より若干長い実際計測区間（Ｔ３）を指示する信号（ＷＣ-A1/B1，ＷＣ-A2/B2）が入力され、これにより実際計測区間（Ｔ３）だけ遅延ライン発振器が発振を行い、また、その発振中に入力クロック信号の１周期（Ｔ）に対応する長さ位置を指示する目標計測区間（Ｔ１）のタイミング信号（1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2）を上記ラッチ回路（４８）に与えてカウンタ（４７）の値をラッチさせる、ものである。
【００１２】
入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごとに到来する目標計測区間（Ｔ１）のタイミング信号（1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2）を用いて、１周期の長さを計測する。この計測値を基に、演算回路（４９）が、その計数値の１／２の値つまりデューティ５０％のタイミング値を算出する。そして、上記整数倍の間隔内において、外部トリガ信号に同期した位置からの長さの計測が実行され、当該計測値が上記算出された値（計数値の１／２）と一致したとき一致信号（ＳＡ，ＳＢ）が一致回路（５０）から出力される。この一致信号は、出力クロック信号をデューティ５０％のタイミング位置で立ち下げるのに利用される。
このため、任意の周期を持つ入力クロック信号（ＣＫ）に対応することができ、また、そのクロック周期が変動する場合にも追従することができる。
【００１３】
（６）請求項５又は１１の外部同期回路は、請求項４又は１０記載の外部同期回路において、上記遅延ライン発振器（４１）が、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート（４２）と、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータ（４３）と、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ（４４）中に挿入されたインバータ（４５）とで構成されるものである。
奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【００１４】
（７）請求項６又は１２の外部同期回路は、請求項３又は９記載の外部同期回路において、上記各デューティ決定回路（３，４）からの一致信号をフリップフロップ（５４）に入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲート（５１，５２）を設けたものであり、安定した動作が保障される。
【００１５】
（８）請求項７又は１３の外部同期回路は、請求項６又は１２記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ信号（ＥＸＴ-ＴＲＩＧ）の区間を示す外部トリガ区画信号（ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ）を入力したものである。これは、例えば、まだＡ側を処理中においてトリガが到来した場合、他のＢ側に処理を移したとき、前回の動作の延長として発生される一致信号により、出力パルスが新たなトリガに同期していない前回に同期した位置で立ち下がってしまうのを防止するものであり、トリガ到来時の誤動作防止に有効である。
【００１６】
（９）請求項８の外部同期回路は、請求項３,４,５,６又は７記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、上記第１群の信号（ＳＥＴ−Ａ１）を受けて動作する第１のフリップフロップ（６）の出力と、上記第２群の信号（ＳＥＴ−Ａ２）を受けて動作する第２のフリップフロップ（８）の出力とを入力とする出力用のＯＲゲート（５６）を設けたものである。
出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単に成るという利点が得られる。
【００１７】
（１０）請求項１４の外部同期回路は、請求項９,１０,１１,１２又は１３記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、上記Ａ側及びＢ側の第１群の信号（ＳＥＴ−Ａ１，ＳＥＴ−Ｂ１）を受けて動作する第１のフリップフロップの出力と、上記第２群の信号（ＳＥＴ−Ａ２，ＳＥＴ−Ｂ２）を受けて動作する第２のフリップフロップの出力とを入力とする出力用のＯＲゲート（５６）を設けたものである。同様に、出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単に成るという利点が得られる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１及び図２に外部同期回路を左右に分けて示す。この外部同期回路は、タイミング発生回路１，２と、該タイミング発生回路１からのタイミング信号を受けて、入力クロック信号ＥＸＴ-ＣＫの一周期Ｔにおける外部トリガ信号ＥＸＴ-ＴＲＩＧ（第４図(1)）からの位相位置を計測し、次の一周期Ｔ毎に、ＥＸＴ-ＴＲＩＧの到来した位相位置に対応する位相位置で基準内部トリガ信号ＩＮＴ-ＴＲＩＧを作成し、これを外部トリガ信号ＥＸＴ-ＴＲＩＧの到来する度に区画されるＡ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして出力する内部トリガ作成回路１０と、タイミング発生回路２で作成されたタイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示する２組のデューティ決定回路３，４（添字Ａ，Ｂを付して以下区別する）とを有する。
【００１９】
（１）タイミング発生回路１
第１のタイミング発生回路１は、外部トリガ信号ＥＸＴ-ＴＲＩＧ（第４図(1)）を受けて、外部トリガ信号ＥＸＴ-ＴＲＩＧを一定のパルス幅に変換した基準外部トリガ信号ＴＲＩＧ-ＡＢ（第４図(8)）と、そして外部トリガ信号ＥＸＴ-ＴＲＩＧの到来で区画される一区間（Ａ区間）を隣の区間（Ｂ区間）と区別するための外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ（第４図(2)のＤ−ＦＦ-Ｑ，同(3)のＤ−ＦＦ-ＱＮ）を作成し出力する。
【００２０】
（２）内部トリガ信号作成回路１０
内部トリガ信号作成回路１０は、外部トリガ信号ＥＸＴ-ＴＲＩＧが入力される度に入れ替わる、２系統Ａ，Ｂの内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ（第５図(25)(26)）を作成する回路であり、第２のタイミング信号発生回路１１と、第１及び第２の位相位置付与回路１２，１３と、両位相位置付与回路１２，１３の出力をＯＲして基準内部トリガ信号ＩＮＴ-ＴＲＩＧを作成するＯＲゲート（ＦＳＡ１）２５と、この基準内部トリガ信号ＩＮＴ-ＴＲＩＧを外部トリガ信号ＥＸＴ-ＴＲＩＧの到来する度に上記Ａ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして出力する論理ゲート部（ＡＮＤ-Ａ，ＡＮＤ-Ｂ）２６とを有する。
【００２１】
（ａ）タイミング発生回路１１
タイミング発生回路１１は、外部トリガ信号から数えてどのくらいの位相位置にあるのかを知ることを可能とするために、入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内で、その前縁からの位相位置計測区間を指示するタイミング信号ＣＫＦＡ，ＣＫＦＢ（位相位置計測区間信号）（第４図(10)(11)）を作る。
【００２２】
この位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢは、入力クロック信号ＥＸＴ-ＣＫと同期して立ち上がり、入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内で立ち下がる信号（第４図のパルス幅Ｔ２）である。これは入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内のいずれの位置で外部トリガ信号ＥＸＴ-ＴＲＩＧが到来しても、その位置を計測し把握可能とするために用いられる。この実施形態では、最も少ないＣＫＦＡ，ＣＫＦＢの二系統で１周期Ｔ内の全区間をカバーできるようにすべく、ＣＫＦＡ，ＣＫＦＢにはできるだけデューティの広い信号（デューティが５０％以上）を使用し、互いの位相を１８０゜ずらせている。従って、デューティが５０％以上である結果、外部トリガ信号ＥＸＴ-ＴＲＩＧが入力クロック信号ＥＸＴ-ＣＫの１周期Ｔ内のいずれの位置で到来しても、両信号ＣＫＦＡ，ＣＫＦＢのＨレベルにある区間の必ずどこかで重なることになり、また互いの位相を１８０゜ずらせている結果、高精度の測定が得られることになる。
【００２３】
上記の位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢは、具体的には、図１１（ａ）に示すように、入力クロック信号ＥＸＴ-ＣＫの位相位置を少しづつＤＬ１，ＤＬ２，ＤＬ３とずらせてＣＫＦＡはＯＲを、ＣＫＦＢはＡＮＤをとることにより作成しているが、図１１（ｂ）に示すように、入力クロック信号ＥＸＴ-ＣＫを分周してその位相位置を若干ずらせることにより、２倍以上の周期を基本単位とする位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢとすることもできる。
【００２４】
（ｂ）第１及び第２の位相位置付与回路１２，１３
第１及び第２の位相位置付与回路１２，１３は全く同じ構成であり、それぞれ、遅延ライン発振器１４と、その発振巡回数を計数するカウンタ２０と、そのカウンタ２０の内容を基準外部トリガ信号ＴＲＩＧ-ＡＢの発生したタイミング位置（図４のＧ1，Ｇ2，Ｇ3又はＧ4点）でラッチするラッチ回路２１と、そのラッチされた値（ｘ1，ｘ2，…、ｙ1，ｙ2，…）にカウンタ２０の出力値が一致したとき出力を発生する一致回路２２と、前記ラッチ回路２１でラッチした位相位置が不適切であった場合、つまりラッチした結果がオール「０」であったときに、該ラッチ回路の出力を利用して、一致停止信号を出力するＯＲゲート（ＯＲ-ＡＤ０）２３と、該ＯＲゲート２３の出力と一致回路２２の出力とを２入力とするＡＮＤゲート２４とを有して構成されている。
【００２５】
そして、第１の位相位置付与回路１２の遅延ライン発振器１４には、タイミング発生回路１１からの位相位置計測区間信号ＣＫＦＡが入力され、また第２の位相位置付与回路１３の遅延ライン発振器１４には、タイミング発生回路１１からの位相位置計測区間信号ＣＫＦＢが入力されている。
【００２６】
（i）遅延ライン発振器１４
遅延ライン発振器１４は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート１５と、該ＮＡＮＤゲート１５の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ１６と、該インバータ１６の出力端子から上記ＮＡＮＤゲート１５の他方の入力端子への帰還ループ１７中に挿入された反転用の単なるインバータ１８とで構成されている。遅延素子としてのインバータ１６には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００２７】
この遅延ライン発振器１４は、上記タイミング発生回路１１から位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢ（第４図(10)(11)）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート１５は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ１６はその出力がＬ、そしてインバータ１８はその出力（ＮＡＮＤゲート１５の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート１５の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート１５の出力がＬ、インバータ１６の出力がＨ、インバータ１８の出力がＬ、ＮＡＮＤゲート１５の他方の入力がＨ、ＮＡＮＤゲート１５の出力がＨ…というように状態が変化し、発振する。そして、位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢの立ち下がりで発振を停止する。
【００２８】
（ii）カウンタ２０
カウンタ２０は、そのクロック入力端子ＣＫが上記遅延ライン発振器１４の出力端子に接続されており、上記遅延ライン発振器１４の出力ＤＬ−ＯＳＣ１，ＤＬ−ＯＳＣ２の変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。また、カウンタ２０のクリア端子ＣＬには上記遅延ライン発振器１４と同じ入力信号、つまり位相指標信号ＣＫＦＡ，ＣＫＦＢが入力される。
【００２９】
従って、カウンタ１７は、遅延ライン発振器１４の発振及び停止の動作と同じく、上記タイミング信号ＣＫＦＡ，ＣＫＦＢの立ち上がりでカウントを開始し、同タイミング信号ＣＫＦＡ，ＣＫＦＢの立ち下がりでカウントを停止する。
【００３０】
（iii）ラッチ回路２１
ラッチ回路２１は、上記カウンタ２０の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路１で作成された基準外部トリガ信号ＴＲＩＧ-ＡＢが入力されている。従って、このラッチ回路２１は、基準外部トリガ信号ＴＲＩＧ-ＡＢが立ち上がった時点、つまり外部トリガ信号が到来した時点（図４のＧ1，Ｇ2，Ｇ3又はＧ4点）で、カウンタ２０のカウント値（発振の巡回数）ｘ又はｙ（図４のｘ1，ｘ2，…、ｙ1，ｙ2，…）をラッチする。
【００３１】
従って、ラッチ回路２１には、入力クロック信号ＣＫの立ち上がりから基準外部トリガ信号ＴＲＩＧ-ＡＢが到来するまでの長さを計数した発振巡回数のカウント値（外部トリガ信号が到来した位相位置ｘ又はｙ）がラッチされる。
【００３２】
（iv）一致回路
一致回路２２は、ラッチ回路２１のパラレル出力を一方の入力とし、上記カウンタ２０の出力ＳＡを他方の入力としている。そして、一致回路２２は、上記カウンタ２０の計数値が上記ラッチ回路２１の出力値（外部トリガ信号の到来した位相位置ｘ又はｙ）まで増加したとき、一致信号ＳＡを出力する。
【００３３】
一致信号ＳＡはＯＲゲート２３の出力（第４図(17)）がＨの間、ＡＮＤゲート２４から取り出されて信号ＦＳＡ１（図５の(20)のパルスｘ1，ｘ2，ｘ3…）又はＦＳＢ１（図５の(21)のパルスｙ1，ｙ2，ｙ3…）となり、ＯＲゲート２５を通して基準内部トリガ信号ＩＮＴ-ＴＲＩＧとして合成されて、論理ゲート部２６に送られる。そして、この基準内部トリガ信号ＩＮＴ-ＴＲＩＧは論理ゲート部２６を通ることにより、内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂとして、Ａ区間とＢ区間とに振り分けて取り出される（第５図(25)(26)）。
【００３４】
なお、ＯＲゲート２３の出力がＨであるということは、ＣＫＦＡがラッチ２１でラッチしたときＨであったということ、つまりＥＸＴ-ＴＲＩＧの位相位置を測定する条件が整っていたことを示している。この場合のみＯＲ２３出力はＨとなる。
【００３５】
かくして、外部トリガ区画信号Ｄ−ＦＦ-Ｑ，Ｄ−ＦＦ-ＱＮで示されるＡ区間内とＢ区間内において、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して複数個生起される内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ（第５図(25)(26)）が得られた。
【００３６】
（３）タイミング発生回路２
図６にタイミング発生回路２の回路構成を示す。この第３のタイミング発生回路２は、Ａ系統及びＢ系統に共通なタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2，ＷＣ-A1/B1，ＷＣ-A2/B2を作り、これをデューティ決定回路３Ａ，４Ａと３Ｂ，４Ｂとに与える。また、Ａ系統及びＢ系統の各々は、それぞれ２つのデューティ決定回路３，４から成るため、Ａ系統及びＢ系統の各々を構成する２つのデューティ決定回路３，４のうちの一方を二者択一的に選択するためのタイミング信号ＢＬＯＣＫ-ＳＥＬを作り、これを、各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂに前置したＤ−ＦＦ３１、Ｄ−ＦＦ３２にそのデータ入力として与える。なお、ＦＦはフリップフロップを意味する。
【００３７】
1/2ＣＫ-A1/B1（図７の(9)），1/2ＣＫ-A2/B2（図７の(6)）は入力クロック信号ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を確定するためのタイミング信号であり、具体的には、入力クロック信号ＣＫを１／２分周することにより得られる信号である。
【００３８】
ＷＣ-A1/B1（図７の(11)），ＷＣ-A2/B2（図７の(8)）は上記目標計測区間Ｔ１にわたって計測動作を持続させるための区間（実際計測区間）Ｔ３を確立するためのタイミング信号である。このＷＣ-A1/B1，ＷＣ-A2/B2は、上記1/2ＣＫよりも立ち下がりが若干遅れた信号、つまり入力クロック信号ＣＫと同時に立ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号である。
【００３９】
このＷＣは、1/2ＣＫをその1/2周期の幅内で若干遅延させた信号ＤＬ-AB1（図７の(10)），ＤＬ-AB2（図７の(7)）を作り、これと1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2との論理和をとることにより得ている。
【００４０】
ＢＬＯＣＫ-ＳＥＬ（図７の(12)）は、タイミング発生回路２内のＪＫ−ＦＦの出力Ｑの信号、つまり入力クロック信号ＥＸＴ-ＣＫの２周期毎の立ち下がりで反転する信号であり、デューティ決定回路３，４を切り替えて使用するための動作回路切替信号として使用される。この動作回路切替信号ＢＬＯＣＫ-ＳＥＬは、出力ＱがＨのとき、デューティ決定回路３側（A1/B1側）が測定区間（デューティ決定回路４側（A2/B2側）が発振照合区間）であることを指示し、出力ＱがＬのとき、デューティ決定回路４側（A2/B2側）が測定区間（デューティ決定回路３側（A1/B1側）が発振照合区間）であることを指示する。
【００４１】
（４）モード切替信号作成回路３０
上記タイミング発生回路２の動作回路切替信号ＢＬＯＣＫ-ＳＥＬは、モード切替信号作成回路３０を構成するＤ−ＦＦ３１，３２（Ｄ−ＦＦ-ＲＡ，Ｄ−ＦＦ-ＲＢ）のデータ入力端子Ｄに入力されており、該Ｄ−ＦＦ３１，３２のクロック入力端子ＣＫには、内部トリガ信号ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂが入力されている。
【００４２】
Ｄ−ＦＦ３１のＱＮ出力端子にはＡＮＤゲート３３が、またＱ出力端子にＡＮＤゲート３４が接続されており、両ＡＮＤゲート３３，３４には、それぞれ更に、内部トリガ信号ＴＲＩＧ-Ａと外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとが入力されている。
【００４３】
同様に、Ｄ−ＦＦ３２のＱＮ出力端子にはＡＮＤゲート３５が、またＱ出力端子にＡＮＤゲート３６が接続されており、両ＡＮＤゲート３５，３６には、それぞれ更に、内部トリガ信号ＴＲＩＧ-Ｂと外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとが入力されている。
【００４４】
上記ＡＮＤゲート３３，３４からは、ＳＥＴ-Ａ１，ＳＥＴ-Ａ２（図７の(17)(15)）が、ＡＮＤゲート３５，３６からは、ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２（図７の(21)(20)）が取り出される。
【００４５】
ＳＥＴ-Ａ１（図７の(17)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまり動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＬのとき（A1/B1側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ａの前縁で発生される短パルスから成るタイミング信号であり、Ａ１側（デューティ決定回路３Ａ側）のＲＳ−ＦＦ６のセット入力となる。
【００４６】
ＳＥＴ-Ａ２（図７の(15)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＨのとき（A2/B2側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ａの前縁で発生される短パルスから成るタイミング信号であり、Ａ２側（デューティ決定回路４Ａ側）のＲＳ−ＦＦ８のセット入力となる。
【００４７】
ＳＥＴ-Ｂ１（図７の(21)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＬのとき（A1/B1側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ｂの前縁で発生される短パルスから成るタイミング信号であり、Ｂ１側（デューティ決定回路３Ｂ側）のＲＳ−ＦＦ６のセット入力となる。
【００４８】
ＳＥＴ-Ｂ２（図７の(20)）は、タイミング発生回路２からの動作回路切替信号ＢＬＯＣＫ-ＳＥＬ（図７の(12)）がＨのとき（A2/B2側が発振照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ-Ｂの前縁で発生される短パルスから成るタイミング信号であり、Ｂ２側（デューティ決定回路４Ｂ側）のＲＳ−ＦＦ８のセット入力となる。
【００４９】
（５）デューティ決定回路３，４
図２に示す様に、デューティ決定回路３，４を１組とし、これを２系統Ａ，Ｂ設けて成る計２組のデューティ決定回路３Ａ，４Ａ、３Ｂ，４Ｂは、それぞれ、遅延ライン発振器４１と、その発振巡回数を計数するカウンタ４７と、そのカウンタ４７の内容をラッチするラッチ回路４８と、その計数値の１／２の値を算出する演算回路４９と、そして演算回路４９に設けられた一致回路５０とを有して構成されている。
【００５０】
（ａ）遅延ライン発振器４１
遅延ライン発振器４１は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート４２と、該ＮＡＮＤゲート４２の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ４３と、該インバータ４３の出力端子から上記ＮＡＮＤゲートの他方の入力端子への帰還ループ４４中に挿入された反転用の単なるインバータ４５とで構成されている。遅延素子としてのインバータ４３には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００５１】
この遅延ライン発振器４１は、上記タイミング発生回路２からタイミング信号ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート４２は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ４３はその出力がＬ、そしてインバータ４５はその出力（ＮＡＮＤゲート４２の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート４２の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート４２の出力がＬ、インバータ４３の出力がＨ、インバータ４５の出力がＬ、ＮＡＮＤゲート４２の他方の入力がＨ、ＮＡＮＤゲート４２の出力がＨ…というように状態が変化し、発振する。そして、ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）の立ち下がりで発振を停止する。
【００５２】
このＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）の立ち上がりは、上記タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の立ち上がりと同時であり、立ち下がりは同タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち下がりより少し遅れる。要するに、この遅延ライン発振器４１は、上記入力クロック信号ＣＫを1/2分周して得たタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち上がり（目標計測区間Ｔ１の始まり）で発振を開始し、同1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2の立ち下がり後（目標計測区間Ｔ１の終了後）に発振を停止する。
【００５３】
（ｂ）カウンタ４７
カウンタ４７は、そのクロック入力端子ＣＫが上記遅延ライン発振器４１の出力端子に接続されており、上記遅延ライン発振器４１の出力ＤＬ−ＯＳＣ-Ａの変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。
【００５４】
また、カウンタ４７のクリア端子ＣＬには、ライン４６を通して、上記遅延ライン発振器４１と同じ入力信号、つまりタイミング信号ＷＣ-A1/B1，ＷＣ-A2/B2（実際計測区間Ｔ３）が入力される。従って、カウンタ４７は、遅延ライン発振器４１の発振及び停止の動作と同じく、上記タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の立ち上がった時点でカウントを開始し、同タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が立ち下がってから後にカウントを停止する。
【００５５】
よって、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の１周期区間の間は発振の巡回数のカウントが持続する。
【００５６】
（ｃ）ラッチ回路４８
ラッチ回路４８は、上記カウンタ４７の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路２で作成されたタイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が入力されている。
【００５７】
従って、このラッチ回路４８は、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）が立ち下がった時点、つまり目標計測区間Ｔ１が終了した時点で、カウンタ４７のカウント値（発振の巡回数）をラッチする。従って、ラッチ回路４８には、タイミング信号1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2（目標計測区間Ｔ１）の１周期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対応する発振巡回数のカウント値がラッチされる。
【００５８】
（ｄ）演算回路４９
演算回路４９は、上記ラッチ回路４８のパラレル出力を受け、ラッチされている発振巡回数のカウント値の１／２の値、つまり５０％のデューティ値を算出する。この５０％のデューティ値は一致回路５０の一方の入力となる。
【００５９】
（ｅ）一致回路５０
一致回路５０は、それぞれ、上記演算回路４９のパラレル出力（演算結果の１／２の値）を一方の入力とし、上記カウンタ１７の出力を他方の入力としている。そして、この一致回路５０は、上記カウンタ４７の計数値が上記演算結果に合致する値まで増加したとき、一致信号ＳＡ，ＳＢを出力する。正確には、デューティ決定回路３Ａは一致信号ＳＡ１を、デューティ決定回路４Ａは一致信号ＳＡ２を、デューティ決定回路３Ｂは一致信号ＳＢ１を、そしてデューティ決定回路４Ｂは一致信号ＳＢ２を、出力する。
【００６０】
（６）前置ＦＦ及び前置ＯＲゲート
Ａ，Ｂ各組のデューティ決定回路３，４の前には、それぞれにＲＳ−ＦＦ６，８が前置されており、該ＲＳ−ＦＦ６，８は、上記目標計測区間と次の目標計測区間との間の発振照合区間Ｔ６において、上記信号ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２に同期して毎回セットされ、上記一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２でリセットされる。
【００６１】
即ち、Ａ１側及びＢ１側（デューティ決定回路３Ａ，３Ｂ側）のＲＳ−ＦＦ６，６は、上記信号ＳＥＴ-Ａ１，ＳＥＴ-Ｂ１に同期して毎回セットされ、上記一致信号ＳＡ１，ＳＢ１でリセットされる。また、Ａ２側及びＢ２側のＲＳ−ＦＦ８，８は、上記信号ＳＥＴ-Ａ２，ＳＥＴ-Ｂ２に同期して毎回セットされ、上記一致信号ＳＡ２，ＳＢ２でリセットされる。
【００６２】
また、Ａ，Ｂ各組のデューティ決定回路３及び４毎にＯＲゲート７，９が前置されており、該ＯＲゲート７，９を通して、上記ＳＲ−ＦＦ６，８の出力と、上記実際計測区間Ｔ３を指示する信号ＷＣ-A1/B1，ＷＣ-A2/B2とが、所属のデューティ決定回路３及び４に入力されている。
【００６３】
そして、幅作成回路５は、信号ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２に同期して毎回リセットされ、Ａ，Ｂ各組のデューティ決定回路３及び４から得られる一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２により状態が切り替わる出力用のフリップフロップ（Ｄ−ＦＦ）５４を具備する。
【００６４】
（ａ）Ａ系統の構成
詳述するに、Ａ系統（Ａ側）のデューティ決定回路３，４（３Ａ，４Ａ）のうち、第１のデューティ決定回路３ＡにはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ａ１）を通してデューティ決定回路３の遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５１の一方の入力端子に入力されている。そして、上記一致回路５０の出力、つまりデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５１及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＤ−ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回路５の一部を構成する。
【００６５】
このＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ａ１-Ｑ；図９の(10)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまりＡ１側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ａに同期して発生される短パルスＳＥＴ-Ａ１（図９の(6)）によりセットされ、上記一致信号ＳＡ１（図９の(13)）によりリセットされる（図９の(10)参照）。
【００６６】
従って、図９の第４周期目ｔ４，第５周期目ｔ５でＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ａ１-Ｑ；図９の(10)）の出力端子Ｑに生じたパルスＰ３，Ｐ４により、一致信号ＳＡ１がＡＮＤゲート５１を通過し（ＡＮＤ-Ａ１；図９の(14)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図９のｋ，ｒ点で生じたＳＥＴ−Ａ１により立ち上がり、ｑ，ｓ点で生じた一致信号ＳＡ１（ＡＮＤ-Ａ１；図９の(14)）により立ち下がるパルスＰ３′，Ｐ４′が現れる。
【００６７】
かかる構成の第１のデューティ決定回路３Ａと全く同一に構成された第２のデューティ決定回路４Ａには、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ａ２）を通してデューティ決定回路４Ａの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５２の一方の入力端子に入力されている。
【００６８】
そして、上記一致回路５０の出力、つまりデューティ決定回路４Ａのデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５２及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【００６９】
このＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ａ２-Ｑ；図９の(17)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＨのとき、つまりＡ２側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ａに同期して発生される短パルスＳＥＴ-Ａ２（図９の(7)）によりセットされ、上記一致信号ＳＡ２（図９の(19)）によりリセットされる（図９の(17)参照）。
【００７０】
従って、図９の第２周期目ｔ２，第３周期目ｔ３でＲＳ−ＦＦ８（ＲＳ−Ａ２-Ｑ；図９の(17)）の出力端子Ｑに生じるパルスＰ１，Ｐ２により、一致信号ＳＡ２が２個発生することになる。そして、この一致信号ＳＡ２がＡＮＤゲート５２を通過し（ＡＮＤ-Ａ２；図９の(20)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図９のｄ，ｆ点で生じたＳＥＴ−Ａ２により立ち上がり、図９のｅ，ｇ点で生じた一致信号ＳＡ２（正確には出力ＡＮＤ-Ａ２；図９の(20)）により立ち下がるパルスＰ１′，Ｐ２′が現れる。
【００７１】
但し、図９の例では、第６周期目ｔ６において第２の外部トリガ信号ＥＸＴ-ＴＲＩＧ（図９のＧ２）が到来しているため、２つ目のＳＥＴ-Ａ２が発生しない（図７の(15)、図９の(7)参照）。従って、この２つ目のパルスＰ２（点線で示す）は発生しない。
【００７２】
（ｂ）Ｂ系統の構成
Ｂ系統（Ｂ側）のデューティ決定回路３，４（３Ｂ，４Ｂ）についての前置ＦＦ及び前置ＯＲゲートも、上記と同様に構成されている。即ち、第１のデューティ決定回路３ＢにはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ｂ１）を通してデューティ決定回路３Ｂの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５１の一方の入力端子に入力されている。
【００７３】
そして、上記一致回路５０の出力、つまりデューティ５０％の一致信号ＳＢ１は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５１及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＤ−ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回路５の一部を構成する。
【００７４】
このＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ｂ１-Ｑ；図１０の(22)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＬのとき、つまりＢ１側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ｂに同期して発生される短パルスＳＥＴ-Ｂ１（図１０の(21)）によりセットされ、上記一致信号ＳＢ１（図１０の(24)）によりリセットされる（図１０の(22)参照）。
【００７５】
従って、図１０の第８周期目ｔ８，第９周期目ｔ９でＲＳ−ＦＦ６（ＲＳ−ＦＦ-Ｂ１-Ｑ；図１０の(22)）の出力端子Ｑに生じたパルスＰ７，Ｐ８により、一致信号ＳＢ１がＡＮＤゲート５１を通過し（ＡＮＤ-Ｂ１；図１０の(25)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。
【００７６】
よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図１０のｋ２，ｒ２点で生じたＳＥＴ−Ｂ１により立ち上がり、ｑ２，ｓ２点で生ずる一致信号ＳＢ１（正確にはＡＮＤ-Ｂ１；図１０の(25)）により立ち下がるパルスＰ７′，Ｐ８′が現れる。
【００７７】
かかる構成の第１のデューティ決定回路３Ｂと全く同様に、第２のデューティ決定回路４Ｂには、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ｂ２）を通してデューティ決定回路４Ｂの遅延ライン発振器４１に入力されると共に、ＡＮＤゲート５２の一方の入力端子に入力されている。
【００７８】
そして、上記一致回路５０の出力、つまりデューティ決定回路４Ｂのデューティ５０％の一致出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されていると共に、上記ＡＮＤゲート５２及びＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【００７９】
このＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ｂ２-Ｑ；図１０の(27)）は、タイミング発生回路２内のＪＫ−ＦＦのＱがＨのとき、つまりＢ２側が発振照合区間である場合に内部トリガ信号ＴＲＩＧ-Ｂに同期して発生される短パルスＳＥＴ-Ｂ２（図１０の(26)）によりセットされ、上記一致信号ＳＢ２（図１０の(29)）によりリセットされる（図１０の(27)参照）。
【００８０】
従って、図１０の第６周期目ｔ６，第７周期目ｔ７でＲＳ−ＦＦ８（ＲＳ−ＦＦ-Ｂ２-Ｑ；図１０の(27)）の出力端子Ｑに生じるパルスＰ５，Ｐ６により、一致信号ＳＢ２（正確にはＡＮＤ-Ｂ２；図１０の(30)）が２個発生することになる。
【００８１】
そして、この一致信号ＳＡ２がＡＮＤゲート５２を通過し（ＡＮＤ-Ｂ２；図９の(20)）、ＯＲゲート５３を通して出力用のＤ−ＦＦ５４のクロック入力となる。よって、出力用のＤ−ＦＦ５４の出力端子（OUT）には、図１０のｄ２，ｆ２点で生じたＳＥＴ−Ｂ２により立ち上がり、図１０のｅ２，ｇ２点で生じた一致信号ＳＢ２（正確には出力ＡＮＤ-Ｂ２；図１０の(30)）により立ち下がるパルスＰ５′，Ｐ６′が現れる。
【００８２】
但し、図１０ではパルスＰ５′はその前のパルスＰ１′と連続しているため、それだけ長くなっている。
【００８３】
（７）幅作成回路５
幅作成回路５は、プリセット可能なＤ−ＦＦ５４を有し、そのＱＮ端子とＤ端子は直結されている。また、プリセット入力端子ＰＲには、ＳＥＴ-Ａ１，ＳＥＴ-Ａ２，ＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２の信号がＯＲゲート５５を介して入力されると共に、Ｄ−ＦＦ５４のクロック入力端子ＣＫにはＯＲゲート５３を介して、一致出力ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２が入力されている。
【００８４】
各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂの一致回路５０の一致出力端子ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２からＯＲゲート５３へのライン中には、測定期間中の一致出力ｕ１，ｕ２，ｕ３…（図９及び図１０）を禁止するため、ＡＮＤゲート５１又は５２が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００８５】
また、ＲＳ−ＦＦ６又はＲＳ−ＦＦ８のＱ出力が立ち上がった直後に外部トリガ信号ＥＸＴ-ＴＲＩＧ（図１０のトリガＧ３）が到来した場合、つまりＲＳ−ＦＦ６又はＲＳ−ＦＦ８をリセットする一致信号ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２が発生する前に、外部トリガ信号ＥＸＴ-ＴＲＩＧが到来した場合は、新たな外部トリガ信号ＥＸＴ-ＴＲＩＧから数えた正しい一致信号（図１０のｅ３点）が発生する前に、古い方の一致信号（図１０のｗ点）が時間的に先に発生して、Ｄ−ＦＦ５４のＱ出力を立ち下げてしまう。この不都合を回避するため、Ａ系統のＡＮＤゲート５１，５２の入力には、外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡが加えられ、またＢ系統のＡＮＤゲート５１，５２の入力には、外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢが加えられている。
【００８６】
（８）動作
（ａ）概要
上記各組Ａ，Ｂを構成する第１のデューティ決定回路３と第２のデューティ決定回路４とは、図９及び図１０に動作サイクルＣ１，Ｃ２として示すように、互いに入力クロック信号ＣＫの２周期分だけずれて交互に動作する。そして、一方の組、例えばＡ側の組で処理していたとき、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来時期との関係で、処理が間に合わなくなったときは、自動的に他方のＢ側の組に処理を移す。
【００８７】
但し、本実施形態では、自動的に外部トリガ信号ＥＸＴ-ＴＲＩＧが到来する度に、Ａ系統とＢ系統とを切り替える。
【００８８】
Ａ側の第２のデューティ決定回路４Ａは、図９及び図１０に示すように、入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返しの１単位（動作サイクルＣ１）として扱い、そのうちの前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１周期の長さ（Ａ２側の目標計測区間）Ｔ１を計測する。
【００８９】
そして、この計測結果を用いて１周期の長さＴの１／２の値（デューティ５０％のタイミング位置）を算出しておく。続く後半の第３周期目（ｔ３）及び第４周期目（ｔ４）において、それぞれ内部トリガ信号ＴＲＩＧ-Ａに同期した信号ＳＥＴ−Ａ２の発生した時点（図９のｄ点，ｆ点）から、遅延ライン発振器４１を発振させて、上記算出値に合致するまで、即ちデューティ５０％のタイミング位置になるまでの長さＴ５を計測し、一致した時点でデューティ５０％のタイミング位置である旨の一致信号ＳＡ２（図９のｅ点，ｇ点）を出力する。
【００９０】
Ａ側の第１のデューティ決定回路３Ａは、第１のデューティ決定回路３と２周期分だけずれたその動作サイクルＣ２を有する。即ち、第１のデューティ決定回路４は、図２にｔ３〜ｔ６として示す入力クロック信号ＣＫの４周期づつを繰り返しの１単位（動作サイクルＣ２）として扱い、そのうちの前半の第１周期目（ｔ３）で入力クロック信号ＣＫの１周期の長さ（目標計測区間）Ｔ1を計測し、この計測結果を用いて１周期の長さＴの１／２の値（デューティ５０％のタイミング位置）を算出する。続く後半の第４周期目（ｔ４）及び第５周期目（ｔ５）において、それぞれ内部トリガ信号ＴＲＩＧ-Ａに同期した信号ＳＥＴ−Ａ１の発生した時点（図９のｋ点，ｒ点）から、遅延ライン発振器４１を発振させる。
【００９１】
この発振巡回数をカウンタすることにより、上記算出値と合致する点、即ちデューティ５０％のタイミング位置になるまでの長さＴ５を計測し、一致した時点でデューティ５０％のタイミング位置である旨の一致信号ＳＡ１（図９のｑ点，ｓ点）を出力する。
【００９２】
（ｂ）Ａ側の動作（トリガＧ１後）
(i) ４Ａ側 第１周期目ｔ１
図９の例では、入力クロック信号ＣＫの第１周期目ｔ１で第１の外部トリガ信号Ｇ１が到来する。
【００９３】
これに先立ち、図２のａ点で、タイミング信号ＷＣ-A2/B2（図９の(16)）がＯＲゲート９を通してデューティ決定回路４Ａと４Ｂの遅延ライン発振器４１に入力されて、それぞれの遅延ライン発振器４１が発振を開始すると共に、カウンタ４７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ４７が発振の巡回数をカウント動作し始める。遅延ライン発振器４１の発振が、少なくとも第２周期目ｔ２のクロックが立ち上がりが完了するまで継続する。
【００９４】
４Ａ側（Ａ系統の第２のデューティ決定回路４Ａ側）の遅延ライン発振器４１の発振は、ＷＣ-A2/B2の立ち下がり、つまり実際計測区間Ｔ３が終わった時点（図９のｃ点）で終了となる。この間に、1/2ＣＫ-A2/B2の目標計測区間Ｔ１の終わりが到来し（図９のｂ点）、1/2ＣＫ-A2/B2が立ち下がることで、ラッチ回路４８がカウンタ４７のカウント値（１周期の長さＴ＝Ｔ１）をラッチする。
【００９５】
ここで演算回路４９は、ラッチ回路４８の出力を受けて、１周期の長さＴのカウント値の１／２の値（５０％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路５０の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００９６】
(ii) ４Ａ側 第２周期目ｔ２
第２周期目ｔ２に入ると、ＳＥＴ-Ａ２（図９の(7)）の到来によりＲＳ−ＦＦ８がセットされる（図９のｄ点）。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通してデューティ決定回路４Ａ側の遅延ライン発振器４１に加わり、これを発振させる。また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ａ側のカウンタ４７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【００９７】
カウンタ４７の出力は、一致回路５０の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｅ点）、一致回路５０から一致出力ＳＡ２が発生される。
【００９８】
この一致出力ＳＡ２は、ＲＳ−ＦＦ８のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ１の形でＡＮＤゲート５２の入力となる。このパルスＰ１と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５２からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ２が幅の狭いパルスＡＮＤ-Ａ２（図９の(20)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【００９９】
出力側のフリップフロップであるＤ−ＦＦ５４はＳＥＴ-Ａ１，ＳＥＴ-Ａ２又はＳＥＴ-Ｂ１，ＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ1′として現れる。
【０１００】
(iii) ４Ａ側 第３周期目ｔ３
続いて、第３周期目ｔ３に入ると、再びＳＥＴ-Ａ２（図９の(7)）が到来するので（図９のｆ点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ａ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｇ点）、再び一致回路５０から一致出力ＳＡ２が発生される。
【０１０１】
この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ２の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ１と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５２からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ２（ＡＮＤ-Ａ２；第９図の(20)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１０２】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（第９図の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ２′として現れる。
【０１０３】
上記の出力パルスＰ1′，Ｐ2′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１０４】
(iv) ３Ａ側 第３周期目ｔ３
上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデューティ決定回路３Ａ側）でも２周期遅れて同じ動作が行われる。即ち、第３周期目ｔ３に入ると、実際計測区間（Ｔ３）を指示する信号ＷＣ-A1/B1（図９の(9)）が立ち上がり（図９のｈ点）、ＯＲゲート７を通してデューティ決定回路３Ａの遅延ライン発振器４１に加わり、遅延ライン発振器４１の発振が開始されると共に、カウンタ４７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ４７が発振巡回数のカウントを開始する。
【０１０５】
(v) ３Ａ側 第４周期目ｔ４
３Ａ側の遅延ライン発振器４１の発振は、少なくとも第４周期目ｔ４のクロックの立ち上がりが完了するまで、継続する。
【０１０６】
３Ａ側の遅延ライン発振器４１の発振は、第５周期目ｔ５のクロックが立ち上がる前までに生ずるＷＣ-A1/B1の立ち下がりにより、つまり入力クロックＣＫの１周期Ｔを若干経過した実際計測区間Ｔ３が終わった時点（図９のｊ点）で終了となる。
【０１０７】
この間に、丁度入力クロックＣＫの１周期Ｔ相当分の長さを持つ1/2ＣＫ-A1/B1の目標計測区間Ｔ１の終わりが到来し（図９のｉ点）、ラッチ回路４８のクロック入力端子ＣＫに入力されている1/2ＣＫ-A1/B1が立ち下がることで、ラッチ回路４８がカウンタ４７のカウント値（１周期の長さＴ＝Ｔ１）をラッチする。
【０１０８】
ここでＡ１側の演算回路４９は、ラッチ回路４８の出力を受けて、１周期の長さＴのカウント値の１／２の値（デューティ５０％のタイミング位置）を演算し、その演算結果を出力し、一致回路５０の一方の入力端子Ｂ１〜Ｂｎに入力する。
【０１０９】
第４周期目ｔ４に入ると、ＳＥＴ-Ａ１（図９の(6)）の到来によりＲＳ−ＦＦ６がセットされる（図９のｋ点）。ＲＳ−ＦＦ６のＱ出力（図９の(10)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ａ側の遅延ライン発振器４１に加わりこれを発振させ、また、３Ａ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１１０】
３Ａ側のカウンタ４７の出力は、一致回路５０の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｑ点）、一致回路５０から一致出力ＳＡ１が発生される。
【０１１１】
この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＡ１の発生した時点でＲＳ−ＦＦ６のＱ出力（図９の(10)）は立ち下がり、パルスＰ３の形でＡＮＤゲート５１の入力となる。
【０１１２】
従って、このパルスＰ３と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５１からは、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。但し、正確には、出力ＡＮＤ-Ａ１は一致出力ＳＡ１の前縁にて発生される短パルスである。
【０１１３】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ３′として現れる。
【０１１４】
なお、第３周期目ｔ３で発生する一致パルスＳＡ１（図９のｕ１）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従って、３Ａ側が測定区間にあるとき発生する一致パルスｕ１の影響はＡＮＤゲート５１で除去されて、出力ＯＵＴ側には現れない。
【０１１５】
(vi) ３Ａ側 第５周期目ｔ５
続いて、第５周期目ｔ５に入ると、再びＳＥＴ-Ａ１（図９の(6)）が到来するので（図９のｒ点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力（図９の(10)）はＡＮＤゲート５１の入力になると共に、ＯＲゲート７を通してＡ１側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１１６】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｓ点）、再び一致回路５０から一致出力ＳＡ１が発生される。
【０１１７】
この一致出力ＳＡ１によりＲＳ−ＦＦ６がリセットされるので、ＲＳ−ＦＦ６のＱ出力（図９の(10)）が立ち下がり、パルスＰ４の形でＡＮＤゲート５１の入力となる。従って、このパルスＰ４と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５１からは、パルスＰ４の幅内において、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１１８】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ４′として現れる。
【０１１９】
かくして、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ１′，Ｐ２′，Ｐ３′，Ｐ４′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１２０】
（ｃ）Ｂ側の動作（トリガＧ２後）
(i) ４Ｂ側 第６周期目ｔ６〜第７周期目ｔ７
図９の例では、入力クロック信号ＣＫの第６周期目ｔ６で第２の外部トリガ信号Ｇ２が到来する。しかも、ＳＥＴ−Ａ２により開始した５０％デューティ位置の計測中に外部トリガ信号Ｇ２が到来したケースとなっている。
【０１２１】
外部トリガ信号Ｇ２が到来すると、タイミング発生回路１内部のＤ−ＦＦが反転し、これにより外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡがＬ、ＴＲＩＧ-ＳＴＯＰＢがＨの状態（Ｂ側選択状態）に切り替わる。このため、Ａ系統のＤ−ＦＦ３１に属するＡＮＤゲート３３，３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）は禁止され、これに代わってＢ系統のＤ−ＦＦ３２に属するＡＮＤゲート３５，３６（ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２）が能動となる。
【０１２２】
この時点で動作回路切替信号ＢＬＯＣＫ-ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２のいずれかが発生する。本例では図７の(20)(21)に示すように、まずＳＥＴ−Ｂ２（図７のｄ２，ｆ２）が発生する。
【０１２３】
このＳＥＴ-Ｂ２（図１０の(26)）を受けて、４Ｂ側（Ｂ系統の第２のデューティ決定回路４Ｂ）のＲＳ−ＦＦ８がセットされる（図１０のｄ２点）。ＲＳ−ＦＦ８のＱ出力（図１０の(27)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して第２のデューティ決定回路４Ｂ側の遅延ライン発振器４１に加わり、これを発振させる。
【０１２４】
また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ｂ側のカウンタ４７のクリアＣＬに加わってクリアを解除するので、発振の巡回数のカウントが開始される。なお、１周期Ｔの測定は常に行われているので、演算回路４９における５０％デューティに相当する演算結果は、既に一致回路５０に入力されている。
【０１２５】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図１０のｅ２点）、一致回路５０から一致出力ＳＢ２が発生される。
【０１２６】
この一致出力ＳＢ２により、ＲＳ−ＦＦ８がリセットされ、そのＱ出力（図１０の(27)）が立ち下がり、パルスＰ５の形でＡＮＤゲート５２の入力となる。このパルスＰ５と一致出力ＳＢ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとを３入力としているＡＮＤゲート５２からは、一致出力ＳＢ２が幅の狭いパルスＡＮＤ-Ｂ２（図１０の(30)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１２７】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＢ２に対応する短パルスＡＮＤ-Ｂ２（図１０の(30)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ５′として現れる。なお、第８図で示す例では、第６周期目ｔ６において、既にｄ1の位置ではＤ−ＦＦ５４はプリセットされていたため、Ｐ５′はＧ2の位置よりも少し前から立ち上がった少し幅の広いパルスとなっている。
【０１２８】
(ii) ４Ｂ側 第７周期目ｔ７〜第８周期目ｔ８
再びＳＥＴ-Ｂ２（図１０の(26)）が到来すると（図９のｆ２点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図１０の(27)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ｂ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリアを解除して、発振巡回数のカウントを開始させる。
【０１２９】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図１０のｇ２点）、再び一致回路５０から一致出力ＳＢ２が発生される。この一致出力ＳＢ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図１０の(27)）は立ち下がり、パルスＰ６の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ６と一致出力ＳＢ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢとを３入力とするＡＮＤゲート５２からは、一致出力ＳＢ２（ＡＮＤ-Ｂ２；図１０の(30)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１３０】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ２により毎回プリセットされているので、上記一致出力ＳＢ２に対応する短パルスＡＮＤ-Ｂ２（図１０の(26)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ６′として現れる。
【０１３１】
要するに、上記の出力パルスＰ５′，Ｐ６′のうち、出力パルスＰ５′は、第６周期目ｔ６における前回のＳＥＴ−Ａ２（図９のｄ１点）に同期して立ち上がり、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後、一致信号ＳＢ２（図９のｅ２点）で立ち下がる信号となる。この立ち下がり位置は、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後と同時に入力クロック信号ＥＸＴ-ＣＫが立ち上がったとした場合に、そのデューティ５０％信号の位置と一致する。
【０１３２】
また、上記の出力パルスＰ６′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１３３】
(iii) ３Ｂ側 第８周期目ｔ８〜第９周期目ｔ９
上記４Ｂ側の動作に対し、３Ｂ側（Ｂ系統の第１のデューティ決定回路３Ｂ側）でも２周期遅れて同じ動作が行われる。即ち、発振、カウント、演算、一致の動作による１周期の測定が行われており、第８周期目ｔ８において、ＳＥＴ-Ｂ１（図１０の(21)）が発生すると、ＲＳ−ＦＦ６がセットされる（図１０のｋ２点）。
【０１３４】
ＲＳ−ＦＦ６のＱ出力（図１０の(22)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ｂ側（デューティ決定回路３Ｂ側）の遅延ライン発振器４１に加わりこれを発振させ、また、３Ｂ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１３５】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図１０のｑ２点）、一致回路５０から一致出力ＳＢ１が発生される。
【０１３６】
この一致出力ＳＢ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＢ１の発生した時点でＲＳ−ＦＦ６のＱ出力（図１０の(22)）は立ち下がり、パルスＰ７の形でＡＮＤゲート５１の入力となる。
【０１３７】
従って、このパルスＰ７と一致出力ＳＢ１とＴＲＩＧ-ＳＴＯＰＢとを３入力としているＡＮＤゲート５１からは、一致出力ＳＢ１が出力ＡＮＤ-Ｂ１（図１０の(25)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１３８】
但し、正確には、出力ＡＮＤ-Ｂ１は一致出力ＳＢ１の前縁にて発生される短パルスである。
【０１３９】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ１により毎回プリセットされているので、上記一致出力ＳＢ１に対応する短パルスＡＮＤ-Ｂ１（図１０の(25)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ７′として現れる。なお、第３周期目ｔ３，第７周目ｔ７等で発生する一致パルスＳＢ１（図１０のｕ３）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。
【０１４０】
従って、３Ｂ側が測定区間にあるとき発生する一致パルスｕ３の影響はＡＮＤゲート５１で除去されて、出力ＯＵＴ側には現れない。
【０１４１】
(iv) ３Ｂ側 第９周期目ｔ９〜第１０周期目ｔ１０
続いて、第９周期目ｔ９においては、再びＳＥＴ-Ｂ１（図１０の(21)）が到来するので（図１０のｒ２点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力（図１０の(22)）はＡＮＤゲート５１の入力になると共に、ＯＲゲート７を通して３Ｂ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１４２】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図１０のｓ２点）、再び一致回路５０から一致出力ＳＢ１が発生される。この一致出力ＳＢ１によりＲＳ−ＦＦ６がリセットされるので、ＲＳ−ＦＦ６のＱ出力（図１０の(22)）が立ち下がり、パルスＰ８の形でＡＮＤゲート５１の入力となる。
【０１４３】
従って、このパルスＰ８と一致出力ＳＢ１とＴＲＩＧ-ＳＴＯＰＢとを３入力とするＡＮＤゲート５１からは、一致出力ＳＢ１が出力ＡＮＤ-Ｂ１（図１０の(25)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１４４】
Ｄ−ＦＦ５４はＳＥＴ-Ｂ１により毎回プリセットされているので、上記一致出力ＳＢ１に対応する短パルスＡＮＤ-Ｂ１（図１０の(25)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ８′として現れる。
【０１４５】
かくして、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ５′，Ｐ６′，Ｐ７′，Ｐ８′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。
【０１４６】
この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１４７】
（ｄ）Ａ側の動作（トリガＧ３後）
(i) ４Ａ側 第１０周期目ｔ１０〜第１１周期目ｔ１１
図９の例では、入力クロック信号ＣＫの第１０周期目ｔ１０で第３の外部トリガ信号Ｇ２が到来する。しかも、ＳＥＴ−Ｂ１により開始した５０％デューティ位置の計測中に外部トリガ信号Ｇ２が到来したケースとなっている。
【０１４８】
外部トリガ信号Ｇ３が到来すると、タイミング発生回路１内部のＤ−ＦＦが反転し、これにより外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡがＨ、ＴＲＩＧ-ＳＴＯＰＢがＬの状態に切り替わる。このため、Ｂ系統のＤ−ＦＦ３２に属するＡＮＤゲート３５，３６（ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２）は禁止され、これに代わってＡ系統のＤ−ＦＦ３１に属するＡＮＤゲート３３，３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）が能動となる。
【０１４９】
この時点で動作回路切替信号ＢＬＯＣＫ-ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ａ１，ＳＥＴ−Ａ２のいずれかが発生する。本例では図７の(15)(17)に示すように、まずＳＥＴ−Ａ２（図７のｄ３，ｆ３）が発生する。
【０１５０】
このＳＥＴ-Ａ２（図９の(7)）を受けて、ＲＳ−ＦＦ８がセットされる（図９のｄ３点）。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通してデューティ決定回路４Ａ側の遅延ライン発振器４１に加わり、これを発振させる。また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲート９を通して４Ａ側のカウンタ４７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【０１５１】
なお、１周期Ｔの測定は常に行われているので、演算回路４９における５０％デューティに相当する演算結果は、既に一致回路５０に入力されている。
【０１５２】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｅ３点）、一致回路５０から一致出力ＳＡ２が発生される。
【０１５３】
この一致出力ＳＡ２により、ＲＳ−ＦＦ８がリセットされ、そのセットＱ出力（図９の(17)）が立ち下がり、パルスＰ９の形でＡＮＤゲート５２の入力となる。このパルスＰ５と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５２からは、一致出力ＳＡ２が幅の狭いパルスＡＮＤ-Ａ２（図９の(20)）となって発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１５４】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴにパルスＰ９′として現れる。
【０１５５】
一方、上記トリガＧの到来した時点では、まだＢ２側のＳＲ−ＦＦ８のＱ出力が、第１０周期目ｔ１０における前回のＳＥＴ−Ｂ２（図１０のｄ２）により立ち上がったままであり、従ってＢ２側のＳＲ−ＦＦ８がリセットされるまで５０％デューティ位置を実測中である。
【０１５６】
このため、何も工夫しないとすると、ＳＥＴ−Ｂ２（図１０のｄ２）から数えた５０％デューティ位置にて、一致出力ＳＢ２（図１０のｗ点）が現れ、これにより出力が立ち下がってしまう。即ち、新しいトリガＧ３に同期せず、従前のトリガＧ２に同期した位置で、出力ＯＵＴが立ち下がってしまうことになる。
【０１５７】
そこで、ＡＮＤゲート５２には、ＴＲＩＧ-ＳＴＯＰＡが加えられ、Ａ側で動作している場合にはＢ側で発生する一致信号ＳＢ２が出力側に影響しないように、当該ＡＮＤゲートを禁止している。
【０１５８】
同様の理由から、Ａ側のＡＮＤゲート５１には外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡが加えられ、またＢ側のＡＮＤゲート５１，５２には外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＢが加えられている。なお、トリガＧ２が到来した第６周期目ｔ６の終わりでも、一致信号ＳＡ２（図９のｗ点）が生ずるが、これもＡ２側のＡＮＤゲート５２により除去され、出力に影響を与えない。
【０１５９】
(ii) ４Ａ側 第１１周期目ｔ１１〜第１２周期目ｔ１２
再びＳＥＴ-Ａ２（図９の(7)）が到来すると（図９のｆ３点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図９の(17)）はＡＮＤゲート５２に入力されると共に、ＯＲゲート９を通して４Ａ側の遅延ライン発振器４１に加わり、これを発振させ、また、カウンタ４７をクリア解除して、発振巡回数のカウントを開始させる。
【０１６０】
カウンタ４７のカウント値が、上記演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｇ３点）、再び一致回路５０から一致出力ＳＡ２が発生される。
【０１６１】
この一致出力ＳＡ２の発生した時点でＲＳ−ＦＦ８のＱ出力（図９の(17)）は立ち下がり、パルスＰ１０の形でＡＮＤゲート５２の入力となる。従って、このパルスＰ１０と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩＧ-ＳＴＯＰＡとを３入力とするＡＮＤゲート５２からは、一致出力ＳＡ２（ＡＮＤ-Ａ２；図９の(20)）が出力され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０１６２】
Ｄ−ＦＦ５４はＳＥＴ-Ａ２により毎回プリセットされているので、上記一致出力ＳＡ２に対応する短パルスＡＮＤ-Ａ２（図９の(20)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ１０′として現れる。
【０１６３】
要するに、上記の出力パルスＰ９′，Ｐ１０′のうち、出力パルスＰ９′は、第１０周期目ｔ１０における前回のＳＥＴ−Ｂ２（図９のｄ２点）に同期して立ち上がり、外部トリガ信号ＥＸＴ-ＴＲＩＧ（トリガＧ３）の到来後、一致信号ＳＢ２（図９のｅ３点）で立ち下がる信号となる。
【０１６４】
この立ち下がり位置は、外部トリガ信号ＥＸＴ-ＴＲＩＧの到来後と同時に入力クロック信号ＥＸＴ-ＣＫが立ち上がったとした場合に、そのデューティ５０％信号の位置と一致する。
【０１６５】
また、上記の出力パルスＰ１０′は、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、かつ、外部入力クロックＣＫと同一周期Ｔを持つディジタルクロック信号であり、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期させたものとなっている。しかも、その波形はデューティ５０％のものとなっている。
【０１６６】
(iii) ３Ａ側 第１２周期目ｔ１２〜第１３周期目ｔ１３
上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデューティ決定回路３Ａ側）でも２周期遅れて同じ動作が行われる。即ち、発振、カウント、演算、一致の動作による１周期の測定が行われており、第１２周期目ｔ１２において、ＳＥＴ-Ａ１（図９の(6)）が発生すると、ＲＳ−ＦＦ６がセットされる（図９のｋ３点）。
【０１６７】
ＲＳ−ＦＦ６の出力Ｑ（図９の(10)）はＡＮＤゲート５１に入力されると共に、ＯＲゲート７を通して３Ａ側（デューティ決定回路３Ａ側）の遅延ライン発振器４１に加わりこれを発振させ、また、３Ａ側のカウンタ４７のクリアＣＬに加わってカウント動作を開始させる。
【０１６８】
カウンタ４７のカウント値が歩進的に増加して行き、上記演算回路４９の出力している値（１周期の長さＴの１／２の値）に一致した瞬間（図９のｑ３点）、一致回路５０から一致出力ＳＡ１が発生される。
【０１６９】
この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＡ１の発生した時点でＲＳ−ＦＦ６の出力Ｑ（図９の(10)）は立ち下がり、パルスＰ１１の形でＡＮＤゲート５１の入力となる。
【０１７０】
従って、このパルスＰ１１と一致出力ＳＡ１とＴＲＩＧ-ＳＴＯＰＡとを３入力としているＡＮＤゲート５１からは、一致出力ＳＡ１が出力ＡＮＤ-Ａ１（図９の(14)）として発生され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック入力となる。但し、正確には、出力ＡＮＤ-Ａ１は一致出力ＳＡ１の前縁にて発生される短パルスである。
【０１７１】
Ｄ−ＦＦ５４はＳＥＴ-Ａ１により毎回プリセットされているので、上記一致出力ＳＡ１に対応する短パルスＡＮＤ-Ａ１（図９の(14)）がＤ−ＦＦ５４にクロック入力として加わると、その時点でＤ−ＦＦ５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ１１′として現れる。
【０１７２】
なお、第９周期目ｔ９，第１１周目ｔ１１等で発生する一致パルスＳＡ１及びＳＡ２（図９のｕ１，ｕ２）は、ＲＳ−ＦＦ６,８のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート５１,５２には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従って、Ａ１側又はＡ２側が測定区間にあるとき発生する一致パルスｕ１，ｕ２の影響はＡＮＤゲート５１,５２で除去されて、出力ＯＵＴ側には現れない。
【０１７３】
(iv) ３Ａ側 第１３周期目ｔ１３〜第１４周期目ｔ１４
続いて、第１３周期目ｔ１３においては、再びＳＥＴ-Ａ１（図９の(6)）が到来するので（図９のｒ３点）、ＲＳ−ＦＦ６がセットされる。そして、カウンタ４７のカウント値が、演算回路４９の出力値（１周期の長さＴの１／２の値）に一致すると（図９のｓ３点）、再び一致回路５０から一致出力ＳＡ１が発生される。
【０１７４】
従って、Ｄ−ＦＦ５４のＱ出力から、外部トリガ信号ＥＸＴ-ＴＲＩＧに同期し、かつ、外部入力クロックＥＸＴ-ＣＫと同一周期Ｔを持つディジタルクロック信号Ｐ９′，Ｐ１０′，Ｐ１１′，Ｐ１２′…が得られる。しかも、その波形は必ずデューティ５０％に修正されたものとなっている。
【０１７５】
この同期化とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう外部同期回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【０１７６】
但し、図９の例では、一致出力ＳＡ１の発生と同時に第４の外部トリガＧ４が入力されているため、Ｐ１２′は前回のものとの連続した長さのものとなる。
以下同様にして、第１４周期目ｔ１４以降についても外部トリガ信号ＥＸＴ-ＴＲＩＧが入力される度に、これに同期した位置から出力パルスを立ち上げ、入力クロック信号ＥＸＴ-ＣＫの１周期の丁度半分の位置に来た時点で出力パルスを立ち下げる動作を行い、結果的に入力クロック信号ＥＸＴ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに同期させる。
【０１７７】
（９）他の実施形態
上記実施形態では、幅作成回路５にプリセット可能なＤ−ＦＦ５４を用いたが、図１２に示すように、Ｄ−ＦＦ５４の代わりに出力用のＯＲゲート５６を設け、このＯＲゲート５６により、上記各デューティ決定回路３Ａ，４Ａ，３Ｂ，４Ｂに前置されたＳＲ−ＦＦ６，８のＱ出力を取り出すことにより、所望の出力（図１０の(33)）を得ることができる。
【０１７８】
この実施形態についての動作は説明を省略するが、前置フリップフロップ６，８のＱ出力、つまり図９及び図１０におけるＲＳ−ＦＦ-Ａ１-Ｑ（Ｐ３，Ｐ４、Ｐ１１，Ｐ１２）、ＲＳ−ＦＦ-Ａ２-Ｑ（Ｐ１，Ｐ２、Ｐ９，Ｐ１０），ＲＳ−ＦＦ-Ｂ１-Ｑ（Ｐ７，Ｐ８）、ＲＳ−ＦＦ-Ｂ２-Ｑ（Ｐ５，Ｐ６）を単純に合成したものであり、これらの前置フリップフロップ６，８のＱ出力がそのまま出力として取り出される所に特徴がある。このように構成することの利点は、図２の場合よりも回路が簡単になることにある。
【０１７９】
また、上記実施形態では、図１１（ａ）に示す入力クロック信号ＥＸＴ-ＣＫの１周期を単位とする波形のＣＫＦＡ，ＣＫＦＢを用いたが、図１１（ｂ）に示す２周期を単位とする波形のＣＫＦＡ，ＣＫＦＢを用いることもできる。
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
（１）請求項１，２記載の外部同期方法又は請求項３〜請求項１４に記載の外部同期回路によれば、外部トリガ信号の到来間隔が変動する場合でも、また、外部トリガ信号のパルス幅が変動する場合でも、これらに影響を受けずに、容易に、これに入力クロック信号を同期させた状態のクロック信号を出力することができる。しかも、入力クロック信号がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号がそのデューティが変動している波形のものであっても、常に、デューティが５０％であるパルス波形のクロック信号を出力することができる。よって、使用する半導体能動素子の周波数限界を見かけ上高めることができる。
（２）請求項２に記載の外部同期方法又は請求項９記載の外部同期回路によれば、第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組用意し、一方の組を、外部トリガ信号間の一つの区間を処理するために用い、他方の組を隣の区間を処理するために用いるため、外部トリガ信号が一方の組の動作中に到来した場合でも、他方の組により出力波形を外部トリガ信号に同期させることができる。
（３）請求項４又は請求項１０記載の外部同期回路によれば、目標計測区間と実際計測区間を明確に区分し、入力クロック信号（ＣＫ）の１周期を実際に計測して求めているので、任意の周期を持つ入力クロック信号（ＣＫ）に対応することができ、また、そのクロック周期が変動する場合にも追従することができる。
（４）請求項５又は請求項１１記載の外部同期回路によれば、遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
また、遅延ライン発振器のループは、奇数段のインバータで構成される結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される。従って、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
（５）請求項６又は請求項１２に記載の外部同期回路によれば、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けているので、安定した動作が保障される。
（６）請求項７又は請求項１３に記載の外部同期回路によれば、請求項６又は請求項１２記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ区画信号（ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ）を入力し、前回の動作の延長として発生される一致信号を禁止しているので、出力パルスが新たなトリガに同期せずに前回に同期した位置で立ち下がってしまう不都合が防止される。
（７）請求項８又は請求項１４の外部同期回路によれば、請求項３〜７又は請求項９〜１３記載の外部同期回路において、上記出力用のフリップフロップ（５４）の代わりに、出力用のＯＲゲート（５６）を設けて所望の出力クロック信号を得るようにしたものであるので、出力用のフリップフロップ（５４）を設ける場合に比べ、構成が簡単になるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の外部同期回路の第１の実施形態を示す回路の左半分を示す図である。
【図２】本発明の外部同期回路の第１の実施形態を示す回路の右半分を示す図である。
【図３】図１，図２の回路の主要部の動作を示すタイミングチャートである。
【図４】図３のタイミングチャートの上半分の拡大図である。
【図５】図３のタイミングチャートの下半分の拡大図である。
【図６】図１のタイミング発生回路２の具体例を示す回路図である。
【図７】図１のタイミング発生回路２とモード切替信号作成回路の部分の動作を示すタイミングチャートである。
【図８】図１０のデューティ決定回路と幅作成回路の部分の動作を示すタイミングチャートである。
【図９】図８のタイミングチャートの上半分の拡大図である。
【図１０】図８のタイミングチャートの下半分の拡大図である。
【図１１】図１のタイミング発生回路１１が作成するＣＫＦＡ，ＣＫＦＢを例示した図で、（ａ）は入力クロックの１周期に合致させた場合を、（ｂ）は入力クロックの２周期に合致させた場合を示す。
【図１２】本発明の外部同期回路の他の実施形態を示す図である。
【図１３】半導体能動素子の取り扱う周波数の変化の説明に供する図である。
【図１４】従来の同期選択回路を示す図である。
【符号の説明】
１，２ タイミング発生回路
３ 第１のデューティ決定回路
４ 第２のデューティ決定回路
５ 幅作成回路
６ ＲＳ−ＦＦ
７ ＯＲゲート
８ ＲＳ−ＦＦ
９ ＯＲゲート
１０ 内部トリガ作成回路
１１ タイミング発生回路
１２ 第１の位相位置付与回路
１３ 第２の位相位置付与回路
１４ 遅延ライン発振器
１５ ＮＡＮＤゲート
１６ Ｃ-ＭＯＳインバータ（遅延素子）
１７ 帰還ループ
１８ インバータ
１９ ライン
２０ カウンタ
２１ ラッチ回路
２２ 一致回路
２３ ＯＲゲート
２４ ＡＮＤゲート
２５ ＯＲゲート（ＦＳＡ１）
２６ 論理ゲート部（ＡＮＤ-Ａ，ＡＮＤ-Ｂ）
３０ モード切替信号作成回路
３１，３２ Ｄ−ＦＦ（Ｄ−ＦＦ-ＲＡ，Ｄ−ＦＦ-ＲＡ）
３３，３４，３５，３６ ＡＮＤゲート
４１ 遅延ライン発振器
４２ ＮＡＮＤゲート
４３ Ｃ-ＭＯＳインバータ（遅延素子）
４４ 帰還ループ
４５ インバータ
４６ ライン
４７ カウンタ
４８ ラッチ回路
４９ 演算回路
５０ 一致回路
５１，５２ ＡＮＤゲート
５４ プリセット可能なＤ−ＦＦ
５３ ＯＲゲート
５５ ＯＲゲート
1/2ＣＫ-A1/B1，1/2ＣＫ-A2/B2 目標計測区間Ｔ１のための信号
Ａ，Ｂ 外部トリガ信号の区間
Ｃ１，Ｃ２ 動作サイクル
ＣＫＦＡ，ＣＫＦＢ 位相位置計測区間信号（パルス幅Ｔ２）
ＢＬＯＣＫ-ＳＥＬ 動作回路切替信号（１側と２側を切替）
ＥＸＴ-ＣＫ 入力クロック信号
ＥＸＴ-ＴＲＩＧ 外部トリガ信号
ＩＮＴ-ＴＲＩＧ 基準内部トリガ信号
Ｐ１，Ｐ１′〜Ｐ１１，Ｐ１１′ 出力パルス
ＳＡ１，ＳＡ２ Ａ側の一致信号
ＳＢ１，ＳＢ２ Ｂ側の一致信号
Ｔ 入力クロック信号ＣＫの１周期
Ｔ１ 目標計測区間
Ｔ２ 位相位置計測区間
Ｔ５ デューティ５０％の位置までの長さ
Ｔ３ 実際計測区間
Ｔ６ 発振照合区間
ＴＲＩＧ-ＡＢ 基準外部トリガ信号
ＴＲＩＧ-Ａ，ＴＲＩＧ-Ｂ Ａ区間とＢ区間に振り分けられた内部トリガ信号ＴＲＩＧ-ＳＴＯＰＡ，ＴＲＩＧ-ＳＴＯＰＢ 外部トリガ区画信号（Ｄ−ＦＦ-Ｑ，Ｄ−ＦＦ-ＱＮと同じ）
ＷＣ-A1/B1，ＷＣ-A2/B2 実際計測区間（Ｔ３）を指示する信号
ＳＥＴ−Ａ１，ＳＥＴ−Ａ２ Ａ側の第１群の信号と第２群の信号
ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２ Ｂ側の第１群の信号と第２群の信号
Claims (14)
- 入力クロック信号を外部トリガ信号に同期させる外部同期方法におて、外部トリガ信号に同期した内部トリガ信号を、次の外部トリガ信号が到来するまでの間に、入力クロック信号の周期で多数作成し、これを第１のデューティ決定回路と第２のデューティ決定回路とに時間的に前後して分けて与え、交互に、内部トリガ信号の位置から入力クロック信号の周期のデューティ５０％に対応するタイミング位置を計測し、内部トリガ信号の位置で出力パルスを立ち上げ、上記計測されたデューティ５０％に対応するタイミング位置で出力パルスを立ち下げるようにしたことを特徴とする外部同期方法。
- 上記請求項１記載の外部同期方法において、上記第１のデューティ決定回路と第２のデューティ決定回路とをＡ，Ｂの２組用意し、一方の組を、外部トリガ信号間の一つの区間を処理するために用い、他方の組を隣の区間を処理するために用いることを特徴とする外部同期方法。
- タイミング発生回路１からのタイミング信号を受けて、入力クロック信号の一周期Ｔにおける外部トリガ信号からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号の到来した位相位置に対応する位相位置で内部トリガ信号を作成して出力する内部トリガ作成回路と、
上記内部トリガ信号を受け、外部トリガ信号の各区間において、内部トリガ信号を第１群の信号と第２群の信号とに前後に分けて出力するモード切替信号作成回路と、
上記第１群の信号を受けて動作する第１のフリップフロップと、上記第２群の信号を受けて動作する第２のフリップフロップと、
上記第１のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第１のフリップフロップをリセットする第１のデューティ決定回路と、
上記第２のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記第２のフリップフロップをリセットする第２のデューティ決定回路と、
上記第１群の信号と第２群の信号とに同期してセットされ、上記第１のデューティ決定回路及び第２のデューティ決定回路からの一致信号により反転動作される出力用のフリップフロップと、
を設けたことを特徴とする外部同期回路。 - 上記請求項３記載の外部同期回路において、
上記各デューティ決定回路は、それぞれ、遅延ライン発振器と、その発振巡回数を計数するカウンタ及びラッチ回路と、その計数値の１／２の値を算出する演算回路と、そして上記カウンタの値が該演算結果に合致したとき一致信号を出力する一致回路とを有して構成され、
上記各デューティ決定回路には、それぞれＯＲゲートが前置され、該ＯＲゲートを通して、上記内部トリガ信号の存在しない区間において入力クロック信号の１周期Ｔより若干長い実際計測区間を指示する信号が入力され、これにより実際計測区間だけ遅延ライン発振器が発振を行い、また、その発振中に入力クロック信号の１周期Ｔに対応する長さ位置を指示する目標計測区間のタイミング信号を上記ラッチ回路に与えてカウンタの値をラッチさせる、
ことを特徴とする外部同期回路。 - 上記請求項４記載の外部同期回路において、上記遅延ライン発振器が、一方の入力端子を発振器の入力端子とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータと、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ中に挿入されたインバータとで構成されていることを特徴とする外部同期回路。
- 上記請求項３記載の外部同期回路において、上記各デューティ決定回路からの一致信号をフリップフロップに入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けたことを特徴とする外部同期回路。
- 上記請求項６記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ信号の区間を示す外部トリガ区画信号を入力したことを特徴とする外部同期回路。
- 上記請求項３,４,５,６又は７記載の外部同期回路において、上記出力用のフリップフロップの代わりに、上記第１群の信号を受けて動作する第１のフリップフロップの出力と、上記第２群の信号を受けて動作する第２のフリップフロップの出力とを入力とする出力用のＯＲゲートを設けたことを特徴とする外部同期回路。
- タイミング発生回路１からのタイミング信号を受けて、入力クロック信号の一周期Ｔにおける外部トリガ信号からの位相位置を計測し、次の一周期Ｔ毎に、外部トリガ信号の到来した位相位置に対応する位相位置で基準内部トリガ信号を作成し、これを外部トリガ信号のＡ区間と隣のＢ区間とに交互に振り分けて内部トリガ信号として出力する内部トリガ作成回路と、
上記内部トリガ信号の一方を受け、上記Ａ区間内において、それぞれ内部トリガ信号を第１群の信号と第２群の信号とに前後に分けて出力するＡ側のモード切替信号作成回路と、
上記Ａ側の第１群の信号ＳＥＴ−Ａ１を受けて動作する第１のフリップフロップ及び上記第２群の信号ＳＥＴ−Ａ２を受けて動作する第２のフリップフロップと、
上記Ａ側の第１のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第１のフリップフロップをリセットする第１のデューティ決定回路と、
上記Ａ側の第２のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ａ側の第２のフリップフロップをリセットする第２のデューティ決定回路と、
上記内部トリガ信号の他方を受け、上記Ｂ区間内において、それぞれ内部トリガ信号を第１群の信号と第２群の信号とに前後に分けて出力するＢ側のモード切替信号作成回路と、
上記Ｂ側の第１群の信号を受けて動作する第１のフリップフロップ及び上記第２群の信号を受けて動作する第２のフリップフロップと、
上記Ｂ側の第１のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第１のフリップフロップをリセットする第１のデューティ決定回路と、
上記Ｂ側の第２のフリップフロップの出力を受けて発振動作し、その発振巡回数を計数して出力すべきクロック信号のデューティ５０％のタイミング位置を決定し、その旨の一致信号を出力して、上記Ｂ側の第２のフリップフロップをリセットする第２のデューティ決定回路と、
上記Ａ側及びＢ側それぞれの第１群の信号と第２群の信号とに同期してセットされ、上記Ａ側及びＢ側それぞれの第１のデューティ決定回路及び第２のデューティ決定回路からの一致信号により反転動作される出力用のフリップフロップと、
を設けたことを特徴とする外部同期回路。 - 上記請求項９記載の外部同期回路において、
上記各デューティ決定回路は、それぞれ、遅延ライン発振器と、その発振巡回数を計数するカウンタ及びラッチ回路と、その計数値の１／２の値を算出する演算回路と、そして上記カウンタの値が該演算結果に合致したとき一致信号を出力する一致回路とを有して構成され、
上記各デューティ決定回路には、それぞれＯＲゲートが前置され、該ＯＲゲートを通して、上記内部トリガ信号の存在しない区間において入力クロック信号の１周期Ｔより若干長い実際計測区間を指示する信号が入力され、これにより実際計測区間だけ遅延ライン発振器が発振を行い、また、その発振中に入力クロック信号の１周期Ｔに対応する長さ位置を指示する目標計測区間のタイミング信号を上記ラッチ回路に与えてカウンタの値をラッチさせる、
ことを特徴とする外部同期回路。 - 上記請求項１０記載の外部同期回路において、上記遅延ライン発振器が、一方の入力端子を発振器の入力端子とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータと、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ中に挿入されたインバータとで構成されている、
ことを特徴とする外部同期回路。 - 上記請求項９記載の外部同期回路において、上記各デューティ決定回路からの一致信号をフリップフロップに入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けた、
ことを特徴とする外部同期回路。 - 上記請求項１２記載の外部同期回路において、上記一致信号を禁止するＡＮＤゲートに、外部トリガ信号の区間を示す外部トリガ区画信号を入力した、
ことを特徴とする外部同期回路。 - 上記請求項９,１０,１１,１２又は１３記載の外部同期回路において、上記出力用のフリップフロップの代わりに、上記Ａ側及びＢ側の第１群の信号を受けて動作する第１のフリップフロップの出力と、上記第２群の信号を受けて動作する第２のフリップフロップの出力とを入力とする出力用のＯＲゲートを設けた、
ことを特徴とする外部同期回路。
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