JPS6123900B2 - - Google Patents
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- JPS6123900B2 JPS6123900B2 JP53063256A JP6325678A JPS6123900B2 JP S6123900 B2 JPS6123900 B2 JP S6123900B2 JP 53063256 A JP53063256 A JP 53063256A JP 6325678 A JP6325678 A JP 6325678A JP S6123900 B2 JPS6123900 B2 JP S6123900B2
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- Japan
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- signal
- data
- terminal
- clock
- circuit
- Prior art date
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Links
- 239000008186 active pharmaceutical agent Substances 0.000 description 26
- 230000001360 synchronised effect Effects 0.000 description 15
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は非同期で動作するデータ送受信系にお
ける受信回路において、データの到来をあらわす
ストローブ信号の発生に用いられる信号発生回路
に関する。
ける受信回路において、データの到来をあらわす
ストローブ信号の発生に用いられる信号発生回路
に関する。
一般に、非同期で動作するデータ送受信系の受
信側では、データの到来をあらわすストローブ信
号をデータのビツト間隔で発生させる同期回路を
用い、この同期回路からのストローブ信号にした
がつて、データを受信する方式が採用されてい
る。従来、この種の同期回路は複数ビツトからな
る１つの受信データ群の先端ビツトを基準とし
て、受信データの1/2ビツト時間に達するまで、
受信側で発生されたクロツク信号を計数し、1/2
ビツト時間に達した時点から１ビツト時間間隔で
ストローブ信号を発生させる構成を備えている。
一方、非同期のデータ送受信系においては、送信
側のクロツク信号と受信側のクロツク信号とは周
波数においてずれることが多い。このように、送
受信側のクロツク信号がずれると、後述するよう
に、受信側のストローブ信号の発生位置も正規の
発生位置から変位する（以下、この変位を同期誤
差と呼ぶ）。この同期誤差は受信側におけるクロ
ツク信号のクロツク周期を短くすることによつて
軽減できる。しかし、クロツク周期の短いクロツ
ク信号を用いた場合、動作スピードの速い回路素
子を使用しなければならない。また、１つのシス
テム内で、同期回路においてのみクロツク周期の
短いクロツク信号を用いることは不都合が多い。
これらのことを考慮して、従来の同期回路では、
クロツク周期の長いクロツク信号が使用されてい
るため、ストローブ信号位置が不正確である。
信側では、データの到来をあらわすストローブ信
号をデータのビツト間隔で発生させる同期回路を
用い、この同期回路からのストローブ信号にした
がつて、データを受信する方式が採用されてい
る。従来、この種の同期回路は複数ビツトからな
る１つの受信データ群の先端ビツトを基準とし
て、受信データの1/2ビツト時間に達するまで、
受信側で発生されたクロツク信号を計数し、1/2
ビツト時間に達した時点から１ビツト時間間隔で
ストローブ信号を発生させる構成を備えている。
一方、非同期のデータ送受信系においては、送信
側のクロツク信号と受信側のクロツク信号とは周
波数においてずれることが多い。このように、送
受信側のクロツク信号がずれると、後述するよう
に、受信側のストローブ信号の発生位置も正規の
発生位置から変位する（以下、この変位を同期誤
差と呼ぶ）。この同期誤差は受信側におけるクロ
ツク信号のクロツク周期を短くすることによつて
軽減できる。しかし、クロツク周期の短いクロツ
ク信号を用いた場合、動作スピードの速い回路素
子を使用しなければならない。また、１つのシス
テム内で、同期回路においてのみクロツク周期の
短いクロツク信号を用いることは不都合が多い。
これらのことを考慮して、従来の同期回路では、
クロツク周期の長いクロツク信号が使用されてい
るため、ストローブ信号位置が不正確である。
本発明の目的はクロツク周期の短いクロツク信
号を用いることなく、同期誤差を軽減でき、した
がつて、確度の高いストローブ信号を発生できる
同期回路を提供することである。
号を用いることなく、同期誤差を軽減でき、した
がつて、確度の高いストローブ信号を発生できる
同期回路を提供することである。
本発明によれば、入力信号及びリセツト信号と
を受け、これら入力信号及びリセツト信号に応じ
てセツト及びリセツトを行ない、入力信号の到来
をあらす検出信号を送出するセツト−リセツトフ
リツプフロツプ（以下、RS Ｆ／Ｆと略称する）
と、検出信号を受けるトリガー端子及びクロツク
端子に接続された信号入力端子とを備え、信号入
力端子に供給されたクロツク信号の状態を検出信
号に応じて保持し、クロツク信号の状態をあらわ
す状態信号をラツチ出力端子に送出するラツチ回
路と、ラツチ出力端子と信号入力端子に接続さ
れ、状態信号とクロツク信号との排他的論理和を
実行し、排他的論理和の結果をあらわす結果信号
を送出する排他的論理和回路及び、検出信号及び
結果信号とを受け、検出信号の状態に応じて結果
信号を計数し、出力信号を生成する手段とを有す
る同期回路が得られる。
を受け、これら入力信号及びリセツト信号に応じ
てセツト及びリセツトを行ない、入力信号の到来
をあらす検出信号を送出するセツト−リセツトフ
リツプフロツプ（以下、RS Ｆ／Ｆと略称する）
と、検出信号を受けるトリガー端子及びクロツク
端子に接続された信号入力端子とを備え、信号入
力端子に供給されたクロツク信号の状態を検出信
号に応じて保持し、クロツク信号の状態をあらわ
す状態信号をラツチ出力端子に送出するラツチ回
路と、ラツチ出力端子と信号入力端子に接続さ
れ、状態信号とクロツク信号との排他的論理和を
実行し、排他的論理和の結果をあらわす結果信号
を送出する排他的論理和回路及び、検出信号及び
結果信号とを受け、検出信号の状態に応じて結果
信号を計数し、出力信号を生成する手段とを有す
る同期回路が得られる。
本発明では、出力信号を生成するために、直列
に接続されたｎ（≧１）段のＴ型フリツプフツプ
（以下Ｔ Ｆ／Ｆと略称する）を有する分周回路
と、Ｔ Ｆ／Ｆの所定段に接続されたデコーダと
を備え、初段のＴ Ｆ／Ｆに前述した排他的論理
和の結果をあらわす結果信号を与え、出力信号と
して、入力信号に同期したストローブ信号をデコ
ーダから送出するように構成された同期回路が得
られる。
に接続されたｎ（≧１）段のＴ型フリツプフツプ
（以下Ｔ Ｆ／Ｆと略称する）を有する分周回路
と、Ｔ Ｆ／Ｆの所定段に接続されたデコーダと
を備え、初段のＴ Ｆ／Ｆに前述した排他的論理
和の結果をあらわす結果信号を与え、出力信号と
して、入力信号に同期したストローブ信号をデコ
ーダから送出するように構成された同期回路が得
られる。
以下、図面を参照して説明する。
第１図を参照すると、従来の同期回路はデータ
信号DSの入力端子１１、リセツト信号RSを受け
るリセツト端子１２、クロツク信号CSを受ける
クロツク端子１３、及び出力信号SOを送出する
出力端子１５とを備え、出力端子１５からはデー
タ信号DSに同期したストローブ信号が出力信号
SOとして供給される。入力端子１１には予め定
められたビツト数を有するデータ信号DSが与え
られ、このデータ信号DSは送信側（図示せず）
のクロツク信号に同期した形で送信される。リセ
ツト端子１２には、データ信号DSを予め定めら
れたビツト数まで受信したとき、あるいは、デー
タ信号DSの第１ビツトを受信したときには、リ
セツト信号RSが供給される。更に、クロツク端
子１３には、受信側で生成されるクロツク周期Ｔ
のクロツク信号CSが加えられる。入力端子１１
及びリセツト端子１２に接続されたRS Ｆ／Ｆ１
６はリセツト信号RSによつてリセツトされ、デ
ータ信号DSの第１ビツトによつてセツトされ
る。また、このRS Ｆ／Ｆ１６はセツト状態を次
のリセツト信号RSの到来まで保持する。直列に
接続されたｎ段のＴ Ｆ／Ｆ（ここでは、２段の
みを示している）１７及び１８は分周回路即ちカ
ウンタを構成し、各段のＴ Ｆ／Ｆ１７及び１８
のリセツト端子にはRS Ｆ／Ｆ１６の出力信号
FOが供給されている。ここで、Ｔ Ｆ／Ｆの段
数はデータ信号のビツト数に対応して選択され
る。初段のＴ Ｆ／Ｆ１７の端子CLはクロツク
端子１３に接続され、且つ、その端子Ｑ及びは
デコーダ１９及び次のＴ Ｆ／Ｆ１８にそれぞれ
接続されている。このデコーダ１９はストローブ
信号をデータ信号DSの各ビツトに同期して発生
させる機能を備えている。このデコーダ１９はデ
ータ信号が予め定められたビツト数まで受信され
た時点に、リセツト信号RSをRS Ｆ／Ｆ１６の
リセツト端子１２に供給する機能を備えてもよ
い。ここでは、本発明に関係のある前者の機能に
ついて主に説明する。この例において、デコーダ
１９は初段のＴ Ｆ／Ｆ１７と接続されている
が、データ信号DSのビツト幅とクロツク信号CS
の繰り返し周波数との関係が変化すれば、他の段
あるいは複数段のＴ Ｆ／Ｆに接続されることは
勿論である。尚、分周回路の段を選択することに
よつて、デコーダ１９ではデータ信号DSを所定
ビツト数まで計数したときに、リセツト信号RS
を発生するように構成することも可能である。
信号DSの入力端子１１、リセツト信号RSを受け
るリセツト端子１２、クロツク信号CSを受ける
クロツク端子１３、及び出力信号SOを送出する
出力端子１５とを備え、出力端子１５からはデー
タ信号DSに同期したストローブ信号が出力信号
SOとして供給される。入力端子１１には予め定
められたビツト数を有するデータ信号DSが与え
られ、このデータ信号DSは送信側（図示せず）
のクロツク信号に同期した形で送信される。リセ
ツト端子１２には、データ信号DSを予め定めら
れたビツト数まで受信したとき、あるいは、デー
タ信号DSの第１ビツトを受信したときには、リ
セツト信号RSが供給される。更に、クロツク端
子１３には、受信側で生成されるクロツク周期Ｔ
のクロツク信号CSが加えられる。入力端子１１
及びリセツト端子１２に接続されたRS Ｆ／Ｆ１
６はリセツト信号RSによつてリセツトされ、デ
ータ信号DSの第１ビツトによつてセツトされ
る。また、このRS Ｆ／Ｆ１６はセツト状態を次
のリセツト信号RSの到来まで保持する。直列に
接続されたｎ段のＴ Ｆ／Ｆ（ここでは、２段の
みを示している）１７及び１８は分周回路即ちカ
ウンタを構成し、各段のＴ Ｆ／Ｆ１７及び１８
のリセツト端子にはRS Ｆ／Ｆ１６の出力信号
FOが供給されている。ここで、Ｔ Ｆ／Ｆの段
数はデータ信号のビツト数に対応して選択され
る。初段のＴ Ｆ／Ｆ１７の端子CLはクロツク
端子１３に接続され、且つ、その端子Ｑ及びは
デコーダ１９及び次のＴ Ｆ／Ｆ１８にそれぞれ
接続されている。このデコーダ１９はストローブ
信号をデータ信号DSの各ビツトに同期して発生
させる機能を備えている。このデコーダ１９はデ
ータ信号が予め定められたビツト数まで受信され
た時点に、リセツト信号RSをRS Ｆ／Ｆ１６の
リセツト端子１２に供給する機能を備えてもよ
い。ここでは、本発明に関係のある前者の機能に
ついて主に説明する。この例において、デコーダ
１９は初段のＴ Ｆ／Ｆ１７と接続されている
が、データ信号DSのビツト幅とクロツク信号CS
の繰り返し周波数との関係が変化すれば、他の段
あるいは複数段のＴ Ｆ／Ｆに接続されることは
勿論である。尚、分周回路の段を選択することに
よつて、デコーダ１９ではデータ信号DSを所定
ビツト数まで計数したときに、リセツト信号RS
を発生するように構成することも可能である。
第２図をも併せて参照して、第１図の動作を説
明する。リセツト端子１２にリセツト信号RSが
供給されると、RS Ｆ／Ｆ１６はリセツト状態に
なり、その出力信号FOによつて分周回路もリセ
ツトされる。この状態において、クロツク端子１
３からクロツク信号CSが供給されても、分周回
路は計数を行なわない。次に、データ信号DSの
第１ビツトSTが入力端子１１に与えられると、
RS Ｆ／Ｆ１６の状態は反転し、その出力信号
FOによつて分周回路の各Ｔ Ｆ／Ｆ１７，１８
のリセツト状態は解除される。これによつて、分
周回路はクロツク端子１３からのクロツク信号
CSを計数できる状態になる。分周回路を構成す
る各Ｔ Ｆ／Ｆ１７，１８はクロツク信号CSの
立上り及び立下りのいずれか一方（この例では立
上り）でのみ反転を行なうから、初段のＴ Ｆ／
Ｆ１７の出力信号TOとして第２図に示すような
出力パルスPO1が送出される。以下、順次、クロ
ツク信号CSの立上りの度毎に反転を繰り返すこ
とによつて、出力パルスPO2，PO3を送出する。
この例では、初段Ｔ Ｆ／Ｆ１７の出力パルス
PO1〜PO3はそれぞれデータ信号DSの１ビツト期
間BT内に送出されているから、この出力パルス
PO1〜PO3をそのままデコーダ１９の出力信号SO
とし、これをストローブ信号として用いることが
できる。このストローブ信号はデータ信号の１ビ
ツト期間の中央に発生されることが望ましい。し
かし、前述したように、分周回路の反転はクロツ
ク信号CSの立上り又は立下り時点でのみ行なわ
れるから、ストローブ信号の発生位置が正規の発
生位置より最大クロツク周期Ｔで定まる時間だ
け、変位するような同期誤差が発生する。データ
信号DSの第１ビツトSTに大きな同期誤差が生じ
ると、第２ビツト以降のストローブ信号の発生位
置も順次変位しデータ信号DSを正確に受信する
ことが難しくなる。同期誤差はクロツク信号CS
のクロツク周期Ｔを短くすることによつて軽減で
きるが、クロツク周期Ｔの短いクロツク信号CS
を用いることは前述した通り得策ではない。
明する。リセツト端子１２にリセツト信号RSが
供給されると、RS Ｆ／Ｆ１６はリセツト状態に
なり、その出力信号FOによつて分周回路もリセ
ツトされる。この状態において、クロツク端子１
３からクロツク信号CSが供給されても、分周回
路は計数を行なわない。次に、データ信号DSの
第１ビツトSTが入力端子１１に与えられると、
RS Ｆ／Ｆ１６の状態は反転し、その出力信号
FOによつて分周回路の各Ｔ Ｆ／Ｆ１７，１８
のリセツト状態は解除される。これによつて、分
周回路はクロツク端子１３からのクロツク信号
CSを計数できる状態になる。分周回路を構成す
る各Ｔ Ｆ／Ｆ１７，１８はクロツク信号CSの
立上り及び立下りのいずれか一方（この例では立
上り）でのみ反転を行なうから、初段のＴ Ｆ／
Ｆ１７の出力信号TOとして第２図に示すような
出力パルスPO1が送出される。以下、順次、クロ
ツク信号CSの立上りの度毎に反転を繰り返すこ
とによつて、出力パルスPO2，PO3を送出する。
この例では、初段Ｔ Ｆ／Ｆ１７の出力パルス
PO1〜PO3はそれぞれデータ信号DSの１ビツト期
間BT内に送出されているから、この出力パルス
PO1〜PO3をそのままデコーダ１９の出力信号SO
とし、これをストローブ信号として用いることが
できる。このストローブ信号はデータ信号の１ビ
ツト期間の中央に発生されることが望ましい。し
かし、前述したように、分周回路の反転はクロツ
ク信号CSの立上り又は立下り時点でのみ行なわ
れるから、ストローブ信号の発生位置が正規の発
生位置より最大クロツク周期Ｔで定まる時間だ
け、変位するような同期誤差が発生する。データ
信号DSの第１ビツトSTに大きな同期誤差が生じ
ると、第２ビツト以降のストローブ信号の発生位
置も順次変位しデータ信号DSを正確に受信する
ことが難しくなる。同期誤差はクロツク信号CS
のクロツク周期Ｔを短くすることによつて軽減で
きるが、クロツク周期Ｔの短いクロツク信号CS
を用いることは前述した通り得策ではない。
第３図を参照すると、本発明の一実施例に係る
同期回路はデータラツチ回路２１及び排他的論理
和回路２２を有している点で第１図と異なつてい
る。尚、この図では第１図と対応する個所には同
一の参照符号が付してある。データラツチ回路２
１はトリガー端子TR、データ端子DT、及び出力
端子QTとを備え、トリガー端子TR及びデータ
端子DTはRS Ｆ／Ｆ１６の出力端子及びクロツ
ク端子１３にそれぞれ接続されている。また、こ
のデータラツチ回路２１はトリガー端子TRに与
えられるRS Ｆ／Ｆ１６の出力信号FOが高レベ
ルのとき、データ端子DTにおけるクロツク信号
CSの状態を蓄積保持し、その保持状態をラツチ
データ信号DLとして出力端子QTに出力する機能
を備えている。排他的論理和回路２２はデータラ
ツチ回路２１のデータ端子DT及び出力端子QT
に接続され、両端子に与えられる信号の排他的論
理和をとり、その結果を排他的論理和出力EXと
して送出する。この排他的論理和出力EXは分周
回路即ちカウンタの初段Ｔ Ｆ／Ｆ１７に供給さ
れる。第１図と同様に、初段Ｔ Ｆ／Ｆ１７の出
力信号TOはデコーダ１９に加えられ、デコーダ
１９からストローブ信号SOとして送出される。
同期回路はデータラツチ回路２１及び排他的論理
和回路２２を有している点で第１図と異なつてい
る。尚、この図では第１図と対応する個所には同
一の参照符号が付してある。データラツチ回路２
１はトリガー端子TR、データ端子DT、及び出力
端子QTとを備え、トリガー端子TR及びデータ
端子DTはRS Ｆ／Ｆ１６の出力端子及びクロツ
ク端子１３にそれぞれ接続されている。また、こ
のデータラツチ回路２１はトリガー端子TRに与
えられるRS Ｆ／Ｆ１６の出力信号FOが高レベ
ルのとき、データ端子DTにおけるクロツク信号
CSの状態を蓄積保持し、その保持状態をラツチ
データ信号DLとして出力端子QTに出力する機能
を備えている。排他的論理和回路２２はデータラ
ツチ回路２１のデータ端子DT及び出力端子QT
に接続され、両端子に与えられる信号の排他的論
理和をとり、その結果を排他的論理和出力EXと
して送出する。この排他的論理和出力EXは分周
回路即ちカウンタの初段Ｔ Ｆ／Ｆ１７に供給さ
れる。第１図と同様に、初段Ｔ Ｆ／Ｆ１７の出
力信号TOはデコーダ１９に加えられ、デコーダ
１９からストローブ信号SOとして送出される。
上述した構成において、排他的論理和回路２２
の出力EXはデータラツチ回路２１に前以つてラ
ツチされていたデータと、データ到来時における
クロツク端子１３の状態によつて、４通りのモー
ドを考えることができる。
の出力EXはデータラツチ回路２１に前以つてラ
ツチされていたデータと、データ到来時における
クロツク端子１３の状態によつて、４通りのモー
ドを考えることができる。
ここで、第４図〜第７図を参照すると、まず、
第４図はデータ信号DSの第１ビツトSTの到来
前、データラツチ回路２１にはデータ“０”がラ
ツチされており、第１ビツトSTの到来時、クロ
ツク信号CSが高レベルをとつた場合を示してい
る。第５図はデータ信号DSの到来前、データラ
ツチ回路２１がデータ“０”をラツチし、データ
信号DSの到来時、クロツク信号CSの状態が低レ
ベルである場合を示している。また、第６図及び
第７図はデータラツチ回路２１がデータ信号DS
の到来前、データ“１”をラツチし、且つ、デー
タ信号DSの到来時におけるクロツク信号CSの状
態がそれぞれ高レベル及び低レベルである場合を
示している。
第４図はデータ信号DSの第１ビツトSTの到来
前、データラツチ回路２１にはデータ“０”がラ
ツチされており、第１ビツトSTの到来時、クロ
ツク信号CSが高レベルをとつた場合を示してい
る。第５図はデータ信号DSの到来前、データラ
ツチ回路２１がデータ“０”をラツチし、データ
信号DSの到来時、クロツク信号CSの状態が低レ
ベルである場合を示している。また、第６図及び
第７図はデータラツチ回路２１がデータ信号DS
の到来前、データ“１”をラツチし、且つ、デー
タ信号DSの到来時におけるクロツク信号CSの状
態がそれぞれ高レベル及び低レベルである場合を
示している。
第３図及び第４図を参照すると、データラツチ
信号DLとクロツク信号CSとが第４図の関係にあ
るときには、データ信号DSの到来の際、クロツ
ク信号CSとデータラツチ信号DLとの間に、一時
的に一致状態が生じる。このため、排他的論理和
出力EXは一時的に低レベル状態となる。この低
レベル状態はクロツク信号CSの高レベルの期間
持続する。このため、データ信号DSの到来直
後、排他的論理和出力EXが低レベル状態をとる
期間はクロツク信号CSのパルス期間によつて定
まる。クロツク信号CSとして、デユーテイレシ
オ50％で且つクロツク周期がＴのクロツクパルス
を用いた場合、データ信号DSの到来直後におけ
る出力EXの低レベル期間は高々Ｔ／２に過ぎな
い。したがつて、RS Ｆ／Ｆ１６の出力信号FO
によつてリセツトを解除される分周回路初段Ｔ
Ｆ／Ｆ１７の出力信号EOはデータ信号DSに対し
て最大Ｔ／２時間遅れるだけである。このことは
第１図の同期回路に比べて同期誤差を半分にでき
ることを意味している。デコーダ１９では分周回
路の所定段（ここでは第１段）からの出力信号
TOを受けて、データ信号DSのビツト位置の中央
に、ストローブ信号SOを送出する。
信号DLとクロツク信号CSとが第４図の関係にあ
るときには、データ信号DSの到来の際、クロツ
ク信号CSとデータラツチ信号DLとの間に、一時
的に一致状態が生じる。このため、排他的論理和
出力EXは一時的に低レベル状態となる。この低
レベル状態はクロツク信号CSの高レベルの期間
持続する。このため、データ信号DSの到来直
後、排他的論理和出力EXが低レベル状態をとる
期間はクロツク信号CSのパルス期間によつて定
まる。クロツク信号CSとして、デユーテイレシ
オ50％で且つクロツク周期がＴのクロツクパルス
を用いた場合、データ信号DSの到来直後におけ
る出力EXの低レベル期間は高々Ｔ／２に過ぎな
い。したがつて、RS Ｆ／Ｆ１６の出力信号FO
によつてリセツトを解除される分周回路初段Ｔ
Ｆ／Ｆ１７の出力信号EOはデータ信号DSに対し
て最大Ｔ／２時間遅れるだけである。このことは
第１図の同期回路に比べて同期誤差を半分にでき
ることを意味している。デコーダ１９では分周回
路の所定段（ここでは第１段）からの出力信号
TOを受けて、データ信号DSのビツト位置の中央
に、ストローブ信号SOを送出する。
第５図を参照すると、データ到来時、クロツク
信号CSが低レベルをとり、且つ、データラツチ
回路２１にはデータ到来前、データ“０”がラツ
チされているときには、データラツチ信号DLの
状態はデータ到来の前後で変化していない。した
がつて、排他的論理和出力EXとしてクロツク信
号CSがそのまま送出される。この場合にも初段
Ｔ Ｆ／Ｆ１７の立上りは高々Ｔ／２だけデータ
信号DSに遅れるにすぎない。
信号CSが低レベルをとり、且つ、データラツチ
回路２１にはデータ到来前、データ“０”がラツ
チされているときには、データラツチ信号DLの
状態はデータ到来の前後で変化していない。した
がつて、排他的論理和出力EXとしてクロツク信
号CSがそのまま送出される。この場合にも初段
Ｔ Ｆ／Ｆ１７の立上りは高々Ｔ／２だけデータ
信号DSに遅れるにすぎない。
第６図及び第７図において、データ信号DSの
到来直後、排他的論理和出力EXは一旦、低レベ
ルとなる。しかし、この出力EXはクロツク信号
CSにしたがつて反転するため、この出力EXの立
上りで分周回路が反転するとすれば、初段Ｔ
Ｆ／Ｆ１７はデータ到来後、最初のクロツク信号
CSの反転時（立上り又は立下り）で反転する。
いずれにしても、本発明の同期回路は同期誤差を
をＴ／２にすることができる。
到来直後、排他的論理和出力EXは一旦、低レベ
ルとなる。しかし、この出力EXはクロツク信号
CSにしたがつて反転するため、この出力EXの立
上りで分周回路が反転するとすれば、初段Ｔ
Ｆ／Ｆ１７はデータ到来後、最初のクロツク信号
CSの反転時（立上り又は立下り）で反転する。
いずれにしても、本発明の同期回路は同期誤差を
をＴ／２にすることができる。
以上述べたように、本発明によれば、同期誤差
を従来の同期回路の半分に短縮でき、実用価値の
大きな同期回路を得ることができる。実施例では
分周回路の初段からの出力信号をデコーダに加
え、この出力信号からストローブ信号を抽出する
場合を説明したが、本発明は何等これに限定され
ないことは明らかである。
を従来の同期回路の半分に短縮でき、実用価値の
大きな同期回路を得ることができる。実施例では
分周回路の初段からの出力信号をデコーダに加
え、この出力信号からストローブ信号を抽出する
場合を説明したが、本発明は何等これに限定され
ないことは明らかである。
第１図は従来の同期回路を示すブロツク図、第
２図は第１図の動作を説明するための波形図、第
３図は本発明の一実施例に係る同期回路を示すブ
ロツク図、第４図、第５図、第６図、及び第７図
は第３図の動作を説明するための波形図である。 記号の説明、１１：入力端子、１２：リセツト
端子、１３：クロツク端子、１５：出力端子、１
６：RS Ｆ／Ｆ、１７，１８：Ｔ Ｆ／Ｆ、１
９：デコーダ、２１：データラツチ回路、２２：
排他的論理和回路。
２図は第１図の動作を説明するための波形図、第
３図は本発明の一実施例に係る同期回路を示すブ
ロツク図、第４図、第５図、第６図、及び第７図
は第３図の動作を説明するための波形図である。 記号の説明、１１：入力端子、１２：リセツト
端子、１３：クロツク端子、１５：出力端子、１
６：RS Ｆ／Ｆ、１７，１８：Ｔ Ｆ／Ｆ、１
９：デコーダ、２１：データラツチ回路、２２：
排他的論理和回路。
Claims (1)
- １ ラツチ入力信号の印加を受けるトリガー端
子、クロツク信号を受ける第１の入力端子および
第１の出力端子を有し、前記ラツチ入力信号が印
加されたときの前記クロツク信号の論理レベルを
表わす第１の信号を前記第１の出力端子に発生
し、これを保持する単一のデータラツチ回路と、
前記クロツク信号を受ける第２の入力端子、前記
第１の信号を受ける第３の入力端子および第２の
出力端子を有し、前記クロツク信号および第１の
信号の論理レベルが同じであるときは第１の論理
をとり、互いに異なるときは第２の論理レベルを
とる第２の信号を前記第２の出力端子に発生する
排他的論理和回路とを備えることを特徴とする信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325678A JPS54154919A (en) | 1978-05-29 | 1978-05-29 | Synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325678A JPS54154919A (en) | 1978-05-29 | 1978-05-29 | Synchronous circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54154919A JPS54154919A (en) | 1979-12-06 |
| JPS6123900B2 true JPS6123900B2 (ja) | 1986-06-07 |
Family
ID=13223990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325678A Granted JPS54154919A (en) | 1978-05-29 | 1978-05-29 | Synchronous circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54154919A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06294392A (ja) * | 1994-03-11 | 1994-10-21 | Sanyo Electric Co Ltd | 送風装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184561A (ja) * | 1975-01-22 | 1976-07-23 | Nippon Electric Co |
-
1978
- 1978-05-29 JP JP6325678A patent/JPS54154919A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184561A (ja) * | 1975-01-22 | 1976-07-23 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54154919A (en) | 1979-12-06 |
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