CN113359015A - 数字电路监测设备 - Google Patents

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CN113359015A CN202110239520.8A CN202110239520A CN113359015A CN 113359015 A CN113359015 A CN 113359015A CN 202110239520 A CN202110239520 A CN 202110239520A CN 113359015 A CN113359015 A CN 113359015A
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Abstract

本公开的实施例涉及数字电路监测设备。环形振荡器包括逻辑部件链。存储元件与每个逻辑部件相关联，并且被配置为存储与存储元件相关联的逻辑部件的输出的状态。第一电路对给定的逻辑部件链的输出的状态转换进行计数。第二电路利用时钟信号对每个存储进行同步。第三电路确定由时钟信号的两个边沿之间的状态转换穿过的逻辑部件的数目。该确定基于状态转换的计数数目和输出的存储状态进行。

Description

数字电路监测设备
优先权要求
本申请要求于2020年3月5日提交的法国专利申请No.2002212的优先权权益，该申请的内容在法律允许的最大范围内通过整体引用并入于此。
技术领域
本公开总体涉及电子电路，并且更具体地涉及集成电子电路。本公开更特别地涉及一种数字电路监测设备。
背景技术
已知的数字或时序电路包括存储器件或时序元件，通常是与时钟信号同步的同步触发器。这种数字电路还包括由多个逻辑或组合部件形成的组合路径，即，不具有存储功能的部件。每个组合路径将一个触发器的输出耦合到另一触发器的输入。时钟信号通过触发器控制存储的定时或时序。
为了使这种数字电路按预期操作，在电路的每个组合路径中的信号的传播或传输时间应该短于预定的持续时间减去时间裕度。根据所考虑的组合路径，预定的持续时间对应于时钟信号的周期或循环的持续时间，或者对应于时钟信号的多个周期的持续时间。时间裕度通常等于信号稳定持续时间thd与信号保持持续时间tsu之总和。确定持续时间thd和tsu，使得如果被传递到触发器数据输入的信号在引起存储的时钟信号的边沿之前的整个持续时间tsu以及在该边沿之后的整个持续时间thd处于稳定状态，则按预期执行触发器的存储。
具有最长传播时间的数字电路的组合路径通常被称为关键路径。
由于数字电路的制造分散、数字电路的老化、和/或数字电路的操作条件(诸如电路的温度和/或电路电源电压的变化)，在电路的组合路径中的传播时间可以变化。特别地，当在电路的组合路径中的一个路径(通常是关键路径)中的信号传播时间增加时，传播时间可以超过预定持续时间减去时间裕度，这导致电路的故障。电路的故障还可以由在电路的组合路径中的一个路径中的信号的传播时间的减少引起。
为了防止这种故障，可以提供数字电路的一个或多个监测设备，数字电路和监测设备优选地在同一集成电路中被实现。这种时间漂移监测设备能够通过逻辑部件获得与转换或信号的传播延迟的变化有关的信息。然后，该信息用于确定或估计在所监测的电路的组合路径中(特别是在关键路径中)的传播时间是否变化，例如，电路的组合路径中的一个路径中的传播时间是否能够长于所考虑的组合路径的预定持续时间减去时间裕度。当这是肯定时，可以例如通过调节时钟信号的频率、集成电路的电源电压、和/或集成电路的晶体管的偏置电压，来实现补偿以避免电路的故障。
需要克服上述已知监测设备的全部或部分缺点。
发明内容
实施例克服了上述已知监测设备的全部或部分缺点。
实施例提供了一种监测设备，对其监测的数字电路的时钟信号的频率变化敏感。
实施例提供了一种监测设备，能够提供与在一个时钟周期内的逻辑部件的传播延迟的变化有关的信息。
实施例提供了一种监测设备，能够提供与在时钟信号的任何数目的周期期间的逻辑部件的传播延迟的变化有关的信息。
实施例提供了一种监测设备，能够提供与逻辑部件的传播延迟的变化有关的信息，该信息比由诸如上述已知监测设备所提供的信息更准确。
因此，实施例提供了一种设备，包括：环形振荡器，包括逻辑部件链；存储元件的组件，每个存储元件与所述链的不同逻辑部件相关联，并且被配置为存储与所述存储元件相关联的所述逻辑部件的输出的状态；第一电路，被配置为对给定的所述链的逻辑部件的输出的状态转换进行计数；第二电路，被配置为利用时钟信号，对每个存储进行同步；以及第三电路，被配置为基于计数的状态转换的数目和存储的所述输出的状态，来确定由在时钟信号的两个边沿之间的状态转换穿过所述链的逻辑部件的数目。
根据实施例，第三电路被配置为基于计数的状态转换的数目，来确定在所述两个边沿之间所述状态转换完全穿过所述链的次数。
根据实施例，第三电路被配置为基于在所述边沿期间存储的所述输出的状态，来确定在时钟信号的边沿期间在所述链中的所述状态转换的位置。
根据实施例，第三电路被配置为基于在所述两个边沿之间的所述转换穿过整个振荡器时的次数，基于在所述两个边沿中的最后一个边沿期间在所述链中的转换的位置，以及可能地基于在所述两个边沿中的第一边沿期间在所述链中的转换的位置，来确定由在时钟信号的所述两个边沿之间的所述状态转换穿过的逻辑部件的数目。
根据实施例，所述链的每个逻辑部件与所述组件的存储元件相关联。
根据实施例，存储元件是锁存器。
根据实施例，每个锁存器具有输入，该输入被耦合(优选地连接)到具有与其相关联的所述锁存器的逻辑部件的输出。
根据实施例，第一电路包括被连接到锁存器输出的输入，该锁存器的输入被耦合(优选地连接)到所述给定逻辑部件的输出。
根据实施例，设备包括存储元件的另一组件，各自与所述链的不同逻辑部件相关联，并且被配置为存储所述逻辑部件的输出状态，所述组件和所述其他组件被优选地配置为使得与所述组件的存储元件相关联的每个逻辑部件与所述其他组件的存储元件相关联。
根据实施例，第二电路被配置为使得当所述其他组件的锁存器处于锁存状态时，所述组件的锁存器处于透明状态；并且当所述其他组件的锁存器处于透明状态时，所述组件的锁存处于锁存状态，优选地，第二电路优选地被配置为使得锁存器在时钟信号的连续周期的每个周期的变化时在锁存状态与透明状态之间切换。
根据实施例，第一电路被配置为对从第一状态到第二状态的转换以及从第二状态到第一状态的转换进行计数。
根据实施例，第二电路被配置为利用活动边沿(优选为上升边沿)，对每个存储进行同步。
根据实施例，所述链的逻辑部件中的一个逻辑部件(优选为所述给定逻辑部件)被配置为当控制信号处于第一状态时，防止在振荡器中振荡的传播，并且当控制信号处于第二状态时允许振荡的传播，第二电路优选地被配置为在所述两个边沿之间在第二状态下传递控制信号。
实施例提供了一种集成电路，该集成电路包括诸如所述的设备和第一数字电路，该第一数字电路被配置为通过所述时钟信号进行排序。
实施例提供了一种方法，包括以下步骤：通过第一电路对包括逻辑部件链的给定的环形振荡器的逻辑部件的输出的状态转换进行计数；将所述链的逻辑部件的输出的状态存储在存储元件的组件中，每个存储元件与不同的逻辑部件相关联；使用第二电路，利用时钟信号使所述存储器件同步；以及通过第三电路基于计数的状态转换的数目和存储的所述输出的状态，来确定由在时钟信号的两个边沿之间的状态转换穿过的逻辑部件的数目。
附图说明
上述特征和优点以及其他特征和优点将在下文通过图示而不限于参考附图给出的具体实施例的描述中详细描述，其中：
图1非常示意性地示出了监测设备的实施例；
图2示出了图示根据实现模式的图1的设备的信号变化的时序图；
图3非常示意性地示出了监测设备的另一实施例；
图4示出了图示根据实现模式的图3的设备的信号变化的时序图；
图5非常示意性地示出了监测设备的另一实施例；以及
图6示出了图示根据实现模式的图5的设备的信号变化的时序图。
具体实施方式
在各种图中，相似的特征由相似的附图标记指定。特别地，在各种实施例中相同的结构和/或功能特征可以具有相同的附图标记，并且可以布置有相同的结构、尺寸和材料特性。
为了清晰起见，仅对有助于理解本文所述实施例的步骤和元件进行了详细说明和描述。特别地，不详细说明由监测设备传递的与逻辑部件的传播时间有关的信息的已知用途，所述的设备传递与这种已知用途兼容的信息，以及特别是利用能够基于该信息来实现的以避免监测的数字设备的故障的已知补偿。此外，没有描述可由监测设备监测的已知数字电路，所述的监测设备与这种已知的数字电路兼容。
除非另有说明，否则当引用连接在一起的两个元件时，这表示直接连接，除导体外不具有任何中间元件，当引用耦合在一起的两个元件时，这表示这两个元件可以连接或经由一个或多个其他元件耦合。
在下文的公开中，除非另有说明，否则当引用绝对位置限定词(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)，或者引用相对位置限定词(诸如术语“上方”、“下方”、“高处”、“低处”等)，或者引用方向限定词(诸如“水平”、“竖直”等)时，参考图中所示的方向。
除非另有规定，否则“约”、“大约”、“基本上”和“近似”表示在10％以内，优选地在5％以内。
图1非常示意性地示出了监测设备1的实施例。
设备1包括环形振荡器3。振荡器3包括N个逻辑部件Ci(C1、C2、C3、C4、C5)的链，i是1到N范围内的整数。该链的元件Ci一个接一个地串联，在链中的最后一个部件，即在图1示例中的部件C5，具有图1示例中的输出O5，输出O5被连接到链的第一个部件C1的输入端。换言之，这个链自身是环回的，或者说是封闭的。确定部件Ci的数目N和每个部件Ci的类型，使得当振荡器3操作或激活时，每个部件Ci的输出Oi在两个状态(高和低)之间振荡，频率由通过部件Ci的信号的传播或传输时间确定。
例如，链的所有部件Ci都是相同的，如图1中所示。在其它示例中，该链包括至少两个不同的部件Ci，例如，反相器、与门、或门或非门等。提供多个不同部件可以使得能够获得与不同部件的传输时间的变化有关的信息，这些不同部件的传输时间由于制造分散、老化和/或操作条件的修改而不同。
在图1的示例中，全部部件Ci都是反相器。在这种情况下，链包括奇数N个反相器。在图1的示例中，N等于5。
在图1的示例中，尽管部件Ci的数目N等于5，但在实践中，振荡器3可以包括大于二的任意数目N个部件Ci，例如N大于10，优选地大于50，或者甚至大于100。
设备1进一步包括一组存储元件Mj，j是从1到K范围内的整数，K小于或等于N。这里术语存储元件Mj表示与同步信号同步的存储元件Mj。这种同步存储元件Mj被配置为利用同步信号的边沿或电平同步地存储其数据输入的高或低状态，所存储的状态在存储元件的输出M[j]上可用，并且在整个存储过程中保持在稳定值。触发器和锁存器是同步存储元件的示例。
优选地，存储元件Mj彼此相同。此外，通过元件Mj的存储在所有元件Mj中同时执行，利用信号sync同步。
每个元件Mj与来自振荡器3的不同逻辑部件Ci相关联。每个元件Mj被配置为存储与其相关联的逻辑部件Mi的输出Oi的高或低状态，并且在输出M[j]上传递存储的状态。
根据实施例，如图1中所示，元件Mj的数目K等于逻辑部件Ci的数目N。换言之，每个部件Ci与不同的元件Mj相关联。在图1的示例中，部件C1、C2、C3、C4和C5与相应的元件M1、M2、M3、M4和M5相关联。
设备1包括电路5，电路5被配置为从时钟信号clk传递信号sync。更具体地，电路5被配置为传递信号sync，使得在元件Mj中的每次存储利用信号clk的边沿同步，优选为信号clk的活动边沿(例如，信号clk的上升边沿)。换言之，电路5被配置为利用信号clk将每个到到元件Mj中的存储同步。
信号clk优选地是被传递到由设备1监测的数字电路(未示出)的时钟信号，在时钟信号的活动边沿(例如，信号clk的上升边沿)期间实现在被监测的数字电路的触发器中的存储。
根据实施例，元件Mj是锁存器。当信号sync处于第一状态(例如，低状态)时，每个元件Mj被称为透明的，并且其数据输入的每个状态切换被复制到其输出上。当信号sync处于第二状态(例如，高状态)时，每个元件Mj被称为锁存，并且尽管其可能的数据输入的状态切换，其输出的状态被保持。在信号sync从第一状态切换到第二状态时存储锁存器的数据输入的状态，只要信号sync处于第二状态，锁存器的输出的值M[j]就表示存储的状态和输出值M[j]。
设备1包括电路7，被配置为对振荡器3的给定逻辑部件Ci的输出Oi的状态转换进行计数。换言之，电路7被配置为对输出Oi从高状态到低状态的转换和/或输出Oi从低状态到高状态的转换进行计数。优选地，电路7被配置为对输出Oi的从高状态到低状态的转换以及从低状态到高状态的转换进行计数。电路7包括耦合或连接到输出Oi的输入。电路7传递表示计数的转换的数目的输出信号c-out。
在该示例中，电路7被配置为对部件C4的输出O4的转换进行计数。此外，在该示例中，电路7具有连接到逻辑部件C4的输出O4的输入。
设备1包括电路9。电路9被配置为确定由在时钟信号clk的两个边沿之间的状态转换穿过的振荡器3的逻辑部件Ci的数目。为此目的，电路9接收表示由电路7计数的状态转换数目的信号c-out。电路9进一步接收存储元件Mj的输出M[j]，即，逻辑部件Ci的输出Oi的存储的状态。换言之，电路9接收K比特上的二进制信号M[1、…、K]，对应于存储元件Mj的K个输出M[j]的串联(concatenation)。例如，在图1中K等于5，信号M[1、…、5]包括5比特，分别等于M[1]、M[2]、M[3]、M[4]和M[5]。
电路9被配置为基于信号c-out和信号c-out表示的状态转换的数目，来确定状态转换完全穿过振荡器3的部件Ci的链的次数。例如，信号c-out表示在两个边沿中的第一边沿期间的第一数目n1，以及在两个边沿中的最后一个边沿期间的第二数目n2，指示在两个边沿之间的输出O4的电平处已经有n1-n1-1个转换的通过。换言之，考虑到例如部件C5和C4分别是部件Ci的链的第一部件和最后一个部件，转换已经按C5、C1、C2、C3、C4的顺序穿过部件C5、C1、C2、C3、C4的链运行了n2-n1-1次。
此外，电路9被配置为基于表示在与存储到元件Mj的存储器对应的时钟信号的边沿期间存储的输出Oi的状态的信号M[1、…、5]，在该边沿期间确定在振荡器3的链中的状态转换的位置。例如，在图1中，全部元件Ci都是反相器，在信号clk的边沿导致到元件Mj中的存储之后，如果信号M[1、…、5]等于“10010”，这意味着在该存储时，部件C3的输入处于与其输出O3相同的状态(例如，低状态)，从而通过振荡器3传播的转换或振荡位于部件C3的输入的电平处，或者换言之，位于部件C2的输出O2的电平处。
更具体地说，基于信号c-out和M[1、…、5]，电路9能够确定在信号clk的两个边沿中的第一个边沿期间的转换的位置，通过振荡器3的在信号clk的两个边沿之间的转换的全行程的数目，以及在信号clk的两个边沿中的最后一个边沿期间的转换的位置。电路9进一步被配置为基于上述信息来确定哪些部件Ci已经由在信号clk的两个边沿之间的转换穿过，以及这些部件中的每个部件已经由在信号clk的两个边沿之间的转换穿过了多少次。换言之，电路9能够确定由在信号clk的两个边沿之间的转换所穿过的部件的数目。
根据实施例，时钟信号clk的两个边沿各自对应于到元件Mj中的存储。在该实施例中，在两个边沿中的第一个边沿期间的转换的位置例如从信号M[1、…、K]确定，并且更具体地，由从该第一边沿存储的信号M[1、…、K]的值确定。例如，在图1中的情况。
根据另一实施例，例如将在图4中进一步详细描述，振荡器3受控制信号的控制，并且被配置为使得当控制信号处于第一状态时振荡不在振荡器3中传播，并且当控制信号处于第二状态时振荡在振荡器3中传播。在这种实施例中，将控制信号从其第一状态切换到其第二状态相当于在给定部件Ci的输出Oi上引起状态转换，该状态转换然后在振荡器3中传播，引起输出Oi的振荡。因此，通过在信号clk的边沿期间提供控制信号以从第一状态切换到第二状态，在该第一边沿期间的转换的位置已知，即使该边沿不一定对应于通过元件Mj的存储。
图2示出了示出根据实现模式的图1的设备的信号变化的时序图。更具体地，图2示出了信号clk、sync、M[1、…、K]和c-out的变化。在图2中，例如：
部件Ci的数目N等于5；
存储元件Mj的数目K等于5；
全部部件Ci都是反相器；
全部部件Mj都是锁存器，被配置为当信号sync处于高状态时为透明，并且当信号sync处于低状态时为锁存；
电路7被配置为对部件C4的输出O4上的所有状态转换进行计数；并且
电路5被配置为在信号clk的每个活动边沿处(这里是上升边)切换信号sync的状态。
在时序图开始的时间t0处，信号clk处于低状态，信号sync处于高状态，信号M[1、…、5]由于锁存器Mj是透明的这一事实而随输出Oi变化，并且信号c-out指示在输出O4上已经计数了10个转换。
在下一时间t1处，对应于信号clk的上升边沿，信号sync从其高状态切换到其低状态。锁存器Mj然后切换到锁存状态，并且在时间t1处的输出Oi的状态被存储，来自时间t1的信号M[1、…、5]的值或状态表示在时间t1处的输出Oi的被存储的状态。在该示例中，从时间t1开始，信号M[1、…、5]具有值“01101”，其指示在时间t1处，在振荡器3中传播的转换位于部件C2的输出O2的电平。从时间t1到信号c-out值的下一增量(时间t1之后的时间t2–输出O4上的转换)，转换按此顺序穿过部件C3和C4。
在时间t1处，信号c-out指示已经计数了11个转换。例如，由电路9存储在时间t1处的信号c-out的值。
在时间t2之后的时间t3处，并且对应于信号clk的下一上升边沿，信号sync被切换到高状态，并且锁存器Mj然后切换到透明状态。来自时间t3的信号M[1、…、5]的值随后不再表示在时间t1处的输出Oi的状态。
在下一时间t4处，对应于信号clk的下一上升边沿，信号被切换到其低状态。锁存器Mj然后切换到锁存状态并且在时间t4处的输出Oi的状态被存储，来自时间t4的信号M[1、…、5]的值或状态表示在时间t4处的输出Oi的被存储的状态。在该示例中，从时间t12起，信号M[1、…、5]具有值“01001”，其指示在时间t4处，在振荡器3中传播的转换位于部件C3的输出O3的电平。因此，从信号c-out的最后增量(时间t4之前的时间t5–输出O4上的转换)开始，转换已按C5、C1、C2和C3的顺序穿过部件C5、C1、C2和C3。
此外，在时间t4处，信号c-out指示已经计数了19个转换。例如，由电路9存储在时间t4处的信号c-out的值。因此，从时间t1开始，在振荡器3中传播的转换已按部件C5、C1、C2、C3和C4的链顺序穿过了19-11-1＝7次。
电路9由此推断，在时间t1和t4之间，转换已经在时间t1和t2之间穿过了部件C1零次，在时间t2和t5之间穿过了七次，在时间t5和t4之间穿过了一次，即在时间t1和t4之间总共穿过了八次。类似地，电路9确定在时间t1和t4之间，转换已经穿过八次部件C2、九次部件C3、八次部件C4和八次部件C5。
在该示例中，全部部件Ci都是相同的，在时间t1和t4之间，转换已经穿过了41个串联的相同部件Ci。例如，可以从该信息推断出部件Ci中的转换的平均传播延迟等于2×T/41，T是时钟信号clk的循环或周期的持续时间。
上述计算实际上由电路9实现，仅通过信号c-out以及时间t1和t4的值，以及通过表示在时间t1和t4处存储的输出Oi的状态的信号M[1、…、5]的值。
根据另一示例，电路7的输入连接到元件Mj的输出M[j]，元件Mj的输入连接到输出Oi，其中电路7对状态转换进行计数。例如，电路7的输入连接到输出端M[4]。在这种情况下，参考图2的时序图，电路7仅对在锁存器M4透明时在输出O4上的状态转换进行计数，即，例如，在时间t3和t4之间。此外，由于信号M[1、…、5]从这些相应时间取得的值，所以在时间t3和t4处在振荡器3中的转换的位置是已知的，这使得能够确定由在时间t3和t4之间的转换所穿过的部件Ci的数目。电路7的输入到锁存器Mj的输出M[j]的连接使得信号M[1、…、5]和c-out的状态在相同时间之间稳定，或者换言之，这些信号的状态在相同时间被存储。这使得能够避免在信号M[1、…、5]被存储并且指示转换位于电路7对转换进行计数的输出Oi的电平时，电路7尚未对转换进行计数。实际上，这可以导致相对于由信号c-out和M[1、…、5]确定的转换所穿过的部件Ci的数目的错误。
这里描述了振荡器3不包括在控制信号的控制下能够阻断或允许在振荡器3中的转换或振荡的传播的设备的示例。在另一示例中，振荡器3包括这样的设备，其被配置为当控制信号处于第一状态时防止振荡通过部件Ci中的一个部件传播，并且当控制信号处于第二状态时允许振荡通过部件Ci传播。当振荡通过部件Ci的传播被阻断时，这意味着导致该振荡的状态转变位于部件Ci的输入处，因此其位置是已知的。
已经描述了元件Mj是锁存器的示例。考虑另一示例，其中元件Mj是D触发器，被配置为在其接收的同步信号的活动边沿(例如，上升)期间在其相应的输出上复制其数据输入的状态，并且将其相应的输出的状态一直保持到该信号的下一活动边沿。例如，可以认为信号clk是触发器Mj的同步信号。以图2的时序图为例，在时间t1和t3之间、时间t3和t4之间以及时间t4与信号clk的下一个活动边沿之间的信号M[1、…、5]的值或状态，表示在相应时间t1、t3和t4处的输出Oi的状态。因此，基于在信号M[1、…、5]和时间t1、t3和t4处的信号c-out的值，电路9可以确定在时间t1与t3之间、时间t3与t4之间和/或时间t1与t4之间由状态转换所穿过的部件Ci的数目。
更一般地说，根据存储元件Mj(触发器或锁存器)的类型，以及由电路5向这些元件传递的同步信号，设备1，更具体地说，其电路9被配置为确定在信号clk的两个连续活动边沿之间和/或在信号clk的两个非连续活动边沿(即，由至少另一个活动边沿彼此分离的两个活动边沿)之间，由转换穿过了多少部件Ci。
尽管这在图中未图示，也不具有在结合图2描述的示例中详细说明，但是电路9可以包括存储电路，例如，寄存器，由信号clk或信号sync排序，被配置为存储信号M[1、…、5]的状态和信号c-out的状态。基于以上给出的功能指示，在电路9中提供这种存储设备或电路以及电路9的实现在本领域的技术人员的能力范围内。
基于在信号clk的两个边沿之间由转换穿过的元件Ci的数目，即，在信号clk的两个边沿之间由转换穿过的每个元件Ci时的次数，可以确定与被监测的数字电路有关的信息。例如，当所有部件Ci相同时，可以确定通过部件Ci的在两个边沿之间的转换的平均传播时间。然后，平均延迟例如被用于外推在被监测电路的组合路径中的信号的传播时间，以验证每个组合路径中的传播时间是否有效地短于或等于与该路径相关联的预定持续时间减去时间裕度thd+tsu，即，验证所监测的电路是否按预期运行。如果不是，则可以实现补偿以防止监测的电路的故障。
除了使用设备1，还可以设计使用仅包括环形振荡器的设备，即不包括存储元件Mj的监测设备。然后，振荡器的频率将指示形成在振荡器链的部件中的平均传播时间。
然而，这种设备对信号clk的变化不敏感。因此，如果信号clk的周期T相对于例如在电路设计上定义的标称值减小，则由这种设备可能检测不到这一点，尽管信号clk的周期T的这种减小可能导致被监测数字电路的故障。
除了使用设备1，还可以设计使用目前称为可调谐复制电路或TRC的监测设备。这种设备包括被监测电路的组合路径的副本，该副本能够是可编程的。这种设备进一步包括利用信号clk同步的时间-数字转换器或TDC。在这种设备中，在组合电路副本的输入处传递利用信号clk的活动边沿同步的状态转换，并且TDC转换器在信号clk的下一个活动边沿处传递表示转换在组合路径副本中的传播时间的数字信号。
然而，TRC型监测设备仅在复制的组合路径中的转换的传播时间在由TDC转换器确定的最小传播时间与最大传播时间的范围内时才操作。
此外，TRC型监测设备通常包括在复制组合路径的输出与TDC转换器的输入之间引入传播延迟的电路，以便在标称制造和操作条件下，在复制组合路径中的转换的传播时间基本上在由TDC转换器可以测量的最大和最小传播时间所定义的范围的中间。由于在复制组合路径中的传播延迟的变化和在延迟电路中的传播延迟的变化通常是不同的，这可能导致测量误差。
上述两种监测设备(环形振荡器和TRC型设备)的缺点在设备1中不存在。
图3非常示意性地示出了监测设备1的另一实施例。更具体地说，图3示出了结合图1和图2描述的设备1的一般实施例的具体实施例。这里仅详细说明图1的设备1和图3的设备1之间的区别。
在图3的实施例中，振荡器3包括装置，在本示例中是部件C1，部件C1被配置为当控制信号处于第一状态时防止在振荡器3中的振荡，以及当控制信号处于第二状态时允许所述振荡。从信号clk获得控制信号，使得控制信号处于信号clk的两个边沿之间的第二状态，在这两个边沿之间，设备1确定有多少个元件Ci已经由转换穿过。优选地，控制信号由电路5传递。
在该示例中，控制信号是信号sync，部件C1是或非门，并且其他部件Ci是反相器。因此，信号sync的低状态阻断在部件C1的输入与输出之间的转换的传输，并且信号sync的高状态允许这种传输。
优选地，如图3中所示，当振荡器3包括能够中断或允许在振荡器3中的转换传播的部件C1时，电路7被配置为对在该部件C1的输出O1上的转换进行计数。在图3的示例中，电路7的输入端连接到元件M1的输出端M[1]。
在图3的示例中，元件Mj是锁存器，并且示出了电路7的实施例。在本实施例中，电路7包括传递信号C-out的计数器C，每当计数器C的输入接收到信号x-out的上升边沿时，由计数器C计数的转换数就增加一个单位。电路7进一步包括被配置为传递信号x-out的部件或逻辑门11。在本示例中，如果锁存器Mj是透明的，则每次输出O1从低状态切换到高状态以及每次该输出从高状态切换到低状态时，信号x-out具有上升边沿。在本示例中，元件11是异或门，具有其一个输入连接到输出M[1]，另一个输入连接到另一元件Mj的输出M[j]，在本示例中是元件M3的输出M[3]。
例如，在部件C2、C3、C4和C5不都是反相器的情况下，提供不同于本文中作为示例描述的部件11的连接和/或部件11不是异或门在本领域的技术人员的能力范围内。
图3示出了电路5的实施例。电路5包括利用信号clk的上升边沿同步的触发器M，具有接收信号mes的数据输入和传递信号sync的输出。当信号sync处于高(相应地，低)状态时，信号mes可以选择或确定信号clk的周期数目。这使得能够选择信号clk的两个活动边沿，在这两个边沿之间设备1确定由转换所穿过的部件Ci的数目。
在本领域的技术人员的能力范围内，能够提供实现电路5的其他方法。例如，在信号sync的状态在信号clk的每个上升边沿处被切换的情况下，电路5可以用被配置为以比信号clk的频率低两倍的频率传递信号sync的分频器来实现。
图4示出了示出根据实现模式的图3的设备的信号变化的时序图。更具体地说，图4示出了信号mes、clk、sync、M[1、…、5]和c-out的变化。在图4中，例如：
部件Ci的数目N等于5；
存储元件Mj的数目K等于5；
部件C1是如前所述的或非门，全部其他部件Ci都是反相器；
全部部件Mj都是锁存器，当信号sync处于高状态时被配置为透明，并且当信号sync处于低状态时被锁存；
电路7如图3所示地被实现和连接；以及
电路5被配置为在信号clk的每个上升边沿切换信号sync的状态。
在时序图开始的时间t10处，信号mes处于高状态，信号clk处于低状态，信号sync处于低状态，锁存器Mj处于锁定状态，并且信号c-out处于存储状态，在本示例中，信号c-out指示已经计数了14个转换。此外，由于信号sync处于低状态的事实，输出O1必然处于高状态。结果，输出O2、O3、O4和O5分别处于低、高、低和高状态，信号x-out处于低状态，并且通过振荡器3的振荡的传播在部件C1的输入电平处被阻断。
在对应于信号clk的下一上升边沿的下一时间t11处，由于信号mes处于高状态的事实，信号sync切换到高状态并且锁存器切换到透明状态。将信号sync切换到高状态进一步导致将输出O1切换到低状态，并且振荡器3开始振荡。输出O1到低状态的这种切换被发送到锁存器M1的输出M[1]，而输出O3的高状态被发送到锁存器M3的输出M[3]。结果，信号x-out切换到高状态。在时间t11处的值为14的信号c-out，然后在时间t11之后不久，由于信号x-out的上升边沿而增加一个单位。
在对应于信号clk的下一个上升边沿的下一时间t13处，由于信号mes在时间t11与t12之间被切换到低状态并且随后被保持在低状态直到时间t12的事实，信号sync被切换到低状态并且将Mj开关锁存到锁存状态。然后存储在时间t12处的输出Oi的状态，来自时间t12的信号M[1、…、5]的值表示在时间t12处的输出Oi的存储状态。在该示例中，从时间t12起，信号M[1、…、5]具有值“01001”，其指示在时间t12处，在振荡器3中传播的转换位于部件C3的输出O3的电平。此外，将锁存器Mj切换到锁存状态导致在时间t12处的信号c-out的值也被存储在值19处，这里值19指示在时间t11和t12之间，电路7在输出O1上计数了19-14＝5个状态转换。此外，在时间t1将信号sync切换到低状态导致振荡器3中的振荡停止。
因此，在时间t11和t12处的信号c-out的值是已知的，由于在时间t11处的信号sync的低状态，在时间t11处的输出Oi的状态是已知的，这指示在振荡器3中传播的状态转换在部件C5的输出O5处被阻断，并且在时间t12处的输出Oi的状态是经由来自时间t12的信号M[1、…、5]的存储的值已知的，其指示在振荡器3中传播的状态转换在时间t12处位于部件C3的输出O3上。然后，电路9能够确定在时间t11与t12之间，状态转换首先穿过了部件C1，然后按部件C2、C3、C4、C5和C1的顺序穿过部件C2、C3、C4、C5和C1的链的19-14-1＝4次，并且最后穿过部件C2和C3。换言之，在时间t11和t12之间，通过振荡器3传播的状态转换已经穿过1+4×5+2＝23个部件Ci。更具体地说，转换穿过了5次部件C1、5次部件C2、5次部件C3、4次部件C4和4次部件C5。
在本实施例中，振荡器3包括逻辑部件C1，使得能够中断或允许在振荡器3中的转换的传播，通过信号M[1、…、5]，在时间t11处存储输出Oi的状态是无用的。实际上，在时间t11处的转换的位置由部件C1和信号sync施加。
根据实施例，在每次将信号sync切换到锁存器Mj透明的状态之前，电路7的计数器C被复位。例如，计数器C的这种复位是通过在时间t11之前的信号clk的周期期间发生的信号mes从低状态切换到高状态来控制的。在这种情况下，由电路9在时间t11处存储信号c-out是无用的。
仍然根据该实施例，有利的是，电路9可以由不包括存储功能的简单逻辑和算术单元，以及由被配置为将信号M[1、…、5]转换成值n3的组合电路来实现，值n3对应于由转换穿过的部件Ci的数目，该转换为当信号M[1、…、5]被存储时来自信号c-out的最后增量和时间t12的转换。以图4的示例为例，并且考虑计数器C在时间t11之前以值n1＝0初始化的情况，信号c-out在时间t12处将在值n2＝5处，并且值n3将等于2。电路9随后将确定在时间t11与t12之间被穿过的部件Ci的数目等于N*(n2-1)+n3+1＝23，增量1对应于在时间t11之后在部件C1中的转换的通过。
图5非常示意性地示出了监测设备1的另一实施例。更具体地说，图5示出了结合图1和图2描述的设备1的一般实施例的具体实施例。这里仅详细说明图1的设备1和图5的设备1之间的区别。
在图5的实施例中，除了存储元件Mj的组件之外，设备1还包括存储元件M’q的另一组件，q是1到K范围内的整数，K’小于或等于N，优选地等于K。每个存储元件M’q被配置为利用从信号clk获得的同步信号sync’的边沿或电平来同步地存储其数据输入的高或低状态，存储的状态在存储元件的输出M’[q]上可用，并且在整个存储期间保持在稳定值。优选地，存储元件M’q彼此相同并且与元件Mj相同。
这里的存储元件Mj和M’q是锁存器。此外，电路5将同步信号sync传递到元件Mj，并且将同步信号sync’传递到元件M’q。信号sync和sync’使得，当锁存器Mj透明时，锁存器M’q被锁存，反之，当锁存器Mj被锁存时，锁存器M’q透明。
优选地，元件Mj与元件M’q一样多，并且对于与部件Ci相关联的每个元件Mj，对应的元件M’q与部件Ci相关联。换言之，与同一部件Ci相关联的两个元件Mj和M’q被配置为利用相应的信号sync和sync’同步地存储该部件Ci的输出状态Oi。
电路9接收锁存器Mj的输出信号M[j]和锁存器Mq的输出信号M’[q]。例如，信号M’[q]、M[j]和c-out使得电路9能够在信号clk的每个周期处确定在该周期期间有多少部件Ci被转换穿过。换言之，这使得能够避免在信号clk的两个活动边沿之间存在周期，其中设备不确定由两个活动边沿之间的转换所穿过的部件Ci的数目。
图5示出了电路5的实施例。在该实施例中，电路5包括利用信号clk的上升边沿同步的触发器M。触发器M的数据输入接收信号mes，并且触发器M的输出传递信号sync。此外，这里的信号sync’对应于信号sync的逻辑补码，即，当信号sync处于高状态时，信号sync’处于低状态，反之亦然。在该示例中，在反相器12的输出处获得信号sync’，该反相器12具有其输入接收信号sync。在另一示例中，触发器M包括分别传递sync和sync’信号的两个输出。
本领域的技术人员能够提供实现电路5的其他方法。
在本实施例中，电路7被配置为对元件C1的输出O1上的转换进行计数。更具体地说，在该示例中，电路7具有连接到锁存器M1的输出的输入，以便当锁存器M1处于透明状态时能够对输出O1上的状态转换进行计数，并且电路7具有连接到锁存器M’1的输出的另一输入，以便当锁存器M’1处于透明状态时能够对输出O1上的状态转换进行计数。在未示出的另一示例中，电路7直接连接到输出O1。
图5示出了电路7的实施例。电路7包括传递信号c-out的计数器C，每当计数器C的输入接收到信号mux的上升边沿时，由计数器C计数的转换的数目增加一个单位。电路7进一步包括部件或逻辑门13，被配置为在每次输出O1从低状态切换到高状态以及每次该输出从高状态切换到低状态时(如果锁存器Mj是透明的)，传递具有上升边沿的信号x1。在该示例中，部件13是异或门，具有其输入连接到输出M[1]，并且具有其另一输入连接到另一元件Mj的输出M[j]，在本示例中是元件M3的输出M[3]。类似地，电路7进一步包括部件或逻辑门15，其被配置为在每次输出O1从低状态切换到高状态以及每次该输出从高状态切换到低状态时(如果锁存器M’q是透明的)，传递具有上升边沿的信号x2。在该示例中，部件15是异或门，具有其输入连接到输出M’[1]，并且具有其另一输入连接到另一元件M’q的输出M’[q]，在该示例中，元件M’3的输出M’[q]。电路7包括部件17，被配置为当锁存器Mj透明时信号mux是信号x1，并且当锁存器M’q透明时信号mux是信号x2。部件17例如是多路复用器，包括接收相应的信号x1和x2的两个输入、接收信号sync或sync’的控制输入和传递信号mux的输出。
本领域的技术人员能够提供实现部件7的其他方式和/或将部件7耦合到一个或多个输出Oi的其他方式。
图6示出了图示根据实现模式的图5的设备的信号变化的时序图。更具体地，图6示出了信号clk、mes、sync、M[1、…、5]、sync’、M’[1、…、5]和c-out的变化，信号M’[1、…、5]对应于按M’[1]、M’[2]、M’[3]、M’[4]和M’[5]的顺序进行的输出的串联(concatenation)。在图6中，所考虑的示例是电路5和7如图5所示并连接，并且电路5传递在信号clk的每个活动边沿(在本示例中在每个上升边沿)处切换的信号sync。
在时序图开始的时间t20处，信号clk、mes和sync处于低状态并且信号sync’处于高状态。锁存器Mj和M’q因此分别是锁存和透明的。尽管这在图6中未示出，但是计数器C然后接收信号x2。
在对应于信号clk的下一上升边沿的下一时间t21之前，信号mes被切换到高状态。因此，在时间t21处，信号sync和sync’分别切换到高状态和低状态，锁存器Mj和M’q分别切换到透明状态和锁存状态。在时间t21处的输出Oi的状态被存储，来自时间t21的信号M’[1、…、5]的值或状态表示在时间t21处的输出Oi的被存储的状态。在该示例中，从时间t21起，信号M’[1、…、5]具有值“00101”，这指示在时间t21处，在振荡器3中传播的转换位于部件C5的输出O5的电平处。
此外，在时间t21处，信号c-out处于值32，并且尽管这在图6中未示出，但是计数器c从时间t21接收信号x1。
在对应于信号clk的下一上升边沿的下一时间t22之前，信号mes被切换到低状态。因此，在时间t22，信号sync和sync’分别切换到低状态和高状态，锁存器Mj和M’q分别切换到锁存状态和透明状态。在时间t22处的输出Oi的状态被存储，来自时间t22的信号M[1、…、5]的值或状态表示在时间t22处的输出Oi的被存储的状态。在该示例中，从时间t22起，信号M[1、…、5]具有值“01001”，这指示在时间t22处，在振荡器3中传播的转换位于部件C3的输出O3的电平处。
此外，在时间t22处，信号c-out处于值37，并且尽管这在图6中未示出，但是计数器c从时间t22接收信号x2。
在对应于信号clk的下一上升边沿的下一时间t23之前，信号mes被切换到高状态。因此，在时间t23处，信号sync和sync’分别切换到高状态和低状态，锁存器Mj和M’q分别切换到透明状态和锁存状态。时间t23的输出Oi的状态被存储，来自时间t23的信号M’[1、…、5]的值或状态表示在时间t23处的输出Oi的被存储的状态。在该示例中，从时间t23起，信号M’[1、…、5]具有值“11010”，这指示在时间t23处，在振荡器3中传播的转换位于部件C5的输出O5的电平处。
此外，在时间t23处，信号c-out处于值42，并且尽管这在图6中未示出，但是计数器c从时间t23接收信号x1。
在对应于信号clk的下一上升边沿的下一时间t24之前，信号mes被切换到低状态。因此，在时间t24处，信号sync和sync’分别切换到低状态和高状态，锁存器Mj和M’q分别切换到锁存状态和透明状态。在时间t24处的输出Oi的状态被存储，来自时间t24的信号M[1、…、5]的值或状态表示在时间t24处的输出Oi的被存储的状态。在该示例中，从时间t24起，信号M[1、…、5]具有值“01011”，这指示在时间t23处，在振荡器3中传播的转换位于部件C4的输出O4的电平处。
此外，在时间t24处，信号c-out处于值48，并且尽管这在图6中未示出，但是计数器c从时间t24接收信号x2。
根据实施例，基于信号c-out的值和在t21、t22、t23和t24的每个时间处的在振荡器3中的转换的位置，电路9能够确定(类似于先前关于图2和图4所描述的)，在时间t21与t22之间、时间t22与t23之间以及在时间t23与t24之间的转换所穿过的部件Ci的数目，即在信号clk的每个周期处穿过的部件Ci的数目。
例如，这使得能够针对信号clk的每个周期获得在部件Ci中的传输延迟的平均值，该平均值随后对操作条件的快速变化敏感，即例如电源电压的变化，其持续时间短于信号clk的周期。
根据另一实施例，基于信号c-out的相同值和在t21、t22、t23和t24的每个时间处在振荡器3中的转换的位置，电路9能够确定由信号clk的两个边沿之间的转换所穿过的部件Ci的数目，边沿在时间t21、t22、t23和t24处出现的边沿之间被选择。
例如，这使得能够在信号clk的多个周期期间获得在部件Ci中的传输延迟的平均值，该平均值对操作条件的快速变化不太敏感，从而对操作条件的缓慢变化(例如，由于老化引起的变化)更敏感。
上述两个实施例可以组合使用。
每个部件Ci与至少一个存储元件相关联的实施例已在上文中结合图1至图6描述，该至少一个存储元件被配置为在信号clk的活动边沿期间存储部件Ci的输出Oi的状态。在备选实施例中，只有某些部件Ci与这种存储元件相关联。在这种变型中，在振荡器3中的转换的位置然后被较不准确地确定，由此由在信号clk的两个边沿之间的转换穿过的部件Ci的数目的确定较不准确。
已经描述了各种实施例和变型。本领域的技术人员将理解，可以组合这些实施例的某些特征，并且本领域的技术人员将容易想到其他变型。特别地，在本领域技术人员的能力范围内将提供环路振荡器3、电路5、电路7和/或电路9的其他实现方式，前提是：
设备1包括同步存储元件的组件，被配置为存储形成振荡器3的部件Ci的至少某些输出的状态；
电路5被配置为利用时钟信号clk的边沿使这种存储元件中的存储同步；
电路7被配置为对在部件Ci中的一个部件的输出Oi上发生的状态转换进行计数；以及
电路9被配置为基于由电路7传递的状态转换的计数数目和由存储元件传递的输出的存储状态来确定由在振荡器3中在时钟信号的两个边沿之间传播的状态转换所穿过的部件Ci的数目。例如，本领域的技术人员能够提供环形振荡器以包括监测的电路和/或一个或多个可编程逻辑部件的组合路径的(可能是可编程的)副本。
最后，基于上文给出的功能指示，所描述的实施例和变型的实际实现方式在本领域技术人员的能力范围内。特别地，在本领域的技术人员的能力范围内，可以通过提供存储电路(诸如寄存器)来实现电路9，以与信号clk、信号sync和/或信号sync’、信号M[1、…、K]、M[1、…、K’]和/或c-out同步地存储。例如，参考图6的示例，在本领域的技术人员的能力范围内，提供被配置为在信号clk的每个上升边沿(时间t21、t23、t24等)处存储信号c-out的存储设备。
这种变更、修改和改进旨在成为本发明的一部分，并且旨在本发明的精神和范围内。因此，上述描述仅作为示例，并且不旨在限制。本发明仅限于以下权利要求及其等效物中所定义的内容。

Claims (30)

1.一种设备，包括：
环形振荡器，包括逻辑部件的链；
存储元件的第一组件，其中每个存储元件与所述链的不同逻辑部件相关联，并且被配置为存储与所述存储元件相关联的所述逻辑部件的输出的状态；
第一电路，被配置为对所述链的给定逻辑部件的输出的状态转换的数目进行计数；
第二电路，被配置为利用时钟信号对所述状态的每个存储进行同步；以及
第三电路，被配置为确定所述链的由在所述时钟信号的两个边沿之间的状态转换穿过的所述逻辑部件的数目，其中所确定的逻辑部件的数目基于所述状态转换的所计数的数目和来自所述第一组件的所述输出的被存储的状态；
其中所述链的所述逻辑部件中的一个逻辑部件被配置为响应于控制信号在第一状态中而防止振荡在所述振荡器中的传播，以及响应于所述控制信号在第二状态中而允许所述振荡的传播；以及
其中所述第二电路被配置为生成所述控制信号，并且在所述时钟信号的所述两个边沿之间传递在所述第二状态中的所述控制信号。
2.根据权利要求1所述的设备，其中所述链的所述逻辑部件中的所述一个逻辑部件是所述给定逻辑部件。
3.根据权利要求1所述的设备，其中所述第三电路进一步被配置为确定在所述两个边沿之间的所述状态转换完全穿过所述链的次数，其中所述次数的确定基于状态转换的所计数的数目。
4.根据权利要求1所述的设备，其中所述第三电路进一步被配置为确定在所述时钟信号的边沿期间在所述链中所述状态转换的位置，其中所述位置的确定基于在所述边沿期间存储的所述输出的状态。
5.根据权利要求4所述的设备，其中所述第三电路进一步被配置为确定在所述两个边沿之间的所述状态转换完全穿过所述链的次数，其中所述次数的确定基于状态转换的所计数的数目。
6.根据权利要求5所述的设备，其中所述第三电路进一步被配置为基于在所述两个边沿之间的所述转换穿过整个振荡器时的次数以及在所述两个边沿中的最后一个边沿期间在所述链中的转换的所述位置，确定由在所述时钟信号的所述两个边沿之间的所述状态转换穿过的所述逻辑部件的数目。
7.根据权利要求6所述的设备，其中所述第三电路被配置为进一步基于在所述两个边沿中的第一边沿期间在所述链中的转换的所述位置，确定由在所述时钟信号的所述两个边沿之间的所述状态转换穿过的所述逻辑部件的数目。
8.根据权利要求1所述的设备，其中所述链的每个逻辑部件与所述第一组件的存储元件相关联。
9.根据权利要求1所述的设备，其中所述存储元件是锁存器。
10.根据权利要求9所述的设备，其中所述锁存器的每个锁存器具有输入，所述输入被耦合以接收与所述锁存器相关联的所述逻辑部件的所述输出。
11.根据权利要求10所述的设备，其中所述第一电路包括被连接到所述锁存器的输出的输入，所述锁存器的输入被耦合到所述给定逻辑部件的所述输出。
12.根据权利要求1所述的设备，进一步包括存储元件的第二组件，其中所述第二组件的每个存储元件与所述链的不同逻辑部件相关联，并且被配置为存储所述逻辑部件的所述输出的状态，所述第一组件和所述第二组件被配置为使得与所述第一组件的一个存储元件相关联的每个逻辑部件进一步与所述第二组件的一个存储元件相关联。
13.根据权利要求12所述的设备，其中所述第二电路被配置为使得当所述第二组件的存储元件处于锁存状态时，所述第一组件的存储元件处于透明状态，并且使得当所述第二组件的存储元件处于透明状态时，所述第一组件的存储元件处于锁存状态，所述第二电路被配置为使得所述存储元件在所述时钟信号的连续周期的每个周期变化时在所述锁存状态与所述透明状态之间切换。
14.根据权利要求1所述的设备，其中所述第一电路被配置为对从第一状态到第二状态以及从所述第二状态到所述第一状态的转换进行计数。
15.根据权利要求1所述的设备，其中所述第二电路被配置为利用所述时钟信号的活动边沿，对每个存储进行同步。
16.一种设备，包括：
环形振荡器，包括逻辑部件的链；
第一存储元件的第一组件，其中每个第一存储元件与所述链的不同逻辑部件相关联，并且被配置为存储与所述存储元件相关联的所述逻辑部件的输出的状态；
第二存储元件的第二组件，其中每个第二存储元件与所述链的不同逻辑部件相关联，并且被配置为存储所述逻辑部件的输出的状态，所述第一组件和所述第二组件被配置为使得与所述第一组件的一个第一存储元件相关联的每个逻辑部件进一步与所述第二组件的一个第二存储元件相关联；
第一电路，被配置为对所述链的至少两个逻辑部件的输出的逻辑组合的状态转换的数目进行计数；
第二电路，被配置为利用时钟信号对所述状态的每个存储进行同步；以及
第三电路，被配置为确定所述链的由在所述时钟信号的两个边沿之间的状态转换穿过的所述逻辑部件的数目，其中所确定的逻辑部件的数目基于所述状态转换的所计数的数目以及在所述第一组件和所述第二组件中的所存储的所述输出的状态。
17.根据权利要求16所述的设备，其中所述第三电路进一步被配置为确定在所述两个边沿之间的所述状态转换完全穿过所述链的次数，其中所述次数的确定基于状态转换的所计数的数目。
18.根据权利要求16所述的设备，其中所述第三电路进一步被配置为确定在所述时钟信号的边沿期间在所述链中所述状态转换的位置，其中所述位置的确定基于在所述边沿期间存储的所述输出的状态。
19.根据权利要求18所述的设备，其中所述第三电路进一步被配置为确定在所述两个边沿之间的所述状态转换完全穿过所述链的次数，其中所述次数的确定基于计数的状态转换的数目。
20.根据权利要求19所述的设备，其中所述第三电路进一步被配置为基于在所述两个边沿之间的所述转换穿过整个振荡器时的次数以及在所述两个边沿中的最后一个边沿期间在所述链中的转换的所述位置，确定由在所述时钟信号的所述两个边沿之间的所述状态转换穿过的所述逻辑部件的数目。
21.根据权利要求20所述的设备，其中所述第三电路被配置为进一步基于在所述两个边沿中的第一边沿期间在所述链中的转换的所述位置，确定由在所述时钟信号的所述两个边沿之间的所述状态转换穿过的所述逻辑部件的所述数目。
22.根据权利要求16所述的设备，其中所述链的每个逻辑部件与所述第一组件的存储元件相关联。
23.根据权利要求16所述的设备，其中所述存储元件是锁存器。
24.根据权利要求23所述的设备，其中所述锁存器的每个锁存器具有输入，所述输入被耦合以接收与所述锁存器相关联的所述逻辑部件的所述输出。
25.根据权利要求24所述的设备，其中所述第一电路包括被连接到所述锁存器的输出的输入，所述锁存器的输入被耦合到所述给定逻辑部件的所述输出。
26.根据权利要求16所述的设备，其中所述第二电路被配置为使得当所述第二组件的存储元件处于锁存状态时，所述第一组件的存储元件处于透明状态，并且使得当所述第二组件的存储元件处于透明状态时，所述第一组件的存储元件处于锁存状态，所述第二电路被配置为使得所述存储元件在所述时钟信号的连续周期的每个周期变化时在所述锁存状态与所述透明状态之间切换。
27.根据权利要求16所述的设备，其中所述第一电路被配置为对从第一状态到第二状态以及从所述第二状态到所述第一状态的转换进行计数。
28.根据权利要求16所述的设备，其中所述第二电路被配置为利用所述时钟信号的活动边沿，对每个存储进行同步。
29.根据权利要求16所述的设备，其中所述链的所述逻辑部件中的一个逻辑部件被配置为响应于控制信号在第一状态中而防止振荡在所述振荡器中的传播，以及响应于所述控制信号在第二状态中而允许所述振荡的传播；以及其中所述第二电路被配置为生成所述控制信号，并且在所述两个边沿之间传递在所述第二状态中的所述控制信号。
30.根据权利要求30所述的设备，其中所述链的所述逻辑部件中的所述一个逻辑部件是所述给定逻辑部件。
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