KR20160149717A - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

지연회로를 포함하는 반도체 장치에 관한 것으로, 기준 주기로 발진하는 기준 발진 신호에 따라 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호의 주기를 조정하여 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부; 및 상기 캘리브레이션 코드에 응답하여 내부 지연값을 설정하는 다수의 지연부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로 지연회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치에서 지연 회로를 구현하는 방법에는 인버터들을 직렬 연결한 인버터 체인을 이용하는 방식 혹은 RC 딜레이 회로를 노드에 삽입하는 방식이 있다. 상기 인버터 체인은 트랜지스터의 게이트 딜레이로 구현될 수 있다. 반도체 장치에서 트랜지스터의 특성은 공정/전압/온도(PVT) 변화에 의해 변하며, 또한, 트랜지스터의 게이트 패터닝(GATE PATTERNING) 공정의 불일치, 또는 문턱전압(VT)을 결정하는 임플렌테이션(IMPLANTATION) 공정의 도스(DOSE) 량 차이 등에 의해 반도체 장치 내에 배치된 트랜지스터의 특성이 원래 설계 시의 의도와는 다른 특성을 나타낼 수 있고, 이는 반도체 제품의 성능 열화의 한 원인이 된다.
한편, 상기 RC 딜레이 회로는 게이트 딜레이로 구현된 인버터 체인에 비해 공정/전압/온도(PVT) 변화에 대해 스큐 변동이 적기 때문에 다양한 회로에서 사용되고 있다. 하지만, 상기 RC 딜레이 회로의 경우, 지연량이 큰 롱-RC 딜레이 회로는 스큐 변동이 적은 반면, 지연량이 작은 숏-RC 딜레이 회로는 상기 인버터 체인 보다 스큐 변동이 적긴 하지만 큰 롱-RC 딜레이 회로 수준의 PVT 변동을 기대하기가 어려워 사용이 제한된다.
한편, 상기 롱-RC 딜레이 회로는 DRAM 내부의 리프레쉬 동작 구간을 결정하는데도 사용된다. 예를 들어, 리프레쉬 동작에서 사용되는 리프레쉬 주기 시간(Refresh Cycle Time, tRFC)은 상당히 큰 지연량을 가지는 롱-RC 딜레이 회로를 이용하여 설정한다. 하지만, DRAM 내부의 면적의 효율성을 고려할 때, 숏-RC-딜레이 회로와 카운터를 사용한 회로를 이용하여 상기 리프레쉬 주기 시간(Refresh Cycle Time, tRFC)을 설정할 수 있다. 이 경우, PVT 변동에 따른 액티브 동작 구간의 변화 때문에 DRAM 셀의 보유 시간(Retention Time)이 달라져 리프레쉬 특성을 관리하기 어렵게 된다.
따라서, DRAM 내부의 면적의 효율성을 가지면서도 롱-RC 딜레이 회로 수준의 스큐를 갖는 숏-RC 딜레이 회로의 구현이 필요하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 롱-RC 딜레이 회로 수준의 스큐를 갖는 숏-RC 딜레이 회로를 구현하여 적은 스큐 및 작은 면적을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기준 주기로 발진하는 기준 발진 신호에 따라 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호의 주기를 조정하여 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부; 및 상기 캘리브레이션 코드에 응답하여 내부 지연값을 설정하는 다수의 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 기준 주기로 발진하는 기준 발진 신호를 생성하는 단계; 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호를 생성하는 단계; 상기 기준 발진 신호 및 상기 숏-텀 발진 신호에 응답하여 상기 주기 조절 코드 혹은 캘리브레이션 코드를 출력하는 단계; 상기 주기 조절 코드에 응답하여 상기 숏-텀 발진 신호의 주기를 조절하는 단계; 및 상기 캘리브레이션 코드에 응답하여 다수의 지연부의 내부 지연값을 설정하는 단계를 포함한다.
제안된 실시예에 따른 반도체 장치는 롱-RC 딜레이 회로를 기준으로 숏-RC 딜레이 회로를 캘리브레이션 함으로써 롱-RC 딜레이 회로 수준의 스큐를 갖는 숏-RC 딜레이 회로의 구현할 수 있다.
또한, 적은 면적을 차지하는 숏-RC 딜레이 회로를 이용함으로써 DRAM 내부의 면적의 효율성을 증가할 수 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 블록도이다.
도 2 는 도 1 에 도시된 캘리브레이션 코드 생성부(100)의 상세 블록도이다.
도 3 은 도 2 에 도시된 캘리브레이션 제어부(210)의 회로도이다.
도 4 는 도 2 에 도시된 판단 신호 생성부(220) 및 검출부(230)의 일 실시예에 따른 회로도이다.
도 5 는 도 2 에 도시된 판단 신호 생성부(220) 및 검출부(230)의 다른 실시예에 따른 회로도이다.
도 6 은 도 2 에 도시된 카운터 래치부(240)의 회로도이다.
도 7a 및 도 7b 는 도 2 에 도시된 기준 발진 신호 생성부(250)의 회로도이다.
도 8a 및 도 8b 는 도 2 에 도시된 숏-텀 발진 신호 생성부(260)의 회로도이다.
도 9a 및 도 9b 는 도 2 에 도시된 캘리브레이션 코드 생성부(100)의 동작을 보여주는 파형도이다.
도 10 은 본 발명의 다른 실시예에 따른 캘리브레이션 코드 생성부(100)를 도시한 블록도이다.
도 11 은 도 10 에 도시된 신호 래치부(1020)의 회로도이다.
도 12 는 도 10 에 도시된 카운터 검출부(1030)의 회로도이다.
도 13a 및 도 13b 는 도 10 에 도시된 캘리브레이션 코드 생성부(100)의 동작을 보여주는 파형도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 블록도이다.
도 1 을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 캘리브레이션 코드 생성부(100)와 다수의 지연부(120)를 포함한다.
상기 캘리브레이션 코드 생성부(100)는 캘리브레이션 시작 신호(CAL_START)에 응답하여, 기준 주기로 발진하는 기준 발진 신호를 토대로 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호의 주기를 조정하여 캘리브레이션 코드(CAL_CODE)를 생성한다. 상기 다수의 지연부(120)는 상기 캘리브레이션 코드(CAL_CODE)에 응답하여 내부 지연값을 설정한다. 이 때, 상기 다수의 지연부(120) 각각은 RC 딜레이로 구성될 수 있다.
도 2 는 도 1 에 도시된 캘리브레이션 코드 생성부(100)의 상세 블록도이다.
도 2 를 참조하면, 캘리브레이션 코드 생성부(100)는 캘리브레이션 동작 제어부(200), 기준 발진 신호 생성부(250) 및 숏-텀 발진 신호 생성부(260)를 포함한다.
상기 기준 발진 신호 생성부(250)는 기준 발진 신호(B_ROD)를 생성한다. 상기 숏-텀 발진 신호 생성부(260)는 숏-텀 발진 신호(S_ROD)를 생성하고, 주기 조절 코드(PRE_CAL_CODE)에 응답하여 상기 숏-텀 발진 신호(S_ROD)의 주기를 조절한다. 상기 기준 발진 신호 생성부(250) 및 숏-텀 발진 신호 생성부(260) 각각은 링 오실레이터 딜레이(ROD)로 구성될 수 있다.
상기 캘리브레이션 동작 제어부(200)는 상기 기준 발진 신호(B_ROD) 및 상기 숏-텀 발진 신호(S_ROD)에 응답하여 상기 주기 조절 코드(PRE_CAL_CODE) 혹은 상기 캘리브레이션 코드(CAL_CODE)를 출력한다. 상기 캘리브레이션 동작 제어부(200)는 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 N 배 (N은 양의 정수)보다 크면, 상기 주기 조절 코드(PRE_CAL_CODE)를 상기 숏-텀 발진 신호 생성부(260)에 출력하고, 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 N 배 보다 작거나 같으면, 상기 캘리브레이션 코드(CAL_CODE)를 상기 다수의 지연부(도1의 120)로 출력할 수 있다.
보다 상세하게, 상기 캘리브레이션 동작 제어부(200)는 캘리브레이션 제어부(210), 판단 신호 생성부(220), 검출부(230) 및 카운터 래치부(240)를 포함한다.
상기 판단 신호 생성부(220)는 상기 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 제 1 판단 신호(JUDGE_PRE)를 생성하고, 상기 제 1 판단 신호(JUDGE_PRE)를 지연시켜 제 2 판단 신호(JUDGE)를 생성한다.
상기 카운터 래치부(240)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하여 카운트 신호(S_FLAG)를 생성한다.
상기 검출부(230)는 상기 제 1 판단 신호(JUDGE_PRE)와 상기 카운트 신호(S_FLAG)를 비교하여 검출 신호(STOP_CAL)를 출력한다.
상기 캘리브레이션 제어부(210)는 상기 제 2 판단 신호(JUDGE) 및 상기 검출 신호(STOP_CAL)에 응답하여, 상기 주기 조절 코드(PRE_CAL_CODE) 혹은 상기 캘리브레이션 코드(CAL_CODE)를 출력한다. 상기 캘리브레이션 제어부(210)는 상기 카운터 래치부(240)를 리셋하는 카운트 리셋 신호(RESTART)를 출력할 수 있다. 또한, 상기 캘리브레이션 제어부(210)는 상기 기준 발진 신호 생성부(250) 및 상기 숏-텀 발진 신호 생성부(260)의 동작을 개시하기 위한 동작 개시 신호(RUN_ROD)를 생성할 수 있다. 상기 동작 개시 신호(RUN_ROD)는 상기 판단 신호 생성부(220) 및 카운터 래치부(240)의 동작을 제어하는데도 사용될 수 있다.
이하, 도 3 내지 도 8b 를 참조하여 캘리브레이션 코드 생성부(100)의 각 구성들을 설명하기로 한다. 도면의 설명에서, 전체 반도체 장치의 동작과 관련된 리셋 신호(RSTB)에 관련된 설명은 생략하기로 한다.
도 3 은 도 2 에 도시된 캘리브레이션 제어부(210)의 회로도이다.
도 3 을 참조하면, 상기 캘리브레이션 제어부(210)는 동작 개시 신호 생성부(310), 카운트 리셋 신호 생성부(320), 업데이트 신호 생성부(330), 제 1 코드 출력부(340) 및 제 2 코드 출력부(350)을 포함한다.
상기 동작 개시 신호 생성부(310)는 기준 발진 신호 생성부(도 2 의 250) 및 상기 숏-텀 발진 신호 생성부(도 2 의 260)의 동작을 개시하기 위한 동작 개시 신호(RUN_ROD)를 생성한다. 상기 동작 개시 신호 생성부(310)는 상기 캘리브레이션 시작 신호(CAL_START) 혹은 상기 카운트 리셋 신호(RESTART)에 응답하여 상기 동작 개시 신호(RUN_ROD)를 활성화하고, 상기 제 2 판단 신호(JUDGE)에 응답하여 상기 동작 개시 신호(RUN_ROD)를 비활성화할 수 있다. 일 실시예에서, 상기 동작 개시 신호 생성부(310)는 상기 캘리브레이션 시작 신호(CAL_START) 및 상기 카운트 리셋 신호(RESTART)를 셋(SET) 신호로 입력받고, 상기 제 2 판단 신호(JUDGE)를 리셋(RESET) 신호로 입력받는 RS 래치로 구성될 수 있다.
상기 카운트 리셋 신호 생성부(320)는 상기 검출 신호(STOP_CAL)가 비활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 활성화되면, 일정 시간 후에, 상기 카운터 래치부(도 2 의 240)를 리셋하는 카운트 리셋 신호(RESTART)를 생성한다. 일 실시예에서, 상기 카운트 리셋 신호 생성부(320)는 상기 검출 신호(STOP_CAL)를 반전하는 인버터(INV1), 상기 인버터(INV1)의 출력 및 상기 제 2 판단 신호(JUDGE)를 입력받아 낸드 연산을 수행하는 낸드 게이트(NAND1) 및 상기 낸드 게이트(NAND1)의 출력을 지연시켜 상기 카운트 리셋 신호(RESTART)를 출력하는 지연부(322)를 포함할 수 있다.
상기 업데이트 신호 생성부(330)는 상기 검출 신호(STOP_CAL)가 비활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 활성화되면 제 1 업데이트 신호(UPDATE_CODE1)를 출력하고, 상기 검출 신호(STOP_CAL)가 활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 활성화되면 제 2 업데이트 신호(UPDATE_CODE2)를 출력한다. 일 실시예에서, 상기 업데이트 신호 생성부(330)는 상기 검출 신호(STOP_CAL)를 반전하는 인버터(INV1), 상기 인버터(INV1)의 출력 및 상기 제 2 판단 신호(JUDGE)를 입력받아 낸드 연산을 수행하여 제 1 업데이트 신호(UPDATE_CODE1)를 출력하는 낸드 게이트(NAND1), 상기 검출 신호(STOP_CAL) 및 상기 제 2 판단 신호(JUDGE)를 입력받아 앤드 연산을 수행하여 제 2 업데이트 신호(UPDATE_CODE2)를 출력하는 낸드 게이트(NAND2) 및 인버터(INV2)를 포함할 수 있다.
상기 제 1 코드 출력부(340)는 상기 제 1 업데이트 신호(UPDATE_CODE1)에 응답하여, 상기 주기 조절 코드(PRE_CAL_CODE<0:1>)를 출력한다. 일 실시예에서, 상기 제 1 코드 출력부(340)는 상기 제 1 업데이트 신호(UPDATE_CODE1)가 활성화 때마다 주기 조절 코드(PRE_CAL_CODE<0:1>)를 한 비트씩 업카운팅하여 출력하는 카운터들(CNT)로 구성될 수 있다.
상기 제 2 코드 출력부(350)는 상기 제 2 업데이트 신호(UPDATE_CODE2)에 응답하여, 상기 캘리브레이션 코드(CAL_CODE<0:1>)를 출력한다. 일 실시예에서, 상기 제 2 코드 출력부(350)는 상기 제 2 업데이트 신호(UPDATE_CODE2)가 활성화될 때 마지막으로 생성된 주기 조절 코드(PRE_CAL_CODE<0:1>)를 캘리브레이션 코드(CAL_CODE<0:1>)로 출력한다. 상기 제 2 코드 출력부(350)는 플립플롭으로 구성될 수 있다.
도 4 는 도 2 에 도시된 판단 신호 생성부(220) 및 검출부(230)의 일 실시예에 따른 회로도이다.
도 4 를 참조하면, 상기 판단 신호 생성부(220)는 제 1 판단 신호 생성부(410) 및 제 2 판단 신호 생성부(420)를 포함한다.
상기 제 1 판단 신호 생성부(410)는 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 제 1 판단 신호(JUDGE_PRE)를 생성한다. 상기 제 2 판단 신호 생성부(420)는 상기 제 1 판단 신호(JUDGE_PRE)를 지연하여 제 2 판단 신호(JUDGE)를 생성한다.
일 실시예에서, 상기 제 1 판단 신호 생성부(410)는 동작 개시 신호(RUN_ROD)의 활성화 구간 동안 상기 기준 발진 신호(B_ROD)가 로직 하이 레벨에서 로직 로우 레벨로 천이될 때, 상기 제 1 판단 신호(JUDGE_PRE)를 펄스 신호로 생성하기 위한 로직 회로로 구성될 수 있으며, 상기 제 2 판단 신호 생성부(420)는 입력되는 상기 제 1 판단 신호(JUDGE_PRE)를 소정 시간 지연하는 인버터 체인으로 구성될 수 있다.
상기 검출부(230)는 카운트 신호(S_FLAG)를 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 일 실시예에서, 상기 검출부(230)는 플립플롭 및 상기 플립플롭의 출력을 반전하여 검출 신호(STOP_CAL)로 출력하는 인버터로 구성될 수 있다.
도 5 는 도 2 에 도시된 판단 신호 생성부(220) 및 검출부(230)의 다른 실시예에 따른 회로도이다.
도 5 를 참조하면, 상기 판단 신호 생성부(220)는 제 1 판단 신호 생성부(510) 및 제 2 판단 신호 생성부(520)를 포함한다.
상기 제 1 판단 신호 생성부(510)는 도 4 에 도시된 제 1 판단 신호 생성부(410)와 동일한 구성을 가질 수 있다. 상기 제 2 판단 신호 생성부(520)는 상기 제 1 판단 신호 생성부(510)에서 출력되는 제 1 판단 신호(JUDGE_PRE)를 순차적으로 지연하여 적어도 두 개의 중간 신호들(JUDGE_INT1, JUDGE_INT2)을 생성하고. 상기 중간 신호들 중 최종 신호(JUDGE_INT2)를 지연하여 제 2 판단 신호(JUDGE)를 생성한다.
상기 검출부(230)는 직렬 연결된 다수개의 플립플롭 및 인버터를 포함할 수 있다. 상기 다수개의 플립플롭은, 카운트 신호(S_FLAG)를 상기 제 1 판단 신호(JUDGE_PRE)에 동기시켜 출력하는 제 1 플립플롭(532) 및 상기 제 1 플립플롭 출력을 상기 중간 신호들(JUDGE_INT1, JUDGE_INT2)에 동기시켜 순차적으로 전달하여 검출 신호(STOP_CAL)를 출력하는 적어도 두개의 제 2 플립플롭(534, 536)을 포함할 수 있다.
상기 도 5 에 도시된 검출부(230)는 카운트 신호(S_FLAG)와 제 1 판단 신호(JUDGE_PRE)가 만나는 곳을 여러 번 레지스터링하여 카운트 신호(S_FLAG)와 제 1 판단 신호(JUDGE_PRE)의 타이밍 차이에 의한 준안정 상태(Metastability)을 대비할 수 있다.
도 6 은 도 2 에 도시된 카운터 래치부(240)의 회로도이다.
도 6 을 참조하면, 상기 카운터 래치부(240)는 카운터(610), 전달부(620) 및 래치부(630)을 포함할 수 있다.
상기 카운터(610)는 숏-텀 발진 신호(S_ROD)의 주기를 카운팅한다. 일 실시예에서, 상기 카운터(610)는 직렬 연결된 다수개의 쉬프트 레지스터(SR)로 구성될 수 있다. 상기 다수개의 쉬프트 레지스터는 상기 숏-텀 발진 신호(S_ROD)의 로우 에지에 응답하여 로직 하이 레벨의 신호(VDD)를 순차적으로 전달할 수 있다. 상기 다수개의 쉬프트 레지스터는 동작 개시 신호(RUN_ROD)에 응답하여 리셋될 수 있다.
상기 전달부(620)는 상기 카운팅된 수가 일정 수에 도달하면 상기 숏-텀 발진 신호(S_ROD)를 출력 신호(P_FLAG)로 출력한다. 일 실시예에서, 상기 전달부(620)는 상기 카운터(610)의 출력 신호 및 상기 숏-텀 발진 신호(S_ROD)를 입력받아 낸드 연산하는 낸드 게이트(NAND3)로 구성될 수 있다.
상기 래치부(630)는 상기 출력 신호(P_FLAG)에 의해 셋되고, 상기 카운트 리셋 신호(RESTART)에 응답하여 리셋되는 카운트 신호(S_FLAG)를 출력한다. 일 실시예에서, 상기 래치부(630)는 상기 출력 신호(P_FLAG)를 셋(SET) 신호로 입력받고, 상기 카운트 리셋 신호(RESTART)를 리셋(RESET) 신호로 입력받는 RS 래치로 구성될 수 있다.
도 7a 는 도 2 에 도시된 기준 발진 신호 생성부(250)의 회로도이고, 도 7b 는 도 7a 에 도시된 기준 RC부(710)의 상세 회로도 이다.
도 7a 을 참조하면, 상기 기준 발진 신호 생성부(250)는 기준 RC부(710) 및 제 1 출력부(720)를 포함한다.
상기 기준 RC부(710)는 공정/전압/온도(PVT) 변화에 대해 비교적 적은 스큐 변동을 가지며, 입력 신호를 비교적 일정한 주기를 가지는 출력 신호로 출력한다. 상기 제 1 출력부(720)는 동작 개시 신호(RUN_ROD)에 응답하여 상기 기준 RC부(710)의 출력을 선택적으로 기준 발진 신호(B_ROD)로 출력한다. 일 실시예에서, 상기 제 1 출력부(720)는 상기 동작 개시 신호(RUN_ROD) 및 상기 기준 RC부(710)의 출력을 입력받아 낸드 연산하는 낸드 게이트(NAND4)로 구현될 수 있다.
도 7b 을 참조하면, 상기 기준 RC부(710)는 입력 신호(IN1)를 고정된 RC 지연값에 대응하는 시간만큼 지연시켜 출력 신호(OUT1)를 출력한다. 상기 기준 RC부(710)는 공정/전압/온도(PVT) 변화에 대해 비교적 적은 스큐 변동을 가지기 때문에, 상기 입력 신호(IN1)는 비교적 적은 스큐 변동을 가지는 출력 신호(OUT1)로 출력될 수 있다.
따라서, 상기 기준 발진 신호 생성부(250)는, 공정/전압/온도(PVT) 변화에 대해 비교적 적은 스큐 변동을 가지며 기준 주기로 발진하는 기준 발진 신호(B_ROD)를 출력할 수 있다.
도 8a 및 도 8b 는 도 2 에 도시된 숏-텀 발진 신호 생성부(260)의 회로도이고, 도 8b 는 도 8a 에 도시된 조정 RC부(810)의 상세 회로도 이다.
도 8a 를 참조하면, 상기 숏-텀 발진 신호 생성부(260)는 조정 RC부(810) 및 제 2 출력부(820)를 포함한다.
상기 조정 RC부(810)는 주기 조절 코드(PRE_CAL_CODE)에 응답하여 입력 신호의 주기를 조절하여 조절된 주기를 가지는 출력 신호로 출력한다.
상기 제 2 출력부(820)는 동작 개시 신호(RUN_ROD)에 응답하여 상기 조정 RC부(810)의 출력을 선택적으로 숏-텀 발진 신호(S_ROD)로 출력한다. 일 실시예에서, 상기 제 2 출력부(820)는 상기 동작 개시 신호(RUN_ROD) 및 상기 조정 RC부(810)의 출력을 입력받아 앤드 연산하는 낸드 게이트(NAND5) 및 인버터(INV3)로 구현될 수 있다.
도 8b 를 참조하면, 상기 조정 RC부(810)는 상기 주기 조절 코드(PRE_CAL_CODE<0:1>)에 응답하여 입력 신호(IN2)의 전달 노드의 저항값을 조정하는 제 1 조정부(812) 및 상기 주기 조절 코드(PRE_CAL_CODE<0:1>)에 응답하여 입력 신호(IN2)의 전달 노드의 캐패시턴스를 조정하는 제 2 조정부(814)를 포함한다. 일 실시예에서, 캘리브레이션이 시작되어 상기 주기 조절 코드(PPRE_CAL_CODE<0:1>)가 "00" -> "01" -> "10" -> "11"로 생성됨에 따라 조정 RC부(810)의 RC 지연값은 점차 증가한다. 즉, 조정 RC부(810)의 RC 지연값을 점차 증가시켜 최적의 캘리브레이션 코드를 생성함으로써 캘리브레이션 시간을 줄일 수 있다.
이하, 도 3 내지 도 9b 를 참조하여 캘리브레이션 코드 생성부(100)의 동작을 설명하기로 한다.
도 9a 및 도 9b 는 도 2 에 도시된 캘리브레이션 코드 생성부(100)의 동작을 보여주는 파형도이다. 도 9a 는 기준 발진 신호(B_ROD)의 기준 주기가 숏-텀 발진 신호(S_ROD)의 주기의 4 배 보다 큰 경우를 도시하고 있고, 도 9b 는 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 4 배 보다 작은 경우를 도시하고 있다.
도 9a 을 참조하면, 우선, 캘리브레이션 시작 신호(CAL_START)가 활성화되면, 캘리브레이션 제어부(210)의 동작 개시 신호 생성부(310)는 기준 발진 신호 생성부(250) 및 숏-텀 발진 신호 생성부(260)의 동작을 개시하기 위한 동작 개시 신호(RUN_ROD)를 활성화시킨다. 상기 동작 동작 개시 신호(RUN_ROD)에 응답하여, 상기 기준 발진 신호 생성부(250)는 기준 주기로 발진하는 기준 발진 신호(B_ROD)를 출력하고, 숏-텀 발진 신호 생성부(260)는 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호(S_ROD)를 출력한다.
판단 신호 생성부(220)는 상기 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 프리 판단 신호(JUDGE_PRE)를 생성하고, 상기 프리 판단 신호(JUDGE_PRE)를 지연하여 판단 신호(JUDGE)를 생성한다. 또한, 카운터 래치부(240)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하여 카운트 신호(S_FLAG)를 생성한다. 예를 들어, 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅한 수가 4에 도달하면, 상기 카운터 래치부(240)는 상기 숏-텀 발진 신호(S_ROD)가 로직 하이 레벨이 되는 것에 동기되어 상기 카운트 신호(S_FLAG)를 출력한다.
검출부(230)는 상기 카운트 신호(S_FLAG)를 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 도 9a 의 경우, 제 1 판단 신호(JUDGE_PRE)가 로직 하이 레벨로 토글링 할 때, 카운트 신호(S_FLAG)는 로직 하이 레벨로 천이되어 있기 때문에, 검출부(230)는 최종적으로 상기 검출 신호(STOP_CAL)를 로직 로우 레벨로 출력한다.
이후, 상기 검출 신호(STOP_CAL)가 로직 로우 레벨로 비활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 로직 하이 레벨로 활성화되면, 캘리브레이션 제어부(210)의 업데이트 신호 생성부(330)는 제 1 업데이트 신호(UPDATE_CODE1)를 활성화한다. 이 때, 상기 동작 개시 신호(RUN_ROD)는 상기 제 2 판단 신호(JUDGE)에 응답하여 비활성화되고, 이에 따라 카운터 래치부(240)는 카운팅 동작을 중지한다. 상기 제 1 업데이트 신호(UPDATE_CODE1)에 응답하여, 캘리브레이션 제어부(210)의 제 1 코드 출력부(340)는 주기 조절 코드(PRE_CAL_CODE<0:1>)를 출력하고, 이에 따라, 숏-텀 발진 신호 생성부(260)는 숏-텀 발진 신호(S_ROD)의 주기를 조절할 수 있다.
상기 제 1 업데이트 신호(UPDATE_CODE1)가 활성화된 시점으로부터 일정 시간 이후에, 캘리브레이션 제어부(210)의 카운트 리셋 신호 생성부(320)는 카운트 리셋 신호(RESTART)를 로직 로우 레벨로 활성화한다. 이에 따라, 상기 동작 개시 신호(RUN_ROD)는 다시 활성화되고, 상기의 과정은 기준 발진 신호(B_ROD)의 기준 주기가 숏-텀 발진 신호(S_ROD)의 주기의 4 배 보다 작거나 같아질 때까지 되풀이될 수 있다.
도 9b 를 참조하면, 동작 동작 개시 신호(RUN_ROD)에 응답하여, 상기 기준 발진 신호 생성부(250)는 기준 주기로 발진하는 기준 발진 신호(B_ROD)를 출력하고, 숏-텀 발진 신호 생성부(260)는 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호(S_ROD)를 출력한다.
판단 신호 생성부(220)는 상기 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 프리 판단 신호(JUDGE_PRE)를 생성하고, 상기 프리 판단 신호(JUDGE_PRE)를 지연하여 판단 신호(JUDGE)를 생성한다. 또한, 카운터 래치부(240)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하여 카운트 신호(S_FLAG)를 생성한다. 예를 들어, 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅한 수가 4에 도달하면, 상기 카운터 래치부(240)는 상기 숏-텀 발진 신호(S_ROD)가 로직 하이 레벨이 되는 것에 동기되어 상기 카운트 신호(S_FLAG)를 출력한다.
검출부(230)는 상기 카운트 신호(S_FLAG)를 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 도 9b 의 경우, 제 1 판단 신호(JUDGE_PRE)가 로직 하이 레벨로 토글링 할 때, 카운트 신호(S_FLAG)는 로직 로우 레벨로 천이되어 있기 때문에, 검출부(230)는 최종적으로 상기 검출 신호(STOP_CAL)를 로직 하이 레벨로 출력한다.
이후, 상기 검출 신호(STOP_CAL)가 로직 하이 레벨로 활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 로직 하이 레벨로 활성화되면, 캘리브레이션 제어부(210)의 업데이트 신호 생성부(330)는 제 2 업데이트 신호(UPDATE_CODE2)를 활성화한다. 이 때, 상기 동작 개시 신호(RUN_ROD)는 상기 제 2 판단 신호(JUDGE)에 응답하여 비활성화되고, 이에 따라 카운터 래치부(240)는 카운팅 동작을 중지한다. 캘리브레이션 제어부(210)의 제 2 코드 출력부(350)는 상기 제 2 업데이트 신호(UPDATE_CODE2)에 응답하여, 마지막으로 생성된 주기 조절 코드(PRE_CAL_CODE<0:1>)를 캘리브레이션 코드(CAL_CODE<0:1>)로 출력한다.
상기의 과정을 통해 출력된 캘리브레이션 코드(CAL_CODE<0:1>)를 이용하여 다수의 지연부(120)는 내부 지연값을 설정할 수 있다.
도 10 은 본 발명의 다른 실시예에 따른 캘리브레이션 코드 생성부(100)를 도시한 블록도이다. 이하, 도 2 에 도시된 실시예와 실질적으로 동일한 구성에 대한 설명은 간략히 설명하기로 한다.
도 10 을 참조하면, 캘리브레이션 코드 생성부(100)는 캘리브레이션 동작 제어부(1000), 기준 발진 신호 생성부(1040) 및 숏-텀 발진 신호 생성부(1050)를 포함한다.
상기 기준 발진 신호 생성부(1040)는 기준 발진 신호(B_ROD)를 생성한다. 상기 숏-텀 발진 신호 생성부(1050)는 숏-텀 발진 신호(S_ROD)를 생성하고, 주기 조절 코드(PRE_CAL_CODE)에 응답하여 상기 숏-텀 발진 신호(S_ROD)의 주기를 조절한다.
상기 캘리브레이션 동작 제어부(1000)는 상기 기준 발진 신호(B_ROD) 및 상기 숏-텀 발진 신호(S_ROD)에 응답하여 상기 주기 조절 코드(PRE_CAL_CODE) 혹은 상기 캘리브레이션 코드(CAL_CODE)를 출력한다. 상기 캘리브레이션 동작 제어부(1000)는 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 N 배 (N은 양의 정수)보다 크면, 상기 주기 조절 코드(PRE_CAL_CODE)를 생성하여 상기 숏-텀 발진 신호 생성부(1050)에 출력하고, 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 N 배 보다 작거나 같으면, 상기 캘리브레이션 코드(CAL_CODE)를 생성하여 상기 다수의 지연부(도1의 120)로 출력할 수 있다.
보다 상세하게, 상기 캘리브레이션 동작 제어부(1000)는 캘리브레이션 제어부(1010), 신호 래치부(1020) 및 카운터 검출부(1030)를 포함한다.
상기 신호 래치부(1020)는 상기 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 플래그 신호(B_FLAG)를 생성한다.
상기 카운터 검출부(1030)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하고, 카운팅된 수가 일정 수에 이르면 제 1 판단 신호(JUDGE_PRE)를 활성화한다. 또한, 상기 카운터 검출부(1030)는 상기 제 1 판단 신호(JUDGE_PRE)를 일정 시간 지연시켜 제 2 판단 신호(JUDGE)를 활성화하고, 상기 제 2 판단 신호(JUDGE) 및 상기 플래그 신호(B_FLAG)에 응답하여 검출 신호(STOP_CAL)를 출력한다.
상기 캘리브레이션 제어부(1010)는 상기 제 2 판단 신호(JUDGE) 및 상기 검출 신호(STOP_CAL)에 응답하여, 상기 주기 조절 코드(PRE_CAL_CODE) 혹은 상기 캘리브레이션 코드(CAL_CODE)를 출력한다. 상기 캘리브레이션 제어부(1010)는 상기 신호 래치부(1020)를 리셋하는 신호 리셋 신호(RESTART)를 출력할 수 있다. 또한, 상기 캘리브레이션 제어부(1010)는 상기 기준 발진 신호 생성부(1040) 및 상기 숏-텀 발진 신호 생성부(1050)의 동작을 개시하기 위한 동작 개시 신호(RUN_ROD)를 생성할 수 있다. 상기 동작 개시 신호(RUN_ROD)는 상기 신호 래치부(1020) 및 카운터 검출부(1030)의 동작을 제어하는데도 사용될 수 있다.
상기 캘리브레이션 제어부(1010), 기준 발진 신호 생성부(1040) 및 숏-텀 발진 신호 생성부(1050)의 상세 구성은 도 2 에 도시된 캘리브레이션 제어부(210), 기준 발진 신호 생성부(250) 및 숏-텀 발진 신호 생성부(260)의 구성과 실질적으로 동일하므로 상세 설명은 생략하기로 한다.
도 11 은 도 10 에 도시된 신호 래치부(1020)의 회로도이다.
도 11 을 참조하면, 상기 신호 래치부(1020)는 제 1 플래그 신호 생성부(1110) 및 제 2 플래그 신호 생성부(1120)을 포함한다.
상기 제 1 플래그 신호 생성부(1110)는 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 프리-플래그 신호(P_FLAG)를 생성한다.
상기 제 2 플래그 신호 생성부(1120)는 상기 프리-플래그 신호(P_FLAG)에 의해 셋되고, 신호 리셋 신호(RESTART)에 응답하여 리셋되는 플래그 신호(B_FLAG)로 출력한다. 일 실시예에서, 상기 제 2 플래그 신호 생성부(1120)는 상기 프리-플래그 신호(P_FLAG)를 셋(SET) 신호로 입력받고, 상기 신호 리셋 신호(RESTART)를 리셋(RESET) 신호로 입력받는 RS 래치로 구성될 수 있다.
도 12 는 도 10 에 도시된 카운터 검출부(1030)의 회로도이다.
도 12 를 참조하면, 상기 카운터 검출부(1030)는 카운터(1210), 제 1 판단 신호 생성부(1220), 제 2 판단 신호 생성부(1230) 및 검출 신호 생성부(1240)을 포함한다.
상기 카운터(1210)는 숏-텀 발진 신호(S_ROD)의 주기를 카운팅한다. 일 실시예에서, 상기 카운터(1210)는 직렬 연결된 다수개의 쉬프트 레지스터(SR)로 구성될 수 있다. 상기 다수개의 쉬프트 레지스터는 상기 숏-텀 발진 신호(S_ROD)의 로우 에지에 응답하여 로직 하이 레벨의 신호(VDD)를 순차적으로 전달할 수 있다. 상기 다수개의 쉬프트 레지스터는 동작 개시 신호(RUN_ROD)에 응답하여 리셋될 수 있다.
상기 제 1 판단 신호 생성부(1220)는 상기 카운팅된 수가 일정 수에 도달하면 상기 숏-텀 발진 신호(S_ROD)를 제 1 판단 신호(JUDGE_PRE)로 출력한다. 일 실시예에서, 상기 전달부(1220)는 상기 카운터(1220)의 출력 신호 및 상기 숏-텀 발진 신호(S_ROD)를 입력받아 앤드 연산하는 낸드 게이트 및 인버터로 구성될 수 있다.
상기 제 2 판단 신호 생성부(1230)는 상기 제 1 판단 신호(JUDGE_PRE)를 지연하여 제 2 판단 신호(JUDGE)를 생성한다. 일 실시예에서, 상기 제 2 판단 신호 생성부(1230)는 입력되는 상기 제 1 판단 신호(JUDGE_PRE)를 소정 시간 지연하는 인버터 체인으로 구성될 수 있다.
상기 검출 신호 생성부(1240)는 플래그 신호(B_FLAG)를 상기 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 일 실시예에서, 상기 검출 신호 생성부(1240)는 플립플롭으로 구성될 수 있다.
이하, 도 10 내지 도 13b 를 참조하여 다른 실시예에 따른 캘리브레이션 코드 생성부(100)의 동작을 설명하기로 한다.
도 13a 및 도 13b 는 도 10 에 도시된 캘리브레이션 코드 생성부(1100)의 동작을 보여주는 파형도이다. 도 13a 는 기준 발진 신호(B_ROD)의 기준 주기가 숏-텀 발진 신호(S_ROD)의 주기의 4 배보다 큰 경우를 도시하고 있고, 도 13b 는 상기 기준 주기가 상기 숏-텀 발진 신호(S_ROD)의 주기의 4 배 보다 작은 경우를 도시하고 있다.
도 13a 을 참조하면, 우선, 캘리브레이션 시작 신호(CAL_START)가 활성화되면, 동작 개시 신호(RUN_ROD)가 활성화된다. 상기 동작 동작 개시 신호(RUN_ROD)에 응답하여, 기준 주기로 발진하는 기준 발진 신호(B_ROD)가 출력되고, 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호(S_ROD)가 출력된다.
카운터 검출부(1030)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하고, 카운팅된 수가 일정 수, 즉, 4,에 이르면 상기 숏-텀 발진 신호(S_ROD)가 로직 하이 레벨이 되는 것에 동기되어 제 1 판단 신호(JUDGE_PRE)를 활성화한다. 또한, 상기 카운터 검출부(1030)는 상기 제 1 판단 신호(JUDGE_PRE)를 일정 시간 지연시켜 제 2 판단 신호(JUDGE)를 활성화한다.
이 때, 상기 동작 개시 신호(RUN_ROD)는 상기 제 2 판단 신호(JUDGE)에 응답하여 비활성화된다. 따라서, 상기 동작 개시 신호(RUN_ROD)가 상기 제 2 판단 신호(JUDGE)에 응답하여 이미 비활성화되어 있기 때문에, 신호 래치부(1020)는 상기 기준 발진 신호(B_ROD)의 기준 주기와 상관없이 프리-플래그 신호(P_FLAG)는 로직 하이 레벨을 유지하고, 이에 따라 플래그 신호(B_FLAG)도 로직 로우 레벨로 유지한다.
카운터 검출부(1030)는 상기 플래그 신호(B_FLAG)를 상기 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 이 때, 도 13a 의 경우, 제 1 판단 신호(JUDGE_PRE)가 로직 하이 레벨로 토글링 할 때, 상기 플래그 신호(B_FLAG)는 로직 로우 레벨을 유지하고 있기 때문에, 검출 신호(STOP_CAL)는 로직 로우 레벨로 출력된다.
이후, 상기 검출 신호(STOP_CAL)가 로직 로우 레벨로 비활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 로직 하이 레벨로 활성화되면, 제 1 업데이트 신호(UPDATE_CODE1)가 활성화된다. 이 때, 상기 동작 개시 신호(RUN_ROD)는 상기 제 2 판단 신호(JUDGE)에 응답하여 비활성화되고, 이에 따라 카운터 검출부(1030)의 카운터(1210)는 카운팅 동작을 중지한다. 상기 제 1 업데이트 신호(UPDATE_CODE1)에 응답하여 주기 조절 코드(PRE_CAL_CODE<0:1>)가 출력되고, 이에 따라, 숏-텀 발진 신호(S_ROD)의 주기가 조절될 수 있다.
상기 제 1 업데이트 신호(UPDATE_CODE1)가 활성화된 시점으로부터 일정 시간 이후에, 카운트 리셋 신호(RESTART)도 로직 로우 레벨로 활성화된다. 이에 따라, 상기 동작 개시 신호(RUN_ROD)는 다시 활성화되고, 상기의 과정은 기준 발진 신호(B_ROD)의 기준 주기가 숏-텀 발진 신호(S_ROD)의 주기의 4 배 보다 작거나 같아질 때까지 되풀이될 수 있다.
도 13b 를 참조하면, 동작 동작 개시 신호(RUN_ROD)에 응답하여, 기준 주기로 발진하는 기준 발진 신호(B_ROD) 및 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호(S_ROD)가 출력된다.
신호 래치부(1020)는 상기 기준 발진 신호(B_ROD)의 기준 주기 마다 활성화되는 프리-플래그 신호(P_FLAG)를 생성하고 이에 따라 플래그 신호(B_FLAG)를 생성한다.
한편, 카운터 검출부(1030)는 상기 숏-텀 발진 신호(S_ROD)의 주기를 카운팅하고, 카운팅된 수가 일정 수, 즉, 4,에 이르면 상기 숏-텀 발진 신호(S_ROD)가 로직 하이 레벨이 되는 것에 동기되어 제 1 판단 신호(JUDGE_PRE)를 활성화한다. 또한, 상기 카운터 검출부(1030)는 상기 제 1 판단 신호(JUDGE_PRE)를 일정 시간 지연시켜 제 2 판단 신호(JUDGE)를 활성화하고, 상기 플래그 신호(B_FLAG)를 상기 제 1 판단 신호(JUDGE_PRE)에 동기시켜 검출 신호(STOP_CAL)로 출력한다. 이 때, 도 13b 의 경우, 제 1 판단 신호(JUDGE_PRE)가 로직 하이 레벨로 토글링 할 때, 상기 플래그 신호(B_FLAG)는 로직 하이 레벨로 천이되어 있기 때문에, 검출 신호(STOP_CAL)는 로직 하이 레벨로 출력된다.
이후, 상기 검출 신호(STOP_CAL)가 로직 하이 레벨로 활성화된 상태에서 상기 제 2 판단 신호(JUDGE)가 로직 하이 레벨로 활성화되면, 제 2 업데이트 신호(UPDATE_CODE2)가 활성화된다. 이 때, 상기 동작 개시 신호(RUN_ROD)는 상기 제 2 판단 신호(JUDGE)에 응답하여 비활성화되고, 이에 따라 카운터 검출부(1030)의 카운터(1210)는 카운팅 동작을 중지한다. 상기 제 2 업데이트 신호(UPDATE_CODE2)에 응답하여, 마지막으로 생성된 주기 조절 코드(PRE_CAL_CODE<0:1>)가 캘리브레이션 코드(CAL_CODE<0:1>)로 출력된다.
상기의 과정을 통해 출력된 캘리브레이션 코드(CAL_CODE<0:1>)를 이용하여 다수의 지연부(120)는 내부 지연값을 설정할 수 있다.
본 발명에 따르면, 롱-RC 딜레이 회로를 기준으로 숏-RC 딜레이 회로를 캘리브레이션 함으로써 롱-RC 딜레이 회로 수준의 스큐를 갖는 숏-RC 딜레이 회로의 구현할 수 있다. 또한, 적은 면적을 차지하는 숏-RC 딜레이 회로를 이용함으로써 DRAM 내부의 면적의 효율성을 증가할 수 있다.
100: 캘리브레이션 코드 생성부 120: 지연부
200: 캘리브레이션 동작 제어부 210: 캘리브레이션 제어부
220: 판단 신호 생성부 230: 검출부
240: 카운터 래치부 250: 기준 발진 신호 생성부
260: 숏-텀 발진 신호 생성부

Claims (20)

  1. 기준 주기로 발진하는 기준 발진 신호에 따라 상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호의 주기를 조정하여 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부; 및
    상기 캘리브레이션 코드에 응답하여 내부 지연값을 설정하는 다수의 지연부
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 다수의 지연부 각각은 RC 딜레이로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 캘리브레이션 코드 생성부는,
    상기 기준 발진 신호를 생성하는 기준 발진 신호 생성부;
    상기 숏-텀 발진 신호를 생성하고, 주기 조절 코드에 응답하여 상기 숏-텀 발진 신호의 주기를 조절하는 숏-텀 발진 신호 생성부; 및
    상기 기준 발진 신호 및 상기 숏-텀 발진 신호에 응답하여 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 캘리브레이션 동작 제어부
    를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 기준 발진 신호 생성부 및 숏-텀 발진 신호 생성부 각각은,
    상기 링 오실레이터 딜레이(ROD)로 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 캘리브레이션 동작 제어부는,
    상기 기준 주기가 상기 숏-텀 발진 신호의 주기의 N 배 보다 크면, 상기 주기 조절 코드를 상기 숏-텀 발진 신호 생성부에 출력하고, 상기 기준 주기가 상기 숏-텀 발진 신호의 주기의 N 배 보다 작거나 같으면, 상기 캘리브레이션 코드를 상기 다수의 지연부로 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 캘리브레이션 동작 제어부는,
    상기 기준 발진 신호의 상기 기준 주기 마다 활성화되는 제 1 판단 신호를 생성하고, 이를 지연시켜 제 2 판단 신호를 생성하는 판단 신호 생성부;
    상기 숏-텀 발진 신호의 주기를 카운팅하여 카운트 신호를 생성하는 카운터 래치부;
    상기 제 1 판단 신호와 상기 카운트 신호를 비교하여 검출 신호를 출력하는 검출부; 및
    상기 제 2 판단 신호 및 상기 검출 신호에 응답하여, 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 캘리브레이션 제어부
    를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 캘리브레이션 제어부는,
    상기 검출 신호가 비활성화된 상태에서 제 2 판단 신호가 활성화되면, 상기 카운터 래치부를 리셋하는 카운트 리셋 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 카운터 래치부는,
    상기 숏-텀 발진 신호의 주기를 카운팅하는 카운터;
    상기 카운팅된 수가 일정 수에 도달하면 상기 숏-텀 발진 신호를 출력하는 전달부; 및
    상기 전달부의 출력에 의해 셋되고, 상기 카운트 리셋 신호에 응답하여 리셋되는 상기 카운트 신호를 출력하는 래치부
    를 포함하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 캘리브레이션 제어부는,
    상기 기준 발진 신호 생성부 및 상기 숏-텀 발진 신호 생성부의 동작을 개시하기 위한 동작 개시 신호를 생성하며, 캘리브레이션 시작 신호 혹은 카운트 리셋 신호에 응답하여 상기 동작 개시 신호를 활성화하고, 상기 제 2 판단 신호에 응답하여 상기 동작 개시 신호를 비활성화하는 동작 개시 신호 생성부;
    상기 검출 신호가 비활성화된 상태에서 상기 제 2 판단 신호가 활성화되면, 상기 카운터 래치부를 리셋하기 위한 상기 카운트 리셋 신호를 생성하는 카운트 리셋 신호 생성부;
    상기 검출 신호가 비활성화된 상태에서 상기 제 2 판단 신호가 활성화되면 제 1 업데이트 신호를 출력하고, 상기 검출 신호가 활성화된 상태에서 상기 제 2 판단 신호가 활성화되면 제 2 업데이트 신호를 출력하는 업데이트 신호 생성부;
    상기 제 1 업데이트 신호에 응답하여, 상기 주기 조절 코드를 출력하는 제 1 코드 출력부; 및
    상기 제 2 업데이트 신호에 응답하여, 상기 캘리브레이션 코드를 출력하는 제 2 코드 출력부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 동작 개시 신호 생성부는,
    RS 래치 인 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 검출부는,
    상기 카운트 신호를 상기 제 1 판단 신호에 동기시켜 상기 검출 신호로 출력하는 플립플롭인 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에 있어서,
    상기 판단 신호 생성부는,
    상기 기준 발진 신호의 상기 기준 주기 마다 활성화되는 상기 제 1 판단 신호를 생성하는 제 1 판단 신호 생성부; 및
    상기 제 1 판단 신호를 순차적으로 지연하여 적어도 두 개의 중간 신호들을 생성하고. 상기 중간 신호들 중 최종 신호를 지연하여 상기 제 2 판단 신호를 생성하는 제 2 판단 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 검출부는,
    상기 카운트 신호를 상기 제 1 판단 신호에 동기시켜 출력하는 제 1 플립플롭; 및
    직렬 연결되어, 상기 제 1 플립플롭 출력을 상기 중간 신호들에 동기시켜 순차적으로 전달하여 제 2 판단 신호를 출력하는 적어도 두개의 제 2 플립플롭
    을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 3 항에 있어서,
    상기 캘리브레이션 동작 제어부는,
    상기 기준 발진 신호의 기준 주기 마다 활성화되는 플래그 신호를 생성하는 신호 래치부;
    상기 숏-텀 발진 신호의 주기를 카운팅하고, 카운팅된 수가 일정 수에 이르면 제 1 판단 신호를 생성하고, 이를 지연시켜 제 2 판단 신호를 생성하고, 상기 제 2 판단 신호 및 상기 플래그 신호에 응답하여 검출 신호를 출력하는 카운터 검출부; 및
    상기 제 2 판단 신호 및 상기 검출 신호에 응답하여, 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 캘리브레이션 제어부
    를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 카운터 검출부는,
    상기 숏-텀 발진 신호의 주기를 카운팅하는 카운터;
    상기 카운팅된 수가 일정 수에 도달하면 상기 숏-텀 발진 신호를 상기 제 1 판단 신호로 출력하는 제 1 판단 신호 생성부;
    상기 제 1 판단 신호를 지연하여 제 2 판단 신호를 생성하는 제 2 판단 신호 생성부; 및
    상기 플래그 신호를 상기 제 1 판단 신호에 동기시켜 상기 검출 신호로 출력하는 검출 신호 생성부
    를 포함하는 반도체 장치.
  16. 기준 주기로 발진하는 기준 발진 신호를 생성하는 단계;
    상기 기준 주기 보다 짧은 주기로 발진하는 숏-텀 발진 신호를 생성하는 단계;
    상기 기준 발진 신호 및 상기 숏-텀 발진 신호에 응답하여 상기 주기 조절 코드 혹은 캘리브레이션 코드를 출력하는 단계;
    상기 주기 조절 코드에 응답하여 상기 숏-텀 발진 신호의 주기를 조절하는 단계; 및
    상기 캘리브레이션 코드에 응답하여 다수의 지연부의 내부 지연값을 설정하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 주기 조절 코드 혹은 캘리브레이션 코드를 출력하는 단계는,
    상기 기준 주기가 상기 숏-텀 발진 신호의 주기의 N 배 보다 크면, 상기 주기 조절 코드출력하고, 상기 기준 주기가 상기 숏-텀 발진 신호의 주기의 N 배 보다 작거나 같으면, 상기 캘리브레이션 코드를 출력하는 반도체 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 주기 조절 코드 혹은 캘리브레이션 코드를 출력하는 단계는,
    상기 기준 발진 신호의 상기 기준 주기 마다 활성화되는 제 1 판단 신호를 생성하고, 상기 제 1 판단 신호를 지연시켜 제 2 판단 신호를 출력하는 단계;
    상기 숏-텀 발진 신호의 주기를 카운팅하여 카운트 신호를 발생하는 단계;
    상기 제 1 판단 신호와 상기 카운트 신호를 비교하여 검출 신호를 출력하는단계; 및
    상기 제 2 판단 신호 및 상기 검출 신호에 응답하여, 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제 1 판단 신호 및 상기 검출 신호에 응답하여, 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 단계는,
    상기 검출 신호가 비활성화된 상태에서 상기 제 1 판단 신호가 활성화되면 제 1 업데이트 신호를 출력하고, 상기 검출 신호가 활성화된 상태에서 상기 제 1 판단 신호가 활성화되면 제 2 업데이트 신호를 출력하는 단계;
    상기 제 1 업데이트 신호에 응답하여, 상기 주기 조절 코드를 출력하는 단계; 및
    상기 제 2 업데이트 신호에 응답하여, 상기 캘리브레이션 코드를 출력하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 기준 발진 신호의 기준 주기 마다 활성화되는 플래그 신호를 생성하는 단계;
    상기 숏-텀 발진 신호의 주기를 카운팅하고, 카운팅된 수가 일정 수에 이르면 제 1 판단 신호를 생성하고, 이를 지연시켜 제 2 판단 신호를 생성하는 단계;
    상기 제 2 판단 신호 및 상기 플래그 신호에 응답하여 검출 신호를 출력하는 단계; 및
    상기 제 2 판단 신호 및 상기 검출 신호에 응답하여, 상기 주기 조절 코드 혹은 상기 캘리브레이션 코드를 출력하는 단계
    를 포함하는 반도체 장치의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190020391A (ko) * 2017-08-21 2019-03-04 에스케이하이닉스 주식회사 주기조절회로

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190036259A (ko) * 2017-09-27 2019-04-04 에스케이하이닉스 주식회사 캘리브레이션 회로를 이용하는 전송 장치, 이를 포함하는 반도체 장치 및 시스템
KR102436360B1 (ko) * 2017-12-20 2022-08-25 에스케이하이닉스 주식회사 모니터링 회로를 구비하는 반도체 장치
KR20210069530A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 다위상 신호의 위상을 조절하는 반도체 장치
CN116825170B (zh) * 2023-08-31 2023-11-07 芯砺智能科技(上海)有限公司 晶粒到晶粒互连的自动校准架构和芯片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597730B1 (en) * 1999-11-03 2003-07-22 Northrop Grumman Corporation Satellite communication array transceiver
CN101739541B (zh) * 2008-11-12 2011-11-09 北京同方微电子有限公司 一种适用于pie编码的解码器
US8169270B2 (en) * 2009-05-07 2012-05-01 Qualcomm Incorporated Overlapping, two-segment capacitor bank for VCO frequency tuning
KR20110024236A (ko) * 2009-09-01 2011-03-09 삼성전자주식회사 위상 보정 방법, 위상 보정 회로, 및 이를 포함하는 신호 처리 장치
KR101097441B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 집적회로
WO2011104603A1 (ja) * 2010-02-23 2011-09-01 パナソニック電工株式会社 無線送受信器、無線通信装置及び無線通信システム
US9281828B2 (en) * 2011-06-10 2016-03-08 Broadcom Corporation Reference-less voltage controlled oscillator (VCO) calibration
KR20130072051A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 공정 변화의 측정이 가능한 집적회로
CN103455077B (zh) * 2012-05-31 2016-08-03 华为技术有限公司 一种自适应调整电压的方法、装置及系统
US8742815B2 (en) * 2012-06-20 2014-06-03 Qualcomm Incorporated Temperature-independent oscillators and delay elements
KR20140008745A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
US8786347B1 (en) * 2013-05-14 2014-07-22 Texas Instruments Incorporated Delay circuits for simulating delays based on a single cycle of a clock signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190020391A (ko) * 2017-08-21 2019-03-04 에스케이하이닉스 주식회사 주기조절회로
US10699762B2 (en) 2017-08-21 2020-06-30 SK Hynix Inc. Cycle control circuits

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