KR20090045582A - 듀티 사이클 보정 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 검출신호에 대응하는 지연시간을 소오스클럭신호에 반영하는 가변지연수단과, 상기 소오스클럭신호와 상기 가변지연수단의 출력신호에 응답하여 예정된 활성화 구간을 가지는 제1 및 제2 펄스신호를 생성하는 펄스신호 생성수단과, 상기 제1 및 제2 펄스신호에 응답하여 공통노드를 풀 업/다운 구동하는 구동수단과, 상기 공통노드의 출력신호에 응답하여 최종클럭신호를 출력하는 출력수단, 및 상기 최종클럭신호의 듀티 비를 검출하고 이에 대응하는 상기 검출신호를 출력하는 검출수단을 구비하는 듀티 싸이클 보정 회로를 제공한다.
듀티 싸이클 보상 회로, 풀 업 트랜지스터, 풀 다운 트랜지스터

Description

듀티 사이클 보정 회로와 그의 구동 방법{DUTY CYCLE CORRECTION CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전압으로 공급되는 전원에서도 안정적인 동작이 보장된 듀티 싸이클 보정 회로(Duty Cycle Corrector circuit : DCC)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 대용량화, 고속화, 및 저전력화를 위한 방향으로 발전하고 있다. 이 중 고속화를 달성하기 위한 일환으로 반도체 소자는 점점 높은 주파수의 외부클럭신호에 응답하여 동작하게끔 설계되고 있다.
요즈음에는 외부클럭신호의 주파수가 기가 헤르쯔(GHz) 이상까지 높아지고 있으며, 반도체 소자가 높은 주파수의 외부클럭신호에 응답하여 정확하게 동작하려면 외부클럭신호의 품질이 매우 중요하다고 할 수 있다. 다시 말하면, 입력되는 외부클럭신호에 지터(jitter) 성분이 많거나 듀티 비가 50:50에서 많이 벗어나는 경 우, 반도체 소자 내부 회로의 동작 타이밍이 틀어져서 안정적인 회로 동작을 보장할 수 없게 된다.
이를 막기 위하여 반도체 소자 내에는 듀티 비를 50:50에 맞게 보정하기 위한 듀티 싸이클 보정 회로가 구비된다.
도 1은 종래기술에 따른 듀티 싸이클 보정 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 듀티 싸이클 보정 회로는 제1 지연부(110)와, 제1 및 제2 풀 업 구동부(120A, 120B)와, 가변지연부(130)와, 제2 지연부(140)와, 제1 및 제2 풀 다운 구동부(150A, 150B)와, 래칭부(160)와, 출력부(170), 및 듀티 비 검출부(180)를 구비한다.
제1 지연부(110)는 세 개의 인버터로 구성되며, 외부클럭신호(CLK_EXT)를 반전하는 제1 인버터(INV1)의 출력신호에 예정된 지연시간을 반영한다.
제1 풀 업 구동부(120A)는 제1 PMOS 트랜지스터(PM1)로 구성되며 제1 지연부(110)의 출력신호에 응답하여 턴 온(turn on)/턴 오프(turn off)동작하고, 제2 풀 업 구동부(120B)는 제2 PMOS 트랜지스터(PM2)로 구성되며 제1 인버터(INV1)의 출력신호에 응답하여 턴 온/턴 오프 동작한다. 여기서, A 노드는 제1 및 제2 풀 업 구동부(120A, 120B)에 의해 풀 업(pull up) 구동된다.
가변지연부(130)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영하기 위한 것으로, 다수의 지연 셀(도시되지 않음.)로 구성된다. 참고적으로, 다수의 지연 셀의 개수는 n 개의 검출신호(DET)에 대응한다.
제2 지연부(140)는 세 개의 인버터로 구성되며, 가변지연부(130)의 출력신호에 예정된 지연시간을 반영한다.
제1 풀 다운 구동부(150A)는 제1 NMOS 트랜지스터(NM1)로 구성되며 제2 지연부(140)의 출력신호에 응답하여 턴 온/턴 오프 동작하고, 제2 풀 다운 구동부(150B)는 제2 NMOS 트랜지스터(NM2)로 구성되며 가변지연부(130)의 출력신호에 응답하여 턴 온/턴 오프 동작한다. 여기서, A 노드는 제1 및 제2 풀 다운 구동부(150A, 150B)에 의해 풀 다운(pull down) 구동된다.
래칭부(160)는 제1 및 제2 풀 업 구동부(120A, 120B)와 제1 및 제2 풀 다운 구동부(150A, 150B)에 의해 풀 업/다운 구동된 A 노드를 래칭(latching)하고, 출력부(170)는 A 노드의 출력신호를 최종클럭신호(CLK_OUT)로서 출력한다.
듀티 비 검출부(180)는 최종클럭신호(CLK_OUT)의 듀티 비를 검출하고 이에 대응하는 검출신호(DET)를 출력한다. 여기서, 검출신호(DET)는 최종클럭신호(CLK_OUT)의 듀티 비에 대응하는 n 개의 비트신호이다.
여기서, 가변지연부(130)와, 듀티 비 검출부(180)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 여기서 구체적으로 설명하지 않는다.
이하, 듀티 싸이클 보정 회로의 간단한 동작설명을 살펴보기로 한다.
외부클럭신호(CLK_EXT)가 논리'로우(low)'에서 논리'하이(high)'로 천이할 때 제2 PMOS 트랜지스터(PM2)는 턴 온되고, 이미 턴 온된 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)에 의해 A 노드는 풀 업 구동된다. 이어서, 제1 PMOS 트랜지스터(PM1)는 제1 지연부(110)에서 반영되는 지연시간 이후 턴 오프된다.
한편, 가변지연부(130)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영한다. 제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 위에서 설명한 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 유사하게 동작한다. 즉, 가변지연부(130)의 출력신호가 논리'로우'에서 논리'하이'로 천이할 때 제2 NMOS 트랜지스터(NM1)는 턴 온되고, 이미 턴 온된 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)에 의해 A 노드는 풀 다운 구동된다. 이어서, 제1 NMOS 트랜지스터(NM1)는 제2 지연부(140)에서 반영되는 지연시간 이후 턴 오프된다.
래칭부(160)는 A 노드를 래칭하고, 출력부(170)는 이를 최종클럭신호(CLK_OUT)로서 출력한다. 듀티 비 검출부(180)는 최종클럭신호(CLK_OUT)의 듀티 비에 대응하는 검출신호(DET)를 생성하고, 가변지연부(130)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영한다.
설명의 편의를 위해, 검출신호(DET)가 3비트이고 가변지연부(130)가 이에 대응하는 3개의 지연 셀로 구성된다고 가정하기로 한다. 여기서, 지연 셀 각각은 대응하는 검출신호에 응답하여 외부클럭신호(CLK_EXT)에 해당하는 지연시간을 반영한다. 또한, 듀티 비 검출부(180)에서 최초 출력되는 검출신호(DET)가 '011'이고, 이에 따라 가변지연부(130)의 세 개의 지연 셀 중 두 개만 외부클럭신호(CLK_EXT)에 지연시간을 반영한다고 가정하기로 한다.
우선, 최종클럭신호(CLK_OUT)는 듀티 비가 틀어져서 논리'하이'구간이 논리' 로우'구간보다 긴 경우와 논리'로우'구간이 논리'하이'구간보다 긴 경우가 발생할 수 있다.
첫 번째 경우인 논리'하이'구간이 논리'로우'구간보다 긴 경우, 듀티 비 검출부(180)는 이를 검출하여 '001'의 검출신호(DET)를 출력하고, 이에 따라 가변지연부(130)의 세 개의 지연 셀 중 한 개만 외부클럭신호(CLK_EXT)에 지연시간을 반영한다. 때문에, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 A 노드를 조금 더 빠른 시점에 풀 다운 구동하게 된다. 결국, 최종클럭신호(CLK_OUT)의 논리'하이'구간은 이전보다 줄어들게 된다.
두 번째 경우인 논리'로우'구간이 논리'하이'구간보다 긴 경우, 듀티 비 검출부(180)는 이를 검출하여 '111'의 검출신호(DET)를 출력하고, 이에 따라 가변지연부(130)의 세 개의 지연 셀 모두 외부클럭신호(CLK_EXT)에 지연시간을 반영한다. 때문에, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 A 노드를 조금 더 느린 시점에 풀 다운 구동하게 된다. 결국, 최종클럭신호(CLK_OUT)의 논리'하이'구간은 이전보다 늘어나게 된다.
다시 설명하면, 검출신호(DET)에 응답하여 가변지연부(130)에서 외부클럭신호(CLK_EXT)에 반영하는 지연시간은 최종클럭신호(CLK_OUT)가 논리'하이'에서 논리'로우'로 천이하는 시점을 결정하게 된다. 듀티 싸이클 보상 회로는 위와 같은 동작을 통해 듀티 비가 50:50으로 보장된 최종클럭신호(CLK_OUT)를 출력하게 된다.
한편, A 노드의 풀 업 동작시 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)는 매우 짧은 시간 동안 동시에 턴 온되어 A 노드를 풀 업 구동한다. 여 기서, 제1 PMOS 트랜지스터(PM1)는 외부전원전압단(VDD)과 B 노드 사이에 소오스-드레인 경로가 형성되고, 제1 지연부(110)의 출력신호를 게이트로 입력받는다. 또한, 제2 PMOS 트랜지스터(PM2)는 B 노드와 A 노드사이에 소오스-드레인 경로가 형성되고, 제1 인버터(INV1)의 출력신호를 게이트로 입력받는다.
제1 PMOS 트랜지스터(PM1)가 턴 온되면 B 노드는 외부전원전압에서 제1 PMOS 트랜지스터(PM1)에 의해 전압 강하된 전압레벨을 가지게 된다. 즉, 제2 PMOS 트랜지스터(PM2)는 외부전원전압보다 낮은 전압을 인가받는 상황에서 동작하게 된다. 때문에, 요즈음 외부전원전압이 점점 낮아지는 추세에서 B 노드의 전압레벨 역시 낮아지고 이에 따라 제2 PMOS 트랜지스터(PM2)는 원하는 시점에 원하는 동작을 못하게 된다.
이는 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)가 동시에 턴 온되지 못함을 의미하며, A 노드가 풀 업되지 않음을 의미한다. 결국, 최종클럭신호(CLK_OUT)에 A 노드의 풀 업 동작에 의한 천이 시점이 반영되지 않게 되는 문제점이 발생한다. 이어서, A 노드의 풀 다운 동작을 관여하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)도 마찬가지로 외부전원전압이 점점 낮아짐에 따른 문제점이 발생하게 된다.
전술한 바와 같이 A 노드를 풀 업 구동하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 A 노드를 풀 다운 구동하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 외부전원전압이 점점 낮아짐에 따라 원하는 동작을 보장하지 못하게 된다. 결국, 종래 기술에 따른 듀티 싸이클 보정 회로는 듀티 비를 보정 하는 원래의 목적을 달성하지 못할 뿐 아니라 외부클럭신호(CLK_EXT)의 클럭 정보마저 없애는 결과를 초래하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 낮은 외부전원전압을 사용하더라도 원하는 듀티 비의 클럭신호를 출력할 수 있는 듀티 싸이클 보정 회로를 제공하는데 그 목적이 있다.
또한, 최소한의 전원을 인가받아 출력되는 클럭신호의 듀티 비를 보정할 수 있는 듀티 싸이클 보정 회로의 구동 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 검출신호에 대응하는 지연시간을 소오스클럭신호에 반영하는 가변지연수단; 상기 소오스클럭신호와 상기 가변지연수단의 출력신호에 응답하여 예정된 활성화 구간을 가지는 제1 및 제2 펄스신호를 생성하는 펄스신호 생성수단; 상기 제1 및 제2 펄스신호에 응답하여 공통노드를 풀 업/다운 구동하는 구동수단; 상기 공통노드의 출력신호에 응답하여 최종클럭신호를 출력하는 출력수단; 및 상기 최종클럭신호의 듀티 비를 검출하고 이에 대응하는 상기 검출신호를 출력하는 검출수단을 구비하는 듀티 싸이클 보정 회로가 제공된다.
본 발명은 풀 업 구동을 위한 풀 업 펄스신호와 풀 다운 구동을 위한 풀 다운 펄스신호를 생성하는 펄스신호 생성부를 구비하고, 풀 업 펄스신호에 응답하는 하나의 풀 업 구동부와 풀 다운 펄스신호에 응답하는 하나의 풀 다운 구동부를 구 비함으로써, 외부전원전압이 점점 낮아지는 상황에서도 최소한의 전원을 사용하여 원하는 듀티 비의 클럭신호를 출력할 수 있다.
전술한 본 발명은 고전압 전원을 사용하는 회로뿐만 아니라 저전압 전원을 사용하는 회로에도 호환 가능하며, 원하는 듀티 비를 가지는 클럭신호를 출력할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 듀티 싸이클 보정 회로(DCC)를 설명하기 위한 도면이다.
도 2를 참조하면, 듀티 싸이클 보정 회로(DCC)는 풀 업 펄스신호 생성부(210)와, 풀 업 구동부(220)와, 가변지연부(230)와, 풀 다운 펄스신호 생성부(240)와, 풀 다운 구동부(250)와, 래칭부(260)와, 출력부(270), 및 듀티 비 검출부(280)를 구비할 수 있다.
풀 업 펄스신호 생성부(210)는 외부클럭신호(CLK_EXT)에 응답하여 예정된 활성화 구간을 가지는 풀 업 펄스신호(PUL_UP)를 생성하기 위한 것으로, 외부클럭신 호(CLK_EXT)에 예정된 활성화 구간에 대응하는 지연시간을 반영하기 위한 제1 지연부(212)와, 외부클럭신호(CLK_EXT)와 제1 지연부(212)의 출력신호에 응답하여 풀 업 펄스신호(PUL_UP)를 출력하는 제1 출력부(214)를 구비할 수 있다.
여기서, 풀 업 펄스신호(PUL_UP)는 외부클럭신호(CLK_EXT)의 라이징 에지(rising edge)에 응답하여 논리'로우'로 활성화되고, 제1 지연부(212)의 출력신호에 응답하여 논리'하이'로 비활성화되는 신호로, 활성화 구간이 외부클럭신호(CLK_EXT)의 ½ 주기 이하인 것이 바람직하다.
풀 업 구동부(220)는 풀 업 펄스신호(PUL_UP)에 응답하여 A 노드를 풀 업 구동하기 위한 것으로, 외부전원전압단(VDD)과 A 노드 사이에 소오스-드레인 경로가 형성되고 풀 업 펄스신호(PUL_UP)를 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)를 구비할 수 있다.
가변지연부(230)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영하기 위한 것으로, 다수의 지연 셀(도시되지 않음.)로 구성된다. 참고적으로, 다수의 지연 셀의 개수는 n 개의 검출신호(DET)에 대응한다.
풀 다운 펄스신호 생성부(240)는 가변지연부(230)의 출력신호에 응답하여 예정된 활성화 구간을 가지는 풀 다운 펄스신호(PUL_DN)를 생성하기 위한 것으로, 가변지연부(230)의 출력신호에 예정된 활성화 구간에 대응하는 지연시간을 반영하기 위한 제2 지연부(242)와, 가변지연부(230)의 출력신호와 제2 지연부(242)의 출력신호에 응답하여 풀 다운 펄스신호(PUL_DN)를 출력하는 제2 출력부(244)를 구비할 수 있다.
여기서, 풀 다운 펄스신호(PUL_DN)는 가변지연부(230)의 출력신호의 라이징 에지에 응답하여 논리'하이'로 활성화되고, 제2 지연부(242)의 출력신호에 응답하여 논리'로우'로 비활성화되는 신호로, 이 역시 활성화 구간이 외부클럭신호(CLK_EXT)의 ½ 주기 이하인 것이 바람직하다.
풀 다운 구동부(250)는 풀 다운 펄스신호(PUL_DN)에 응답하여 A 노드를 풀 다운 구동하기 위한 것으로, A 노드와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 풀 다운 펄스신호(PUL_DN)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다.
래칭부(260)는 풀 업 구동부(220)와 풀 다운 구동부(250)에 의해 풀 업/다운 구동된 A 노드를 래칭하고, 출력부(270)는 A 노드의 출력신호를 최종클럭신호(CLK_OUT)로서 출력한다.
듀티 비 검출부(280)는 최종클럭신호(CLK_OUT)의 듀티 비를 검출하고 이에 대응하는 검출신호(DET)를 출력한다. 여기서, 검출신호(DET)는 최종클럭신호(CLK_OUT)의 듀티 비에 대응하는 n 개의 비트신호이다.
본 발명에 따르면, A 노드를 풀 업 구동하기 위한 풀 업 펄스신호(PUL_UP)를 생성하는 풀 업 펄스신호 생성부(210)와 A 노드를 풀 다운 구동하기 위한 풀 다운 펄스신호(PUL_DN)를 생성하는 풀 다운 펄스신호 생성부(240)를 구비하고, 풀 업 펄스신호(PUL_UP)에 응답하는 하나의 풀 업 구동부(220)와 풀 다운 펄스신호(PUL_DN)에 응답하는 하나의 풀 다운 구동부(250)를 구비함으로써, 낮은 외부전원전압(VDD) 상황에서도 원하는 듀티 비의 최종클럭신호(CLK_OUT)를 출력할 수 있다.
이하, 듀티 싸이클 보정 회로(DCC)의 간단한 동작설명을 살펴보기로 한다.
외부클럭신호(CLK_EXT)가 논리'로우'에서 논리'하이'로 천이할 때, 풀 업 펄스신호(PUL_UP)에 응답하여 풀 업 구동부(220)의 제3 PMOS 트랜지스터(PM3)가 턴 온되고 A 노드는 풀 업 구동된다. 이어서, 풀 업 펄스신호(PUL_UP)의 예정된 활성화 구간 이후에 제3 PMOS 트랜지스터(PM3)가 턴 오프된다.
한편, 가변지연부(230)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영한다. 풀 다운 구동부(250)의 제3 NMOS 트랜지스터(NM3)는 위에서 설명한 제3 PMOS 트랜지스터(PM3)와 유사하게 동작한다. 즉, 가변지연부(230)의 출력신호가 논리'로우'에서 논리'하이'로 천이할 때, 제3 NMOS 트랜지스터(NM3)는 턴 온되고 A 노드는 풀 다운 구동된다. 이어서, 풀 다운 펄스신호(PUL_DN)의 예정된 활성화 구간 이후에 제3 NMOS 트랜지스터(NM3)가 턴 오프된다.
래칭부(260)는 풀 업/풀 다운 구동된 A 노드를 래칭하고, 출력부(270)는 이를 최종클럭신호(CLK_OUT)로 출력한다. 듀티 비 검출부(280)는 최종클럭신호(CLK_OUT)의 듀티 비에 대응하는 검출신호(DET)를 생성하고, 가변지연부(230)는 검출신호(DET)에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영한다.
여기서, 듀티 비 검출부(280)와, 가변지연부(230)의 동작은 종래기술과 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
전술한 바와 같이, 종래 기술에 따른 듀티 싸이클 보상 회로는 A 노드를 풀 업/풀 다운 구동하는데 있어서 각각 두 개의 트랜지스터를 구비하였기 때문에, 외부전원전압의 최소한의 전압레벨은 4개의 트랜지스터에 대응하는 전압레벨을 포함해야만 했다. 하지만 본 발명에 따른 듀티 싸이클 보상 회로는 A 노드를 풀 업/ 풀 다운 구동하는데 있어서 각각 한 개의 트랜지스터를 구비할 수 있기 때문에, 보다 낮은 외부전원전압을 인가하는 것이 가능하다.
결국, 본 발명에 따른 듀티 싸이클 보상 회로는 고전압 전원을 사용하는 회로뿐만 아니라 저전압 전원을 사용하는 회로에 장착하여도 안정적인 회로 동작을 통해 원하는 듀티 비를 가지는 최종클럭신호(CLK_OUT)를 출력할 수 있다.
본 발명의 기술 사상은 전술한 바람직한 실시 예에 따라 구체적으로 기술되었으나, 전술한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시 예에서는 가변지연부(230)의 출력신호가 풀 다운 펄스신호 생성부(240)에 제공되는 경우를 일례로 들어 설명하였으나, 본 발명은 가변지연부(230)의 출력신호가 풀 업 펄스신호 생성부(210)에 제공되는 경우에도 적용될 수 있다. 뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시 예에서는 검출신호(DET)가 다수의 비트신호를 포함하는 것을 일례로 들어 설명하였으나, 본 발명은 검출신호(DET)가 최종클럭신호(CLK_OUT)의 듀티 비에 대응하는 전압레벨을 포함하는 것에도 적용할 수 있으며, 이때 가변지연부(130)는 검출신호(DET)의 전압레벨에 대응하는 지연시간을 외부클럭신호(CLK_EXT)에 반영하기만 하면 된다.
도 1은 종래기술에 따른 듀티 싸이클 보정 회로(DCC)를 설명하기 위한 도면.
도 2는 본 발명에 따른 듀티 싸이클 보정 회로(DCC)를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
210 : 풀 업 펄스신호 생성부 220 : 풀 업 구동부
230 : 가변지연부 240 : 풀 다운 펄스신호 생성부
250 : 풀 다운 구동부 260 : 래칭부
270 : 출력부 280 : 듀티 비 검출부

Claims (12)

  1. 검출신호에 대응하는 지연시간을 소오스클럭신호에 반영하는 가변지연수단;
    상기 소오스클럭신호와 상기 가변지연수단의 출력신호에 응답하여 예정된 활성화 구간을 가지는 제1 및 제2 펄스신호를 생성하는 펄스신호 생성수단;
    상기 제1 및 제2 펄스신호에 응답하여 공통노드를 풀 업/다운 구동하는 구동수단;
    상기 공통노드의 출력신호에 응답하여 최종클럭신호를 출력하는 출력수단; 및
    상기 최종클럭신호의 듀티 비를 검출하고 이에 대응하는 상기 검출신호를 출력하는 검출수단
    을 구비하는 듀티 싸이클 보정 회로.
  2. 제1항에 있어서,
    상기 공통노드의 출력신호를 래칭하는 래칭수단을 더 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 펄스신호 생성수단은,
    상기 소오스클럭신호 또는 상기 가변지연수단의 출력신호를 입력받아 상기 제1 펄스신호를 생성하는 제1 펄스신호 생성부와,
    상기 소오스클럭신호 또는 상기 가변지연수단의 출력신호를 입력받아 상기 제2 펄스신호를 생성하는 제2 펄스신호 생성부를 구비하며,
    상기 소오스클럭신호와 상기 가변지연수단의 출력신호가 상기 제1 및 제2 펄스신호 생성부에 서로 다르게 입력되는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  4. 제3항에 있어서,
    상기 제1 펄스신호 생성수단은,
    상기 예정된 활성화 구간에 대응하는 지연시간을 입력신호에 반영하는 제1 지연부와,
    상기 입력신호와 상기 제1 지연부의 출력신호에 응답하여 상기 제1 펄스신호를 출력하는 제1 출력부를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  5. 제3항에 있어서,
    상기 제2 펄스신호 생성수단은,
    상기 예정된 활성화 구간에 대응하는 지연시간을 입력신호에 반영하는 제2 지연부와,
    상기 입력신호와 상기 제2 지연부의 출력신호에 응답하여 상기 제2 펄스신호를 생성하는 제2 출력부를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 펄스신호와 상기 제2 펄스신호는 상기 소오스클럭신호의 클럭 에지에 응답하여 활성화되는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 구동수단은,
    상기 제1 펄스신호에 응답하여 상기 공통노드를 풀 업 구동하는 풀 업 구동부와,
    상기 제2 펄스신호에 응답하여 상기 공통노드를 풀 다운 구동하는 풀 다운 구동부를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  8. 제1항 또는 제2항에 있어서,
    상기 검출신호는 상기 최종클럭신호의 듀티 비에 대응하는 다수의 비트신호를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  9. 제8항에 있어서,
    상기 가변지연수단은,
    상기 다수의 비트신호에 대응하는 다수의 지연셀을 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  10. 제1항 또는 제2항에 있어서,
    상기 검출신호는 상기 최종클럭신호의 듀티 비에 대응하는 전압레벨을 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  11. 제10항에 있어서,
    상기 가변지연수단은 상기 검출신호의 전압레벨에 대응하는 지연시간을 상기 소오스클럭신호에 반영하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
  12. 제1항 또는 제2항에 있어서,
    상기 예정된 활성화 구간은 상기 소오스클럭신호의 ½ 주기 이하인 것을 특징으로 하는 듀티 싸이클 보정 회로.
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