JP6775640B2 - グレイコードカウンタ - Google Patents

Description

本発明は、クロック信号からグレイコードを生成するグレイコードカウンタに関する。

引用文献１には、各々グレイコードを生成する複数の回路ブロックを備え、複数の回路ブロックからのグレイコードを統合して、多ビットのグレイコードを出力するグレイコードカウンタが開示されている。

特開平６−５３８１８号公報（１９９４年２月２５日公開）

引用文献１においては、カウント可能な最大ビット数を増加させるために、上述の複数の回路ブロックの個数を増加させた場合、当該回路ブロックの増加数に応じて、消費電力が単調に増加する問題がある。

（１）本発明の一実施形態は、入力されるクロック信号に基づいてグレイコードを生成するグレイコード生成回路を備えた複数の回路ブロックを備え、複数の前記回路ブロックそれぞれから出力されたグレイコードを、１以上の各桁にそれぞれ対応させることによって統合した出力グレイコードを出力するグレイコードカウンタであって、
複数の前記回路ブロックの少なくとも１つが、入力されるクロック信号に基づいて、次段の前記回路ブロックに入力するクロック信号を生成するクロック信号生成回路と、
すべての前記回路ブロックからのグレイコードを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する同期回路とを備えるグレイコードカウンタ。

（２）また、本発明のある実施形態は、上記（１）の構成に加え、ｎを２以上の整数として、各前記回路ブロックが、自身に入力されるクロック信号に基づいて、最小値から最大値までを周期的に変動するｎビットのグレイコードを出力し、前記回路ブロックの少なくとも１つが、自身に入力されるクロック信号よりも、２のｎ乗倍の周期を有するクロック信号を次段の前記回路ブロックに入力するグレイコードカウンタ。

（３）また、本発明のある実施形態は、上記（２）の構成に加え、ｍを２以上の整数として、ｍ個の前記回路ブロックを備え、１段目からｍ段目までの前記回路ブロックからのグレイコードを、順に１以上の各桁にそれぞれ対応させることによって統合して、ｎ×ｍビットの出力グレイコードを出力するグレイコードカウンタ。

（４）また、本発明のある実施形態は、入力されるクロック信号に基づいてグレイコードを生成するグレイコード生成回路を備えた複数の回路ブロックを備え、複数の前記回路ブロックそれぞれから出力されたグレイコードを、１以上の各桁にそれぞれ対応させることによって統合した出力グレイコードを出力するグレイコードカウンタであって、複数の前記回路ブロックの少なくとも１つが、入力されるクロック信号に基づいて、次段の前記回路ブロックに入力するクロック信号を生成するクロック信号生成回路を備え、２段目以降の前記回路ブロックの少なくとも１つの前記回路ブロックが、前段までの前記回路ブロックからのグレイコードと、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号とを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する同期回路をそれぞれ備えるグレイコードカウンタ。

（５）また、本発明のある実施形態は、上記（４）の構成に加え、前記同期回路が、前段までの前記回路ブロックからのグレイコードと、自身を備えた前記回路ブロックにおいて出力されるグレイコードとを１以上の各桁にそれぞれ対応させることによって統合したグレイコードを生成するグレイコードカウンタ。

（６）また、本発明のある実施形態は、上記（４）の構成に加え、前段の前記回路ブロックから入力されるクロック信号に対する、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号との遅延と同等の遅延を、前段の前記回路ブロックから入力されるグレイコードに発生させる遅延回路と、遅延回路によって遅延された遅延グレイコードと、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号とを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する１段以上のフリップフロップ回路とをさらに備え、最終段の前記フリップフロップ回路に入力される信号は、１段目の前記回路ブロックに入力されるクロック信号に対して、遅延が低減されているグレイコードカウンタ。

本発明の一態様によれば、回路ブロックの増加に伴う、消費電力の増加を低減したグレイコードカウンタを提供できる。

本発明の実施形態１に係るグレイコードカウンタのブロック図である。 本発明の実施形態１に係る回路ブロックの等価回路図である。 本発明の実施形態２に係るグレイコードカウンタのブロック図である。 本発明の実施形態３に係るグレイコードカウンタのブロック図である。 本発明の実施形態４に係るグレイコード生成部のブロック図である。

〔実施形態１〕
本明細書において、各図面の回路の信号線に付された符号は、当該信号線に印加された信号を示すものとする。また、後述するリセット信号ＲＳＴ０が印加される信号線等、各図面の信号線の一部は省略されている場合がある。なお、各図面の回路の信号線のうち、細線にて示す信号線には、１ビットのみの情報を有する信号が印加され、太線にて示す信号線には、複数ビットの情報を有する信号が印加される。
（グレイコードカウンタの構成概要）
図１は、本実施形態に係るグレイコードカウンタ１のブロック図である。本実施形態に係るグレイコードカウンタ１は、入力されたクロック信号に基づいて、当該クロック信号のクロック回数に対応するグレイコードを出力する。本実施形態においては、グレイコードカウンタ１に入力されるクロック信号を入力クロック信号ＣＫ０、グレイコードカウンタ１が出力するグレイコードを出力グレイコードＤ０とする。

グレイコードカウンタ１は、複数の回路ブロックを備える。本実施形態においては、例として、グレイコードカウンタ１が、３つの回路ブロック１１、１２、および１３を備える。以下、本明細書においては、特に指定の無い限り、回路ブロック１１について説明を行い、同一の構成を他の回路ブロックについても適用できるとする。

回路ブロック１１は、リセット信号入力部ＲＳＴと、クロック信号入力部ＣＫＲと、クロック信号出力部ＣＫＧと、グレイコード出力部ＤＧとを備える。

回路ブロック１１のクロック信号入力部ＣＫＲには、グレイコードカウンタ１に入力される入力クロック信号ＣＫ０が入力される。回路ブロック１１は、入力クロック信号ＣＫ０に基づいて、クロック信号出力部ＣＫＧからのクロック信号ＣＫ１と、グレイコード出力部ＤＧからのグレイコードＤ１とを出力する。クロック信号ＣＫ１とグレイコードＤ１との詳細な生成方法は後に詳述する。

クロック信号ＣＫ１は、次段の回路ブロック１２のクロック信号入力部ＣＫＲに入力される。回路ブロック１２以降の回路ブロックにおいては、クロック信号入力部ＣＫＲに入力されたクロック信号から、クロック信号出力部ＣＫＧからのクロック信号と、グレイコード出力部ＤＧからのグレイコードとを、回路ブロック１１と同様に出力する。

グレイコードカウンタ１は、各々の回路ブロックのリセット信号入力部ＲＳＴに、リセット信号ＲＳＴ０を入力してもよい。リセット信号ＲＳＴ０が入力された回路ブロックにおいては、当該回路ブロックにおける出力信号のビット値がリセットされてもよい。
（一段目のグレイコードビットおよびクロック信号）
本実施形態における回路ブロック１１が出力するグレイコードＤ１およびクロック信号ＣＫ１について、下記表１を参照して詳細に説明する。表１は、回路ブロック１１が出力するグレイコードＤ１およびクロック信号ＣＫ１を、入力クロック信号ＣＫ０の変化と併せて示す表である。

なお、本実施形態においては、信号の状態を、ハイの信号を１、ローの信号を０として、ビット値に置き換えて示す。また、入力クロック信号ＣＫ０は、ビット値として、１と０とを交互にとる１ビットの信号であり、入力クロック信号ＣＫ０のビット値が０から１に変化する際に、カウントが１上昇するものとする。また、本実施形態においては、各回路ブロックは２ビットのグレイコードを出力するものとする。

なお、表１における「カウント」の欄は、入力クロック信号ＣＫ０の変化に伴いカウントされたカウント数を、１０進法にて示したものである。また、表１における「Ｄ１０」および「Ｄ１１」の欄は、回路ブロック１１が出力したグレイコードの０桁目および１桁目である、グレイコードビットＤ１０およびＤ１１のビット値を示す。表１における「ＣＫ１」は、回路ブロック１１から出力され、回路ブロック１２に入力されるクロック信号ＣＫ１のビット値を示す。

本実施形態においては、各回路ブロックが、入力されるクロック信号に基づいて、最小値から最大値までを周期的に変動するグレイコードを出力する。そのため、回路ブロック１１においては、表１に示すように、カウント０から３にかけて、グレイコードが０から３に順に上昇し、カウント４から７にかけて、３から０に順にグレイコードが減少している。この後のカウントにおいても、回路ブロック１１は、同一の周期にてグレイコードを出力する。

さらに、回路ブロックが出力するグレイコードのビット数を２以上の整数であるｎとすると、本実施形態における回路ブロックは、入力されるクロック信号と比較して、２のｎ乗倍の周期を有するクロック信号を出力する。例えば、回路ブロック１１が出力するグレイコードのビット数は２ビットである。したがって、回路ブロック１１においては、入力される入力クロック信号ＣＫ０と比較して、２の２乗倍、すなわち、４倍の周期を有するクロック信号ＣＫ１が、回路ブロック１１から出力される。このため、クロック信号ＣＫ１のビット値は、表１の「ＣＫ１」の欄に示す通りとなる。
（回路ブロックの構成概要）
このようなグレイコードＤ１およびクロック信号ＣＫ１を生成する回路ブロック１１の具体的な回路の例を、図２の等価回路図にて示す。なお、グレイコードビットＤ１０およびＤ１１とクロック信号ＣＫ１とのビット値を反転した否定信号を、それぞれ、否定グレイコードビットＤ１０ＢおよびＤ１１Ｂと否定クロック信号ＣＫ１Ｂとする。

回路ブロック１１は、図２に示すように、グレイコード生成回路２０と、クロック信号生成回路２１とを備える。グレイコード生成回路２０は、フリップフロップ回路３１と、フリップフロップ回路３２と、論理回路４０とを備える。クロック信号生成回路２１は、フリップフロップ回路３３を備える。

論理回路４０は、ＮＡＮＤ回路４１、４２、４３、および４４を備える。ＮＡＮＤ回路４１に、否定グレイコードビットＤ１０ＢとグレイコードビットＤ１１とを入力することにより、ＮＡＮＤ回路４１から出力信号ＮＳ１が得られる。ＮＡＮＤ回路４２に、グレイコードビットＤ１１と否定クロック信号ＣＫ１Ｂとを入力することにより、ＮＡＮＤ回路４２から出力信号ＮＳ２が得られる。ＮＡＮＤ回路４３に、グレイコードビットＤ１０と否定グレイコードビットＤ１１Ｂとクロック信号ＣＫ１とを入力することにより、ＮＡＮＤ回路４３から出力信号ＮＳ３が得られる。ＮＡＮＤ回路４４に、出力信号ＮＳ１と出力信号ＮＳ２と出力信号ＮＳ３とを入力することにより、ＮＡＮＤ回路４４から出力信号ＮＳ４が得られる。

フリップフロップ回路３１、３２、および３３は、何れも、クロックの立ち上がりに同期して入力信号を出力および保持する、Ｄタイプのフリップフロップ回路である。フリップフロップ回路３１、３２、および３３は、それぞれ、信号入力部Ｄと、信号出力部Ｑと、否定信号出力部ＱＢと、クロック信号入力部ＣＫＲと、リセット信号入力部ＲＳＴとを備える。

フリップフロップ回路３１、３２、および３３における、クロック信号入力部ＣＫＲには、自身の回路ブロックに入力されるクロック信号が入力される。本実施形態においては、回路ブロック１１に入力される入力クロック信号ＣＫ０が、各フリップフロップ回路のクロック信号入力部ＣＫＲに入力される。同様に、各フリップフロップ回路のリセット信号入力部ＲＳＴには、リセット信号ＲＳＴ０が入力されてもよい。

フリップフロップ回路３１の信号入力部Ｄには、次段の回路ブロックに入力されるクロック信号が入力される。本実施形態においては、回路ブロック１２に入力されるクロック信号ＣＫ１が、フリップフロップ回路３１の信号入力部Ｄに入力される。この結果、フリップフロップ回路３１の信号出力部Ｑからは、グレイコードビットＤ１０が出力され、同様に、フリップフロップ回路３１の否定信号出力部ＱＢからは、否定グレイコードビットＤ１０Ｂが出力される。

フリップフロップ回路３２の信号入力部Ｄには、論理回路４０の出力信号が入力される。本実施形態においては、論理回路４０から出力された出力信号ＮＳ４が入力される。この結果、フリップフロップ回路３２の信号出力部Ｑからは、グレイコードビットＤ１１が出力され、同様に、フリップフロップ回路３２の否定信号出力部ＱＢからは、否定グレイコードビットＤ１１Ｂが出力される。

フリップフロップ回路３３の信号入力部Ｄには、否定グレイコードビットＤ１０Ｂが入力される。この結果、フリップフロップ回路３３の信号出力部Ｑからは、クロック信号ＣＫ１が出力され、同様に、フリップフロップ回路３１の否定信号出力部ＱＢからは、否定クロック信号ＣＫ１Ｂが出力される。

上述のように生成されたグレイコードビットＤ１０を０桁目、グレイコードビットＤ１１を１桁目として統合することにより、グレイコードＤ１が得られる。したがって、グレイコード生成回路２０がグレイコードＤ１を生成し、クロック信号生成回路２１がクロック信号ＣＫ１を生成する。ゆえに、回路ブロック１１から、グレイコードＤ１とクロック信号ＣＫ１とが出力される。

なお、表１に示す値を有するグレイコードＤ１およびクロック信号ＣＫ１を生成する回路ブロック１１の具体的な回路構成は、状態遷移図またはカルノー図等を使用して求めることが可能である。また、本実施形態においては、回路ブロック１１が２ビットのグレイコードＤ１を出力する例を挙げたが、回路ブロック１１は、これよりも多ビットのグレイコードを出力してもよい。この場合においても、状態遷移図またはカルノー図等を使用した一般的な求め方により、回路ブロック１１を設計することができる。
（二段目の回路ブロック）
本実施形態において、回路ブロック１２は、回路ブロック１１と同一の構成を備える。ここで、回路ブロック１２に入力されるクロック信号ＣＫ１は、入力クロック信号ＣＫ０の４倍の周期を有する。このため、回路ブロック１２から出力されるグレイコードＤ２およびクロック信号ＣＫ２は、回路ブロック１１から出力されるグレイコードＤ１およびクロック信号ＣＫ１の４倍の周期を有することとなる。

回路ブロック１１および１２から出力される信号を、下記の表２に示す。

なお、表２においては、入力クロック信号ＣＫ０が０の値を取るタイミングの各信号の状態の図示を省略している。また、表１における「Ｄ２０」および「Ｄ２１」の欄は、回路ブロック１２が出力したグレイコードの０桁目および１桁目である、グレイコードビットＤ２０およびＤ２１のビット値を示す。表１における「ＣＫ２」は、回路ブロック１２から出力され、回路ブロック１３に入力されるクロック信号ＣＫ２のビット値を示す。

ここで、グレイコードビットＤ１０、Ｄ１１、Ｄ２０、およびＤ２１を、それぞれ０桁目から３桁目と見なし、４ビットのグレイコードとして統合したとする。この場合、表２からわかるように、カウント０から１５にかけて、当該４ビットのグレイコードが０から１５に順に上昇し、カウント１６から３１にかけて、１５から０に順に４ビットのグレイコードが減少している。この後のカウントにおいても、回路ブロック１１および１２は、同一の周期にてグレイコードを出力する。
（三段目以降の回路ブロック）
さらに、本実施形態において、回路ブロック１３は、回路ブロック１１および１２と同一の構成を備える。回路ブロック１２は、クロック信号ＣＫ１の４倍の周期を有するクロック信号ＣＫ２を回路ブロック１３に入力する。ここで、回路ブロック１３が出力したグレイコードの０桁目および１桁目である、グレイコードビットＤ３０およびＤ３１を、それぞれ４桁目および５桁目と見なし、上述の４ビットのグレイコードと統合する。これにより、回路ブロック１１、１２、および１３それぞれからの２ビットのグレイコードＤ１、Ｄ２、およびＤ３を統合した、合計６ビットの出力グレイコードＤ０を得ることができる。これにより、グレイコードカウンタ１は、入力クロック信号ＣＫ０から、出力グレイコードＤ０を生成する。

なお、グレイコードカウンタ１が出力できる、出力グレイコードＤ０の最大の値まで、出力グレイコードＤ０がカウントされた場合、次いで、出力グレイコードＤ０は、当該最大の値からカウントダウンされる。しかしながら、実際には、出力グレイコードＤ０の最大の値まで出力グレイコードＤ０がカウントされる前に、必要なカウント数までグレイコードカウンタ１がカウントを行った段階において、出力グレイコードＤ０はリセットされてもよい。当該リセットは、リセット信号ＲＳＴ０が各回路ブロックに入力されることにより実現してもよい。
（グレイコードカウンタの奏する効果）
本実施形態においては、各回路ブロックは、前段の回路ブロックに入力されるクロック信号よりも２のｎ乗倍の周期を有するクロック信号に基づいて動作する。このため、各回路ブロックが備える論理回路のトランジスタは、前段の回路ブロックよりも、駆動される周期が長くなる。

一般に、ＣＯＭＳトランジスタを含む同期式の論理回路の消費電力の大半は、当該論理回路に与えられるクロック信号の変化に応じて、論理回路内のトランジスタがオンまたはオフする際に、当該トランジスタに流れる電流に起因する。すなわち、論理回路のトランジスタが駆動される周期が長くなると、当該論理回路が消費する単位時間当たりの電力は低減される。

つまり、本実施形態における各回路ブロックにおいて、一定時間に消費される電力は、前段の回路ブロックにおいて消費される電力よりも低減される。したがって、多ビットのグレイコードカウンタを構成するために回路ブロックの個数を増加させたとしても、消費電力の増加を低減することのできるグレイコードカウンタ１を実現できる。

本実施形態においては、２段目以降の回路ブロックである、回路ブロック１２および１３に、前段の回路ブロックからのクロック信号が入力されている。しかし、これに限られず、本実施形態においては、２段目以降の回路ブロックの少なくとも１つの回路ブロックに前段の回路ブロックからのクロック信号が入力されていればよい。これにより、グレイコードカウンタ１は、上述した消費電力の増加を低減する効果を奏する。

本実施形態においては、各回路ブロックが、自身に入力されるクロック信号に基づいて、最小値から最大値までを周期的に変動するｎビットのグレイコードを出力する。さらに、本実施形態においては、各回路ブロックが、自身に入力されるクロック信号よりも、２のｎ乗倍の周期を有するクロック信号を、次段の回路ブロックに出力する。これにより、比較的簡素な回路構成によって、本実施形態に係るグレイコードカウンタ１を構成できる。

本実施形態においては、グレイコードカウンタ１は上述した回路ブロックを複数個備える。例えば、グレイコードカウンタ１が備える回路ブロックの個数を２以上の整数であるｍとする。これにより、グレイコードカウンタ１は、１段目からｍ段目までの各回路ブロックからのグレイコードを順に統合して、ｎ×ｍビットのグレイコードを出力することができる。

本実施形態においては、ｎビットを発生する回路ブロックは、グレイコードカウンタ１全体として出力される多ビットのグレイコードをそのまま出力する回路ブロックを構成するより、簡潔な論理回路によって構成できる。また、全体のグレイコードカウンタ１の出力は、ｎビットのグレイコードを出力する回路ブロックの繰り返しとして構成される。したがって、よりビット数の大きなグレイコードを生成するグレイコードカウンタ１を構成する場合においても、同じ構成の回路ブロックを必要に応じて接続することにより、容易に当該グレイコードカウンタ１を構成することが可能である。

〔実施形態２〕
（同期回路）
図３は、本実施形態に係るグレイコードカウンタ２のブロック図である。グレイコードカウンタ２は、前実施形態に係るグレイコードカウンタ１と比較して、同期回路５１をさらに備える点においてのみ、構成が異なる。

同期回路５１は、グレイコード入力部ＤＲ１、ＤＲ２、およびＤＲ３と、グレイコード出力部ＤＧと、クロック信号入力部ＣＫＲと、リセット信号入力部ＲＳＴとを備える。

グレイコード入力部ＤＲ１には、回路ブロック１１からのグレイコードＤ１が入力される。同様に、グレイコード入力部ＤＲ２およびＤＲ３には、回路ブロック１２および１３からのグレイコードＤ２およびＤ３がそれぞれ入力される。クロック信号入力部ＣＫＲには、グレイコードカウンタ２に入力される、入力クロック信号ＣＫ０が入力される。リセット信号入力部ＲＳＴにリセット信号ＲＳＴ０が入力されることにより、同期回路５１の動作がリセットされてもよい。

グレイコード入力部ＤＲ１、ＤＲ２、およびＤＲ３にそれぞれ入力された、グレイコードＤ１、Ｄ２、およびＤ３は、クロック信号入力部ＣＫＲに入力された入力クロック信号ＣＫ０に基づいて同期される。同期されたグレイコードＤ１、Ｄ２、およびＤ３は統合され、グレイコード出力部ＤＧから出力グレイコードＤ０として出力される。出力グレイコードＤ０は、グレイコードカウンタ２から出力される。

ところで、各回路ブロックにおいて、入力されたクロック信号に対する、出力されたグレイコードの出力タイミングは、当該回路ブロックにおける出力遅延によって決定する。本実施形態においては、例えば、入力クロック信号ＣＫ０に対する、回路ブロック１１からのグレイコードＤ１の出力遅延をＴＤとする。この場合、入力クロック信号ＣＫ０に対する、回路ブロック１２からのグレイコードＤ２の出力遅延は、回路ブロック１１における出力遅延を考慮すると、ＴＤの２倍となる。同様に、入力クロック信号ＣＫ０に対する、回路ブロック１３からのグレイコードＤ３の出力遅延は、ＴＤの３倍となる。

本実施形態においては、上述した、各回路ブロックにおける、入力クロック信号ＣＫ０に対する、グレイコードの出力遅延を、各回路ブロック間において揃えることができる。これにより、各回路ブロック間における、グレイコードの出力タイミングの差異をより低減したグレイコードを出力するグレイコードカウンタ２を実現できる。

上記同期は、入力クロック信号ＣＫ０を基準に行ってもよく、例えば、入力クロック信号ＣＫ０を所定時間だけ一律に遅延させた信号を基準に行ってもよい。本実施形態においては、同期回路５１が３つのグレイコード入力部ＤＲ１、ＤＲ２、およびＤＲ３を備えた構成を例に挙げたが、これに限られない。同期回路５１のグレイコード入力部は、グレイコードカウンタ２が備える回路ブロックの個数に応じて変更できる。

〔実施形態３〕
（他の同期回路）
図４は、本実施形態に係るグレイコードカウンタ３のブロック図である。グレイコードカウンタ３は、前実施形態に係るグレイコードカウンタ２と比較して、同期回路５１の代わりに、同期回路５２および５３を備える点においてのみ、構成が異なる。

同期回路５２および５３は、グレイコード入力部ＤＲ１、およびＤＲ２と、グレイコード出力部ＤＧと、クロック信号入力部ＣＫＲ１およびＣＫＲ２と、クロック信号出力部ＣＫＧを備える。グレイコード入力部およびクロック信号入力部の個数とリセット信号入力部ＲＳＴの有無とを除いて、同期回路５２および５３は、同期回路５１と同一の構成を有していてもよい。

同期回路５２において、グレイコード入力部ＤＲ１には、回路ブロック１１からのグレイコードＤ１が入力される。一方、グレイコード入力部ＤＲ２には、回路ブロック１２において生成されたグレイコードＤ２が入力される。クロック信号入力部ＣＫＲ１には、回路ブロック１２において生成された、クロック信号ＣＫ２が入力される。一方、クロック信号入力部ＣＫＲ２には、グレイコードカウンタ２に入力される、入力クロック信号ＣＫ０が入力される。

グレイコード入力部ＤＲ１およびＤＲ２にそれぞれ入力された、グレイコードＤ１およびＤ２と、クロック信号入力部ＣＫＲ１に入力された、クロック信号ＣＫ２は、ＣＫＲ２に入力された、入力クロック信号ＣＫ０に基づいて同期される。同期されたグレイコードＤ１およびＤ２は統合され、グレイコード出力部ＤＧからグレイコードＤ４として出力される。グレイコードＤ４は、同期回路５３に入力される。また、同期されたクロック信号ＣＫ２は、クロック信号出力部ＣＫＧから出力され、回路ブロック１３のクロック信号入力部ＣＫＲに入力される。

同期回路５３においても、グレイコードＤ４およびＤ３とクロック信号ＣＫ３に対して、入力クロック信号ＣＫ０に基づいた同期が行われる。同期されたグレイコードＤ４およびＤ３は統合され、グレイコード出力部ＤＧから出力グレイコードＤ０として出力される。出力グレイコードＤ０は、グレイコードカウンタ３から出力される。

本実施形態においては、上述した、各回路ブロックにおける、入力クロック信号ＣＫ０に対する、グレイコードの出力遅延を、回路ブロックごとに揃えることができる。これにより、各回路ブロック間における、グレイコードの出力タイミングの差異をさらに低減したグレイコードを出力するグレイコードカウンタ３を実現できる。

また、本実施形態においては、２段目以降の回路ブロック１２および１３が、同期回路５２および５３をそれぞれ備えている。しかし、これに限られず、本実施形態においては、２段目以降の回路ブロックの少なくとも１つの回路ブロックが、同期回路を備えていればよい。これにより、グレイコードカウンタ３は、上述したグレイコードの出力タイミングの差異を低減する効果を奏する。

本実施形態においては、同期回路ごとに、前段までの回路ブロックからのグレイコードと、自身を備えた回路ブロックにおいて出力されるグレイコードとを統合したグレイコードを生成している。これにより、前段までの回路ブロックからのグレイコードと、自身を備えた回路ブロックにおいて出力されるグレイコードと、分割して生成するよりも、より当該グレイコード間における出力タイミングの差異を低減できる。

〔実施形態４〕
（遅延回路を備えたグレイコード生成部の構成概要）
図５は、本実施形態に係るグレイコード生成部６０のブロック図である。本実施形態に係るグレイコードカウンタは、前実施形態のグレイコードカウンタ３と比較して、何れかの回路ブロックと、当該回路ブロックに対応する同期回路との代わりに、図５に示すグレイコード生成部６０を備える点においてのみ構成が異なる。下記においては、グレイコードカウンタ３が、回路ブロック１２と同期回路５２との代わりにグレイコード生成部６０を備える構成を例に挙げて説明を行う。

グレイコード生成部６０は、図５の（ａ）に示すように、回路ブロック１２と、同期回路５４と、遅延回路６１とを備える。回路ブロック１２は、前述の回路ブロック１２と同一の構成を備える。同期回路５４は、フリップフロップ回路３４および３５と、遅延回路６２とを備える。

本実施形態においても、前段の回路ブロック１１から出力された、クロック信号ＣＫ１が回路ブロック１２のクロック信号入力部ＣＫＲに入力される。これにより、回路ブロック１２は、グレイコード出力部ＤＧから、グレイコードＤ２を出力する。ここで、本実施形態においては、回路ブロック１２は、クロック信号出力部ＣＫＧから出力するクロック信号として、クロック信号ＣＫ２に代わり、次段の回路ブロックに入力されない中間クロック信号ＣＫＭを出力する。

本実施形態において、前段の回路ブロック１１から出力されたグレイコードＤ１は、遅延回路６１に入力される。遅延回路６１は、グレイコードＤ１に対するグレイコードＤ２の遅延量に相当する遅延を、入力された信号に与える遅延回路である。このため、遅延回路６１は、グレイコードＤ１に、グレイコードＤ２の遅延に相当する遅延が与えられた信号である、遅延グレイコードＤＤを生成する。したがって、遅延グレイコードＤＤとグレイコードＤ２との間の同期ズレは低減されている。

遅延回路６１から出力された遅延グレイコードＤＤは、回路ブロック１２から出力されたグレイコードＤ２のみならず、中間クロック信号ＣＫＭとも統合され、統合信号ＲＳ１となる。統合信号ＲＳ１は、フリップフロップ回路３４の信号入力部Ｄに入力される。また、フリップフロップ回路３４のクロック信号入力部ＣＫＲには、遅延回路６２によって遅延された入力クロック信号ＣＫ０が入力される。遅延回路６２は、遅延回路６１と同一の構成を有し、入力された信号に対し、グレイコードＤ１に対するグレイコードＤ２の遅延量と同等の遅延を与える。

ここで、フリップフロップ回路３４は、信号入力部Ｄに入力されるデータ数と同じ個数のＤタイプフリップフロップ回路が並列された構成を備える。具体的には、グレイコード生成部６０がｎビットのグレイコードを生成し、グレイコード生成部６０が備える回路ブロックがｎ段目の回路ブロックの場合、フリップフロップ回路３４は、ｍ×ｎ＋１個のＤタイプフリップフロップ回路を並列して備える。本実施形態においては、フリップフロップ回路３４は、２×２＋１＝５個のＤタイプフリップフロップ回路を並列して備える。

フリップフロップ回路３４が備えるＤタイプフリップフロップ回路の信号入力部には、それぞれ、フリップフロップ回路３４の信号入力部Ｄに入力された信号が入力される。また、当該Ｄタイプフリップフロップ回路のクロック信号入力部は、遅延回路６２によって遅延された入力クロック信号ＣＫ０が入力される。

Ｄタイプフリップフロップ回路の信号出力部から出力されたデータは統合信号ＲＳ２として統合され、フリップフロップ回路３４の信号出力部Ｑから出力される。以上より、統合信号ＲＳ２は、遅延回路６２によって遅延された入力クロック信号ＣＫ０に同期している。

次いで、統合信号ＲＳ２は、フリップフロップ回路３５の信号入力部Ｄに入力される。フリップフロップ回路３５は、グレイコード生成部６０が備えるフリップフロップ回路のうち、最終段のフリップフロップ回路であり、フリップフロップ回路３４と同一の構成を備える。フリップフロップ回路３５のクロック信号入力部ＣＫＲには、遅延回路を介することなく直接入力クロック信号ＣＫ０が入力される。以上より、フリップフロップ回路３５の信号出力部Ｑから出力された信号は、無遅延の入力クロック信号ＣＫ０に同期している。

最後に、フリップフロップ回路３５の信号出力部Ｑから出力された信号は、グレイコードＤ４とクロック信号ＣＫ２とに分割され、グレイコード生成部６０から出力される。この後、クロック信号ＣＫ２は回路ブロック１３に入力され、グレイコードＤ４は、同期回路５３に入力されてもよい。

また、本実施形態に係るグレイコードカウンタは、回路ブロック１３と同期回路５３との代わりに、グレイコード生成部６０と同一構成の、新たなグレイコード生成部をさらに備えていてもよい。また、グレイコード生成部６０から出力されたグレイコードＤ４とクロック信号ＣＫ２とが、上述の新たなグレイコード生成部に入力されてもよい。

本実施形態においては、フリップフロップ回路３４および３５において、それぞれのフリップフロップ回路に入力される統合信号とクロック信号との同期ズレが低減されている。このため、入力クロック信号ＣＫ０に対する、グレイコードＤ４およびクロック信号ＣＫ２の遅延をさらに低減することができる。なお、本実施形態においては、最終段のフリップフロップ回路に入力される信号が、入力クロック信号ＣＫ０に対して、遅延が低減されればよく、グレイコード生成部６０は、少なくとも１段以上のフリップフロップ回路３４または３５を備えていればよい。

なお、本実施形態においては、遅延回路６１を同期回路５４の外部に備えるグレイコード生成部６０を例に挙げて説明した。しかしながら、これに限られず、グレイコード生成部６０は、図５の（ｂ）に示すように、遅延回路６１を備えた同期回路５５を、同期回路５４の代わりに備えていてもよい。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１〜３ グレイコードカウンタ
１１〜１３ 回路ブロック
２０ グレイコード生成回路
２１ クロック信号生成回路
３１〜３５ フリップフロップ回路
５１〜５５ 同期回路
６０ グレイコード生成部
６１、６２ 遅延回路
ＣＫ０ 入力クロック信号
ＣＫ１〜３ クロック信号
Ｄ０ 出力グレイコード
Ｄ１〜４ グレイコード

Claims (6)

1. 入力されるクロック信号に基づいてグレイコードを生成するグレイコード生成回路を備えた複数の回路ブロックを備え、複数の前記回路ブロックそれぞれから出力されたグレイコードを、１以上の各桁にそれぞれ対応させることによって統合した出力グレイコードを出力するグレイコードカウンタであって、
   複数の前記回路ブロックの少なくとも１つが、入力されるクロック信号に基づいて、次段の前記回路ブロックに入力するクロック信号を生成するクロック信号生成回路と、
   すべての前記回路ブロックからのグレイコードを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する同期回路とを備えたグレイコードカウンタ。
2. ｎを２以上の整数として、各前記回路ブロックが、自身に入力されるクロック信号に基づいて、最小値から最大値までを周期的に変動するｎビットのグレイコードを出力し、前記回路ブロックの少なくとも１つが、自身に入力されるクロック信号よりも、２のｎ乗倍の周期を有するクロック信号を次段の前記回路ブロックに入力する請求項１に記載のグレイコードカウンタ。
3. ｍを２以上の整数として、ｍ個の前記回路ブロックを備え、１段目からｍ段目までの前記回路ブロックからのグレイコードを、順に１以上の各桁にそれぞれ対応させることによって統合して、ｎ×ｍビットの出力グレイコードを出力する請求項２に記載のグレイコードカウンタ。
4. 入力されるクロック信号に基づいてグレイコードを生成するグレイコード生成回路を備えた複数の回路ブロックを備え、複数の前記回路ブロックそれぞれから出力されたグレイコードを、１以上の各桁にそれぞれ対応させることによって統合した出力グレイコードを出力するグレイコードカウンタであって、
   複数の前記回路ブロックの少なくとも１つが、入力されるクロック信号に基づいて、次段の前記回路ブロックに入力するクロック信号を生成するクロック信号生成回路を備え、
   ２段目以降の前記回路ブロックの少なくとも１つの前記回路ブロックが、前段までの前記回路ブロックからのグレイコードと、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号とを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する同期回路をそれぞれ備えたグレイコードカウンタ。
5. 前記同期回路が、前段までの前記回路ブロックからのグレイコードと、自身を備えた前記回路ブロックにおいて出力されるグレイコードとを１以上の各桁にそれぞれ対応させることによって統合したグレイコードを生成する請求項４に記載のグレイコードカウンタ。
6. 前段の前記回路ブロックから入力されるクロック信号に対する、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号との遅延と同等の遅延を、前段の前記回路ブロックから入力されるグレイコードに発生させる遅延回路と、
   遅延回路によって遅延された遅延グレイコードと、自身において出力されるグレイコードと、次段の前記回路ブロックへ入力するクロック信号とを、１段目の前記回路ブロックに入力されるクロック信号に基づいて同期する１段以上のフリップフロップ回路とをさらに備え、
   最終段の前記フリップフロップ回路に入力される信号は、１段目の前記回路ブロックに入力されるクロック信号に対して、遅延が低減されている請求項４に記載のグレイコードカウンタ。

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